通信システム
【課題】マスタの第１のデバイスからスレーブの第２のデバイスに確実且つ容易にアクセスすることである。
【解決手段】バスコントローラＦＰＧＡ１と、バスコントローラＦＰＧＡ１と通信接続され、ライトクロック信号ＷＣＬＫが一線路で順に伝送される複数のローカルＦＰＧＡ２１〜２４と、を備え、バスコントローラＦＰＧＡ１からのライトクロック信号ＷＣＬＫの線路が最も長いローカルＦＰＧＡ２４は、リードクロック信号ＲＣＬＫを出力して他のローカルＦＰＧＡ２３〜２１を一線路で順に介してバスコントローラＦＰＧＡ１に伝送し、各ローカルＦＰＧＡ２１〜２４は、リードクロック信号ＲＣＬＫに同期して入力信号を出力してバスコントローラＦＰＧＡ１へ伝送し、各ローカルＦＰＧＡ２１〜２４及びバスコントローラＦＰＧＡ１の間のリードクロック信号ＲＣＬＫの線路長と、前記入力信号の線路長とが等しい。
【解決手段】バスコントローラＦＰＧＡ１と、バスコントローラＦＰＧＡ１と通信接続され、ライトクロック信号ＷＣＬＫが一線路で順に伝送される複数のローカルＦＰＧＡ２１〜２４と、を備え、バスコントローラＦＰＧＡ１からのライトクロック信号ＷＣＬＫの線路が最も長いローカルＦＰＧＡ２４は、リードクロック信号ＲＣＬＫを出力して他のローカルＦＰＧＡ２３〜２１を一線路で順に介してバスコントローラＦＰＧＡ１に伝送し、各ローカルＦＰＧＡ２１〜２４は、リードクロック信号ＲＣＬＫに同期して入力信号を出力してバスコントローラＦＰＧＡ１へ伝送し、各ローカルＦＰＧＡ２１〜２４及びバスコントローラＦＰＧＡ１の間のリードクロック信号ＲＣＬＫの線路長と、前記入力信号の線路長とが等しい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムに関する。
【背景技術】
【０００２】
従来、１つのマスタ回路と、複数のスレーブ回路と、を備え、そのマスタ回路と複数のスレーブ回路とがバスを介してデータ転送するデータ転送方式が知られている（例えば、特許文献１参照）。
【０００３】
また、半導体チップを試験する半導体試験装置が知られている。半導体試験装置では、例えば、テストヘッドに複数のモジュール（ボード）を搭載し、各モジュール上のＦＰＧＡ（Field Programmable Gate Array）間で通信を行っていた。
【０００４】
図４を参照して、半導体試験装置に搭載される従来の通信システム２００を説明する。図４に、従来の通信システム２００の構成を示す。図４においては、制御信号の線路を図示省略している。
【０００５】
通信システム２００は、マスタ回路としてのバスコントローラＦＰＧＡ４と、複数のスレーブ回路としてのローカルＦＰＧＡ５１〜５ｎ（ｎ：任意の２以上の整数）と、を備えて構成され、各部がバス３を介して接続されている。
【０００６】
バスコントローラＦＰＧＡ４は、ローカルＦＰＧＡ５１〜５ｎのメモリ（図示略）にリードアクセス又はライトアクセスを行う。また、バスコントローラＦＰＧＡ４は、システムクロック信号及びシステムリセット信号が入力され、図示しないシステム制御部とデータ通信を行う。システムクロック信号の周波数は、例えば、１００［ＭＨｚ］とする。また、バスコントローラＦＰＧＡ４は、ローカルＦＰＧＡ５１〜５ｎ用のクロック信号ＣＬＫを出力し、ローカルＦＰＧＡ５１〜５ｎとのデータ通信を行う。
【０００７】
ローカルＦＰＧＡ５１〜５ｎは、それぞれメモリを備える。ローカルＦＰＧＡ５１〜５ｎは、それぞれ、バスコントローラＦＰＧＡ４から出力されるクロック信号ＣＬＫに同期して、バスコントローラＦＰＧＡ４から入力されるデータをメモリに書き込み、又はメモリからデータを読み出してバスコントローラＦＰＧＡ４に伝送する。クロック信号ＣＬＫは、全てのローカルＦＰＧＡ５１〜５ｎに共通とする。また、バスコントローラＦＰＧＡ４のデータバスは、全てのローカルＦＰＧＡ５１〜５ｎに共通とする。
【特許文献１】特開平６−６００２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記通信システム２００では、バスコントローラＦＰＧＡ４から出力されるクロック信号ＣＬＫは、ローカルＦＰＧＡ５１→ローカルＦＰＧＡ５２→…→ローカルＦＰＧＡ５ｎのように、順に一筆書きの線路で伝送される。このため、各部間の線路長が数１０［ｃｍ］になれば、各ローカルＦＰＧＡでクロック信号ＣＬＫに数［ｎｓ］の遅延が生じるという問題があった。例えば、ローカルＦＰＧＡ５１〜５ｎへのリードアクセス時に、周期１０［ｎｓ］のクロック信号ＣＬＫで通信システム２００を動作させる場合、ローカルＦＰＧＡ５１〜５ｎから読み出されてバスコントローラＦＰＧＡ４に入力されるリードデータと、クロック信号ＣＬＫとの同期が困難であった。
【０００９】
また、ローカルＦＰＧＡ５１〜５ｎに入力されるクロック信号ＣＬＫと、ローカルＦＰＧＡ５１〜５ｎのリードデータとの遅延時間Ｔｃｏは、ローカルＦＰＧＡ５１〜５ｎのチップに依存していた。つまり、各ローカルＦＰＧＡ５１〜５ｎの遅延時間Ｔｃｏが異なるおそれがあった。
【００１０】
また、リードデータを故意に遅延させる技術（遅延設定）もあるが、バスコントローラＦＰＧＡ４とローカルＦＰＧＡ５１〜５ｎとの間の線路長が、各ローカルＦＰＧＡ５１〜５ｎにより異なるため、アクセスするローカルＦＰＧＡを変更する度に遅延設定を要するため、高速化が困難であった。また、上記遅延設定には、数１０クロックかかるので、設定用にさらに高速のクロック信号を要し、ノイズ原因となっていた。
【００１１】
また、ローカルＦＰＧＡの接続数が多ければクロック信号ＣＬＫがなまり、終端（ローカルＦＰＧＡ５ｎ）では注意が必要であるという問題があった。
【００１２】
さらに、リードアクセス、ライトアクセスに関わらず、ローカルＦＰＧＡ５１〜５ｎから、アクセスを許可する旨のＡＣＫ信号をバスコントローラＦＰＧＡ４に出力する際、ＡＣＫ信号とクロック信号ＣＬＫとの同期が困難であった。
【００１３】
本発明の課題は、マスタの第１のデバイスからスレーブの第２のデバイスに確実且つ容易にアクセスすることである。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、請求項１に記載の発明の通信システムは、
第１のクロック信号を出力する第１のデバイスと、
前記第１のデバイスと通信接続され、前記第１のクロック信号が一線路で順に伝送される複数の第２のデバイスと、を備え、
前記第１のデバイスからの前記第１のクロック信号の線路が最も長い前記第２のデバイスは、第２のクロック信号を出力して他の前記第２のデバイスを一線路で順に介して前記第１のデバイスに伝送し、
前記各第２のデバイスは、前記第２のクロック信号に同期して入力信号を出力して前記第１のデバイスへ伝送し、
前記各第２のデバイス及び前記第１のデバイスの間の前記第２のクロック信号の線路長と、当該各第２のデバイス及び前記第１のデバイスの間の前記入力信号の線路長とが等しい。
【００１５】
請求項２に記載の発明の通信システムは、請求項１に記載の通信システムにおいて、
前記各第２のデバイスは、データを記憶する記憶部を有し、
前記入力信号は、前記第１のデバイスから前記各第２のデバイスの前記記憶部へのアクセス許可信号と、前記記憶部から読み出したデータのデータ信号と、の少なくとも一つである。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、第１のデバイスから第２のデバイスに確実且つ容易にアクセスできる。
【００１７】
請求項２に記載の発明によれば、第１のデバイスから第２のデバイスの記憶部へのライトアクセス及びリードアクセスの少なくとも一つを確実且つ容易にできる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明に係る実施の形態について説明する。但し、発明の範囲は図示例に限定されない。
【００１９】
先ず、図１を参照して、本実施の形態の装置構成を説明する。図１に、本実施の形態の通信システム１００の構成を示す。
【００２０】
本実施の形態の通信システム１００は、例えば、半導体チップの各種試験を行う半導体試験装置のテストヘッドに搭載される。半導体試験装置は、テストヘッド、本体及びワークステーションを備え、ワークステーションにおけるユーザ操作に基づいて、本体を介してテストヘッドにより半導体チップの各種測定等の試験を行う。このテストヘッドには、複数のモジュール（ボード、カード）が搭載され、本体に接続されるバスコントローラ側のモジュールと、ローカル側のボードとがバス接続されている。各ローカル側のモジュールは、例えば、各種アナログ回路に接続され、ワークステーション側のデジタル信号と、アナログ回路側のアナログ信号とを変換して中継する。
【００２１】
図１に示すように、通信システム１００は、第１のデバイスとしてのバスコントローラＦＰＧＡ１と、第２のデバイスとしてのローカルＦＰＧＡ２１〜２４と、を備えて構成され、各部がバス３Ａ，３Ｂを介して接続されている。バスコントローラＦＰＧＡ１が、上記テストヘッド内のバスコントローラ側のモジュールに設けられている。ローカルＦＰＧＡ２１〜２４が、上記テストヘッド内のローカル側の４つのモジュールそれぞれに設けられている。
【００２２】
バスコントローラＦＰＧＡ１は、ローカルＦＰＧＡ２１〜２４の記憶部としてのメモリ又はレジスタ（図示略）にリードアクセス（データ読み出し）又はライトアクセス（データ書き込み）を行う。また、バスコントローラＦＰＧＡ１は、システムクロック信号及びシステムリセット信号が入力され、図示しないシステム制御部（ワークステーションのＣＰＵ（Central Processing Unit））とデータ通信を行う。システムクロック信号の周波数は、例えば、１００［ＭＨｚ］とする。また、バスコントローラＦＰＧＡ１は、ローカルＦＰＧＡ２１〜２４に対し第１のクロック信号としてのライトアクセス用のクロック信号であるライトクロック信号ＷＣＬＫを出力し、またローカルＦＰＧＡ２１〜２４とのデータ通信を行う。
【００２３】
ローカルＦＰＧＡ２１〜２４は、それぞれメモリ、レジスタ及びＦＩＦＯ（First In First Out）メモリ（図示略）を備える。メモリ及びレジスタは、リードアクセス及びライトアクセスの対象であり、各種データを記憶する。ＦＩＦＯメモリは、リード及びライト時にデータを先出し先入れ方式で一時的に格納するメモリである。
【００２４】
ローカルＦＰＧＡ２１〜２４は、それぞれ、バスコントローラＦＰＧＡ１から入力されるライトクロック信号ＷＣＬＫに同期して、バスコントローラＦＰＧＡ１から入力されるデータ（ライトデータ）をメモリに書き込む。ライトクロック信号ＷＣＬＫは、全てのローカルＦＰＧＡ２１〜２４に共通とする。バスコントローラＦＰＧＡ１から出力されるライトクロック信号ＷＣＬＫは、バスコントローラＦＰＧＡ１→ローカルＦＰＧＡ２１→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２４のように、順に一筆書きの線路で伝送される。
【００２５】
ローカルＦＰＧＡ２４は、第２のクロック信号としてのリードアクセス用のリードクロック信号ＲＣＬＫを出力する。ローカルＦＰＧＡ２４から出力されるリードクロック信号ＲＣＬＫは、ローカルＦＰＧＡ２４→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２１→バスコントローラＦＰＧＡ１のように、順に一筆書きの線路で伝送される。ローカルＦＰＧＡ２４は、バスコントローラＦＰＧＡ１からの信号線路の終端となる。また、ローカルＦＰＧＡ２１〜２４は、それぞれ、リードクロック信号ＲＣＬＫに同期して、メモリからデータ（リードデータ）を読み出してバスコントローラＦＰＧＡ１へ伝送する。
【００２６】
バス３Ａは、ローカルＦＰＧＡ２１〜２４に共通のコントロールバスである。バスコントローラＦＰＧＡ１から出力される制御信号は、バスコントローラＦＰＧＡ１→ローカルＦＰＧＡ２１→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２４のように、順に一筆書きの線路で送信先のローカルＦＰＧＡに伝送される。制御信号としては、後述するバースト信号ＢＵＲＳＴ、信号ＲＮＷ、アドレスストローブ信号ＸＡＳ、データストローブ信号ＸＤＳ等である。
【００２７】
バス３Ｂは、ローカルＦＰＧＡ２１〜２４に共通のデータバスである。バスコントローラＦＰＧＡ１から出力されるデータ信号は、バスコントローラＦＰＧＡ１→ローカルＦＰＧＡ２１→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２４のように、順に一筆書きの線路で伝送先のローカルＦＰＧＡに伝送される。ローカルＦＰＧＡから出力されるデータ信号は、伝送元のローカルＦＰＧＡ→…→バスコントローラＦＰＧＡ１のように、伝送元のローカルＦＰＧＡから順に一筆書きの線路でバスコントローラＦＰＧＡ１に伝送される。データ信号としては、後述するアドレス信号Ａ０、データ信号Ｄ０〜Ｄ３３である。
【００２８】
また、バスコントローラＦＰＧＡ１からローカルＦＰＧＡ２１〜２４にリード又はライトを行う場合に、先ずバスコントローラＦＰＧＡ１からリード対象又はライト対象のローカルＦＰＧＡへリード又はライトのリクエストを示すＲＥＱ信号が伝送される。本実施の形態では、後述するアドレスストローブ信号ＸＡＳ、データストローブ信号ＸＤＳがＲＥＱ信号として使用される。リード対象又はライト対象のローカルＦＰＧＡでＲＥＱ信号が受信され、リード又はライトの準備ができ（例えば、ＦＩＦＯメモリの空き領域確保）次第、リード対象又はライト対象のローカルＦＰＧＡからバスコントローラＦＰＧＡ１へリード又はライトの許可を示すアクセス許可信号としてのＡＣＫ信号が送信される。本実施の形態では、ＡＣＫ信号として、ローアクティブの信号ＸＡＣＫ０〜ＸＡＣＫ３が使用される。信号ＸＡＣＫ０〜ＸＡＣＫ３は、ライト時にライトクロック信号ＷＣＬＫに同期され、リード時にリードクロック信号ＲＣＬＫに同期される。また、信号ＸＡＣＫ０〜ＸＡＣＫ３は、互いに独立している。
【００２９】
図１に示すように、バスコントローラＦＰＧＡ１とローカルＦＰＧＡ２１との間の距離（線路長）を長さＬ１とする。ローカルＦＰＧＡ２１とローカルＦＰＧＡ２２との間の距離を長さＬ２とする。同様に、ローカルＦＰＧＡ２２とローカルＦＰＧＡ２３との間の距離を長さＬ３とし、ローカルＦＰＧＡ２３とローカルＦＰＧＡ２４との間の距離を長さＬ４とする。
【００３０】
通信システム１００では、バスコントローラＦＰＧＡ１から出力されるデータ信号及び制御信号、ライトクロック信号ＷＣＬＫ、リードクロック信号ＲＣＬＫ、の線路長は、（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）で共通するように、各線路の線路長が設定されている。また、信号ＸＡＣＫ０〜ＸＡＣＫ３の線路長は、接続される各ローカルＦＰＧＡで異なり、それぞれのデータバス長、クロック長に合わせて設定されている。
【００３１】
すなわち、ローカルＦＰＧＡ２１からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ０の線路長は、Ｌ１に設定されている。ローカルＦＰＧＡ２２からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ１の線路長は、（Ｌ１＋Ｌ２）に設定されている。ローカルＦＰＧＡ２３からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ２の線路長は、（Ｌ１＋Ｌ２＋Ｌ３）に設定されている。ローカルＦＰＧＡ２４からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ３の線路長は、（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）に設定されている。
【００３２】
次に、図２及び図３を参照して、通信システム１００の動作を説明する。図２に、リードサイクルの各信号の流れを示す。図３に、ライトサイクルの各信号の流れを示す。リードサイクルは、バスコントローラＦＰＧＡ１からローカルＦＰＧＡのメモリ又はレジスタにリードアクセスするサイクルである。ライトサイクルは、バスコントローラＦＰＧＡ１からローカルＦＰＧＡのメモリ又はレジスタにライトアクセスするサイクルである。
【００３３】
図２及び図３において、それぞれ、ライトクロック信号ＷＣＬＫ、リードクロック信号ＲＣＬＫ、アドレス信号Ａ０、データ信号Ｄ０〜Ｄ３３、バースト信号ＢＵＲＳＴ、信号ＸＡＣＫ、信号ＲＮＷ、アドレスストローブ信号ＸＡＳ、データストローブ信号ＸＤＳを示した。
【００３４】
バースト信号ＢＵＲＳＴは、ハイアクティブで、データをバースト信号で転送するバーストモードを示す信号である。信号ＲＮＷは、ハイのときにリードサイクルを示し、ローのときにライトサイクルを示す信号である。アドレスストローブ信号ＸＡＳは、ローアクティブで、アドレス信号の有効区間を示す信号である。データストローブ信号ＸＤＳは、ローアクティブで、１バーストのデータ信号の有効区間を示す信号である。また、図２及び図３のoutput，inputについては、バスコントローラＦＰＧＡ１を基準として、出力される信号にoutputを記載し、入力される信号にoutputを記載した。
【００３５】
図２及び図３では、一例として、１バーストとして、３２個の４バイトデータを伝送する構成とし、代表的に、ローカルＦＰＧＡ２４にリード又はライトする構成とした。また、信号ＸＡＣＫは、信号ＸＡＣＫ３を代表的に示した。
【００３６】
図２に示すリードサイクルでは、先ず、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、バースト信号ＢＵＲＳＴがローにされバーストモードがオンされ、信号ＲＮＷがハイにされリードサイクルが開始される。また、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがローにされ、バスコントローラＦＰＧＡ１からアドレス信号Ａ０が出力される。アドレス信号Ａ０は、リードするメモリ又はレジスタのアドレスを示し、例えば、全てのローカルＦＰＧＡのメモリ及びレジスタの絶対アドレスで表される。ここでは、アドレス信号Ａ０が、ローカルＦＰＧＡ２４のメモリ及びレジスタのアドレスを示すものとする。アドレス信号Ａ０は、バス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１において、アドレス信号Ａ０が出力し終わると、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがハイにされ、データストローブ信号ＸＤＳがローにされて出力される。
【００３７】
そして、ローカルＦＰＧＡ２４において、ライトクロック信号ＷＣＬＫに同期してバスコントローラＦＰＧＡ１からアドレス信号Ａ０が受信されると、リードデータを格納するためＦＩＦＯメモリの空き領域が確保され、アドレス信号Ａ０に基づいてメモリ又はレジスタからリードデータが読み出されてＦＩＦＯメモリに格納される。そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫがロー（アクティブ）にされ、リードデータのデータ信号Ｄ０（ｉｎ）がバス３Ｂを介してバスコントローラＦＰＧＡ１に伝送される。信号ＸＡＣＫとリードクロック信号ＲＣＬＫとは、ローカルＦＰＧＡ２４からバスコントローラＦＰＧＡ１への線路長が等しい線路を伝送されるので、その遅延時間も同一となる。このため、バスコントローラＦＰＧＡ１において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫ（ロー）及びデータ信号Ｄ０（ｉｎ）が受信される。
【００３８】
そして、ローカルＦＰＧＡ２４において、データ信号Ｄ０（ｉｎ）に引き続き、リードクロック信号ＲＣＬＫに同期して、データ信号Ｄ１（ｉｎ）〜Ｄ３１（ｉｎ）がバスコントローラＦＰＧＡ１へ伝送される。バスコントローラＦＰＧＡ１において、データ信号Ｄ０（ｉｎ）に引き続き、リードクロック信号ＲＣＬＫに同期してデータ信号Ｄ１（ｉｎ）〜Ｄ３１（ｉｎ）が受信される。そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫがハイにされる。
【００３９】
そして、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期してデータストローブ信号ＸＤＳがハイにされ、１バーストが終了される。そして、バスコントローラＦＰＧＡ１において、所定時間経過後、ライトクロック信号ＷＣＬＫに同期してデータストローブ信号ＸＤＳがローにされ、次のバーストが開始される。そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫがロー（アクティブ）にされる。そして、同様に、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期してデータ信号Ｄ３２（ｉｎ）、Ｄ３３（ｉｎ）、リードデータの最後を示すデータ信号（不要）がバスコントローラＦＰＧＡ１に伝送される。バスコントローラＦＰＧＡ１において、リードクロック信号ＲＣＬＫに同期してデータ信号Ｄ３２（ｉｎ）〜データ信号（不要）が受信される。
【００４０】
このようにして、ローカルＦＰＧＡ２４のメモリ又はレジスタの全てのリード対象のデータがリードされ、バスコントローラＦＰＧＡ１において、最後のデータ信号（不要）の入力終了前に、ライトクロック信号ＷＣＬＫに同期して、データストローブ信号ＸＤＳがハイにされ、バースト信号ＢＵＲＳＴがローにされてバーストモードが終了され、信号ＲＮＷがローにされてリードサイクルが終了される。また、信号ＲＮＷは、リードサイクル中ずっとハイであってもよい。
【００４１】
後述するライトデータの長さは、決まっているが、リードデータの長さは、ばらばらである。また、バスコントローラＦＰＧＡ１とローカルＦＰＧＡ２１〜２４との間の線路長やローカルＦＰＧＡ２１〜２４の遅延時間（Ｔｃｏ）により、信号ＸＡＣＫ及びデータ信号を仮にライトクロック信号ＷＣＬＫに同期させても、バスコントローラＦＰＧＡ１においてリードデータの読み出し（受信）が行えない。しかし、信号ＸＡＣＫ及びデータ信号をリードクロック信号ＲＣＬＫに同期させると、信号ＸＡＣＫ、データ信号及びリードクロック信号ＲＣＬＫが同じだけ遅延してバスコントローラＦＰＧＡ１に到達するので、バスコントローラＦＰＧＡ１においてリードデータの読み出し（受信）が可能となる。
【００４２】
図３に示すライトサイクルでは、先ず、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、バースト信号ＢＵＲＳＴがローにされバーストモードがオンされ、信号ＲＮＷがローにされライトサイクルが開始される。また、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがローにされ、バスコントローラＦＰＧＡ１からアドレス信号Ａ０が出力される。アドレス信号Ａ０は、ライトするメモリ又はレジスタのアドレスを示し、例えば、全てのローカルＦＰＧＡのメモリ及びレジスタの絶対アドレスで表される。ここでは、アドレス信号Ａ０が、ローカルＦＰＧＡ２４のメモリ及びレジスタのアドレスを示すものとする。アドレス信号Ａ０は、バス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１において、アドレス信号Ａ０が出力し終わると、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがハイにされる。
【００４３】
そして、ローカルＦＰＧＡ２４において、ライトクロック信号ＷＣＬＫに同期してバスコントローラＦＰＧＡ１からアドレス信号Ａ０が受信されると、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫがロー（アクティブ）にされ、ライトデータを格納するため１２８バイトのＦＩＦＯメモリの空き領域が確保される。そして、バスコントローラＦＰＧＡ１において、ローの信号ＸＡＣＫが受信され、信号ＸＡＣＫ受信から所定時間後に、ライトクロック信号ＷＣＬＫに同期してデータストローブ信号ＸＤＳがローにされる。
【００４４】
そして、バスコントローラＦＰＧＡ１において、１バーストのライトデータのデータ信号Ｄ０〜Ｄ３１がバス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１における最後のデータ信号Ｄ３１入力終了前に、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫがハイにされる。そして、バスコントローラＦＰＧＡ１において、データ信号Ｄ３１の出力終了とともに、ライトクロック信号ＷＣＬＫに同期して、信号ＲＮＷがハイにされ、データストローブ信号ＸＤＳがハイにされる。
【００４５】
そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫがローにされてＦＩＦＯメモリの空き領域が確保される。そして、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、信号ＲＮＷがローにされ、データストローブ信号ＸＤＳがローにされる。そして、バスコントローラＦＰＧＡ１において、次のバーストのライトデータのデータ信号Ｄ３２〜Ｄ３３がバス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１における最後のデータ信号Ｄ３３入力終了前に、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して、バースト信号ＢＵＲＳＴがローにされてバーストモードが終了され、信号ＸＡＣＫがハイにされる。そして、バスコントローラＦＰＧＡ１において、データ信号Ｄ３３の出力終了とともに、ライトクロック信号ＷＣＬＫに同期して、信号ＲＮＷがハイにされてライトサイクルが終了され、データストローブ信号ＸＤＳがハイにされる。また、信号ＲＮＷは、リードサイクル中ずっとローであってもよい。
【００４６】
以上、本実施の形態の通信システム１００によれば、ローカルＦＰＧＡ２４がリードクロック信号ＲＣＬＫを出力し、リードサイクル時に、リード対象のローカルＦＰＧＡが、アドレス信号を受信して、アドレス信号に対応するメモリ又はレジスタに記憶されたリードデータを読み出し、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫとリードデータとをバスコントローラＦＰＧＡ１に伝送する。バスコントローラＦＰＧＡ１は、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫ及びリードデータを受信する。このため、バスコントローラＦＰＧＡ１、ローカルＦＰＧＡ２１〜２４を搭載する基板が大きく（例えば、数１０ｃｍ）、動作周波数が高速（例えば、数百ＭＨｚ）且つバス３Ａ，３Ｂ上に多くのローカルＦＰＧＡ２１〜２４が接続される場合にも、信号ＸＡＣＫ、データ信号及びリードクロック信号ＲＣＬＫが同じだけ遅延してバスコントローラＦＰＧＡ１に到達するので、バスコントローラＦＰＧＡ１からローカルＦＰＧＡ２１〜２４のメモリ又はレジスタに確実且つ容易にリードアクセスできる。
【００４７】
また、通信システム１００によれば、ライトサイクル時に、リード対象のローカルＦＰＧＡが、アドレス信号を受信して、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫをバスコントローラＦＰＧＡ１に伝送する。バスコントローラＦＰＧＡ１は、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫを受信する。このため、リードアクセスと同様に、バスコントローラＦＰＧＡ１、ローカルＦＰＧＡ２１〜２４を搭載する基板が大きく、動作周波数が高速且つバス３Ａ，３Ｂ上に多くのローカルＦＰＧＡ２１〜２４が接続される場合にも、信号ＸＡＣＫ及びリードクロック信号ＲＣＬＫが同じだけ遅延してバスコントローラＦＰＧＡ１に到達するので、バスコントローラＦＰＧＡ１からローカルＦＰＧＡ２１〜２４のメモリ又はレジスタに確実且つ容易にライトアクセスできる。
【００４８】
なお、上記実施の形態における記述は、本発明に係る通信システムの一例であり、これに限定されるものではない。
【００４９】
上記実施の形態では、通信システム１００を、半導体試験装置のテストヘッドに搭載する構成として説明したが、これに限定されるものではない。例えば、通信システム１００が、他の機器やシステムに搭載される構成としてもよい。
【００５０】
また、上記実施の形態では、通信システム１００において、ローカルＦＰＧＡの数が４の構成を説明したが、これに限定されるものではない。例えば、ローカルＦＰＧＡの数が４以外の複数である構成としてもよい。
【００５１】
また、上記実施の形態では、通信システム１００において、バスコントローラＦＰＧＡ１及びローカルＦＰＧＡ２１〜２４を備える構成を説明したが、これに限定されるものではない。例えば、バスコントローラＦＰＧＡ１及びローカルＦＰＧＡ２１〜２４に代えて、ＦＰＧＡ以外のデジタル回路等、他のデバイスとしてもよい。
【００５２】
その他、上記実施の形態における通信システム１００の細部構成及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る実施の形態の通信システムの構成を示すブロック図である。
【図２】リードサイクルの各信号を示すタイミングチャートである。
【図３】ライトサイクルの各信号を示すタイミングチャートである。
【図４】従来の通信システムの構成を示すブロック図である。
【符号の説明】
【００５４】
１００，２００ 通信システム
１，４ バスコントローラＦＰＧＡ
２１〜２４，５１〜５ｎ ローカルＦＰＧＡ
３，３Ａ，３Ｂ バス
【技術分野】
【０００１】
本発明は、通信システムに関する。
【背景技術】
【０００２】
従来、１つのマスタ回路と、複数のスレーブ回路と、を備え、そのマスタ回路と複数のスレーブ回路とがバスを介してデータ転送するデータ転送方式が知られている（例えば、特許文献１参照）。
【０００３】
また、半導体チップを試験する半導体試験装置が知られている。半導体試験装置では、例えば、テストヘッドに複数のモジュール（ボード）を搭載し、各モジュール上のＦＰＧＡ（Field Programmable Gate Array）間で通信を行っていた。
【０００４】
図４を参照して、半導体試験装置に搭載される従来の通信システム２００を説明する。図４に、従来の通信システム２００の構成を示す。図４においては、制御信号の線路を図示省略している。
【０００５】
通信システム２００は、マスタ回路としてのバスコントローラＦＰＧＡ４と、複数のスレーブ回路としてのローカルＦＰＧＡ５１〜５ｎ（ｎ：任意の２以上の整数）と、を備えて構成され、各部がバス３を介して接続されている。
【０００６】
バスコントローラＦＰＧＡ４は、ローカルＦＰＧＡ５１〜５ｎのメモリ（図示略）にリードアクセス又はライトアクセスを行う。また、バスコントローラＦＰＧＡ４は、システムクロック信号及びシステムリセット信号が入力され、図示しないシステム制御部とデータ通信を行う。システムクロック信号の周波数は、例えば、１００［ＭＨｚ］とする。また、バスコントローラＦＰＧＡ４は、ローカルＦＰＧＡ５１〜５ｎ用のクロック信号ＣＬＫを出力し、ローカルＦＰＧＡ５１〜５ｎとのデータ通信を行う。
【０００７】
ローカルＦＰＧＡ５１〜５ｎは、それぞれメモリを備える。ローカルＦＰＧＡ５１〜５ｎは、それぞれ、バスコントローラＦＰＧＡ４から出力されるクロック信号ＣＬＫに同期して、バスコントローラＦＰＧＡ４から入力されるデータをメモリに書き込み、又はメモリからデータを読み出してバスコントローラＦＰＧＡ４に伝送する。クロック信号ＣＬＫは、全てのローカルＦＰＧＡ５１〜５ｎに共通とする。また、バスコントローラＦＰＧＡ４のデータバスは、全てのローカルＦＰＧＡ５１〜５ｎに共通とする。
【特許文献１】特開平６−６００２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記通信システム２００では、バスコントローラＦＰＧＡ４から出力されるクロック信号ＣＬＫは、ローカルＦＰＧＡ５１→ローカルＦＰＧＡ５２→…→ローカルＦＰＧＡ５ｎのように、順に一筆書きの線路で伝送される。このため、各部間の線路長が数１０［ｃｍ］になれば、各ローカルＦＰＧＡでクロック信号ＣＬＫに数［ｎｓ］の遅延が生じるという問題があった。例えば、ローカルＦＰＧＡ５１〜５ｎへのリードアクセス時に、周期１０［ｎｓ］のクロック信号ＣＬＫで通信システム２００を動作させる場合、ローカルＦＰＧＡ５１〜５ｎから読み出されてバスコントローラＦＰＧＡ４に入力されるリードデータと、クロック信号ＣＬＫとの同期が困難であった。
【０００９】
また、ローカルＦＰＧＡ５１〜５ｎに入力されるクロック信号ＣＬＫと、ローカルＦＰＧＡ５１〜５ｎのリードデータとの遅延時間Ｔｃｏは、ローカルＦＰＧＡ５１〜５ｎのチップに依存していた。つまり、各ローカルＦＰＧＡ５１〜５ｎの遅延時間Ｔｃｏが異なるおそれがあった。
【００１０】
また、リードデータを故意に遅延させる技術（遅延設定）もあるが、バスコントローラＦＰＧＡ４とローカルＦＰＧＡ５１〜５ｎとの間の線路長が、各ローカルＦＰＧＡ５１〜５ｎにより異なるため、アクセスするローカルＦＰＧＡを変更する度に遅延設定を要するため、高速化が困難であった。また、上記遅延設定には、数１０クロックかかるので、設定用にさらに高速のクロック信号を要し、ノイズ原因となっていた。
【００１１】
また、ローカルＦＰＧＡの接続数が多ければクロック信号ＣＬＫがなまり、終端（ローカルＦＰＧＡ５ｎ）では注意が必要であるという問題があった。
【００１２】
さらに、リードアクセス、ライトアクセスに関わらず、ローカルＦＰＧＡ５１〜５ｎから、アクセスを許可する旨のＡＣＫ信号をバスコントローラＦＰＧＡ４に出力する際、ＡＣＫ信号とクロック信号ＣＬＫとの同期が困難であった。
【００１３】
本発明の課題は、マスタの第１のデバイスからスレーブの第２のデバイスに確実且つ容易にアクセスすることである。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、請求項１に記載の発明の通信システムは、
第１のクロック信号を出力する第１のデバイスと、
前記第１のデバイスと通信接続され、前記第１のクロック信号が一線路で順に伝送される複数の第２のデバイスと、を備え、
前記第１のデバイスからの前記第１のクロック信号の線路が最も長い前記第２のデバイスは、第２のクロック信号を出力して他の前記第２のデバイスを一線路で順に介して前記第１のデバイスに伝送し、
前記各第２のデバイスは、前記第２のクロック信号に同期して入力信号を出力して前記第１のデバイスへ伝送し、
前記各第２のデバイス及び前記第１のデバイスの間の前記第２のクロック信号の線路長と、当該各第２のデバイス及び前記第１のデバイスの間の前記入力信号の線路長とが等しい。
【００１５】
請求項２に記載の発明の通信システムは、請求項１に記載の通信システムにおいて、
前記各第２のデバイスは、データを記憶する記憶部を有し、
前記入力信号は、前記第１のデバイスから前記各第２のデバイスの前記記憶部へのアクセス許可信号と、前記記憶部から読み出したデータのデータ信号と、の少なくとも一つである。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、第１のデバイスから第２のデバイスに確実且つ容易にアクセスできる。
【００１７】
請求項２に記載の発明によれば、第１のデバイスから第２のデバイスの記憶部へのライトアクセス及びリードアクセスの少なくとも一つを確実且つ容易にできる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明に係る実施の形態について説明する。但し、発明の範囲は図示例に限定されない。
【００１９】
先ず、図１を参照して、本実施の形態の装置構成を説明する。図１に、本実施の形態の通信システム１００の構成を示す。
【００２０】
本実施の形態の通信システム１００は、例えば、半導体チップの各種試験を行う半導体試験装置のテストヘッドに搭載される。半導体試験装置は、テストヘッド、本体及びワークステーションを備え、ワークステーションにおけるユーザ操作に基づいて、本体を介してテストヘッドにより半導体チップの各種測定等の試験を行う。このテストヘッドには、複数のモジュール（ボード、カード）が搭載され、本体に接続されるバスコントローラ側のモジュールと、ローカル側のボードとがバス接続されている。各ローカル側のモジュールは、例えば、各種アナログ回路に接続され、ワークステーション側のデジタル信号と、アナログ回路側のアナログ信号とを変換して中継する。
【００２１】
図１に示すように、通信システム１００は、第１のデバイスとしてのバスコントローラＦＰＧＡ１と、第２のデバイスとしてのローカルＦＰＧＡ２１〜２４と、を備えて構成され、各部がバス３Ａ，３Ｂを介して接続されている。バスコントローラＦＰＧＡ１が、上記テストヘッド内のバスコントローラ側のモジュールに設けられている。ローカルＦＰＧＡ２１〜２４が、上記テストヘッド内のローカル側の４つのモジュールそれぞれに設けられている。
【００２２】
バスコントローラＦＰＧＡ１は、ローカルＦＰＧＡ２１〜２４の記憶部としてのメモリ又はレジスタ（図示略）にリードアクセス（データ読み出し）又はライトアクセス（データ書き込み）を行う。また、バスコントローラＦＰＧＡ１は、システムクロック信号及びシステムリセット信号が入力され、図示しないシステム制御部（ワークステーションのＣＰＵ（Central Processing Unit））とデータ通信を行う。システムクロック信号の周波数は、例えば、１００［ＭＨｚ］とする。また、バスコントローラＦＰＧＡ１は、ローカルＦＰＧＡ２１〜２４に対し第１のクロック信号としてのライトアクセス用のクロック信号であるライトクロック信号ＷＣＬＫを出力し、またローカルＦＰＧＡ２１〜２４とのデータ通信を行う。
【００２３】
ローカルＦＰＧＡ２１〜２４は、それぞれメモリ、レジスタ及びＦＩＦＯ（First In First Out）メモリ（図示略）を備える。メモリ及びレジスタは、リードアクセス及びライトアクセスの対象であり、各種データを記憶する。ＦＩＦＯメモリは、リード及びライト時にデータを先出し先入れ方式で一時的に格納するメモリである。
【００２４】
ローカルＦＰＧＡ２１〜２４は、それぞれ、バスコントローラＦＰＧＡ１から入力されるライトクロック信号ＷＣＬＫに同期して、バスコントローラＦＰＧＡ１から入力されるデータ（ライトデータ）をメモリに書き込む。ライトクロック信号ＷＣＬＫは、全てのローカルＦＰＧＡ２１〜２４に共通とする。バスコントローラＦＰＧＡ１から出力されるライトクロック信号ＷＣＬＫは、バスコントローラＦＰＧＡ１→ローカルＦＰＧＡ２１→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２４のように、順に一筆書きの線路で伝送される。
【００２５】
ローカルＦＰＧＡ２４は、第２のクロック信号としてのリードアクセス用のリードクロック信号ＲＣＬＫを出力する。ローカルＦＰＧＡ２４から出力されるリードクロック信号ＲＣＬＫは、ローカルＦＰＧＡ２４→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２１→バスコントローラＦＰＧＡ１のように、順に一筆書きの線路で伝送される。ローカルＦＰＧＡ２４は、バスコントローラＦＰＧＡ１からの信号線路の終端となる。また、ローカルＦＰＧＡ２１〜２４は、それぞれ、リードクロック信号ＲＣＬＫに同期して、メモリからデータ（リードデータ）を読み出してバスコントローラＦＰＧＡ１へ伝送する。
【００２６】
バス３Ａは、ローカルＦＰＧＡ２１〜２４に共通のコントロールバスである。バスコントローラＦＰＧＡ１から出力される制御信号は、バスコントローラＦＰＧＡ１→ローカルＦＰＧＡ２１→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２４のように、順に一筆書きの線路で送信先のローカルＦＰＧＡに伝送される。制御信号としては、後述するバースト信号ＢＵＲＳＴ、信号ＲＮＷ、アドレスストローブ信号ＸＡＳ、データストローブ信号ＸＤＳ等である。
【００２７】
バス３Ｂは、ローカルＦＰＧＡ２１〜２４に共通のデータバスである。バスコントローラＦＰＧＡ１から出力されるデータ信号は、バスコントローラＦＰＧＡ１→ローカルＦＰＧＡ２１→ローカルＦＰＧＡ２２→ローカルＦＰＧＡ２３→ローカルＦＰＧＡ２４のように、順に一筆書きの線路で伝送先のローカルＦＰＧＡに伝送される。ローカルＦＰＧＡから出力されるデータ信号は、伝送元のローカルＦＰＧＡ→…→バスコントローラＦＰＧＡ１のように、伝送元のローカルＦＰＧＡから順に一筆書きの線路でバスコントローラＦＰＧＡ１に伝送される。データ信号としては、後述するアドレス信号Ａ０、データ信号Ｄ０〜Ｄ３３である。
【００２８】
また、バスコントローラＦＰＧＡ１からローカルＦＰＧＡ２１〜２４にリード又はライトを行う場合に、先ずバスコントローラＦＰＧＡ１からリード対象又はライト対象のローカルＦＰＧＡへリード又はライトのリクエストを示すＲＥＱ信号が伝送される。本実施の形態では、後述するアドレスストローブ信号ＸＡＳ、データストローブ信号ＸＤＳがＲＥＱ信号として使用される。リード対象又はライト対象のローカルＦＰＧＡでＲＥＱ信号が受信され、リード又はライトの準備ができ（例えば、ＦＩＦＯメモリの空き領域確保）次第、リード対象又はライト対象のローカルＦＰＧＡからバスコントローラＦＰＧＡ１へリード又はライトの許可を示すアクセス許可信号としてのＡＣＫ信号が送信される。本実施の形態では、ＡＣＫ信号として、ローアクティブの信号ＸＡＣＫ０〜ＸＡＣＫ３が使用される。信号ＸＡＣＫ０〜ＸＡＣＫ３は、ライト時にライトクロック信号ＷＣＬＫに同期され、リード時にリードクロック信号ＲＣＬＫに同期される。また、信号ＸＡＣＫ０〜ＸＡＣＫ３は、互いに独立している。
【００２９】
図１に示すように、バスコントローラＦＰＧＡ１とローカルＦＰＧＡ２１との間の距離（線路長）を長さＬ１とする。ローカルＦＰＧＡ２１とローカルＦＰＧＡ２２との間の距離を長さＬ２とする。同様に、ローカルＦＰＧＡ２２とローカルＦＰＧＡ２３との間の距離を長さＬ３とし、ローカルＦＰＧＡ２３とローカルＦＰＧＡ２４との間の距離を長さＬ４とする。
【００３０】
通信システム１００では、バスコントローラＦＰＧＡ１から出力されるデータ信号及び制御信号、ライトクロック信号ＷＣＬＫ、リードクロック信号ＲＣＬＫ、の線路長は、（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）で共通するように、各線路の線路長が設定されている。また、信号ＸＡＣＫ０〜ＸＡＣＫ３の線路長は、接続される各ローカルＦＰＧＡで異なり、それぞれのデータバス長、クロック長に合わせて設定されている。
【００３１】
すなわち、ローカルＦＰＧＡ２１からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ０の線路長は、Ｌ１に設定されている。ローカルＦＰＧＡ２２からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ１の線路長は、（Ｌ１＋Ｌ２）に設定されている。ローカルＦＰＧＡ２３からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ２の線路長は、（Ｌ１＋Ｌ２＋Ｌ３）に設定されている。ローカルＦＰＧＡ２４からバスコントローラＦＰＧＡ１への信号ＸＡＣＫ３の線路長は、（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）に設定されている。
【００３２】
次に、図２及び図３を参照して、通信システム１００の動作を説明する。図２に、リードサイクルの各信号の流れを示す。図３に、ライトサイクルの各信号の流れを示す。リードサイクルは、バスコントローラＦＰＧＡ１からローカルＦＰＧＡのメモリ又はレジスタにリードアクセスするサイクルである。ライトサイクルは、バスコントローラＦＰＧＡ１からローカルＦＰＧＡのメモリ又はレジスタにライトアクセスするサイクルである。
【００３３】
図２及び図３において、それぞれ、ライトクロック信号ＷＣＬＫ、リードクロック信号ＲＣＬＫ、アドレス信号Ａ０、データ信号Ｄ０〜Ｄ３３、バースト信号ＢＵＲＳＴ、信号ＸＡＣＫ、信号ＲＮＷ、アドレスストローブ信号ＸＡＳ、データストローブ信号ＸＤＳを示した。
【００３４】
バースト信号ＢＵＲＳＴは、ハイアクティブで、データをバースト信号で転送するバーストモードを示す信号である。信号ＲＮＷは、ハイのときにリードサイクルを示し、ローのときにライトサイクルを示す信号である。アドレスストローブ信号ＸＡＳは、ローアクティブで、アドレス信号の有効区間を示す信号である。データストローブ信号ＸＤＳは、ローアクティブで、１バーストのデータ信号の有効区間を示す信号である。また、図２及び図３のoutput，inputについては、バスコントローラＦＰＧＡ１を基準として、出力される信号にoutputを記載し、入力される信号にoutputを記載した。
【００３５】
図２及び図３では、一例として、１バーストとして、３２個の４バイトデータを伝送する構成とし、代表的に、ローカルＦＰＧＡ２４にリード又はライトする構成とした。また、信号ＸＡＣＫは、信号ＸＡＣＫ３を代表的に示した。
【００３６】
図２に示すリードサイクルでは、先ず、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、バースト信号ＢＵＲＳＴがローにされバーストモードがオンされ、信号ＲＮＷがハイにされリードサイクルが開始される。また、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがローにされ、バスコントローラＦＰＧＡ１からアドレス信号Ａ０が出力される。アドレス信号Ａ０は、リードするメモリ又はレジスタのアドレスを示し、例えば、全てのローカルＦＰＧＡのメモリ及びレジスタの絶対アドレスで表される。ここでは、アドレス信号Ａ０が、ローカルＦＰＧＡ２４のメモリ及びレジスタのアドレスを示すものとする。アドレス信号Ａ０は、バス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１において、アドレス信号Ａ０が出力し終わると、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがハイにされ、データストローブ信号ＸＤＳがローにされて出力される。
【００３７】
そして、ローカルＦＰＧＡ２４において、ライトクロック信号ＷＣＬＫに同期してバスコントローラＦＰＧＡ１からアドレス信号Ａ０が受信されると、リードデータを格納するためＦＩＦＯメモリの空き領域が確保され、アドレス信号Ａ０に基づいてメモリ又はレジスタからリードデータが読み出されてＦＩＦＯメモリに格納される。そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫがロー（アクティブ）にされ、リードデータのデータ信号Ｄ０（ｉｎ）がバス３Ｂを介してバスコントローラＦＰＧＡ１に伝送される。信号ＸＡＣＫとリードクロック信号ＲＣＬＫとは、ローカルＦＰＧＡ２４からバスコントローラＦＰＧＡ１への線路長が等しい線路を伝送されるので、その遅延時間も同一となる。このため、バスコントローラＦＰＧＡ１において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫ（ロー）及びデータ信号Ｄ０（ｉｎ）が受信される。
【００３８】
そして、ローカルＦＰＧＡ２４において、データ信号Ｄ０（ｉｎ）に引き続き、リードクロック信号ＲＣＬＫに同期して、データ信号Ｄ１（ｉｎ）〜Ｄ３１（ｉｎ）がバスコントローラＦＰＧＡ１へ伝送される。バスコントローラＦＰＧＡ１において、データ信号Ｄ０（ｉｎ）に引き続き、リードクロック信号ＲＣＬＫに同期してデータ信号Ｄ１（ｉｎ）〜Ｄ３１（ｉｎ）が受信される。そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫがハイにされる。
【００３９】
そして、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期してデータストローブ信号ＸＤＳがハイにされ、１バーストが終了される。そして、バスコントローラＦＰＧＡ１において、所定時間経過後、ライトクロック信号ＷＣＬＫに同期してデータストローブ信号ＸＤＳがローにされ、次のバーストが開始される。そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫがロー（アクティブ）にされる。そして、同様に、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期してデータ信号Ｄ３２（ｉｎ）、Ｄ３３（ｉｎ）、リードデータの最後を示すデータ信号（不要）がバスコントローラＦＰＧＡ１に伝送される。バスコントローラＦＰＧＡ１において、リードクロック信号ＲＣＬＫに同期してデータ信号Ｄ３２（ｉｎ）〜データ信号（不要）が受信される。
【００４０】
このようにして、ローカルＦＰＧＡ２４のメモリ又はレジスタの全てのリード対象のデータがリードされ、バスコントローラＦＰＧＡ１において、最後のデータ信号（不要）の入力終了前に、ライトクロック信号ＷＣＬＫに同期して、データストローブ信号ＸＤＳがハイにされ、バースト信号ＢＵＲＳＴがローにされてバーストモードが終了され、信号ＲＮＷがローにされてリードサイクルが終了される。また、信号ＲＮＷは、リードサイクル中ずっとハイであってもよい。
【００４１】
後述するライトデータの長さは、決まっているが、リードデータの長さは、ばらばらである。また、バスコントローラＦＰＧＡ１とローカルＦＰＧＡ２１〜２４との間の線路長やローカルＦＰＧＡ２１〜２４の遅延時間（Ｔｃｏ）により、信号ＸＡＣＫ及びデータ信号を仮にライトクロック信号ＷＣＬＫに同期させても、バスコントローラＦＰＧＡ１においてリードデータの読み出し（受信）が行えない。しかし、信号ＸＡＣＫ及びデータ信号をリードクロック信号ＲＣＬＫに同期させると、信号ＸＡＣＫ、データ信号及びリードクロック信号ＲＣＬＫが同じだけ遅延してバスコントローラＦＰＧＡ１に到達するので、バスコントローラＦＰＧＡ１においてリードデータの読み出し（受信）が可能となる。
【００４２】
図３に示すライトサイクルでは、先ず、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、バースト信号ＢＵＲＳＴがローにされバーストモードがオンされ、信号ＲＮＷがローにされライトサイクルが開始される。また、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがローにされ、バスコントローラＦＰＧＡ１からアドレス信号Ａ０が出力される。アドレス信号Ａ０は、ライトするメモリ又はレジスタのアドレスを示し、例えば、全てのローカルＦＰＧＡのメモリ及びレジスタの絶対アドレスで表される。ここでは、アドレス信号Ａ０が、ローカルＦＰＧＡ２４のメモリ及びレジスタのアドレスを示すものとする。アドレス信号Ａ０は、バス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１において、アドレス信号Ａ０が出力し終わると、ライトクロック信号ＷＣＬＫに同期して、アドレスストローブ信号ＸＡＳがハイにされる。
【００４３】
そして、ローカルＦＰＧＡ２４において、ライトクロック信号ＷＣＬＫに同期してバスコントローラＦＰＧＡ１からアドレス信号Ａ０が受信されると、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫがロー（アクティブ）にされ、ライトデータを格納するため１２８バイトのＦＩＦＯメモリの空き領域が確保される。そして、バスコントローラＦＰＧＡ１において、ローの信号ＸＡＣＫが受信され、信号ＸＡＣＫ受信から所定時間後に、ライトクロック信号ＷＣＬＫに同期してデータストローブ信号ＸＤＳがローにされる。
【００４４】
そして、バスコントローラＦＰＧＡ１において、１バーストのライトデータのデータ信号Ｄ０〜Ｄ３１がバス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１における最後のデータ信号Ｄ３１入力終了前に、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫがハイにされる。そして、バスコントローラＦＰＧＡ１において、データ信号Ｄ３１の出力終了とともに、ライトクロック信号ＷＣＬＫに同期して、信号ＲＮＷがハイにされ、データストローブ信号ＸＤＳがハイにされる。
【００４５】
そして、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して信号ＸＡＣＫがローにされてＦＩＦＯメモリの空き領域が確保される。そして、バスコントローラＦＰＧＡ１において、ライトクロック信号ＷＣＬＫに同期して、信号ＲＮＷがローにされ、データストローブ信号ＸＤＳがローにされる。そして、バスコントローラＦＰＧＡ１において、次のバーストのライトデータのデータ信号Ｄ３２〜Ｄ３３がバス３Ｂを介してローカルＦＰＧＡ２４に伝送される。そして、バスコントローラＦＰＧＡ１における最後のデータ信号Ｄ３３入力終了前に、ローカルＦＰＧＡ２４において、リードクロック信号ＲＣＬＫに同期して、バースト信号ＢＵＲＳＴがローにされてバーストモードが終了され、信号ＸＡＣＫがハイにされる。そして、バスコントローラＦＰＧＡ１において、データ信号Ｄ３３の出力終了とともに、ライトクロック信号ＷＣＬＫに同期して、信号ＲＮＷがハイにされてライトサイクルが終了され、データストローブ信号ＸＤＳがハイにされる。また、信号ＲＮＷは、リードサイクル中ずっとローであってもよい。
【００４６】
以上、本実施の形態の通信システム１００によれば、ローカルＦＰＧＡ２４がリードクロック信号ＲＣＬＫを出力し、リードサイクル時に、リード対象のローカルＦＰＧＡが、アドレス信号を受信して、アドレス信号に対応するメモリ又はレジスタに記憶されたリードデータを読み出し、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫとリードデータとをバスコントローラＦＰＧＡ１に伝送する。バスコントローラＦＰＧＡ１は、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫ及びリードデータを受信する。このため、バスコントローラＦＰＧＡ１、ローカルＦＰＧＡ２１〜２４を搭載する基板が大きく（例えば、数１０ｃｍ）、動作周波数が高速（例えば、数百ＭＨｚ）且つバス３Ａ，３Ｂ上に多くのローカルＦＰＧＡ２１〜２４が接続される場合にも、信号ＸＡＣＫ、データ信号及びリードクロック信号ＲＣＬＫが同じだけ遅延してバスコントローラＦＰＧＡ１に到達するので、バスコントローラＦＰＧＡ１からローカルＦＰＧＡ２１〜２４のメモリ又はレジスタに確実且つ容易にリードアクセスできる。
【００４７】
また、通信システム１００によれば、ライトサイクル時に、リード対象のローカルＦＰＧＡが、アドレス信号を受信して、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫをバスコントローラＦＰＧＡ１に伝送する。バスコントローラＦＰＧＡ１は、リードクロック信号ＲＣＬＫに同期して、信号ＸＡＣＫを受信する。このため、リードアクセスと同様に、バスコントローラＦＰＧＡ１、ローカルＦＰＧＡ２１〜２４を搭載する基板が大きく、動作周波数が高速且つバス３Ａ，３Ｂ上に多くのローカルＦＰＧＡ２１〜２４が接続される場合にも、信号ＸＡＣＫ及びリードクロック信号ＲＣＬＫが同じだけ遅延してバスコントローラＦＰＧＡ１に到達するので、バスコントローラＦＰＧＡ１からローカルＦＰＧＡ２１〜２４のメモリ又はレジスタに確実且つ容易にライトアクセスできる。
【００４８】
なお、上記実施の形態における記述は、本発明に係る通信システムの一例であり、これに限定されるものではない。
【００４９】
上記実施の形態では、通信システム１００を、半導体試験装置のテストヘッドに搭載する構成として説明したが、これに限定されるものではない。例えば、通信システム１００が、他の機器やシステムに搭載される構成としてもよい。
【００５０】
また、上記実施の形態では、通信システム１００において、ローカルＦＰＧＡの数が４の構成を説明したが、これに限定されるものではない。例えば、ローカルＦＰＧＡの数が４以外の複数である構成としてもよい。
【００５１】
また、上記実施の形態では、通信システム１００において、バスコントローラＦＰＧＡ１及びローカルＦＰＧＡ２１〜２４を備える構成を説明したが、これに限定されるものではない。例えば、バスコントローラＦＰＧＡ１及びローカルＦＰＧＡ２１〜２４に代えて、ＦＰＧＡ以外のデジタル回路等、他のデバイスとしてもよい。
【００５２】
その他、上記実施の形態における通信システム１００の細部構成及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る実施の形態の通信システムの構成を示すブロック図である。
【図２】リードサイクルの各信号を示すタイミングチャートである。
【図３】ライトサイクルの各信号を示すタイミングチャートである。
【図４】従来の通信システムの構成を示すブロック図である。
【符号の説明】
【００５４】
１００，２００ 通信システム
１，４ バスコントローラＦＰＧＡ
２１〜２４，５１〜５ｎ ローカルＦＰＧＡ
３，３Ａ，３Ｂ バス
【特許請求の範囲】
【請求項１】
第１のクロック信号を出力する第１のデバイスと、
前記第１のデバイスと通信接続され、前記第１のクロック信号が一線路で順に伝送される複数の第２のデバイスと、を備え、
前記第１のデバイスからの前記第１のクロック信号の線路が最も長い前記第２のデバイスは、第２のクロック信号を出力して他の前記第２のデバイスを一線路で順に介して前記第１のデバイスに伝送し、
前記各第２のデバイスは、前記第２のクロック信号に同期して入力信号を出力して前記第１のデバイスへ伝送し、
前記各第２のデバイス及び前記第１のデバイスの間の前記第２のクロック信号の線路長と、当該各第２のデバイス及び前記第１のデバイスの間の前記入力信号の線路長とが等しい通信システム。
【請求項２】
前記各第２のデバイスは、データを記憶する記憶部を有し、
前記入力信号は、前記第１のデバイスから前記各第２のデバイスの前記記憶部へのアクセス許可信号と、前記記憶部から読み出したデータのデータ信号と、の少なくとも一つである請求項１に記載の通信システム。
【請求項１】
第１のクロック信号を出力する第１のデバイスと、
前記第１のデバイスと通信接続され、前記第１のクロック信号が一線路で順に伝送される複数の第２のデバイスと、を備え、
前記第１のデバイスからの前記第１のクロック信号の線路が最も長い前記第２のデバイスは、第２のクロック信号を出力して他の前記第２のデバイスを一線路で順に介して前記第１のデバイスに伝送し、
前記各第２のデバイスは、前記第２のクロック信号に同期して入力信号を出力して前記第１のデバイスへ伝送し、
前記各第２のデバイス及び前記第１のデバイスの間の前記第２のクロック信号の線路長と、当該各第２のデバイス及び前記第１のデバイスの間の前記入力信号の線路長とが等しい通信システム。
【請求項２】
前記各第２のデバイスは、データを記憶する記憶部を有し、
前記入力信号は、前記第１のデバイスから前記各第２のデバイスの前記記憶部へのアクセス許可信号と、前記記憶部から読み出したデータのデータ信号と、の少なくとも一つである請求項１に記載の通信システム。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−３３６１７（Ｐ２００９−３３６１７Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００７−１９７３３７（Ｐ２００７−１９７３３７）
【出願日】平成１９年７月３０日（２００７．７．３０）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成１９年７月３０日（２００７．７．３０）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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