【課題】内部電源と入出力セル電源の電源投入順を考慮しなくとも、外部デバイスとの間に好ましくない貫通電流が流れない半導体装置及びそれを用いた電子機器を提供する。
【解決手段】内部回路用駆動電源に基づいて生成される第１の入出力切り替え制御信号に基づいて入出力の動作を切り替える入出力セル回路を備えた半導体装置において、前記内部回路用駆動電源とは異なる、入出力セル回路用駆動電源と、前記内部回路用駆動電源が投入されずに入出力セル回路用駆動電源が投入されている場合には、内部回路用駆動電源及び入出力セル回路用駆動電源により生成された第２の入出力切り替え制御信号が有効となり、前記入出力セル回路の出力端子をハイインピーダンス状態とするように制御する制御回路とを備える。 （もっと読む）

【課題】相補の信号によりプルアップバッファ回路とプルダウンバッファ回路を制御し、シリアライザの負荷を抑制する。
【解決手段】半導体装置１０は、プルアップバッファ回路１００とプルダウンバッファ回路２００を排他的にオン・オフ制御することによりデータ端子ＤＱからデータを出力する。シリアライザ３００は、ｎ×２本の入力信号線から相補な内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３を受信し、内部データ信号ＤＴ１／ＤＣ１をシリアルに出力する。プルアップバッファ回路１００とプルダウンバッファ回路２００は、内部データ信号ＤＴ１／ＤＣ１により制御される。 （もっと読む）

【課題】新たな構成の半導体装置を提供する。
【解決手段】半導体装置は、ｐ型の第１のトランジスタ、ｎ型の第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有する。第３のトランジスタのソース又はドレインの一方は、第１の電位を供給することができる機能を有する配線に接続され、他方は、第１のトランジスタのソース又はドレインの一方に接続される。第２のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と接続され、他方は、第４のトランジスタのソース又はドレインの一方に接続される。第４のトランジスタのソース又はドレインの他方は、第１の電位よりも低い第２の電位を供給することができる機能を有する配線に接続される。第３のトランジスタ及び第４のトランジスタのチャネル形成領域には酸化物半導体材料が用いられる。 （もっと読む）

【課題】流入電流の発生を抑制することができる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１は、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ１を出力する第１出力回路１０と、第１出力回路１０とワイヤードオア接続され、第１の高電位電源ＶＤＤ１よりも低電位である第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ２を出力する第２出力回路２０とを有している。また、出力バッファ回路１は、第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第２の高電位電源ＶＤＤ２のみが投入される場合に、第１出力回路１０の高電位側の第１出力トランジスタＴ１６及び第２出力回路２０の高電位側の第２出力トランジスタＴ２６の少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を第２の高電位電源ＶＤＤ２レベルに設定する制御回路５０を有している。 （もっと読む）

【課題】実行するプログラムの種類又は発生する異常の種類などの、動作開始後の状況に合わせて外部端子の状態をプログラマブルに設定する。
【解決手段】プログラム処理回路によるデータ処理状態、プログラム処理回路が実行するプログラム若しくはデータ処理の種類、あるいはデータ処理による異常の種別毎に、異常発生時の入出力端子の端子状態を制御する制御データを予め不揮発性記憶部（１４０）に保存する。プログラム実行前若しくはプログラムの実行時に逐次に不揮発性記憶部に制御データを特定する検索キーを設定し、異常が発生した場合は、当該検索キーに基づいて参照された制御データに従って、入出力端子の状態をプルアップ、プルダウン、ハイインピーダンス又は前値保持の状態に設定する。 （もっと読む）

【課題】回路面積の縮小を図りつつ、待機電流をカットオフすることが可能な出力回路を提供する。
【解決手段】出力回路は、第１の電源にソースが接続された出力ｐＭＯＳトランジスタを備える。出力回路は、第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタを備える。出力回路は、出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子を備える。出力回路は、前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路を備える。出力回路は、前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備える。 （もっと読む）

【課題】半導体集積回路の出力バッファ回路において電流の流れ込みを防止し、動作を高速化し、回路規模を削減する。
【解決手段】出力バッファ回路１１は、常時オンの電源ＶＤＤ、オン／オフ制御される電源ＶＤＤ１、電源ＶＤＤ１の電位を反転した反転信号ＩＮＶＯＵＴを出力するインバータ回路４１、トランジスタＰ１Ａ１，ＰＰ２，ＰＰ３、トランジスタＰ１Ａ１を制御するドライブ回路５１を備える。トランジスタＰ１Ａ１は、入出力端子Ｅ１Ａに接続されたドレイン、電源ＶＤＤ１に接続されたソース、電源ＶＤＤに接続されたバックゲート、ドライブ回路５１に接続されたゲートを有する。トランジスタＰＰ２，ＰＰ３のバックゲート及びトランジスタＰＰ２のソースは電源ＶＤＤに接続され、トランジスタＰＰ２のゲート及びトランジスタＰＰ３のソースは電源ＶＤＤ１に接続され、トランジスタＰＰ３のゲートには反転信号ＩＮＶＯＵＴが入力される。 （もっと読む）

【課題】昇圧した電圧でＬＣＤを駆動するような場合でも、その共用の入出力端子から実用的な出力データ信号の出力が可能となる。
【解決手段】入出力回路１００において、スリーステート出力バッファが出力データ信号とＬＣＤ駆動信号の両方に対してそれぞれ第１、第２出力バッファ１０６、１０８として設けられ、第１出力バッファ１０６を構成するＰチャンネルＭＯＳトランジスタ１１６のソース端子に電源電圧Ｖ１が供給され、且つ出力データ信号が出力として選択されていない状態でＰチャンネルＭＯＳトランジスタ１１６、１１８のバックゲート端子に電源電圧Ｖ１から昇圧された昇圧電圧Ｖ２が供給され、更に、第２出力バッファ１０８を構成するＰチャンネルＭＯＳトランジスタ１１６のソース端子とバックゲート端子とに昇圧電圧Ｖ２が供給される。 （もっと読む）

【課題】出力モードを切り換えることにより効率的な通信ができる回路装置及びシステム等を提供すること。
【解決手段】回路装置１００は、バスＨＢＳを介してホスト装置２００に信号を出力する出力回路１１０と、出力回路１１０を制御する出力制御回路１２０とを含む。出力回路１１０は、出力ノードＮＱと第１の電源ノードＶＳＳとの間に設けられる第１の導電型のトランジスターＴＮと、出力ノードＮＱと第２の電源ノードＶＤＤとの間に設けられる第２の導電型のトランジスターＴＰとを含む。出力制御回路１２０は、第１の出力モードでは、第１の導電型のトランジスターＴＮ及び第２の導電型のトランジスターＴＰのいずれか一方をオフにし、他方をオン・オフする制御を行い、第２の出力モードでは、第１の導電型のトランジスターＴＮ及び第２の導電型のトランジスターＴＰを排他的にオン・オフする制御を行う。 （もっと読む）

【課題】２つのクロック信号を切り替えて出力する切替回路において、出力信号のデューティ比を、入力されるクロック信号のデューティ比に保つこと。
【解決手段】切替回路１００は、制御信号ＣＯＮＴに応じて、入力信号ＩＮ１，ＩＮ２を切り替えて出力信号ＯＵＴとして出力する。具体的には、制御信号ＣＯＮＴが「Ｌレベル」のときには、クロックドインバーターＸ２が動作し、信号ＩＮ１が信号ＯＵＴとして出力され、制御信号ＣＯＮＴが「Ｈレベル」のときには、クロックドインバーターＸ４が動作し、信号ＩＮ２が信号ＯＵＴとして出力される。 （もっと読む）

【課題】動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動
作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大
きくなってしまう。
【解決手段】本発明にかかる半導体装置は、第１電源電圧で動作する第１半導体チップと、前記第１電源電圧よりも低い第２電源電圧で動作し、当該第２電源電圧を前記第１半導体チップに供給する第２半導体チップとを有することを特徴とする。又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 （もっと読む）

【課題】動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動
作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大
きくなってしまう。
【解決手段】本発明にかかる半導体装置は、第１電源電圧で動作する第１半導体チップと、前記第１電源電圧よりも低い第２電源電圧で動作し、当該第２電源電圧を前記第１半導体チップに供給する第２半導体チップとを有することを特徴とする。又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 （もっと読む）

【課題】出力遅延を短縮できる出力バッファ回路を提供する。
【解決手段】信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わった直後において、定電流源Ｉｓ１が追従しきれずまた切り替わっていない場合には、ノードＰは未だＨレベルのままであるので、ノードＯＵＴはＬレベルのままである。この状態で、切り替え前にＨレベルのノードＮに接続されていたノードＡは、切り替えによりＨレベルのノードＰへ接続される。これと同時に、インバータｉｎｖ３の出力部がＨレベルからＬレベルに切り替わっているので、キャパシタＣ２を介して、ノードＡもＨレベルからＬレベルに切り替えられる。このとき、ノードＰの電位はノードＡと等しくなるまで引き下げられ、Ｌレベルへ遷移する。 （もっと読む）

【課題】従来、データ受信するとき、データを判別する為、大小判定を行うコンパレータを備えており、このコンパレータには、動作時、入力信号の変化に追従するため、定常的に電流が流れている。このコンパレータに流れる定常的な電流が、大きな電力を消費しているという問題があった。
【解決手段】本発明は、一方のレベルを検知する第１検出回路と、他方のレベルを検知する第２検出回路とを有する受信部と、前記一方のレベルを出力するか、前記他方のレベルを出力するか、信号線から電気的に切り離したハイインピーダンス状態とするか、３つのうち何れかを１つの値を出力する三値出力器と有する送信部と、前記受信部と前記送信部を制御する制御回路と、を備え、前記制御回路は、受信の状態では、前記第１検出回路及び前記第２検出回路からの検知結果に応じて、入力される信号のレベルを判断し、送信の状態では、前記三値出力器からの出力値を制御することを特徴とする （もっと読む）

【課題】発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法を提供することである。
【解決手段】本発明にかかる半導体装置は、発振素子１が接続可能な第１及び第２の外部接続端子２、３と、反転増幅器４と、反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗５と、反転増幅器４の入力側に接続されたカップリング容量１１に印加されるバイアスを安定化するバイアス安定化回路６と、第１の信号入出力部７と、第２の信号入出力部８と、を備える。半導体装置を発振回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を動作状態とし、第１及び第２の信号入出力部７、８を停止状態とする。信号入出力回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を停止状態とし、第１及び第２の信号入出力部７、８を動作状態とする。 （もっと読む）

【課題】従来の半導体集積回路は、データの送受信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、双方向用信号線を介してデータの送受信が行われるＳｏＣ回路１００及びＳＤＲＡＭ回路１０１を備え、ＳｏＣ回路１００は、電源と双方向用信号線との間に設けられた抵抗２０７，２０８と、抵抗２０７，２０８に流れる電流のオンオフを制御するスイッチ２０９，２１０と、を有するターミネーション回路２０４と、データ受信時にはスイッチ２０９，２１０をオンし、データ送信時にはスイッチ２０９，２１０をオフし、データ受信後にさらに別のデータを受信する場合には、先のデータ受信後から所定の期間スイッチ２０９，２１０をオンし続けるように、ターミネーション回路２０４に対して制御信号２００を出力する制御回路２０５と、を備える。 （もっと読む）

【課題】従来の半導体集積回路は、データの送信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、複数の信号線を介してパラレルに送信データを送信するＳｏＣ回路１００と、送信データを受信するＳＤＲＡＭ回路１０１と、を備える。ＳｏＣ回路１００は、各信号線に対して設けられ、送信データを出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路２０３と、データ出力回路２０３に対して、送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路２５６と、各データ出力回路２０３において、ハイインピーダンスモードからデータ送信モードへモードが切り替わってから実際に送信データの出力を開始するまでの間、固定データを出力するように制御する制御回路２０５と、を備える。 （もっと読む）

【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする （もっと読む）

【課題】 入出力インターフェース回路におけるラッチアップの発生を確実に防止すること。
【解決手段】 本発明の入出力インターフェース回路は、入出力端子Ｔ１と、入力バッファー１０２と、フローティングウエル領域Ｎ４に形成される第１導電型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）を有し、入出力端子を経由して外部に信号を出力するための出力バッファーＩＮＶ１と、静電保護回路３９０と、フローティングウエル電位調整回路１０８と、を含み、前記静電保護回路は、第１抵抗Ｒ１と、第１抵抗Ｒ１の他端と高レベル電源電位ＶＤＤとの間に接続されるダイオードＤ１と、を有し、フローティングウエル電位調整回路１０８は、入出力端子Ｔ１に一端が接続される第２抵抗Ｒ２と、第２抵抗Ｒ２の他端に一端が接続され、他端がフローティングウエル領域Ｎ４に接続され、ゲートに高レベル電源電位ＶＤＤが接続される、第１導電型の第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）と、を有する。 （もっと読む）

２つのマスタ（１１、１２）と１つ以上のスレーブ（１３、１４）との間の信号伝送のための電気回路（１０）が記載される。２つのマスタ（１１、１２）と１つ以上のスレーブ（１３、１４）とは、バスシステム（１５）を介して互いに接続される。２つのマスタ（１１、１２）によって、１つ以上のスレーブ（１３、１４）により受信されうるマスタデータ信号（ＭＯ）が少なくとも１つずつ生成可能である。各マスタデータ信号（ＭＯ）が印加される２つのマスタ（１１、１２）の出力口には、三状態ゲート（１６）が１つずつ存在する。三状態ゲート（１６）は、閉回路又は開回路として作動可能である。三状態ゲート（１６）は、２つのマスタの一方（１１）に割り当てられた三状態ゲート（１６_１１）が閉回路として作動し、２つのマスタの他方（１２）に割り当てられた三状態ゲート（１６_１２）が開回路として作動するように、駆動される。 （もっと読む）