出力バッファ回路及び入出力バッファ回路
【課題】流入電流の発生を抑制することができる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１は、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ１を出力する第１出力回路１０と、第１出力回路１０とワイヤードオア接続され、第１の高電位電源ＶＤＤ１よりも低電位である第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ２を出力する第２出力回路２０とを有している。また、出力バッファ回路１は、第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第２の高電位電源ＶＤＤ２のみが投入される場合に、第１出力回路１０の高電位側の第１出力トランジスタＴ１６及び第２出力回路２０の高電位側の第２出力トランジスタＴ２６の少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を第２の高電位電源ＶＤＤ２レベルに設定する制御回路５０を有している。
【解決手段】出力バッファ回路１は、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ１を出力する第１出力回路１０と、第１出力回路１０とワイヤードオア接続され、第１の高電位電源ＶＤＤ１よりも低電位である第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ２を出力する第２出力回路２０とを有している。また、出力バッファ回路１は、第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第２の高電位電源ＶＤＤ２のみが投入される場合に、第１出力回路１０の高電位側の第１出力トランジスタＴ１６及び第２出力回路２０の高電位側の第２出力トランジスタＴ２６の少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を第２の高電位電源ＶＤＤ２レベルに設定する制御回路５０を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路及び入出力バッファ回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置においては、低消費電力化のために、その駆動電圧の低電圧化が進められている。その一方で、未だ駆動電圧が低電圧化されていない半導体装置あるいは低電圧化が困難な半導体装置も存在する。このため、これらの電源電圧が異なる複数の半導体装置が接続される半導体装置では、その外部の半導体装置とのインタフェース電圧の多様化が進んでいる。これに伴って、このような半導体装置は、接続される他の半導体装置の動作電源電圧に応じて、異なる電位の信号を切り替えて出力する出力バッファ回路を有している（例えば、特許文献１参照）。
【０００３】
図１８に、従来の出力バッファ回路の一例を示している。
出力バッファ回路２は、第１の高電位電源ＶＤＤ１にて信号の出力を行う第１出力回路８０と、第１の高電位電源ＶＤＤ１よりも低電圧の第２の高電位電源ＶＤＤ２にて信号の出力を行う第２出力回路９０とを有している。これら第１出力回路８０の出力端子と第２出力回路９０の出力端子とはワイヤードオア接続され、出力端子Ｔｏに接続されている。
【０００４】
第１出力回路８０は、第１の高電位電源ＶＤＤ１にて動作するバッファ回路８１と、そのバッファ回路８１により駆動される出力ドライバ８２とを有している。この第１出力回路８０では、制御信号ＳＥＬがＬレベルの場合に、信号Ｄｏのレベルに対応して出力ドライバ８２内の出力トランジスタＴ８１，Ｔ８２の一方がオンされ、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの信号が出力される。また、第１出力回路８０は、制御信号ＳＥＬがＨレベルの場合に、出力トランジスタＴ８１，Ｔ８２の双方をオフ状態に制御し、それら出力トランジスタＴ８１，Ｔ８２間の出力ノードＮ１Ａをハイインピーダンス状態に制御する。
【０００５】
第２出力回路９０は、第１の高電位電源ＶＤＤ１にて動作するバッファ回路９１と、そのバッファ回路９１により駆動される出力ドライバ９２とを有している。この第２出力回路９０では、制御信号ＳＥＬがＨレベルの場合に、信号Ｄｏのレベルに対応して出力ドライバ９２内の出力トランジスタＴ９１，Ｔ９２の一方がオンされ、第１の高電位電源ＶＤＤ１よりも低い第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの信号が出力される。また、第２出力回路９０は、制御信号ＳＥＬがＬレベルの場合に、出力トランジスタＴ９１，Ｔ９２の双方をオフ状態に制御し、それら出力トランジスタＴ９１，Ｔ９２間の出力ノードＮ２Ａをハイインピーダンス状態に制御する。
【０００６】
ここで、出力トランジスタＴ９１のバックゲート電圧及びゲート電圧は、上記ハイインピーダンス状態のときに該出力トランジスタＴ９１に電流が流れないように第１の高電位電源ＶＤＤ１レベルに設定されている。すなわち、第１及び第２出力回路８０，９０の出力端子は出力端子Ｔｏに接続されているため、第１出力回路８０から出力される信号（例えば、第１の高電位電源ＶＤＤ１レベルの信号）が第２出力回路９０の出力トランジスタＴ９１，Ｔ９２のドレインにも加わる。このため、ＰチャネルＭＯＳトランジスタである出力トランジスタＴ９１のバックゲートを例えば第２の高電位電源ＶＤＤ２に接続した場合、バックゲートの電位がドレインの電位よりも低くなるため、ドレインからバックゲートに向かって順方向のダイオードが形成され、当該出力トランジスタＴ９１に電流が流れる。そこで、第２出力回路９０では、出力端子Ｔｏを通過する異なるレベルを持つ信号のうち、最も高い電位の信号レベル（ここでは、第１の高電位電源ＶＤＤ１レベル）を出力トランジスタＴ９１のバックゲート電圧に設定することで、上記電流が流れるのを防止している。
【０００７】
また、第１出力回路８０から第１の高電位電源ＶＤＤ１レベルの信号が出力されているときに、第２の高電位電源ＶＤＤ２レベルの信号が出力トランジスタＴ９１のゲートに供給されていると、ソース・ドレイン・ゲートの電位によって出力トランジスタＴ９１がオンされる。すると、第１の高電位電源ＶＤＤ１から出力トランジスタＴ９１を通じて第２の高電位電源ＶＤＤ２に向かって電流が流れる。そこで、第２出力回路では、バッファ回路９１の動作電源を第１の高電位電源ＶＤＤ１とし、出力トランジスタＴ９１のゲート電圧を第１の高電位電源ＶＤＤ１レベルとすることで、上記電流が流れるのを防止している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−３４３０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、第１の高電位電源ＶＤＤ１よりも先に第２の高電位電源ＶＤＤ２が投入されると、第１の高電位電源ＶＤＤ１がオフ状態であるため、上述のように出力トランジスタＴ９１のバックゲート電圧及びゲート電圧を制御できない。詳述すると、まず、この場合の第１の高電位電源ＶＤＤ１は０Ｖであるため、出力トランジスタＴ９１のゲートにはＬレベルの信号が供給される。このとき、出力トランジスタＴ９１のソースには第２の高電位電源ＶＤＤ２が接続されているため、この出力トランジスタＴ９１がオンされる。すると、第２の高電位電源ＶＤＤ２レベルの信号が出力トランジスタＴ８１にも加わり、その出力トランジスタＴ８１のゲートにはＬレベルの信号が供給されるため、その出力トランジスタＴ８１もオンされる。これにより、第２の高電位電源ＶＤＤ２から第１の高電位電源ＶＤＤ１（出力トランジスタＴ９１のバックゲートに接続された第１の高電位電源ＶＤＤ１及び出力トランジスタＴ８１のソースに接続された第１の高電位電源ＶＤＤ１）に向かって流れる流入電流が発生し、電源電圧が変動するといった問題が生じる。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、前記第１出力回路とワイヤードオア接続され、前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、前記第１の高電位電源及び前記第２の高電位電源のうち前記第２の高電位電源のみが投入される場合に、前記第１出力回路の高電位側の第１出力トランジスタ及び前記第２出力回路の高電位側の第２出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第２の高電位電源の電圧レベルに設定する制御回路と、を有する。
【発明の効果】
【００１１】
本発明の一観点によれば、流入電流の発生を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】一実施形態の出力バッファ回路を示すブロック回路図。
【図２】初期値設定回路の構成例を示す回路図。
【図３】電源検出回路の構成例を示す回路図。
【図４】電圧切替回路の構成例を示す回路図。
【図５】制御回路の構成例を示す回路図。
【図６】制御回路の動作を説明するためのテーブル。
【図７】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図８】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図９】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図１０】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図１１】トランジスタのソース・バックゲート間電圧に対するインピーダンス増分の特性例。
【図１２】変形例の出力バッファ回路を示すブロック回路図。
【図１３】変形例の出力バッファ回路の動作を説明するためのブロック回路図。
【図１４】変形例の出力バッファ回路の動作を説明するためのブロック回路図。
【図１５】変形例の出力バッファ回路を示すブロック回路図。
【図１６】変形例の出力バッファ回路の動作を説明するためのブロック回路図。
【図１７】入出力バッファ回路を示すブロック回路図。
【図１８】従来の出力バッファ回路を示すブロック回路図。
【発明を実施するための形態】
【００１３】
（第１実施形態）
以下、第１実施形態を図１〜図１１に従って説明する。
出力バッファ回路１は、出力端子Ｔｏに接続された第１出力回路１０及び第２出力回路２０を有している。第１出力回路１０の出力端子と第２出力回路２０の出力端子とは、ワイヤードオア接続されている。第１出力回路１０は第１の高電位電源ＶＤＤ１又は低電位電源ＶＳＳの電圧レベルにて信号の出力を行う回路であり、第２出力回路２０は第１の高電位電源ＶＤＤ１よりも低電圧である第２の高電位電源ＶＤＤ２又は低電位電源ＶＳＳの電圧レベルにて信号の出力を行う回路である。第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２は、この出力バッファ回路１に接続される他の半導体装置の動作電源電圧（詳しくは入力回路の動作電圧）に応じた電圧値に設定されている。例えば第１の高電位電源ＶＤＤ１は３．３Ｖであり、第２の高電位電源ＶＤＤ２は１．８Ｖであり、低電位電源ＶＳＳは０Ｖである。
【００１４】
出力バッファ回路１では、内部回路（図示略）から該内部回路の動作電圧に応じたレベルを持つ信号Ｄｏがバッファ回路３０に供給される。本実施形態では、内部回路の動作電圧は、第２の高電位電源ＶＤＤ２の電圧レベルと同じ電圧値もしくは第２の高電位電源ＶＤＤ２よりも低い電圧値に設定されている。なお、第２の高電位電源ＶＤＤ２よりも低い電圧は、第１の高電位電源ＶＤＤ１もしくは第２の高電位電源ＶＤＤ２から、例えば降圧レギュレータなどにより生成される電圧のことを指している。バッファ回路３０の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このバッファ回路３０は、第２の高電位電源ＶＤＤ２の電圧レベルもしくは第２の高電位電源ＶＤＤ２よりも低い電圧レベルの信号Ｄｏが入力された場合に、第１の高電位電源ＶＤＤ１の電圧レベルの信号Ｄｏ１を出力する。また、バッファ回路３０は、低電位電源ＶＳＳの電圧レベルの信号Ｄｏが入力された場合に、低電位電源ＶＳＳレベルの信号Ｄｏを出力する。以下、説明の便宜上、第１の高電位電源ＶＤＤ１の電圧レベルを「第１の高電位電源ＶＤＤ１レベル」又は「Ｈ１レベル」、第２の高電位電源ＶＤＤ２の電圧レベルを「第２の高電位電源ＶＤＤ２レベル」又は「Ｈ２レベル」とも言う。また、第２の高電位電源ＶＤＤ２よりも低い電圧レベルを「第３の高電位電源ＶＤＤ３レベル」又は「Ｈ３レベル」、低電位電源ＶＳＳの電圧レベルを「低電位電源ＶＳＳレベル」又は「Ｌレベル」とも言う。
【００１５】
また、上記内部回路から出力される制御信号ＳＥＬがバッファ回路４０に供給される。バッファ回路４０の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このバッファ回路４０は、Ｈ２レベルもしくはＨ３レベルの制御信号ＳＥＬが入力された場合にＨ１レベルの制御信号ＳＥＬ１を出力する一方、Ｌレベルの制御信号ＳＥＬが入力された場合にＬレベルの制御信号ＳＥＬ１を出力する。ここで、これら制御信号ＳＥＬ，ＳＥＬ１は、第１出力回路１０及び第２出力回路２０の何れか一方を選択動作させるための信号である。すなわち、制御信号ＳＥＬ，ＳＥＬ１に基づいて、第１及び第２出力回路１０，２０の何れか一方にて信号の出力が行われる。具体的には、Ｌレベルの制御信号ＳＥＬ１に基づいて、第１出力回路１０にて信号の出力が行われる一方、Ｈ１レベルの制御信号ＳＥＬ１に基づいて、第２出力回路２０にて信号の出力が行われる。
【００１６】
また、バッファ回路４０は、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合に、制御信号ＳＥＬ１をＬレベルに設定するための初期値設定回路を有している。図２に、この初期値設定回路４１の一例を示している。
【００１７】
初期値設定回路４１は、バッファ回路４０の出力端子にドレインが接続されたＮチャネルＭＯＳトランジスタＴ４１を有している。このトランジスタＴ４１は、ソースが低電位電源ＶＳＳに接続され、ゲートにキャパシタ４２の第１端子が接続されている。キャパシタ４２の第２端子には第１の高電位電源ＶＤＤ１が接続されている。トランジスタＴ４１のゲートは、ＮチャネルＭＯＳトランジスタＴ４２のドレインにも接続されている。このトランジスタＴ４２は、ドレインが低電位電源ＶＳＳに接続され、ゲートが第２の高電位電源ＶＤＤ２に接続されている。
【００１８】
この初期値設定回路４１では、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入されると、第２の高電位電源ＶＤＤ２が０Ｖ、つまりＬレベルになるため、トランジスタＴ４２がオフされる。すると、第２端子に第１の高電位電源ＶＤＤ１が接続されるキャパシタ４２の第１端子が第１の高電位電源ＶＤＤ１レベルとなる。これにより、トランジスタＴ４１がオンされるため、このトランジスタＴ４１を通じて低電位電源ＶＳＳレベル（Ｌレベル）の制御信号ＳＥＬ１が出力される。なお、第２の高電位電源ＶＤＤ２が投入された場合には、トランジスタＴ４２がオンされ、トランジスタＴ４１のゲートに低電位電源ＶＳＳが供給されるため、そのトランジスタＴ４１がオフされ、バッファ回路４０の出力端子から初期値設定回路４１が切り離される。
【００１９】
図１に示すように、上記制御信号ＳＥＬ１は、制御回路５０にも供給される。この制御回路５０は、第１の高電位電源ＶＤＤ１と第２の高電位電源ＶＤＤ２との投入を検出し、それら電源ＶＤＤ１，ＶＤＤ２の投入順序に応じて、第１の高電位電源ＶＤＤ１レベル又は第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１を生成する電源検出回路６０を有している。この電源検出回路６０は、第２の高電位電源ＶＤＤ２が先に投入された場合には、第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１を生成する一方、第１の高電位電源ＶＤＤ１が先に投入された場合には、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１を生成する。なお、電源検出回路６０は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された後には、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１を生成する。
【００２０】
また、制御回路５０は、上記制御信号ＳＥＬ１に応じて第１の高電位電源ＶＤＤ１レベル又は第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２を生成する電圧切替回路７０を有している。この電圧切替回路７０は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｌレベルの制御信号ＳＥＬ１が入力される場合（第１出力回路１０が選択動作される場合）には、第１の高電位電圧ＶＤＤ１レベルの第２制御電圧Ｖ２を生成する。また、電圧切替回路７０は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｈ１レベルの制御信号ＳＥＬ１が入力される場合（第２出力回路２０が選択動作される場合）には、第２の高電位電圧ＶＤＤ２レベルの第２制御電圧Ｖ２を生成する。
【００２１】
さらに、制御回路５０は、電源検出回路６０の出力端子と電圧切替回路７０の出力端子とを短絡させるスイッチ回路ＳＷ１を有している。このスイッチ回路ＳＷ１は、投入された電源や制御信号ＳＥＬ１に応じてオンオフ制御される。具体的には、スイッチ回路ＳＷ１は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２のうちの一方の電源のみが投入されている状態では常にオンされ、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入されている状態では、Ｈ１レベルの制御信号ＳＥＬ１に応じてオフされ、Ｌレベルの制御信号ＳＥＬ１に応じてオンされる。
【００２２】
次に、第１出力回路１０の構成例を説明する。
第１出力回路１０は、バッファ回路１１と、出力ドライバ１６とを有している。まず、バッファ回路１１の構成例を説明する。
【００２３】
論理回路１２，１３には、バッファ回路３０から信号Ｄｏ１が供給されるとともに、バッファ回路４０から制御信号ＳＥＬ１が供給される。これら論理回路１２，１３の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。論理回路１２は、信号Ｄｏ１と制御信号ＳＥＬ１の反転レベルとを論理積演算した結果を持つ出力信号Ｓ１１を生成し、その出力信号Ｓ１１をインバータ回路１４に出力する。具体的には、論理回路１２は、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１を出力信号Ｓ１１として出力し、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１の信号レベルに関わらずにＬレベルの出力信号Ｓ１１を出力する。論理回路１３は、信号Ｄｏ１と制御信号ＳＥＬ１とを論理和演算した結果を持つ出力信号Ｓ１２を生成し、その出力信号Ｓ１２をインバータ回路１５に出力する。具体的には、論理回路１３は、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１を出力信号Ｓ１２として出力し、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１の信号レベルに関わらずにＨ１レベルの出力信号Ｓ１２を出力する。
【００２４】
インバータ回路１４は、論理回路１２の出力信号Ｓ１１を論理反転した反転信号Ｘ１１を、出力ドライバ１６内の出力トランジスタＴ１６のゲートに供給する。このインバータ回路１４は、第１の高電位電源ＶＤＤ１と低電位電源ＶＳＳとの間に直列に接続された、ＰチャネルＭＯＳトランジスタＴ１１とＮチャネルＭＯＳトランジスタＴ１２を有している。これらトランジスタＴ１１，Ｔ１２のゲートには、上記論理回路１２の出力信号Ｓ１１が供給される。トランジスタＴ１１のバックゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ１２のバックゲートには、低電位電源ＶＳＳが接続されている。そして、これらトランジスタＴ１１，Ｔ１２間のノード、つまりインバータ回路１４の出力端子は、出力トランジスタＴ１６のゲートに接続されている。
【００２５】
インバータ回路１５は、論理回路１３の出力信号Ｓ１２を論理反転した反転信号Ｘ１２を、出力ドライバ１６内の出力トランジスタＴ１７のゲートに供給する。このインバータ回路１５は、第１の高電位電源ＶＤＤ１と低電位電源ＶＳＳとの間に直列に接続された、ＰチャネルＭＯＳトランジスタＴ１３とＮチャネルＭＯＳトランジスタＴ１４を有している。これらトランジスタＴ１３，Ｔ１４のゲートには、上記論理回路１３の出力信号Ｓ１２が供給される。トランジスタＴ１３のバックゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ１４のバックゲートには、低電位電源ＶＳＳが接続されている。そして、これらトランジスタＴ１３，Ｔ１４間のノード、つまりインバータ回路１５の出力端子は、出力トランジスタＴ１７のゲートに接続されている。
【００２６】
次に、出力ドライバ１６の構成例を説明する。
出力トランジスタＴ１６はＰチャネルＭＯＳトランジスタであり、出力トランジスタＴ１７はＮチャネルＭＯＳトランジスタである。出力トランジスタＴ１６は、ソースが第１の高電位電源ＶＤＤ１に接続され、ドレインが出力トランジスタＴ１７のドレインに接続され、バックゲートが第１の高電位電源ＶＤＤ１に接続されている。出力トランジスタＴ１７は、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。これら出力トランジスタＴ１６，Ｔ１７間の出力ノードＮ１は出力端子Ｔｏに接続されている。
【００２７】
この第１出力回路１０では、制御信号ＳＥＬがＬレベルの場合に、信号Ｄｏのレベルに対応して出力トランジスタＴ１６，Ｔ１７の一方がオンされ、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ１が出力される。すなわち、上述したように、Ｌレベルの制御信号ＳＥＬに基づいて、第１出力回路１０にて信号の出力が行われる。なお、第１出力回路１０は、制御信号ＳＥＬがＨ２レベルもしくはＨ３レベルの場合に、出力トランジスタＴ１６，Ｔ１７の双方をオフ状態に制御し、それら出力トランジスタＴ１６，Ｔ１７間の出力ノードＮ１をハイインピーダンスに制御する。
【００２８】
次に、第２出力回路２０の構成例を説明する。
第２出力回路２０は、バッファ回路２１と、出力ドライバ２６とを有している。まず、バッファ回路２１の構成例を説明する。
【００２９】
論理回路２２，２３には、バッファ回路３０から信号Ｄｏ１が供給されるとともに、バッファ回路４０から制御信号ＳＥＬ１が供給される。これら論理回路２２，２３の電源端子は、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳに接続されている。論理回路２２は、信号Ｄｏ１と制御信号ＳＥＬ１とを論理積演算した結果を持つ出力信号Ｓ２１を生成し、その出力信号Ｓ２１をインバータ回路２４に出力する。具体的には、論理回路２２は、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏを出力信号Ｓ２１として出力し、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏの信号レベルに関わらずにＬレベルの出力信号Ｓ２１を出力する。論理回路２３は、信号Ｄｏ１と制御信号ＳＥＬ１の反転レベルとを論理和演算した結果を持つ出力信号Ｓ２２を生成し、その出力信号Ｓ２２をインバータ回路２５に出力する。具体的には、論理回路２３は、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏを出力信号Ｓ２２として出力し、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏの信号レベルに関わらずにＨ１レベルの出力信号Ｓ２２を出力する。
【００３０】
インバータ回路２４は、論理回路２２の出力信号Ｓ２１を論理反転した反転信号Ｘ２１を、出力ドライバ２６内の出力トランジスタＴ２６のゲートに供給する。具体的には、インバータ回路２４は、Ｌレベルの出力信号Ｓ２１に応答して第１制御電圧Ｖ１レベルの反転信号Ｘ２１を出力し、Ｈ１レベルの出力信号Ｓ２１に応答してＬレベルの反転信号Ｘ２１を出力する。このインバータ回路２４は、直列に接続されたＰチャネルＭＯＳトランジスタＴ２１とＮチャネルＭＯＳトランジスタＴ２２を有している。これらトランジスタＴ２１，Ｔ２２のゲートには、上記論理回路２２の出力信号Ｓ２１が供給される。トランジスタＴ２１は、ソースに上記制御回路５０にて生成される第１制御電圧Ｖ１が供給され、ドレインにトランジスタＴ２２のドレインが接続されている。トランジスタＴ２１のバックゲートには、上記第１制御電圧Ｖ１が供給される。トランジスタＴ２２は、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。そして、これらトランジスタＴ２１，Ｔ２２間のノード、つまりインバータ回路２４の出力端子は、出力トランジスタＴ２６のゲートに接続されている。
【００３１】
インバータ回路２５は、論理回路２３の出力信号Ｓ２２を論理反転した反転信号Ｘ２２を、出力ドライバ２６内の出力トランジスタＴ２７のゲートに供給する。このインバータ回路２５は、第１の高電位電源ＶＤＤ１と低電位電源ＶＳＳとの間に直列に接続された、ＰチャネルＭＯＳトランジスタＴ２３とＮチャネルＭＯＳトランジスタＴ２４を有している。これらトランジスタＴ２３，Ｔ２４のゲートには、上記論理回路２３の出力信号Ｓ２２が供給される。トランジスタＴ２３のバックゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ２４のバックゲートには、低電位電源ＶＳＳが接続されている。そして、これらトランジスタＴ２３，Ｔ２４間のノード、つまりインバータ回路２５の出力端子は、出力トランジスタＴ２７のゲートに接続されている。
【００３２】
次に、出力ドライバ２６の構成例を説明する。
出力トランジスタＴ２６はＰチャネルＭＯＳトランジスタであり、出力トランジスタＴ２７はＮチャネルＭＯＳトランジスタである。出力トランジスタＴ２６は、ソースに上記制御回路５０にて生成された第２制御電圧Ｖ２が供給され、ドレインが出力トランジスタＴ２７のドレインに接続されている。出力トランジスタＴ２６のバックゲートには、上記第２制御電圧Ｖ２が供給される。出力トランジスタＴ２７は、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。これら出力トランジスタＴ２６，Ｔ２７間の出力ノードＮ２は出力端子Ｔｏに接続されている。
【００３３】
この第２出力回路２０では、制御信号ＳＥＬがＨ２レベルもしくはＨ３レベルの場合に、信号Ｄｏのレベルに対応して出力トランジスタＴ２６，Ｔ２７の一方がオンされ、第２制御電圧Ｖ２レベル（ここでは、第２の高電位電源ＶＤＤ２レベル）又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ２が出力される。すなわち、上述したように、Ｈ２レベルもしくはＨ３レベルの制御信号ＳＥＬに基づいて、第２出力回路２０にて信号の出力が行われる。なお、第２出力回路２０は、制御信号ＳＥＬがＬレベルの場合に、出力トランジスタＴ２６，Ｔ２７の双方をオフ状態に制御し、それら出力トランジスタＴ２６，Ｔ２７間の出力ノードＮ２をハイインピーダンスに制御する。
【００３４】
なお、インバータ回路１４は第１出力トランジスタを駆動するバッファ回路の一例、出力トランジスタＴ１６は第１出力トランジスタの一例、インバータ回路２４は第２出力トランジスタを駆動するバッファ回路の一例、出力トランジスタＴ２６は第２出力トランジスタの一例である。また、初期値設定回路４１は設定回路の一例、出力信号ＯＵＴ１は第１信号の一例、出力信号ＯＵＴ２は第２信号の一例である。
【００３５】
次に、制御回路５０内の電源検出回路６０の構成例を図３に従って説明する。
インバータ回路６１の入力端子には、第１の高電位電源ＶＤＤ１が接続されている。インバータ回路６１の電源端子には、第２の高電位電源ＶＤＤ２及び低電位電源ＶＳＳが接続されている。このインバータ回路６１の出力端子は、ＰチャネルＭＯＳトランジスタＴ６１のゲートに接続されている。
【００３６】
このトランジスタＴ６１は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ６２の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ６１の第２端子に接続されている。トランジスタＴ６２は、ゲートが第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ６２の第１端子に接続されている。そして、これらトランジスタＴ６１，Ｔ６２間のノードが出力端子に接続され、その出力端子から上記第１制御電圧Ｖ１が出力される。
【００３７】
この電源検出回路６０では、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入されると、インバータ回路６１からＬレベルの信号が出力される。すると、この信号に応答してトランジスタＴ６１がオンされるため、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が生成される。一方、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入されると、このときの第１の高電位電源ＶＤＤ１が０Ｖ、つまりＬレベルになるため、インバータ回路６１から第２の高電位電源ＶＤＤ２レベルの信号が出力される。すると、この信号に応答してトランジスタＴ６１がオフされる。一方、Ｌレベルの第１の高電位電源ＶＤＤ１がゲートに供給されると、トランジスタＴ６２がオンされるため、第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が生成される。また、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入されると、インバータ回路６１からＬレベルの信号が出力される。すると、この信号に応答してトランジスタＴ６１がオンされるため、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が生成される。
【００３８】
次に、電圧切替回路７０の構成例を図４に従って説明する。
制御信号ＳＥＬ１は、ＰチャネルＭＯＳトランジスタＴ７１のゲートと、インバータ回路７１に供給される。トランジスタＴ７１は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ７２の第１端子（例えばソース）に接続され、バックゲートが第１の高電位電源ＶＤＤ１に接続されている。
【００３９】
上記インバータ回路７１の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このインバータ回路７１の出力端子は、トランジスタＴ７２のゲートに接続されている。このトランジスタＴ７２は、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ７２の第１端子に接続されている。
【００４０】
そして、トランジスタＴ７１，Ｔ７２間のノードが出力端子に接続され、その出力端子から上記第２制御電圧Ｖ２が出力される。
この電圧切替回路７０では、Ｌレベルの制御信号ＳＥＬ１が供給されると、トランジスタＴ７１がオンされる。このため、第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が生成される。なお、この場合、インバータ回路７１からＨ１レベルの信号が出力されるため、トランジスタＴ７２はオフされる。一方、Ｈ１レベルの制御信号ＳＥＬ１が供給されると、トランジスタＴ７１はオフされ、インバータ回路７１からＬレベルの信号が出力される。すると、その信号に応答してトランジスタＴ７２がオンされるため、第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が生成される。
【００４１】
さらに、これら電源検出回路６０及び電圧切替回路７０と上記スイッチ回路ＳＷ１とを含む制御回路５０の具体的な構成例を図５に従って説明する。
バッファ回路４０から出力される制御信号ＳＥＬ１は、ＰチャネルＭＯＳトランジスタＴ５１のゲートと、インバータ回路５１の入力端子とに供給される。トランジスタＴ５１は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ５２の第１端子（例えばソース）に接続され、バックゲートが第１出力端子Ｐ１に接続されている。
【００４２】
上記第１の高電位電源ＶＤＤ１は、インバータ回路５２の入力端子とＰチャネルＭＯＳトランジスタＴ５３のゲートにも接続されている。インバータ回路５２の電源端子には、第２の高電位電源ＶＤＤ２及び低電位電源ＶＳＳが接続されている。このインバータ回路５２の出力端子は、上記トランジスタＴ５２のゲートと、ＰチャネルＭＯＳトランジスタＴ５４のゲートとに接続されている。
【００４３】
トランジスタＴ５２は、第２端子（例えばドレイン）が上記トランジスタＴ５３の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ５２の第２端子に接続されている。トランジスタＴ５３は、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ５３の第１端子に接続されている。これらトランジスタＴ５２，Ｔ５３間のノードは第２出力端子Ｐ２に接続されている。
【００４４】
上記トランジスタＴ５４は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ５５の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ５４の第２端子に接続されている。トランジスタＴ５５のゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ５５は、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ５６の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ５５の第１端子に接続されている。これらトランジスタＴ５４，Ｔ５５間のノードが上記第１出力端子Ｐ１に接続され、その第１出力端子Ｐ１から第１制御電圧Ｖ１が出力される。
【００４５】
一方、上記制御信号ＳＥＬ１が供給されるインバータ回路５１の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このインバータ回路５１の出力端子は、トランジスタＴ５６のゲートに接続されている。このトランジスタＴ５６は、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ５６の第１端子に接続されている。このトランジスタＴ５６と上記トランジスタＴ５５との間のノードが上記第２出力端子Ｐ２に接続され、その第２出力端子Ｐ２から第２制御電圧Ｖ２が出力される。
【００４６】
この制御回路５０において、インバータ回路５２及びトランジスタＴ５３，Ｔ５４は、図３に示したインバータ回路６１及びトランジスタＴ６２，Ｔ６１にそれぞれ相当し、電源検出回路６０として機能する。また、インバータ回路５１及びトランジスタＴ５１，Ｔ５６は、図４に示したインバータ回路７１及びトランジスタＴ７１，Ｔ７２にそれぞれ相当し、電圧切替回路７０として機能する。さらに、トランジスタＴ５３，Ｔ５４間に挿入接続されたトランジスタＴ５５と、トランジスタＴ５１，Ｔ５６間に挿入接続されたトランジスタＴ５２とは、スイッチ回路ＳＷ１として機能する。
【００４７】
このような制御回路５０では、図６に示すような組み合わせで上記第１及び第２制御電圧Ｖ１，Ｖ２が生成される。
まず、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入された場合、つまり第１の高電位電源ＶＤＤ１がオフ状態で、第２の高電位電源ＶＤＤ２のみがオン状態の場合について説明する。この場合には、第１の高電位電源ＶＤＤ１レベルが０Ｖ、つまりＬレベルとなり、第２の高電位電源ＶＤＤ２レベルが１．８Ｖとなる。このため、Ｌレベルである第１の高電位電源ＶＤＤ１に応答して、インバータ回路５２からＨ２レベルの信号が出力される。このＨ２レベルの信号に応答してトランジスタＴ５２，Ｔ５４がオフされる。また、トランジスタＴ５３，Ｔ５５は、Ｌレベルである第１の高電位電源ＶＤＤ１がゲートに供給されるためオンされる。これにより、オンされたトランジスタＴ５３を通じて第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力され、さらにトランジスタＴ５３，Ｔ５５を通じて第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。
【００４８】
次に、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合、つまり第１の高電位電源ＶＤＤ１のみがオン状態で、第２の高電位電源ＶＤＤ２がオフ状態の場合について説明する。この場合には、第１の高電位電源ＶＤＤ１レベルが３．３Ｖとなり、第２の高電位電源ＶＤＤ２レベルが０Ｖとなる。このとき、バッファ回路４０からは上記初期値設定回路４１の機能によりＬレベルの制御信号ＳＥＬ１が出力される。この制御信号ＳＥＬ１に応答して、トランジスタＴ５１がオンされ、このトランジスタＴ５１を通じて第１の高電位電源ＶＤＤ１がトランジスタＴ５２の第１端子（ここでは、ソース）に接続される。一方、第１の高電位電源ＶＤＤ１がゲートに接続されたトランジスタＴ５３はオフされ、インバータ回路５２からはＬレベルの信号が出力される。すると、そのＬレベルの信号に応答してトランジスタＴ５４がオンされるため、そのトランジスタＴ５４を通じて第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。また、インバータ回路５２から出力されるＬレベルの信号に応答してトランジスタＴ５２がオンされるため、トランジスタＴ５１，Ｔ５２を通じて第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力される。
【００４９】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された後に、第１出力回路１０を選択動作させるためのＬレベルの制御信号ＳＥＬが供給された場合について説明する。この場合には、バッファ回路４０からＬレベルの制御信号ＳＥＬ１が出力される。このＬレベルの制御信号ＳＥＬ１に応答して、インバータ回路５１からＨ１レベルの信号が出力され、その信号に応答してトランジスタＴ５６がオフされる。一方、Ｌレベルの制御信号ＳＥＬ１に応答してトランジスタＴ５１がオンされ、このトランジスタＴ５１を通じて第１の高電位電源ＶＤＤ１がトランジスタＴ５２の第１端子（ここでは、ソース）に供給される。また、第１の高電位電源ＶＤＤ１がゲートに接続されたトランジスタＴ５３はオフされ、インバータ回路５２からはＬレベルの信号が出力される。すると、そのＬレベルの信号に応答してトランジスタＴ５４がオンされるため、そのトランジスタＴ５４を通じて第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。また、インバータ回路５２から出力されるＬレベルの信号に応答してトランジスタＴ５２がオンされるため、トランジスタＴ５１，Ｔ５２を通じて第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力される。
【００５０】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された後に、第２出力回路２０を選択するためのＨ２レベルもしくはＨ３レベルの制御信号ＳＥＬが供給された場合について説明する。この場合には、バッファ回路４０からＨ１レベルの制御信号ＳＥＬ１が出力される。このＨ１レベルの制御信号ＳＥＬ１に応答して、インバータ回路５１からＬレベルの信号が出力され、その信号に応答してトランジスタＴ５６がオンされる。これにより、このトランジスタＴ５６を通じて第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力される。一方、第１の高電位電源ＶＤＤ１が入力端子に接続されたインバータ回路５２からはＬレベルの信号が出力され、その信号に応答してトランジスタＴ５４がオンされる。これにより、このトランジスタＴ５４を通じて第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。
【００５１】
次に、上記出力バッファ回路１の動作を図７〜図１１に従って説明する。
まず、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入され、第２の高電位電源ＶＤＤ２のみが投入されている場合の動作を図７に従って説明する。この場合、制御回路５０において、第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１と第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が生成される。このため、第２出力回路２０内の出力トランジスタＴ２６のソース及びバックゲートに第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が供給される。また、出力トランジスタＴ２６を駆動するインバータ回路２４の高電位側の電源端子に第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が動作電源として供給される。なお、図７において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１及び第２制御電圧Ｖ２を「ＶＤＤ２」と示し、オフ状態である第１の高電位電源ＶＤＤ１を「ＯＦＦ」と示している。
【００５２】
第１の高電位電源ＶＤＤ１で動作するバッファ回路１１，３０，４０は全て動作不能である。このとき、第１出力回路１０において、インバータ回路１４，１５から出力される反転信号Ｘ１１，Ｘ１２がＬレベルとなるため、出力トランジスタＴ１６がオンされ、出力トランジスタＴ１７がオフされる。
【００５３】
一方、第２出力回路２０において、インバータ回路２５からは常にＬレベルの反転信号Ｘ２２が出力されるため、出力トランジスタＴ２７はオフされる。また、論理回路２２からは常にＬレベルの出力信号Ｓ２１が出力されるため、インバータ回路２４から第２の高電位電源ＶＤＤ２レベルの反転信号Ｘ２１が出力される。この反転信号Ｘ２１が出力トランジスタＴ２６のゲートに供給される。このとき、出力トランジスタＴ２６のバックゲートにも第２の高電位電源ＶＤＤ２レベルの電圧が供給されている。このように、この場合には常に、出力トランジスタＴ２６のゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。これにより、出力トランジスタＴ２６が常にオフされるため、第２の高電位電源ＶＤＤ２から出力トランジスタＴ２６を通じて、第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。
【００５４】
次に、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入され、第１の高電位電源ＶＤＤ１のみが投入されている場合の動作を図８に従って説明する。この場合、制御回路５０において、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１と第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が生成される。このため、出力トランジスタＴ２６のソース及びバックゲートに第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が供給され、インバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が動作電源として供給される。そこで、図８において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１及び第２制御電圧Ｖ２を「ＶＤＤ１」と示している。
【００５５】
このとき、バッファ回路４０からは上記初期値設定回路４１（図２参照）の機能によりＬレベルの制御信号ＳＥＬ１が出力される。このＬレベルの制御信号ＳＥＬ１に応答して、論理回路２２からＬレベルの出力信号Ｓ２１が出力されるため、インバータ回路２４から第１の高電位電源ＶＤＤ１レベルの反転信号Ｘ２１が出力される。この反転信号Ｘ２１が出力トランジスタＴ２６のゲートに供給される。このとき、出力トランジスタＴ２６のバックゲートにも第１の高電位電源ＶＤＤ１レベルの電圧が供給されている。このように、この場合には常に、出力トランジスタＴ２６のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定される。これにより、出力トランジスタＴ２６が常にオフされるため、第１出力回路１０内の出力トランジスタＴ１６がオンされても、第１の高電位電源ＶＤＤ１から第２出力回路２０内の出力ドライバ２６の電源端子に向かって電流が流れることを抑制することができる。
【００５６】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｌレベルの制御信号ＳＥＬが入力された場合の動作を図９に従って説明する。ここでは、Ｈ２レベルもしくはＨ３レベルの信号Ｄｏが入力された場合について説明する。この場合、制御回路５０において、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１と第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が生成される。このため、出力トランジスタＴ２６のソース及びバックゲートに第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が供給され、インバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が動作電源として供給される。そこで、図９において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１及び第２制御電圧Ｖ２を「ＶＤＤ１」と示している。
【００５７】
Ｌレベルの制御信号ＳＥＬ１及びＨ１レベルの信号Ｄｏ１に応答して、論理回路１２，１３からＨ１レベルの出力信号Ｓ１１，Ｓ１２が出力され、インバータ回路１４，１５からＬレベルの反転信号Ｘ１１，Ｘ１２が出力される。すると、出力トランジスタＴ１６がオンされ、出力トランジスタＴ１７がオフされる。これにより、出力トランジスタＴ１６，Ｔ１７間の出力ノードＮ１からＨ１レベルの出力信号ＯＵＴ１が出力される。
【００５８】
このとき、第２出力回路２０では、Ｈ１レベルの制御信号ＳＥＬ１に応答して、論理回路２２からＬレベルの出力信号Ｓ２１が出力され、論理回路２３からＨ１レベルの出力信号Ｓ２２が出力される。これら出力信号Ｓ２１，Ｓ２２に応答して、インバータ回路２４からＨ１レベルの反転信号Ｘ２１が出力され、インバータ回路２５からＬレベルの反転信号Ｘ２２が出力されるため、出力トランジスタＴ２６，Ｔ２７の双方がオフされる。さらに、このときの出力トランジスタＴ２６のバックゲートには、同出力トランジスタＴ２６のドレインに供給される電圧と同じ第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が供給されている。このため、第１出力回路１０の出力ノードＮ１から出力トランジスタＴ２６を通じて電源端子に向かって電流が流れることを抑制することができる。
【００５９】
また、本例の場合、第２出力回路２０には動作電源として第１の高電位電源ＶＤＤ１のみが供給されているために、高電位側の高電位電源（ここでは、第１の高電位電源ＶＤＤ１）から低電位側の高電位電源（ここでは、第２の高電位電源ＶＤＤ２）への電流パスが発生しない、とも言える。
【００６０】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｈ２レベルもしくはＨ３レベルの制御信号ＳＥＬが入力された場合の動作を図１０に従って説明する。ここでは、Ｈ２レベル又はＨ３レベルの信号Ｄｏが入力された場合について説明する。この場合、制御回路５０において、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１と第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２とが生成される。このため、出力トランジスタＴ２６のソース及びバックゲートに第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が供給され、インバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が動作電源として供給される。そこで、図１０において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１を「ＶＤＤ１」、第２制御電圧Ｖ２を「ＶＤＤ２」と示している。
【００６１】
Ｈ１レベルの制御信号ＳＥＬ１に応答して、論理回路１２からＬレベルの出力信号Ｓ１１が出力され、論理回路１３からＨ１レベルの出力信号Ｓ１２が出力される。これら出力信号Ｓ１１，Ｓ１２に応答して、インバータ回路１４からＨ１レベルの反転信号Ｘ１１が出力され、インバータ回路１５からＬレベルの反転信号Ｘ１２が出力されるため、出力トランジスタＴ１６，Ｔ１７の双方がオフされる。
【００６２】
一方、第２出力回路２０では、Ｈ１レベルの制御信号ＳＥＬ１及びＨ１レベルの信号Ｄｏ１に応答して、論理回路２２，２３からＨ１レベルの出力信号Ｓ２１，Ｓ２２が出力され、インバータ回路２４，２５からＬレベルの反転信号Ｘ２１，Ｘ２２が出力される。すると、出力トランジスタＴ２６がオンされ、出力トランジスタＴ２７がオフされる。これにより、出力トランジスタＴ２６，Ｔ２７間の出力ノードＮ２からＨ２レベルの出力信号ＯＵＴ２が出力される。
【００６３】
このとき、出力トランジスタＴ２６のバックゲートには、同出力トランジスタＴ２６のソース電位と同じ第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が供給されている。これにより、出力トランジスタＴ２６のソース・バックゲート間電圧が０Ｖとなるため、第２出力回路２０の動作時における出力トランジスタＴ２６の特性ばらつきを小さく抑えることができる。
【００６４】
詳述すると、図１８に示した従来の出力バッファ回路２の出力トランジスタＴ９１のように、ソース電位が第２の高電位電源ＶＤＤ２レベルであり、バックゲート電圧が第１の高電位電源ＶＤＤ１レベルである場合には、ソース・バックゲート間電圧ＶｂｓがＶＤＤ１−ＶＤＤ２となる。このソース・バックゲート間電圧Ｖｂｓが大きくなるほど、つまり第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の電位差が大きくなるほど、図１１に示すように、当該出力トランジスタＴ９１の出力インピーダンス（特性）が大きくなる。さらに、その出力インピーダンスの変動に伴って更に出力トランジスタＴ９１の特性が悪化する。
【００６５】
これに対し、本実施形態の出力トランジスタＴ２６では、ソース・バックゲート間電圧Ｖｂｓが０Ｖになるようにバックゲート電圧が第２の高電位電源ＶＤＤ２に設定されている。このため、図１１からも明らかなように、出力トランジスタＴ２６の出力インピーダンスを最も小さくすることができ、出力トランジスタＴ２６の特性が悪化することを抑制できる。なお、図１１の縦軸は、ソース・バックゲート間電圧Ｖｂｓが０Ｖの時の出力インピーダンスを基準にして、ソース・バックゲート間電圧Ｖｂｓが変化したときの出力インピーダンスの増分を示している。
【００６６】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第２の高電位電源ＶＤＤ２のみが投入される場合に、第２出力回路２０の出力トランジスタＴ２６のゲート電圧及びバックゲート電圧を第２の高電位電源ＶＤＤ２レベルに設定するようにした。これにより、ＰチャネルＭＯＳトランジスタである出力トランジスタＴ２６がオフされるため、第２の高電位電源ＶＤＤ２から出力トランジスタＴ２６を通じて、第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。したがって、第２の高電位電源ＶＤＤ２を第１の高電位電源ＶＤＤ１よりも先に投入しても電源変動などの問題が発生しないため、電源の投入順序の制約を緩和することができる。
【００６７】
（２）第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第１の高電位電源ＶＤＤ１のみが投入される場合に、制御信号ＳＥＬ１の信号レベルを、第２出力回路２０を選択動作させるためのＬレベルに設定するようにした。また、第１の高電位電源ＶＤＤ１のみが投入される場合に、第２出力回路２０の出力トランジスタＴ２６のゲート電圧及びバックゲート電圧を第１の高電位電源ＶＤＤ１レベルに設定するようにした。これにより、出力トランジスタＴ２６がオフされるため、第１出力回路１０内の出力トランジスタＴ１６がオンされても、第１の高電位電源ＶＤＤ１から第２出力回路２０内の出力ドライバ２６の電源端子に向かって電流が流れることを抑制することができる。したがって、第１の高電位電源ＶＤＤ１を第２の高電位電源ＶＤＤ２よりも先に投入しても電源変動などの問題が発生しないため、電源の投入順序の制約を緩和することができる。
【００６８】
（３）さらに、上記（１）及び（２）の効果を併せると、出力バッファ回路１では、第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２の何れが先に投入されても流入電流が発生しないため、電源の投入順序に制約が発生しない。このため、電源供給に関する特別な回路などを省略することができる。
【００６９】
（４）Ｈ１レベルの制御信号ＳＥＬ１に基づいて第２出力回路２０が選択動作されるときに、出力トランジスタＴ２６のバックゲート電圧を、同出力トランジスタＴ２６のソース電圧と同じ第２の高電位電源ＶＤＤ２レベルに設定するようにした。これにより、出力トランジスタＴ２６のソース・バックゲート間電圧Ｖｂｓが０Ｖになるため、出力インピーダンスを最も小さくすることができ、出力トランジスタＴ２６の特性ばらつきを小さく抑えることができる。このため、更なる高速動作及び低電圧動作を実現することができる。
【００７０】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図１２に示されるように、第１出力回路１０の出力トランジスタＴ１６のバックゲートに第１制御電圧Ｖ１を供給し、その出力トランジスタＴ１６を駆動するインバータ回路１４に動作電源電圧として第１制御電圧Ｖ１を供給するようにしてもよい。また、第２出力回路２０の出力トランジスタＴ２６のソースに第２の高電位電源ＶＤＤ２を接続し、バックゲートに第２制御電圧Ｖ２を供給し、その出力トランジスタＴ２６を駆動するインバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１を接続するようにしてもよい。
【００７１】
このような構成であっても、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入された場合には、図１３に示すように、出力トランジスタＴ１６のゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。すなわち、Ｌレベルの出力信号Ｓ１１に応答してインバータ回路１４から第２の高電位電源ＶＤＤ２レベルの反転信号Ｘ１１が出力トランジスタＴ１６のゲートに供給され、その第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が出力トランジスタＴ１６のバックゲートに供給される。これにより、その出力トランジスタＴ１６がオフされるため、第２出力回路２０の出力トランジスタＴ２６がオンされても、第２の高電位電源ＶＤＤ２から出力トランジスタＴ１６を通じて、第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。
【００７２】
また、Ｈ１レベルの制御信号ＳＥＬ１に応答して第２出力回路２０が動作する場合には、図１４に示すように、出力トランジスタＴ２６のソース電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。これにより、出力トランジスタＴ２６の特性ばらつきを小さく抑えることができる。また、Ｌレベルの制御信号ＳＥＬ１に応答して第１出力回路１０が動作する場合には、出力トランジスタＴ１６のソース電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定される。これにより、出力トランジスタＴ１６の特性ばらつきを小さく抑えることができる。
【００７３】
・図１５に示されるように、第１出力回路１０の出力トランジスタＴ１６のバックゲートに第１制御電圧Ｖ１を供給し、その出力トランジスタＴ１６を駆動するインバータ回路１４の動作電源電圧として第１制御電圧Ｖ１を供給するようにしてもよい。また、第２出力回路２０の出力トランジスタＴ２６のソースに第２の高電位電源ＶＤＤ２を接続し、バックゲートに第２制御電圧Ｖ２を供給し、その出力トランジスタＴ２６を駆動するインバータ回路２４の動作電源電圧として第１制御電圧Ｖ１を供給するようにしてもよい。
【００７４】
このような構成であっても、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入された場合には、図１６に示すように、出力トランジスタＴ１６及び出力トランジスタＴ２６のゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。これにより、出力トランジスタＴ１６，Ｔ２６の双方がオフされるため、第２の高電位電源ＶＤＤ２から第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。
【００７５】
このように、第２の高電位電源ＶＤＤ２のみが投入される場合に、出力トランジスタＴ１６及び出力トランジスタＴ２６の少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定されれば、上記実施形態の（１）と同様の効果を奏することができる。
【００７６】
・上記実施形態における初期値設定回路４１は、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合に、制御信号ＳＥＬ１をＬレベルに設定するようにしたが、例えば制御信号ＳＥＬ１をＨ１レベルに設定するようにしてもよい。このとき、図１、図１２及び図１５に示した第１出力回路１０のように、出力トランジスタＴ１６のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルになるように設定する。この場合、上記Ｈ１レベルの制御信号ＳＥＬ１に応答して、論理回路１２からＬレベルの出力信号Ｓ１１が出力され、インバータ回路１４からＨ１レベルの反転信号Ｘ１１が出力される。これにより、出力トランジスタＴ１６がオフされるため、第２出力回路２０内の出力トランジスタＴ２６がオンされても、第１の高電位電源ＶＤＤ１から第１出力回路１０内の出力ドライバ１６の電源端子に向かって電流が流れることを抑制することができる。
【００７７】
このように、制御信号ＳＥＬ１の初期値に応じて選択動作される出力回路（第１又は第２出力回路１０，２０）内の高電位側の出力トランジスタ（出力トランジスタＴ１６又は出力トランジスタＴ２６）のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定されれば、上記実施形態の（２）と同様の効果を奏することができる。
【００７８】
・上記実施形態において、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合に、初期値設定回路４１を省略した状態でも、制御信号ＳＥＬ１がＬレベル又はＨ１レベルに確定されるのであれば、上記初期値設定回路４１を省略してもよい。この場合には、図１、図１２及び図１５に示した出力バッファ回路１のように、第１の高電位電源ＶＤＤ１が先に投入された場合に、出力トランジスタＴ１６，Ｔ２６の双方のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルになるように設定する。これにより、制御信号ＳＥＬ１がＬレベル及びＨ１レベルの何れかに確定されれば、出力トランジスタＴ１６，Ｔ２６の一方がオフされるため、第１の高電位電源ＶＤＤ１から第２の高電位電源ＶＤＤ２へ向かって電流が流れることを抑制することができる。
【００７９】
・上記実施形態における制御回路５０から電圧切替回路７０やスイッチ回路ＳＷ１を省略してもよい。この場合には、制御回路５０は図３に示した電源検出回路６０を有し、その電源検出回路６０では第１制御電圧Ｖ１のみが生成される。このため、例えば図１に示した出力バッファ回路１では、第２制御電圧Ｖ２に代えて、出力トランジスタＴ２６のソースに第２の高電位電源ＶＤＤ２を接続し、バックゲートに第１制御電圧Ｖ１を供給するようにしてもよい。このような構成であっても、上記実施形態の（１）と同様の効果を奏することができる。
【００８０】
・上記実施形態では、第１出力回路１０及び第２出力回路２０を有する出力バッファ回路１に具体化した。これに限らず、図１７に示すように、例えば第１入出力回路１０Ａ及び第２入出力回路２０Ａを有する入出力バッファ回路１Ａに具体化してもよい。具体的には、第１入出力回路１０Ａは、バッファ回路１１及び出力ドライバ１６を含む第１出力回路１０と併せて、その第１出力回路１０の出力ノードＮ１（入出力端子Ｔｉｏ）に入力端子が接続される第１入力回路１７を有している。この第１入出力回路１０Ａでは、入力動作時に入出力端子Ｔｉｏに入力される信号ＩＮ１が第１入力回路１７を介して内部回路に出力される。また、第２入出力回路２０Ａは、バッファ回路２１及び出力ドライバ２６を含む第２出力回路２０と併せて、その第２出力回路２０の出力ノードＮ２（入出力端子Ｔｉｏ）に入力端子が接続される第２入力回路２７を有している。この第２入出力回路２０Ａでは、入力動作時に入出力端子Ｔｉｏに入力される信号ＩＮ２が第２入力回路２７を介して内部回路に出力される。なお、このような入力動作時には、出力ノードＮ１，Ｎ２がハイインピーダンス状態になるため、出力トランジスタＴ１６，Ｔ２６のバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定されることが好ましい。
【符号の説明】
【００８１】
１ 出力バッファ回路
１Ａ 入出力バッファ回路
１０ 第１出力回路
１０Ａ 第１入出力回路
１４ インバータ回路
２０ 第２出力回路
２０Ａ 第２入出力回路
２４ インバータ回路
５０ 制御回路
６０ 電源検出回路
７０ 電圧切替回路
Ｔ１６ 出力トランジスタ
Ｔ２６ 出力トランジスタ
【技術分野】
【０００１】
本発明は、出力バッファ回路及び入出力バッファ回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置においては、低消費電力化のために、その駆動電圧の低電圧化が進められている。その一方で、未だ駆動電圧が低電圧化されていない半導体装置あるいは低電圧化が困難な半導体装置も存在する。このため、これらの電源電圧が異なる複数の半導体装置が接続される半導体装置では、その外部の半導体装置とのインタフェース電圧の多様化が進んでいる。これに伴って、このような半導体装置は、接続される他の半導体装置の動作電源電圧に応じて、異なる電位の信号を切り替えて出力する出力バッファ回路を有している（例えば、特許文献１参照）。
【０００３】
図１８に、従来の出力バッファ回路の一例を示している。
出力バッファ回路２は、第１の高電位電源ＶＤＤ１にて信号の出力を行う第１出力回路８０と、第１の高電位電源ＶＤＤ１よりも低電圧の第２の高電位電源ＶＤＤ２にて信号の出力を行う第２出力回路９０とを有している。これら第１出力回路８０の出力端子と第２出力回路９０の出力端子とはワイヤードオア接続され、出力端子Ｔｏに接続されている。
【０００４】
第１出力回路８０は、第１の高電位電源ＶＤＤ１にて動作するバッファ回路８１と、そのバッファ回路８１により駆動される出力ドライバ８２とを有している。この第１出力回路８０では、制御信号ＳＥＬがＬレベルの場合に、信号Ｄｏのレベルに対応して出力ドライバ８２内の出力トランジスタＴ８１，Ｔ８２の一方がオンされ、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの信号が出力される。また、第１出力回路８０は、制御信号ＳＥＬがＨレベルの場合に、出力トランジスタＴ８１，Ｔ８２の双方をオフ状態に制御し、それら出力トランジスタＴ８１，Ｔ８２間の出力ノードＮ１Ａをハイインピーダンス状態に制御する。
【０００５】
第２出力回路９０は、第１の高電位電源ＶＤＤ１にて動作するバッファ回路９１と、そのバッファ回路９１により駆動される出力ドライバ９２とを有している。この第２出力回路９０では、制御信号ＳＥＬがＨレベルの場合に、信号Ｄｏのレベルに対応して出力ドライバ９２内の出力トランジスタＴ９１，Ｔ９２の一方がオンされ、第１の高電位電源ＶＤＤ１よりも低い第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの信号が出力される。また、第２出力回路９０は、制御信号ＳＥＬがＬレベルの場合に、出力トランジスタＴ９１，Ｔ９２の双方をオフ状態に制御し、それら出力トランジスタＴ９１，Ｔ９２間の出力ノードＮ２Ａをハイインピーダンス状態に制御する。
【０００６】
ここで、出力トランジスタＴ９１のバックゲート電圧及びゲート電圧は、上記ハイインピーダンス状態のときに該出力トランジスタＴ９１に電流が流れないように第１の高電位電源ＶＤＤ１レベルに設定されている。すなわち、第１及び第２出力回路８０，９０の出力端子は出力端子Ｔｏに接続されているため、第１出力回路８０から出力される信号（例えば、第１の高電位電源ＶＤＤ１レベルの信号）が第２出力回路９０の出力トランジスタＴ９１，Ｔ９２のドレインにも加わる。このため、ＰチャネルＭＯＳトランジスタである出力トランジスタＴ９１のバックゲートを例えば第２の高電位電源ＶＤＤ２に接続した場合、バックゲートの電位がドレインの電位よりも低くなるため、ドレインからバックゲートに向かって順方向のダイオードが形成され、当該出力トランジスタＴ９１に電流が流れる。そこで、第２出力回路９０では、出力端子Ｔｏを通過する異なるレベルを持つ信号のうち、最も高い電位の信号レベル（ここでは、第１の高電位電源ＶＤＤ１レベル）を出力トランジスタＴ９１のバックゲート電圧に設定することで、上記電流が流れるのを防止している。
【０００７】
また、第１出力回路８０から第１の高電位電源ＶＤＤ１レベルの信号が出力されているときに、第２の高電位電源ＶＤＤ２レベルの信号が出力トランジスタＴ９１のゲートに供給されていると、ソース・ドレイン・ゲートの電位によって出力トランジスタＴ９１がオンされる。すると、第１の高電位電源ＶＤＤ１から出力トランジスタＴ９１を通じて第２の高電位電源ＶＤＤ２に向かって電流が流れる。そこで、第２出力回路では、バッファ回路９１の動作電源を第１の高電位電源ＶＤＤ１とし、出力トランジスタＴ９１のゲート電圧を第１の高電位電源ＶＤＤ１レベルとすることで、上記電流が流れるのを防止している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−３４３０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、第１の高電位電源ＶＤＤ１よりも先に第２の高電位電源ＶＤＤ２が投入されると、第１の高電位電源ＶＤＤ１がオフ状態であるため、上述のように出力トランジスタＴ９１のバックゲート電圧及びゲート電圧を制御できない。詳述すると、まず、この場合の第１の高電位電源ＶＤＤ１は０Ｖであるため、出力トランジスタＴ９１のゲートにはＬレベルの信号が供給される。このとき、出力トランジスタＴ９１のソースには第２の高電位電源ＶＤＤ２が接続されているため、この出力トランジスタＴ９１がオンされる。すると、第２の高電位電源ＶＤＤ２レベルの信号が出力トランジスタＴ８１にも加わり、その出力トランジスタＴ８１のゲートにはＬレベルの信号が供給されるため、その出力トランジスタＴ８１もオンされる。これにより、第２の高電位電源ＶＤＤ２から第１の高電位電源ＶＤＤ１（出力トランジスタＴ９１のバックゲートに接続された第１の高電位電源ＶＤＤ１及び出力トランジスタＴ８１のソースに接続された第１の高電位電源ＶＤＤ１）に向かって流れる流入電流が発生し、電源電圧が変動するといった問題が生じる。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、前記第１出力回路とワイヤードオア接続され、前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、前記第１の高電位電源及び前記第２の高電位電源のうち前記第２の高電位電源のみが投入される場合に、前記第１出力回路の高電位側の第１出力トランジスタ及び前記第２出力回路の高電位側の第２出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第２の高電位電源の電圧レベルに設定する制御回路と、を有する。
【発明の効果】
【００１１】
本発明の一観点によれば、流入電流の発生を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】一実施形態の出力バッファ回路を示すブロック回路図。
【図２】初期値設定回路の構成例を示す回路図。
【図３】電源検出回路の構成例を示す回路図。
【図４】電圧切替回路の構成例を示す回路図。
【図５】制御回路の構成例を示す回路図。
【図６】制御回路の動作を説明するためのテーブル。
【図７】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図８】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図９】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図１０】一実施形態の出力バッファ回路の動作を説明するためのブロック回路図。
【図１１】トランジスタのソース・バックゲート間電圧に対するインピーダンス増分の特性例。
【図１２】変形例の出力バッファ回路を示すブロック回路図。
【図１３】変形例の出力バッファ回路の動作を説明するためのブロック回路図。
【図１４】変形例の出力バッファ回路の動作を説明するためのブロック回路図。
【図１５】変形例の出力バッファ回路を示すブロック回路図。
【図１６】変形例の出力バッファ回路の動作を説明するためのブロック回路図。
【図１７】入出力バッファ回路を示すブロック回路図。
【図１８】従来の出力バッファ回路を示すブロック回路図。
【発明を実施するための形態】
【００１３】
（第１実施形態）
以下、第１実施形態を図１〜図１１に従って説明する。
出力バッファ回路１は、出力端子Ｔｏに接続された第１出力回路１０及び第２出力回路２０を有している。第１出力回路１０の出力端子と第２出力回路２０の出力端子とは、ワイヤードオア接続されている。第１出力回路１０は第１の高電位電源ＶＤＤ１又は低電位電源ＶＳＳの電圧レベルにて信号の出力を行う回路であり、第２出力回路２０は第１の高電位電源ＶＤＤ１よりも低電圧である第２の高電位電源ＶＤＤ２又は低電位電源ＶＳＳの電圧レベルにて信号の出力を行う回路である。第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２は、この出力バッファ回路１に接続される他の半導体装置の動作電源電圧（詳しくは入力回路の動作電圧）に応じた電圧値に設定されている。例えば第１の高電位電源ＶＤＤ１は３．３Ｖであり、第２の高電位電源ＶＤＤ２は１．８Ｖであり、低電位電源ＶＳＳは０Ｖである。
【００１４】
出力バッファ回路１では、内部回路（図示略）から該内部回路の動作電圧に応じたレベルを持つ信号Ｄｏがバッファ回路３０に供給される。本実施形態では、内部回路の動作電圧は、第２の高電位電源ＶＤＤ２の電圧レベルと同じ電圧値もしくは第２の高電位電源ＶＤＤ２よりも低い電圧値に設定されている。なお、第２の高電位電源ＶＤＤ２よりも低い電圧は、第１の高電位電源ＶＤＤ１もしくは第２の高電位電源ＶＤＤ２から、例えば降圧レギュレータなどにより生成される電圧のことを指している。バッファ回路３０の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このバッファ回路３０は、第２の高電位電源ＶＤＤ２の電圧レベルもしくは第２の高電位電源ＶＤＤ２よりも低い電圧レベルの信号Ｄｏが入力された場合に、第１の高電位電源ＶＤＤ１の電圧レベルの信号Ｄｏ１を出力する。また、バッファ回路３０は、低電位電源ＶＳＳの電圧レベルの信号Ｄｏが入力された場合に、低電位電源ＶＳＳレベルの信号Ｄｏを出力する。以下、説明の便宜上、第１の高電位電源ＶＤＤ１の電圧レベルを「第１の高電位電源ＶＤＤ１レベル」又は「Ｈ１レベル」、第２の高電位電源ＶＤＤ２の電圧レベルを「第２の高電位電源ＶＤＤ２レベル」又は「Ｈ２レベル」とも言う。また、第２の高電位電源ＶＤＤ２よりも低い電圧レベルを「第３の高電位電源ＶＤＤ３レベル」又は「Ｈ３レベル」、低電位電源ＶＳＳの電圧レベルを「低電位電源ＶＳＳレベル」又は「Ｌレベル」とも言う。
【００１５】
また、上記内部回路から出力される制御信号ＳＥＬがバッファ回路４０に供給される。バッファ回路４０の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このバッファ回路４０は、Ｈ２レベルもしくはＨ３レベルの制御信号ＳＥＬが入力された場合にＨ１レベルの制御信号ＳＥＬ１を出力する一方、Ｌレベルの制御信号ＳＥＬが入力された場合にＬレベルの制御信号ＳＥＬ１を出力する。ここで、これら制御信号ＳＥＬ，ＳＥＬ１は、第１出力回路１０及び第２出力回路２０の何れか一方を選択動作させるための信号である。すなわち、制御信号ＳＥＬ，ＳＥＬ１に基づいて、第１及び第２出力回路１０，２０の何れか一方にて信号の出力が行われる。具体的には、Ｌレベルの制御信号ＳＥＬ１に基づいて、第１出力回路１０にて信号の出力が行われる一方、Ｈ１レベルの制御信号ＳＥＬ１に基づいて、第２出力回路２０にて信号の出力が行われる。
【００１６】
また、バッファ回路４０は、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合に、制御信号ＳＥＬ１をＬレベルに設定するための初期値設定回路を有している。図２に、この初期値設定回路４１の一例を示している。
【００１７】
初期値設定回路４１は、バッファ回路４０の出力端子にドレインが接続されたＮチャネルＭＯＳトランジスタＴ４１を有している。このトランジスタＴ４１は、ソースが低電位電源ＶＳＳに接続され、ゲートにキャパシタ４２の第１端子が接続されている。キャパシタ４２の第２端子には第１の高電位電源ＶＤＤ１が接続されている。トランジスタＴ４１のゲートは、ＮチャネルＭＯＳトランジスタＴ４２のドレインにも接続されている。このトランジスタＴ４２は、ドレインが低電位電源ＶＳＳに接続され、ゲートが第２の高電位電源ＶＤＤ２に接続されている。
【００１８】
この初期値設定回路４１では、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入されると、第２の高電位電源ＶＤＤ２が０Ｖ、つまりＬレベルになるため、トランジスタＴ４２がオフされる。すると、第２端子に第１の高電位電源ＶＤＤ１が接続されるキャパシタ４２の第１端子が第１の高電位電源ＶＤＤ１レベルとなる。これにより、トランジスタＴ４１がオンされるため、このトランジスタＴ４１を通じて低電位電源ＶＳＳレベル（Ｌレベル）の制御信号ＳＥＬ１が出力される。なお、第２の高電位電源ＶＤＤ２が投入された場合には、トランジスタＴ４２がオンされ、トランジスタＴ４１のゲートに低電位電源ＶＳＳが供給されるため、そのトランジスタＴ４１がオフされ、バッファ回路４０の出力端子から初期値設定回路４１が切り離される。
【００１９】
図１に示すように、上記制御信号ＳＥＬ１は、制御回路５０にも供給される。この制御回路５０は、第１の高電位電源ＶＤＤ１と第２の高電位電源ＶＤＤ２との投入を検出し、それら電源ＶＤＤ１，ＶＤＤ２の投入順序に応じて、第１の高電位電源ＶＤＤ１レベル又は第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１を生成する電源検出回路６０を有している。この電源検出回路６０は、第２の高電位電源ＶＤＤ２が先に投入された場合には、第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１を生成する一方、第１の高電位電源ＶＤＤ１が先に投入された場合には、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１を生成する。なお、電源検出回路６０は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された後には、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１を生成する。
【００２０】
また、制御回路５０は、上記制御信号ＳＥＬ１に応じて第１の高電位電源ＶＤＤ１レベル又は第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２を生成する電圧切替回路７０を有している。この電圧切替回路７０は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｌレベルの制御信号ＳＥＬ１が入力される場合（第１出力回路１０が選択動作される場合）には、第１の高電位電圧ＶＤＤ１レベルの第２制御電圧Ｖ２を生成する。また、電圧切替回路７０は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｈ１レベルの制御信号ＳＥＬ１が入力される場合（第２出力回路２０が選択動作される場合）には、第２の高電位電圧ＶＤＤ２レベルの第２制御電圧Ｖ２を生成する。
【００２１】
さらに、制御回路５０は、電源検出回路６０の出力端子と電圧切替回路７０の出力端子とを短絡させるスイッチ回路ＳＷ１を有している。このスイッチ回路ＳＷ１は、投入された電源や制御信号ＳＥＬ１に応じてオンオフ制御される。具体的には、スイッチ回路ＳＷ１は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２のうちの一方の電源のみが投入されている状態では常にオンされ、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入されている状態では、Ｈ１レベルの制御信号ＳＥＬ１に応じてオフされ、Ｌレベルの制御信号ＳＥＬ１に応じてオンされる。
【００２２】
次に、第１出力回路１０の構成例を説明する。
第１出力回路１０は、バッファ回路１１と、出力ドライバ１６とを有している。まず、バッファ回路１１の構成例を説明する。
【００２３】
論理回路１２，１３には、バッファ回路３０から信号Ｄｏ１が供給されるとともに、バッファ回路４０から制御信号ＳＥＬ１が供給される。これら論理回路１２，１３の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。論理回路１２は、信号Ｄｏ１と制御信号ＳＥＬ１の反転レベルとを論理積演算した結果を持つ出力信号Ｓ１１を生成し、その出力信号Ｓ１１をインバータ回路１４に出力する。具体的には、論理回路１２は、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１を出力信号Ｓ１１として出力し、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１の信号レベルに関わらずにＬレベルの出力信号Ｓ１１を出力する。論理回路１３は、信号Ｄｏ１と制御信号ＳＥＬ１とを論理和演算した結果を持つ出力信号Ｓ１２を生成し、その出力信号Ｓ１２をインバータ回路１５に出力する。具体的には、論理回路１３は、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１を出力信号Ｓ１２として出力し、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏ１の信号レベルに関わらずにＨ１レベルの出力信号Ｓ１２を出力する。
【００２４】
インバータ回路１４は、論理回路１２の出力信号Ｓ１１を論理反転した反転信号Ｘ１１を、出力ドライバ１６内の出力トランジスタＴ１６のゲートに供給する。このインバータ回路１４は、第１の高電位電源ＶＤＤ１と低電位電源ＶＳＳとの間に直列に接続された、ＰチャネルＭＯＳトランジスタＴ１１とＮチャネルＭＯＳトランジスタＴ１２を有している。これらトランジスタＴ１１，Ｔ１２のゲートには、上記論理回路１２の出力信号Ｓ１１が供給される。トランジスタＴ１１のバックゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ１２のバックゲートには、低電位電源ＶＳＳが接続されている。そして、これらトランジスタＴ１１，Ｔ１２間のノード、つまりインバータ回路１４の出力端子は、出力トランジスタＴ１６のゲートに接続されている。
【００２５】
インバータ回路１５は、論理回路１３の出力信号Ｓ１２を論理反転した反転信号Ｘ１２を、出力ドライバ１６内の出力トランジスタＴ１７のゲートに供給する。このインバータ回路１５は、第１の高電位電源ＶＤＤ１と低電位電源ＶＳＳとの間に直列に接続された、ＰチャネルＭＯＳトランジスタＴ１３とＮチャネルＭＯＳトランジスタＴ１４を有している。これらトランジスタＴ１３，Ｔ１４のゲートには、上記論理回路１３の出力信号Ｓ１２が供給される。トランジスタＴ１３のバックゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ１４のバックゲートには、低電位電源ＶＳＳが接続されている。そして、これらトランジスタＴ１３，Ｔ１４間のノード、つまりインバータ回路１５の出力端子は、出力トランジスタＴ１７のゲートに接続されている。
【００２６】
次に、出力ドライバ１６の構成例を説明する。
出力トランジスタＴ１６はＰチャネルＭＯＳトランジスタであり、出力トランジスタＴ１７はＮチャネルＭＯＳトランジスタである。出力トランジスタＴ１６は、ソースが第１の高電位電源ＶＤＤ１に接続され、ドレインが出力トランジスタＴ１７のドレインに接続され、バックゲートが第１の高電位電源ＶＤＤ１に接続されている。出力トランジスタＴ１７は、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。これら出力トランジスタＴ１６，Ｔ１７間の出力ノードＮ１は出力端子Ｔｏに接続されている。
【００２７】
この第１出力回路１０では、制御信号ＳＥＬがＬレベルの場合に、信号Ｄｏのレベルに対応して出力トランジスタＴ１６，Ｔ１７の一方がオンされ、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ１が出力される。すなわち、上述したように、Ｌレベルの制御信号ＳＥＬに基づいて、第１出力回路１０にて信号の出力が行われる。なお、第１出力回路１０は、制御信号ＳＥＬがＨ２レベルもしくはＨ３レベルの場合に、出力トランジスタＴ１６，Ｔ１７の双方をオフ状態に制御し、それら出力トランジスタＴ１６，Ｔ１７間の出力ノードＮ１をハイインピーダンスに制御する。
【００２８】
次に、第２出力回路２０の構成例を説明する。
第２出力回路２０は、バッファ回路２１と、出力ドライバ２６とを有している。まず、バッファ回路２１の構成例を説明する。
【００２９】
論理回路２２，２３には、バッファ回路３０から信号Ｄｏ１が供給されるとともに、バッファ回路４０から制御信号ＳＥＬ１が供給される。これら論理回路２２，２３の電源端子は、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳに接続されている。論理回路２２は、信号Ｄｏ１と制御信号ＳＥＬ１とを論理積演算した結果を持つ出力信号Ｓ２１を生成し、その出力信号Ｓ２１をインバータ回路２４に出力する。具体的には、論理回路２２は、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏを出力信号Ｓ２１として出力し、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏの信号レベルに関わらずにＬレベルの出力信号Ｓ２１を出力する。論理回路２３は、信号Ｄｏ１と制御信号ＳＥＬ１の反転レベルとを論理和演算した結果を持つ出力信号Ｓ２２を生成し、その出力信号Ｓ２２をインバータ回路２５に出力する。具体的には、論理回路２３は、Ｈ１レベルの制御信号ＳＥＬ１に応答して、信号Ｄｏを出力信号Ｓ２２として出力し、Ｌレベルの制御信号ＳＥＬ１に応答して、信号Ｄｏの信号レベルに関わらずにＨ１レベルの出力信号Ｓ２２を出力する。
【００３０】
インバータ回路２４は、論理回路２２の出力信号Ｓ２１を論理反転した反転信号Ｘ２１を、出力ドライバ２６内の出力トランジスタＴ２６のゲートに供給する。具体的には、インバータ回路２４は、Ｌレベルの出力信号Ｓ２１に応答して第１制御電圧Ｖ１レベルの反転信号Ｘ２１を出力し、Ｈ１レベルの出力信号Ｓ２１に応答してＬレベルの反転信号Ｘ２１を出力する。このインバータ回路２４は、直列に接続されたＰチャネルＭＯＳトランジスタＴ２１とＮチャネルＭＯＳトランジスタＴ２２を有している。これらトランジスタＴ２１，Ｔ２２のゲートには、上記論理回路２２の出力信号Ｓ２１が供給される。トランジスタＴ２１は、ソースに上記制御回路５０にて生成される第１制御電圧Ｖ１が供給され、ドレインにトランジスタＴ２２のドレインが接続されている。トランジスタＴ２１のバックゲートには、上記第１制御電圧Ｖ１が供給される。トランジスタＴ２２は、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。そして、これらトランジスタＴ２１，Ｔ２２間のノード、つまりインバータ回路２４の出力端子は、出力トランジスタＴ２６のゲートに接続されている。
【００３１】
インバータ回路２５は、論理回路２３の出力信号Ｓ２２を論理反転した反転信号Ｘ２２を、出力ドライバ２６内の出力トランジスタＴ２７のゲートに供給する。このインバータ回路２５は、第１の高電位電源ＶＤＤ１と低電位電源ＶＳＳとの間に直列に接続された、ＰチャネルＭＯＳトランジスタＴ２３とＮチャネルＭＯＳトランジスタＴ２４を有している。これらトランジスタＴ２３，Ｔ２４のゲートには、上記論理回路２３の出力信号Ｓ２２が供給される。トランジスタＴ２３のバックゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ２４のバックゲートには、低電位電源ＶＳＳが接続されている。そして、これらトランジスタＴ２３，Ｔ２４間のノード、つまりインバータ回路２５の出力端子は、出力トランジスタＴ２７のゲートに接続されている。
【００３２】
次に、出力ドライバ２６の構成例を説明する。
出力トランジスタＴ２６はＰチャネルＭＯＳトランジスタであり、出力トランジスタＴ２７はＮチャネルＭＯＳトランジスタである。出力トランジスタＴ２６は、ソースに上記制御回路５０にて生成された第２制御電圧Ｖ２が供給され、ドレインが出力トランジスタＴ２７のドレインに接続されている。出力トランジスタＴ２６のバックゲートには、上記第２制御電圧Ｖ２が供給される。出力トランジスタＴ２７は、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。これら出力トランジスタＴ２６，Ｔ２７間の出力ノードＮ２は出力端子Ｔｏに接続されている。
【００３３】
この第２出力回路２０では、制御信号ＳＥＬがＨ２レベルもしくはＨ３レベルの場合に、信号Ｄｏのレベルに対応して出力トランジスタＴ２６，Ｔ２７の一方がオンされ、第２制御電圧Ｖ２レベル（ここでは、第２の高電位電源ＶＤＤ２レベル）又は低電位電源ＶＳＳレベルの出力信号ＯＵＴ２が出力される。すなわち、上述したように、Ｈ２レベルもしくはＨ３レベルの制御信号ＳＥＬに基づいて、第２出力回路２０にて信号の出力が行われる。なお、第２出力回路２０は、制御信号ＳＥＬがＬレベルの場合に、出力トランジスタＴ２６，Ｔ２７の双方をオフ状態に制御し、それら出力トランジスタＴ２６，Ｔ２７間の出力ノードＮ２をハイインピーダンスに制御する。
【００３４】
なお、インバータ回路１４は第１出力トランジスタを駆動するバッファ回路の一例、出力トランジスタＴ１６は第１出力トランジスタの一例、インバータ回路２４は第２出力トランジスタを駆動するバッファ回路の一例、出力トランジスタＴ２６は第２出力トランジスタの一例である。また、初期値設定回路４１は設定回路の一例、出力信号ＯＵＴ１は第１信号の一例、出力信号ＯＵＴ２は第２信号の一例である。
【００３５】
次に、制御回路５０内の電源検出回路６０の構成例を図３に従って説明する。
インバータ回路６１の入力端子には、第１の高電位電源ＶＤＤ１が接続されている。インバータ回路６１の電源端子には、第２の高電位電源ＶＤＤ２及び低電位電源ＶＳＳが接続されている。このインバータ回路６１の出力端子は、ＰチャネルＭＯＳトランジスタＴ６１のゲートに接続されている。
【００３６】
このトランジスタＴ６１は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ６２の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ６１の第２端子に接続されている。トランジスタＴ６２は、ゲートが第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ６２の第１端子に接続されている。そして、これらトランジスタＴ６１，Ｔ６２間のノードが出力端子に接続され、その出力端子から上記第１制御電圧Ｖ１が出力される。
【００３７】
この電源検出回路６０では、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入されると、インバータ回路６１からＬレベルの信号が出力される。すると、この信号に応答してトランジスタＴ６１がオンされるため、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が生成される。一方、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入されると、このときの第１の高電位電源ＶＤＤ１が０Ｖ、つまりＬレベルになるため、インバータ回路６１から第２の高電位電源ＶＤＤ２レベルの信号が出力される。すると、この信号に応答してトランジスタＴ６１がオフされる。一方、Ｌレベルの第１の高電位電源ＶＤＤ１がゲートに供給されると、トランジスタＴ６２がオンされるため、第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が生成される。また、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入されると、インバータ回路６１からＬレベルの信号が出力される。すると、この信号に応答してトランジスタＴ６１がオンされるため、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が生成される。
【００３８】
次に、電圧切替回路７０の構成例を図４に従って説明する。
制御信号ＳＥＬ１は、ＰチャネルＭＯＳトランジスタＴ７１のゲートと、インバータ回路７１に供給される。トランジスタＴ７１は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ７２の第１端子（例えばソース）に接続され、バックゲートが第１の高電位電源ＶＤＤ１に接続されている。
【００３９】
上記インバータ回路７１の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このインバータ回路７１の出力端子は、トランジスタＴ７２のゲートに接続されている。このトランジスタＴ７２は、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ７２の第１端子に接続されている。
【００４０】
そして、トランジスタＴ７１，Ｔ７２間のノードが出力端子に接続され、その出力端子から上記第２制御電圧Ｖ２が出力される。
この電圧切替回路７０では、Ｌレベルの制御信号ＳＥＬ１が供給されると、トランジスタＴ７１がオンされる。このため、第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が生成される。なお、この場合、インバータ回路７１からＨ１レベルの信号が出力されるため、トランジスタＴ７２はオフされる。一方、Ｈ１レベルの制御信号ＳＥＬ１が供給されると、トランジスタＴ７１はオフされ、インバータ回路７１からＬレベルの信号が出力される。すると、その信号に応答してトランジスタＴ７２がオンされるため、第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が生成される。
【００４１】
さらに、これら電源検出回路６０及び電圧切替回路７０と上記スイッチ回路ＳＷ１とを含む制御回路５０の具体的な構成例を図５に従って説明する。
バッファ回路４０から出力される制御信号ＳＥＬ１は、ＰチャネルＭＯＳトランジスタＴ５１のゲートと、インバータ回路５１の入力端子とに供給される。トランジスタＴ５１は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ５２の第１端子（例えばソース）に接続され、バックゲートが第１出力端子Ｐ１に接続されている。
【００４２】
上記第１の高電位電源ＶＤＤ１は、インバータ回路５２の入力端子とＰチャネルＭＯＳトランジスタＴ５３のゲートにも接続されている。インバータ回路５２の電源端子には、第２の高電位電源ＶＤＤ２及び低電位電源ＶＳＳが接続されている。このインバータ回路５２の出力端子は、上記トランジスタＴ５２のゲートと、ＰチャネルＭＯＳトランジスタＴ５４のゲートとに接続されている。
【００４３】
トランジスタＴ５２は、第２端子（例えばドレイン）が上記トランジスタＴ５３の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ５２の第２端子に接続されている。トランジスタＴ５３は、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ５３の第１端子に接続されている。これらトランジスタＴ５２，Ｔ５３間のノードは第２出力端子Ｐ２に接続されている。
【００４４】
上記トランジスタＴ５４は、第１端子（例えばソース）が第１の高電位電源ＶＤＤ１に接続され、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ５５の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ５４の第２端子に接続されている。トランジスタＴ５５のゲートには、第１の高電位電源ＶＤＤ１が接続されている。また、トランジスタＴ５５は、第２端子（例えばドレイン）がＰチャネルＭＯＳトランジスタＴ５６の第１端子（例えばソース）に接続され、バックゲートが同トランジスタＴ５５の第１端子に接続されている。これらトランジスタＴ５４，Ｔ５５間のノードが上記第１出力端子Ｐ１に接続され、その第１出力端子Ｐ１から第１制御電圧Ｖ１が出力される。
【００４５】
一方、上記制御信号ＳＥＬ１が供給されるインバータ回路５１の電源端子には、第１の高電位電源ＶＤＤ１及び低電位電源ＶＳＳが接続されている。このインバータ回路５１の出力端子は、トランジスタＴ５６のゲートに接続されている。このトランジスタＴ５６は、第２端子（例えばドレイン）が第２の高電位電源ＶＤＤ２に接続され、バックゲートが同トランジスタＴ５６の第１端子に接続されている。このトランジスタＴ５６と上記トランジスタＴ５５との間のノードが上記第２出力端子Ｐ２に接続され、その第２出力端子Ｐ２から第２制御電圧Ｖ２が出力される。
【００４６】
この制御回路５０において、インバータ回路５２及びトランジスタＴ５３，Ｔ５４は、図３に示したインバータ回路６１及びトランジスタＴ６２，Ｔ６１にそれぞれ相当し、電源検出回路６０として機能する。また、インバータ回路５１及びトランジスタＴ５１，Ｔ５６は、図４に示したインバータ回路７１及びトランジスタＴ７１，Ｔ７２にそれぞれ相当し、電圧切替回路７０として機能する。さらに、トランジスタＴ５３，Ｔ５４間に挿入接続されたトランジスタＴ５５と、トランジスタＴ５１，Ｔ５６間に挿入接続されたトランジスタＴ５２とは、スイッチ回路ＳＷ１として機能する。
【００４７】
このような制御回路５０では、図６に示すような組み合わせで上記第１及び第２制御電圧Ｖ１，Ｖ２が生成される。
まず、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入された場合、つまり第１の高電位電源ＶＤＤ１がオフ状態で、第２の高電位電源ＶＤＤ２のみがオン状態の場合について説明する。この場合には、第１の高電位電源ＶＤＤ１レベルが０Ｖ、つまりＬレベルとなり、第２の高電位電源ＶＤＤ２レベルが１．８Ｖとなる。このため、Ｌレベルである第１の高電位電源ＶＤＤ１に応答して、インバータ回路５２からＨ２レベルの信号が出力される。このＨ２レベルの信号に応答してトランジスタＴ５２，Ｔ５４がオフされる。また、トランジスタＴ５３，Ｔ５５は、Ｌレベルである第１の高電位電源ＶＤＤ１がゲートに供給されるためオンされる。これにより、オンされたトランジスタＴ５３を通じて第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力され、さらにトランジスタＴ５３，Ｔ５５を通じて第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。
【００４８】
次に、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合、つまり第１の高電位電源ＶＤＤ１のみがオン状態で、第２の高電位電源ＶＤＤ２がオフ状態の場合について説明する。この場合には、第１の高電位電源ＶＤＤ１レベルが３．３Ｖとなり、第２の高電位電源ＶＤＤ２レベルが０Ｖとなる。このとき、バッファ回路４０からは上記初期値設定回路４１の機能によりＬレベルの制御信号ＳＥＬ１が出力される。この制御信号ＳＥＬ１に応答して、トランジスタＴ５１がオンされ、このトランジスタＴ５１を通じて第１の高電位電源ＶＤＤ１がトランジスタＴ５２の第１端子（ここでは、ソース）に接続される。一方、第１の高電位電源ＶＤＤ１がゲートに接続されたトランジスタＴ５３はオフされ、インバータ回路５２からはＬレベルの信号が出力される。すると、そのＬレベルの信号に応答してトランジスタＴ５４がオンされるため、そのトランジスタＴ５４を通じて第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。また、インバータ回路５２から出力されるＬレベルの信号に応答してトランジスタＴ５２がオンされるため、トランジスタＴ５１，Ｔ５２を通じて第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力される。
【００４９】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された後に、第１出力回路１０を選択動作させるためのＬレベルの制御信号ＳＥＬが供給された場合について説明する。この場合には、バッファ回路４０からＬレベルの制御信号ＳＥＬ１が出力される。このＬレベルの制御信号ＳＥＬ１に応答して、インバータ回路５１からＨ１レベルの信号が出力され、その信号に応答してトランジスタＴ５６がオフされる。一方、Ｌレベルの制御信号ＳＥＬ１に応答してトランジスタＴ５１がオンされ、このトランジスタＴ５１を通じて第１の高電位電源ＶＤＤ１がトランジスタＴ５２の第１端子（ここでは、ソース）に供給される。また、第１の高電位電源ＶＤＤ１がゲートに接続されたトランジスタＴ５３はオフされ、インバータ回路５２からはＬレベルの信号が出力される。すると、そのＬレベルの信号に応答してトランジスタＴ５４がオンされるため、そのトランジスタＴ５４を通じて第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。また、インバータ回路５２から出力されるＬレベルの信号に応答してトランジスタＴ５２がオンされるため、トランジスタＴ５１，Ｔ５２を通じて第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力される。
【００５０】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された後に、第２出力回路２０を選択するためのＨ２レベルもしくはＨ３レベルの制御信号ＳＥＬが供給された場合について説明する。この場合には、バッファ回路４０からＨ１レベルの制御信号ＳＥＬ１が出力される。このＨ１レベルの制御信号ＳＥＬ１に応答して、インバータ回路５１からＬレベルの信号が出力され、その信号に応答してトランジスタＴ５６がオンされる。これにより、このトランジスタＴ５６を通じて第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が第２出力端子Ｐ２から出力される。一方、第１の高電位電源ＶＤＤ１が入力端子に接続されたインバータ回路５２からはＬレベルの信号が出力され、その信号に応答してトランジスタＴ５４がオンされる。これにより、このトランジスタＴ５４を通じて第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が第１出力端子Ｐ１から出力される。
【００５１】
次に、上記出力バッファ回路１の動作を図７〜図１１に従って説明する。
まず、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入され、第２の高電位電源ＶＤＤ２のみが投入されている場合の動作を図７に従って説明する。この場合、制御回路５０において、第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１と第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が生成される。このため、第２出力回路２０内の出力トランジスタＴ２６のソース及びバックゲートに第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が供給される。また、出力トランジスタＴ２６を駆動するインバータ回路２４の高電位側の電源端子に第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が動作電源として供給される。なお、図７において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１及び第２制御電圧Ｖ２を「ＶＤＤ２」と示し、オフ状態である第１の高電位電源ＶＤＤ１を「ＯＦＦ」と示している。
【００５２】
第１の高電位電源ＶＤＤ１で動作するバッファ回路１１，３０，４０は全て動作不能である。このとき、第１出力回路１０において、インバータ回路１４，１５から出力される反転信号Ｘ１１，Ｘ１２がＬレベルとなるため、出力トランジスタＴ１６がオンされ、出力トランジスタＴ１７がオフされる。
【００５３】
一方、第２出力回路２０において、インバータ回路２５からは常にＬレベルの反転信号Ｘ２２が出力されるため、出力トランジスタＴ２７はオフされる。また、論理回路２２からは常にＬレベルの出力信号Ｓ２１が出力されるため、インバータ回路２４から第２の高電位電源ＶＤＤ２レベルの反転信号Ｘ２１が出力される。この反転信号Ｘ２１が出力トランジスタＴ２６のゲートに供給される。このとき、出力トランジスタＴ２６のバックゲートにも第２の高電位電源ＶＤＤ２レベルの電圧が供給されている。このように、この場合には常に、出力トランジスタＴ２６のゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。これにより、出力トランジスタＴ２６が常にオフされるため、第２の高電位電源ＶＤＤ２から出力トランジスタＴ２６を通じて、第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。
【００５４】
次に、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入され、第１の高電位電源ＶＤＤ１のみが投入されている場合の動作を図８に従って説明する。この場合、制御回路５０において、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１と第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が生成される。このため、出力トランジスタＴ２６のソース及びバックゲートに第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が供給され、インバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が動作電源として供給される。そこで、図８において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１及び第２制御電圧Ｖ２を「ＶＤＤ１」と示している。
【００５５】
このとき、バッファ回路４０からは上記初期値設定回路４１（図２参照）の機能によりＬレベルの制御信号ＳＥＬ１が出力される。このＬレベルの制御信号ＳＥＬ１に応答して、論理回路２２からＬレベルの出力信号Ｓ２１が出力されるため、インバータ回路２４から第１の高電位電源ＶＤＤ１レベルの反転信号Ｘ２１が出力される。この反転信号Ｘ２１が出力トランジスタＴ２６のゲートに供給される。このとき、出力トランジスタＴ２６のバックゲートにも第１の高電位電源ＶＤＤ１レベルの電圧が供給されている。このように、この場合には常に、出力トランジスタＴ２６のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定される。これにより、出力トランジスタＴ２６が常にオフされるため、第１出力回路１０内の出力トランジスタＴ１６がオンされても、第１の高電位電源ＶＤＤ１から第２出力回路２０内の出力ドライバ２６の電源端子に向かって電流が流れることを抑制することができる。
【００５６】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｌレベルの制御信号ＳＥＬが入力された場合の動作を図９に従って説明する。ここでは、Ｈ２レベルもしくはＨ３レベルの信号Ｄｏが入力された場合について説明する。この場合、制御回路５０において、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１と第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が生成される。このため、出力トランジスタＴ２６のソース及びバックゲートに第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が供給され、インバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が動作電源として供給される。そこで、図９において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１及び第２制御電圧Ｖ２を「ＶＤＤ１」と示している。
【００５７】
Ｌレベルの制御信号ＳＥＬ１及びＨ１レベルの信号Ｄｏ１に応答して、論理回路１２，１３からＨ１レベルの出力信号Ｓ１１，Ｓ１２が出力され、インバータ回路１４，１５からＬレベルの反転信号Ｘ１１，Ｘ１２が出力される。すると、出力トランジスタＴ１６がオンされ、出力トランジスタＴ１７がオフされる。これにより、出力トランジスタＴ１６，Ｔ１７間の出力ノードＮ１からＨ１レベルの出力信号ＯＵＴ１が出力される。
【００５８】
このとき、第２出力回路２０では、Ｈ１レベルの制御信号ＳＥＬ１に応答して、論理回路２２からＬレベルの出力信号Ｓ２１が出力され、論理回路２３からＨ１レベルの出力信号Ｓ２２が出力される。これら出力信号Ｓ２１，Ｓ２２に応答して、インバータ回路２４からＨ１レベルの反転信号Ｘ２１が出力され、インバータ回路２５からＬレベルの反転信号Ｘ２２が出力されるため、出力トランジスタＴ２６，Ｔ２７の双方がオフされる。さらに、このときの出力トランジスタＴ２６のバックゲートには、同出力トランジスタＴ２６のドレインに供給される電圧と同じ第１の高電位電源ＶＤＤ１レベルの第２制御電圧Ｖ２が供給されている。このため、第１出力回路１０の出力ノードＮ１から出力トランジスタＴ２６を通じて電源端子に向かって電流が流れることを抑制することができる。
【００５９】
また、本例の場合、第２出力回路２０には動作電源として第１の高電位電源ＶＤＤ１のみが供給されているために、高電位側の高電位電源（ここでは、第１の高電位電源ＶＤＤ１）から低電位側の高電位電源（ここでは、第２の高電位電源ＶＤＤ２）への電流パスが発生しない、とも言える。
【００６０】
次に、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の双方が投入された状態で、Ｈ２レベルもしくはＨ３レベルの制御信号ＳＥＬが入力された場合の動作を図１０に従って説明する。ここでは、Ｈ２レベル又はＨ３レベルの信号Ｄｏが入力された場合について説明する。この場合、制御回路５０において、第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１と第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２とが生成される。このため、出力トランジスタＴ２６のソース及びバックゲートに第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が供給され、インバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１レベルの第１制御電圧Ｖ１が動作電源として供給される。そこで、図１０において、出力トランジスタＴ２６等に供給される第１制御電圧Ｖ１を「ＶＤＤ１」、第２制御電圧Ｖ２を「ＶＤＤ２」と示している。
【００６１】
Ｈ１レベルの制御信号ＳＥＬ１に応答して、論理回路１２からＬレベルの出力信号Ｓ１１が出力され、論理回路１３からＨ１レベルの出力信号Ｓ１２が出力される。これら出力信号Ｓ１１，Ｓ１２に応答して、インバータ回路１４からＨ１レベルの反転信号Ｘ１１が出力され、インバータ回路１５からＬレベルの反転信号Ｘ１２が出力されるため、出力トランジスタＴ１６，Ｔ１７の双方がオフされる。
【００６２】
一方、第２出力回路２０では、Ｈ１レベルの制御信号ＳＥＬ１及びＨ１レベルの信号Ｄｏ１に応答して、論理回路２２，２３からＨ１レベルの出力信号Ｓ２１，Ｓ２２が出力され、インバータ回路２４，２５からＬレベルの反転信号Ｘ２１，Ｘ２２が出力される。すると、出力トランジスタＴ２６がオンされ、出力トランジスタＴ２７がオフされる。これにより、出力トランジスタＴ２６，Ｔ２７間の出力ノードＮ２からＨ２レベルの出力信号ＯＵＴ２が出力される。
【００６３】
このとき、出力トランジスタＴ２６のバックゲートには、同出力トランジスタＴ２６のソース電位と同じ第２の高電位電源ＶＤＤ２レベルの第２制御電圧Ｖ２が供給されている。これにより、出力トランジスタＴ２６のソース・バックゲート間電圧が０Ｖとなるため、第２出力回路２０の動作時における出力トランジスタＴ２６の特性ばらつきを小さく抑えることができる。
【００６４】
詳述すると、図１８に示した従来の出力バッファ回路２の出力トランジスタＴ９１のように、ソース電位が第２の高電位電源ＶＤＤ２レベルであり、バックゲート電圧が第１の高電位電源ＶＤＤ１レベルである場合には、ソース・バックゲート間電圧ＶｂｓがＶＤＤ１−ＶＤＤ２となる。このソース・バックゲート間電圧Ｖｂｓが大きくなるほど、つまり第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２の電位差が大きくなるほど、図１１に示すように、当該出力トランジスタＴ９１の出力インピーダンス（特性）が大きくなる。さらに、その出力インピーダンスの変動に伴って更に出力トランジスタＴ９１の特性が悪化する。
【００６５】
これに対し、本実施形態の出力トランジスタＴ２６では、ソース・バックゲート間電圧Ｖｂｓが０Ｖになるようにバックゲート電圧が第２の高電位電源ＶＤＤ２に設定されている。このため、図１１からも明らかなように、出力トランジスタＴ２６の出力インピーダンスを最も小さくすることができ、出力トランジスタＴ２６の特性が悪化することを抑制できる。なお、図１１の縦軸は、ソース・バックゲート間電圧Ｖｂｓが０Ｖの時の出力インピーダンスを基準にして、ソース・バックゲート間電圧Ｖｂｓが変化したときの出力インピーダンスの増分を示している。
【００６６】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第２の高電位電源ＶＤＤ２のみが投入される場合に、第２出力回路２０の出力トランジスタＴ２６のゲート電圧及びバックゲート電圧を第２の高電位電源ＶＤＤ２レベルに設定するようにした。これにより、ＰチャネルＭＯＳトランジスタである出力トランジスタＴ２６がオフされるため、第２の高電位電源ＶＤＤ２から出力トランジスタＴ２６を通じて、第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。したがって、第２の高電位電源ＶＤＤ２を第１の高電位電源ＶＤＤ１よりも先に投入しても電源変動などの問題が発生しないため、電源の投入順序の制約を緩和することができる。
【００６７】
（２）第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２のうち第１の高電位電源ＶＤＤ１のみが投入される場合に、制御信号ＳＥＬ１の信号レベルを、第２出力回路２０を選択動作させるためのＬレベルに設定するようにした。また、第１の高電位電源ＶＤＤ１のみが投入される場合に、第２出力回路２０の出力トランジスタＴ２６のゲート電圧及びバックゲート電圧を第１の高電位電源ＶＤＤ１レベルに設定するようにした。これにより、出力トランジスタＴ２６がオフされるため、第１出力回路１０内の出力トランジスタＴ１６がオンされても、第１の高電位電源ＶＤＤ１から第２出力回路２０内の出力ドライバ２６の電源端子に向かって電流が流れることを抑制することができる。したがって、第１の高電位電源ＶＤＤ１を第２の高電位電源ＶＤＤ２よりも先に投入しても電源変動などの問題が発生しないため、電源の投入順序の制約を緩和することができる。
【００６８】
（３）さらに、上記（１）及び（２）の効果を併せると、出力バッファ回路１では、第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２の何れが先に投入されても流入電流が発生しないため、電源の投入順序に制約が発生しない。このため、電源供給に関する特別な回路などを省略することができる。
【００６９】
（４）Ｈ１レベルの制御信号ＳＥＬ１に基づいて第２出力回路２０が選択動作されるときに、出力トランジスタＴ２６のバックゲート電圧を、同出力トランジスタＴ２６のソース電圧と同じ第２の高電位電源ＶＤＤ２レベルに設定するようにした。これにより、出力トランジスタＴ２６のソース・バックゲート間電圧Ｖｂｓが０Ｖになるため、出力インピーダンスを最も小さくすることができ、出力トランジスタＴ２６の特性ばらつきを小さく抑えることができる。このため、更なる高速動作及び低電圧動作を実現することができる。
【００７０】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図１２に示されるように、第１出力回路１０の出力トランジスタＴ１６のバックゲートに第１制御電圧Ｖ１を供給し、その出力トランジスタＴ１６を駆動するインバータ回路１４に動作電源電圧として第１制御電圧Ｖ１を供給するようにしてもよい。また、第２出力回路２０の出力トランジスタＴ２６のソースに第２の高電位電源ＶＤＤ２を接続し、バックゲートに第２制御電圧Ｖ２を供給し、その出力トランジスタＴ２６を駆動するインバータ回路２４の高電位側の電源端子に第１の高電位電源ＶＤＤ１を接続するようにしてもよい。
【００７１】
このような構成であっても、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入された場合には、図１３に示すように、出力トランジスタＴ１６のゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。すなわち、Ｌレベルの出力信号Ｓ１１に応答してインバータ回路１４から第２の高電位電源ＶＤＤ２レベルの反転信号Ｘ１１が出力トランジスタＴ１６のゲートに供給され、その第２の高電位電源ＶＤＤ２レベルの第１制御電圧Ｖ１が出力トランジスタＴ１６のバックゲートに供給される。これにより、その出力トランジスタＴ１６がオフされるため、第２出力回路２０の出力トランジスタＴ２６がオンされても、第２の高電位電源ＶＤＤ２から出力トランジスタＴ１６を通じて、第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。
【００７２】
また、Ｈ１レベルの制御信号ＳＥＬ１に応答して第２出力回路２０が動作する場合には、図１４に示すように、出力トランジスタＴ２６のソース電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。これにより、出力トランジスタＴ２６の特性ばらつきを小さく抑えることができる。また、Ｌレベルの制御信号ＳＥＬ１に応答して第１出力回路１０が動作する場合には、出力トランジスタＴ１６のソース電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定される。これにより、出力トランジスタＴ１６の特性ばらつきを小さく抑えることができる。
【００７３】
・図１５に示されるように、第１出力回路１０の出力トランジスタＴ１６のバックゲートに第１制御電圧Ｖ１を供給し、その出力トランジスタＴ１６を駆動するインバータ回路１４の動作電源電圧として第１制御電圧Ｖ１を供給するようにしてもよい。また、第２出力回路２０の出力トランジスタＴ２６のソースに第２の高電位電源ＶＤＤ２を接続し、バックゲートに第２制御電圧Ｖ２を供給し、その出力トランジスタＴ２６を駆動するインバータ回路２４の動作電源電圧として第１制御電圧Ｖ１を供給するようにしてもよい。
【００７４】
このような構成であっても、第２の高電位電源ＶＤＤ２が第１の高電位電源ＶＤＤ１よりも先に投入された場合には、図１６に示すように、出力トランジスタＴ１６及び出力トランジスタＴ２６のゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定される。これにより、出力トランジスタＴ１６，Ｔ２６の双方がオフされるため、第２の高電位電源ＶＤＤ２から第１の高電位電源ＶＤＤ１に向かって電流が流れることを抑制することができる。
【００７５】
このように、第２の高電位電源ＶＤＤ２のみが投入される場合に、出力トランジスタＴ１６及び出力トランジスタＴ２６の少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧が第２の高電位電源ＶＤＤ２レベルに設定されれば、上記実施形態の（１）と同様の効果を奏することができる。
【００７６】
・上記実施形態における初期値設定回路４１は、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合に、制御信号ＳＥＬ１をＬレベルに設定するようにしたが、例えば制御信号ＳＥＬ１をＨ１レベルに設定するようにしてもよい。このとき、図１、図１２及び図１５に示した第１出力回路１０のように、出力トランジスタＴ１６のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルになるように設定する。この場合、上記Ｈ１レベルの制御信号ＳＥＬ１に応答して、論理回路１２からＬレベルの出力信号Ｓ１１が出力され、インバータ回路１４からＨ１レベルの反転信号Ｘ１１が出力される。これにより、出力トランジスタＴ１６がオフされるため、第２出力回路２０内の出力トランジスタＴ２６がオンされても、第１の高電位電源ＶＤＤ１から第１出力回路１０内の出力ドライバ１６の電源端子に向かって電流が流れることを抑制することができる。
【００７７】
このように、制御信号ＳＥＬ１の初期値に応じて選択動作される出力回路（第１又は第２出力回路１０，２０）内の高電位側の出力トランジスタ（出力トランジスタＴ１６又は出力トランジスタＴ２６）のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定されれば、上記実施形態の（２）と同様の効果を奏することができる。
【００７８】
・上記実施形態において、第１の高電位電源ＶＤＤ１が第２の高電位電源ＶＤＤ２よりも先に投入された場合に、初期値設定回路４１を省略した状態でも、制御信号ＳＥＬ１がＬレベル又はＨ１レベルに確定されるのであれば、上記初期値設定回路４１を省略してもよい。この場合には、図１、図１２及び図１５に示した出力バッファ回路１のように、第１の高電位電源ＶＤＤ１が先に投入された場合に、出力トランジスタＴ１６，Ｔ２６の双方のゲート電圧及びバックゲート電圧が第１の高電位電源ＶＤＤ１レベルになるように設定する。これにより、制御信号ＳＥＬ１がＬレベル及びＨ１レベルの何れかに確定されれば、出力トランジスタＴ１６，Ｔ２６の一方がオフされるため、第１の高電位電源ＶＤＤ１から第２の高電位電源ＶＤＤ２へ向かって電流が流れることを抑制することができる。
【００７９】
・上記実施形態における制御回路５０から電圧切替回路７０やスイッチ回路ＳＷ１を省略してもよい。この場合には、制御回路５０は図３に示した電源検出回路６０を有し、その電源検出回路６０では第１制御電圧Ｖ１のみが生成される。このため、例えば図１に示した出力バッファ回路１では、第２制御電圧Ｖ２に代えて、出力トランジスタＴ２６のソースに第２の高電位電源ＶＤＤ２を接続し、バックゲートに第１制御電圧Ｖ１を供給するようにしてもよい。このような構成であっても、上記実施形態の（１）と同様の効果を奏することができる。
【００８０】
・上記実施形態では、第１出力回路１０及び第２出力回路２０を有する出力バッファ回路１に具体化した。これに限らず、図１７に示すように、例えば第１入出力回路１０Ａ及び第２入出力回路２０Ａを有する入出力バッファ回路１Ａに具体化してもよい。具体的には、第１入出力回路１０Ａは、バッファ回路１１及び出力ドライバ１６を含む第１出力回路１０と併せて、その第１出力回路１０の出力ノードＮ１（入出力端子Ｔｉｏ）に入力端子が接続される第１入力回路１７を有している。この第１入出力回路１０Ａでは、入力動作時に入出力端子Ｔｉｏに入力される信号ＩＮ１が第１入力回路１７を介して内部回路に出力される。また、第２入出力回路２０Ａは、バッファ回路２１及び出力ドライバ２６を含む第２出力回路２０と併せて、その第２出力回路２０の出力ノードＮ２（入出力端子Ｔｉｏ）に入力端子が接続される第２入力回路２７を有している。この第２入出力回路２０Ａでは、入力動作時に入出力端子Ｔｉｏに入力される信号ＩＮ２が第２入力回路２７を介して内部回路に出力される。なお、このような入力動作時には、出力ノードＮ１，Ｎ２がハイインピーダンス状態になるため、出力トランジスタＴ１６，Ｔ２６のバックゲート電圧が第１の高電位電源ＶＤＤ１レベルに設定されることが好ましい。
【符号の説明】
【００８１】
１ 出力バッファ回路
１Ａ 入出力バッファ回路
１０ 第１出力回路
１０Ａ 第１入出力回路
１４ インバータ回路
２０ 第２出力回路
２０Ａ 第２入出力回路
２４ インバータ回路
５０ 制御回路
６０ 電源検出回路
７０ 電圧切替回路
Ｔ１６ 出力トランジスタ
Ｔ２６ 出力トランジスタ
【特許請求の範囲】
【請求項１】
第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、
前記第１出力回路とワイヤードオア接続され、前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち前記第２の高電位電源のみが投入される場合に、前記第１出力回路の高電位側の第１出力トランジスタ及び前記第２出力回路の高電位側の第２出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第２の高電位電源の電圧レベルに設定する制御回路と、
を有することを特徴とする出力バッファ回路。
【請求項２】
前記制御回路は、
前記第２出力回路から前記第２信号が出力される場合に、前記第２出力トランジスタのバックゲート電圧を第２の高電位電源の電圧レベルに設定し、
前記第１出力回路から前記第１信号が出力される場合に、前記第２出力トランジスタのバックゲート電圧を第１の高電位電源の電圧レベルに設定することを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源のうち前記第１の高電位電源のみが投入される場合に、前記第１出力トランジスタ及び前記第２出力トランジスタのゲート電圧及びバックゲート電圧を前記第１の高電位電源の電圧レベルに設定することを特徴とする請求項１又は２に記載の出力バッファ回路。
【請求項４】
前記第１の高電位電源及び前記第２の高電位電源のうち前記第１の高電位電源のみが投入される場合に、前記第１出力回路及び前記第２出力回路の何れか一方を選択動作させるための制御信号を設定する設定回路を有することを特徴とする請求項３に記載の出力バッファ回路。
【請求項５】
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源の投入を検出し、前記第１の高電位電源のみが投入される場合に前記第１の高電位電源の電圧レベルになり、前記第２の高電位電源のみが投入される場合に前記第２の高電位電源の電圧レベルになる第１制御電圧を生成する電源検出回路を有し、
前記第１制御電圧を前記第１出力トランジスタ及び前記第２出力トランジスタの少なくとも一方のトランジスタのバックゲートに供給するとともに、前記少なくとも一方のトランジスタを駆動するバッファ回路に動作電源として前記第１制御電圧を供給することを特徴とする請求項１に記載の出力バッファ回路。
【請求項６】
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源の投入を検出し、前記第１の高電位電源のみが投入される場合に前記第１の高電位電源の電圧レベルになり、前記第２の高電位電源のみが投入される場合に前記第２の高電位電源の電圧レベルになる第１制御電圧を生成する電源検出回路と、
前記第１出力回路及び前記第２出力回路の何れか一方を選択動作させるための制御信号に基づいて、前記第１出力回路が選択動作される場合に前記第１の高電位電源の電圧レベルの第２制御電圧を生成し、前記第２出力回路が選択動作される場合に前記第２の高電位電源の電圧レベルの前記第２制御電圧を生成する電圧切替回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち一方の電源のみが投入される場合に、前記電源検出回路の出力端子と前記電圧切替回路の出力端子とを短絡するスイッチ回路と、を有し、
前記第２制御電圧を前記第２出力トランジスタのバックゲートに供給し、
前記第１制御電圧を、前記第２出力トランジスタを駆動するバッファ回路に動作電源として供給する、又は、前記第１制御電圧を、前記第１出力トランジスタのバックゲートに供給するとともに前記第１出力トランジスタを駆動するバッファ回路に動作電源として供給することを特徴とする請求項２〜４のいずれか１つに記載の出力バッファ回路。
【請求項７】
前記電源検出回路は、前記第１の高電位電源及び前記第２の高電位電源の双方が投入された場合に、前記第１の高電位電源の電圧レベルの前記第１制御電圧を生成することを特徴とする請求項５又は６に記載の出力バッファ回路。
【請求項８】
第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、
前記第１出力回路とワイヤードオア接続され、前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち、いずれか先に投入された電源の電圧レベルを前記第２出力回路の高電位側の第２出力トランジスタのゲート電圧及びバックゲート電圧に設定する制御回路と、
を有することを特徴とする出力バッファ回路。
【請求項９】
第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、前記第１出力回路の出力端子に入力端子が接続される第１入力回路とを有する第１入出力回路と、
前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、前記第２出力回路の出力端子に入力端子が接続される第２入力回路とを有し、前記第１入出力回路とワイヤードオア接続される第２入出力回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち前記第２の高電位電源のみが投入される場合に、前記第１出力回路の高電位側の第１出力トランジスタ及び前記第２出力回路の高電位側の第２出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第２の高電位電源の電圧レベルに設定する制御回路と、
を有することを特徴とする入出力バッファ回路。
【請求項１】
第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、
前記第１出力回路とワイヤードオア接続され、前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち前記第２の高電位電源のみが投入される場合に、前記第１出力回路の高電位側の第１出力トランジスタ及び前記第２出力回路の高電位側の第２出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第２の高電位電源の電圧レベルに設定する制御回路と、
を有することを特徴とする出力バッファ回路。
【請求項２】
前記制御回路は、
前記第２出力回路から前記第２信号が出力される場合に、前記第２出力トランジスタのバックゲート電圧を第２の高電位電源の電圧レベルに設定し、
前記第１出力回路から前記第１信号が出力される場合に、前記第２出力トランジスタのバックゲート電圧を第１の高電位電源の電圧レベルに設定することを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源のうち前記第１の高電位電源のみが投入される場合に、前記第１出力トランジスタ及び前記第２出力トランジスタのゲート電圧及びバックゲート電圧を前記第１の高電位電源の電圧レベルに設定することを特徴とする請求項１又は２に記載の出力バッファ回路。
【請求項４】
前記第１の高電位電源及び前記第２の高電位電源のうち前記第１の高電位電源のみが投入される場合に、前記第１出力回路及び前記第２出力回路の何れか一方を選択動作させるための制御信号を設定する設定回路を有することを特徴とする請求項３に記載の出力バッファ回路。
【請求項５】
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源の投入を検出し、前記第１の高電位電源のみが投入される場合に前記第１の高電位電源の電圧レベルになり、前記第２の高電位電源のみが投入される場合に前記第２の高電位電源の電圧レベルになる第１制御電圧を生成する電源検出回路を有し、
前記第１制御電圧を前記第１出力トランジスタ及び前記第２出力トランジスタの少なくとも一方のトランジスタのバックゲートに供給するとともに、前記少なくとも一方のトランジスタを駆動するバッファ回路に動作電源として前記第１制御電圧を供給することを特徴とする請求項１に記載の出力バッファ回路。
【請求項６】
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源の投入を検出し、前記第１の高電位電源のみが投入される場合に前記第１の高電位電源の電圧レベルになり、前記第２の高電位電源のみが投入される場合に前記第２の高電位電源の電圧レベルになる第１制御電圧を生成する電源検出回路と、
前記第１出力回路及び前記第２出力回路の何れか一方を選択動作させるための制御信号に基づいて、前記第１出力回路が選択動作される場合に前記第１の高電位電源の電圧レベルの第２制御電圧を生成し、前記第２出力回路が選択動作される場合に前記第２の高電位電源の電圧レベルの前記第２制御電圧を生成する電圧切替回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち一方の電源のみが投入される場合に、前記電源検出回路の出力端子と前記電圧切替回路の出力端子とを短絡するスイッチ回路と、を有し、
前記第２制御電圧を前記第２出力トランジスタのバックゲートに供給し、
前記第１制御電圧を、前記第２出力トランジスタを駆動するバッファ回路に動作電源として供給する、又は、前記第１制御電圧を、前記第１出力トランジスタのバックゲートに供給するとともに前記第１出力トランジスタを駆動するバッファ回路に動作電源として供給することを特徴とする請求項２〜４のいずれか１つに記載の出力バッファ回路。
【請求項７】
前記電源検出回路は、前記第１の高電位電源及び前記第２の高電位電源の双方が投入された場合に、前記第１の高電位電源の電圧レベルの前記第１制御電圧を生成することを特徴とする請求項５又は６に記載の出力バッファ回路。
【請求項８】
第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、
前記第１出力回路とワイヤードオア接続され、前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち、いずれか先に投入された電源の電圧レベルを前記第２出力回路の高電位側の第２出力トランジスタのゲート電圧及びバックゲート電圧に設定する制御回路と、
を有することを特徴とする出力バッファ回路。
【請求項９】
第１の高電位電源又は低電位電源の電圧レベルの第１信号を出力する第１出力回路と、前記第１出力回路の出力端子に入力端子が接続される第１入力回路とを有する第１入出力回路と、
前記第１の高電位電源よりも低電位である第２の高電位電源又は前記低電位電源の電圧レベルの第２信号を出力する第２出力回路と、前記第２出力回路の出力端子に入力端子が接続される第２入力回路とを有し、前記第１入出力回路とワイヤードオア接続される第２入出力回路と、
前記第１の高電位電源及び前記第２の高電位電源のうち前記第２の高電位電源のみが投入される場合に、前記第１出力回路の高電位側の第１出力トランジスタ及び前記第２出力回路の高電位側の第２出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第２の高電位電源の電圧レベルに設定する制御回路と、
を有することを特徴とする入出力バッファ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２３５３８１（Ｐ２０１２−２３５３８１Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０３５６１（Ｐ２０１１−１０３５６１）
【出願日】平成２３年５月６日（２０１１．５．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年５月６日（２０１１．５．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]