出力バッファ回路
【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする
【発明の詳細な説明】
【技術分野】
【０００１】
出力バッファ回路に係り、詳しくは３ステート型の出力バッファ回路に関するものである。
【背景技術】
【０００２】
３ステート出力バッファ回路は、出力をハイ・インピーダンスにできることから、複数の半導体集積回路装置が互いに共用するデータバスに、多く採用されている（例えば、特許文献１）。
【０００３】
一般に、この種の３ステート出力バッファ回路においては、データ信号を入力するデータ信号入力端子と、制御信号を入力する制御信号入力端子を備えているとともに、出力段にプルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタを直列に接続した出力トランジスタ回路部を有し、そのＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点に出力端子を備えている。
【０００４】
そして、制御信号入力端子に、例えば、Ｌレベルの制御信号が入力されている時には、データ信号入力端子に入力されるデータ信号に、対応した出力信号が出力端子から出力される。例えば、Ｌレベルのデータ信号が入力された時には、Ｌレベルの出力信号が、Ｈレベルのデータ信号が入力された時には、Ｈレベルの出力信号が出力される。
【０００５】
また、制御信号入力端子に、Ｈレベルの制御信号が入力されている時には、データ信号入力端子に入力されるデータ信号に関係なく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが共にオフ状態となりハイ・インピーダンスとなる。
【０００６】
そして、３ステート出力バッファ回路では、出力端子からの出力がＨレベルからＬレベルに切り替わる時、及び、出力端子からの出力がＬレベルからＨレベルに切り替わる時、発生する貫通電流を抑制するために、出力トランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオン状態にさせないことで貫通電流が流れないようにしている。
【０００７】
具体的には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン・オフを切り換える際には、オフするトランジスタのゲートの波形を速くし、オンするトランジスタのゲート波形を遅く動作させるようにしている。
【０００８】
また、出力端子をハイ・インピーダンスにする際は、オンしているＰＭＯＳトランジスタまたはＮＭＯＳトランジスタをオフして両トランジスタを共にオフ状態する必要がある。このとき、オフさせるＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのゲート波形を速く動作させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−３３２９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、出力端子をハイ・インピーダンスにする際、例えば、ハイ・インピーダンス前のオンしているＰＭＯＳトランジスタを介して電流が流れている最中に、そのオンしているＰＭＯＳトランジスタをオフさせる場合のＰＭＯＳトランジスタを介して流れる過渡電流ｄＩ／ｄｔ（Ｉは電流、ｔは時間）は、該トランジスタをオンさせた時のＰＭＯＳトランジスタを介して流れる過渡電流ｄＩ／ｄｔより大きい。
【００１１】
そのため、ＰＭＯＳトランジスタのソースに接続された高電位電源線や、ＮＭＯＳトランジスタのソースに接続された低電位電源線のインダクタンスを「Ｌ」とすると、これら電源線で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズが通常の場合より大きくなる。
【００１２】
本出力バッファ回路は、ハイ・インピーダンスにする際に発生する電源ノイズを低減させることを目的としている。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、出力バッファ回路であって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにトランジスタに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにするオフ時間制御回路部を設け、オフされるトランジスタのオフをゆっくり行わせ、オフの際のトランジスタに流れる過渡電流が小さくする。
【発明の効果】
【００１４】
開示された出力バッファ回路は、ハイ・インピーダンスにする際に発生する電源ノイズを低減させることができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態の出力バッファ回路の電気回路図である。
【図２】ハイ・インピーダンス時にＰＭＯＳトランジスタのゲートにかかる電圧波形図である。
【図３】ハイ・インピーダンス時にＮＭＯＳトランジスタのゲートにかかる電圧波形図である。
【図４】第２実施形態の出力バッファ回路の電気回路図である。
【発明を実施するための形態】
【００１６】
（第１実施形態）
以下、第１実施形態を図１に従って説明する。
図１は、３ステート型の出力バッファ回路１０の電気回路を示し、出力バッファ回路１０は、出力トランジスタ回路部１１、駆動回路部１２、オフ時間制御回路部１３を有している。
【００１７】
出力トランジスタ回路部１１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｔ１とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｔ２を含み、そのＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とが直列に接続された直列回路が、高電位電源線Ｌ１と低電位電源線Ｌ２の間に接続されている。
【００１８】
詳述すると、ＰＭＯＳトランジスタＴ１のソースが高電位（Ｈレベル）電源線Ｌ１に接続され、ＮＭＯＳトランジスタＴ２のソースが低電位（Ｌレベル）電源線Ｌ２に接続されている。又、ＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２の両ドレインが互いに接続され、その接続点（ノードＮ１）には出力端子Ｐｏが接続されている。
【００１９】
ＰＭＯＳトランジスタＴ１は、ゲートにＨレベルの信号が入力されるとオフし、ゲートにＬレベルの信号が入力されるとオンする。又、ＮＭＯＳトランジスタＴ２は、ゲートにＨレベルの信号が入力されるとオンし、ゲートにＬレベルの信号が入力されるとオフする。
【００２０】
そして、ＰＭＯＳトランジスタＴ１がオフし、ＮＭＯＳトランジスタＴ２がオンしている時、ノードＮ１（出力端子Ｐｏ）がＬレベル（第１状態）となり、反対に、ＰＭＯＳトランジスタＴ１がオンし、ＮＭＯＳトランジスタＴ２がオフしている時、ノードＮ１（出力端子Ｐｏ）はＨレベル（第２状態）となる。従って、ＰＭＯＳトランジスタＴ１がプルアップ・トランジスタとなり、ＮＭＯＳトランジスタＴ２がプルダウン・トランジスタとなる。
【００２１】
又、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２が共にオフしている時、ノードＮ１（出力端子Ｐｏ）は、ハイ・インピーダンスとなる。
駆動回路部１２は、出力トランジスタ回路部１１を駆動する回路であって、第１インバータ回路２１、第２インバータ回路２２、ノア回路２３、ナンド回路２４、第１駆動用インバータ回路２５、第２駆動用インバータ回路２６を含む。
【００２２】
第１インバータ回路２１は、その入力端子がデータ信号入力端子Ｐａに接続され、データ信号入力端子Ｐａから入力されたデータ信号ＤＡを反転させて反転データ信号ＢＤＡとして出力端子から出力する。データ信号入力端子Ｐａから入力されるデータ信号ＤＡは、図示しない外部回路から出力されてくるデータ信号であって、出力トランジスタ回路部１１の出力端子Ｐｏを第１状態又は第２状態にして、該データ信号ＤＡに対応した出力信号Ｄｏを出力端子Ｐｏから出力させる。
【００２３】
因みに、本実施形態では、データ信号ＤＡがＨレベルの時、駆動回路部１２は出力トランジスタ回路部１１に対して、出力端子Ｐｏを第１状態にし、該出力端子ＰｏからＬレベルの出力信号Ｄｏを出力するようになっている。反対に、データ信号ＤＡがＬレベルの時、駆動回路部１２は出力トランジスタ回路部１１に対して、出力端子Ｐｏを第２状態にし、該出力端子ＰｏからＨレベルの出力信号Ｄｏを出力させるようになっている。
【００２４】
第２インバータ回路２２は、その入力端子が制御信号入力端子Ｐｃに接続され、制御信号入力端子Ｐｃから入力された制御信号ＤＣを反転させて反転制御信号ＢＤＣとして出力端子から出力する。
【００２５】
制御信号入力端子Ｐｃから入力される制御信号ＤＣは、図示しない外部回路から出力されてくる制御信号であって、出力トランジスタ回路部１１の出力端子Ｐｏをハイ・インピーダンスさせる。
【００２６】
因みに、本実施形態では、制御信号ＤＣがＬレベルの時（データ送信モード）、駆動回路部１２は、出力トランジスタ回路部１１に対して、データ信号ＤＡに従った動作を行わせるようになっている。反対に、制御信号ＤＣがＨレベルの時（ハイ・インピーダンスモード）、駆動回路部１２は、出力トランジスタ回路部１１に対して、データ信号ＤＡに関係なく、出力トランジスタ回路部１１の出力端子Ｐｏをハイ・インピーダンスさせるようになっている。
【００２７】
ノア回路２３は、２入力端子を有するノアゲート回路であって、第１インバータ回路２１からの反転データ信号ＢＤＡと、制御信号入力端子Ｐｃからの制御信号ＤＣを入力する。ノア回路２３は、制御信号ＤＣがＬレベルの時（データ送信モード）、反転データ信号ＢＤＡを反転させて元のデータ信号ＤＡにして第１駆動用インバータ回路２５に出力する。反対に、ノア回路２３は、制御信号ＤＣがＨレベルの時（ハイ・インピーダンスモード）、反転データ信号ＢＤＡに関係なく、Ｌレベルの第１オフモード信号ＭＤ１を第１駆動用インバータ回路２５に出力するようになっている。
【００２８】
第１駆動用インバータ回路２５は、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１を含むＣＭＯＳトランジスタよりなり、入力端子がノア回路２３に接続され、出力端子が出力トランジスタ回路部１１に設けたＰＭＯＳトランジスタＴ１のゲートに接続されている。従って、第１駆動用インバータ回路２５は、データ送信モードの時に、ノア回路２３からその入力端子にデータ信号ＤＡが入力されると、該データ信号ＤＡを反転させてＰＭＯＳトランジスタＴ１のゲートに出力する。
【００２９】
反対に、第１駆動用インバータ回路２５は、ハイ・インピーダンスモードの時に、ノア回路２３からその入力端子にＬレベルの第１オフモード信号ＭＤ１が入力されると、該Ｌレベルの第１オフモード信号ＭＤ１をＨレベルに反転させてＰＭＯＳトランジスタＴ１のゲートに出力する。従って、ＰＭＯＳトランジスタＴ１はオン状態にある時、オフされる。
【００３０】
尚、本実施形態では、第１駆動用インバータ回路２５を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１について、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との間で生じる貫通電流を抑えるために、そのゲート長を相違させている。
【００３１】
そして、ＰＭＯＳトランジスタＴｐ１のゲート長のほうを、ＮＭＯＳトランジスタＴｎ１のより大きくなるように設計されている。
これによって、データ送信モードにおいて、ノア回路２３からＨレベルからＬレベルに反転したデータ信号ＤＡが第１駆動用インバータ回路２５に入力されると、第１駆動用インバータ回路２５は、瞬時にＬレベルからＨレベルに反転した波形の反転データ信号ＢＤＡをＰＭＯＳトランジスタＴ１に出力して、瞬時にＰＭＯＳトランジスタＴ１をオンからオフさせる。
【００３２】
反対に、データ送信モードにおいて、ノア回路２３からＬレベルからＨレベルに反転したデータ信号ＤＡが第１駆動用インバータ回路２５に入力されると、第１駆動用インバータ回路２５は、ゆっくりとＨレベルからＬレベルに反転した波形の反転データ信号ＢＤＡをＰＭＯＳトランジスタＴ１に出力して、ゆっくりとＮＭＯＳトランジスタＴ２をオフからオンさせる。
【００３３】
ナンド回路２４は、２入力端子を有するナンドゲート回路であって、第１インバータ回路２１からの反転データ信号ＢＤＡと、第２インバータ回路２２からの反転制御信号ＢＤＣを入力する。ナンド回路２４は、制御信号ＤＣがＬレベルの時（データ送信モード）、反転データ信号ＢＤＡを反転させて元のデータ信号ＤＡにして第２駆動用インバータ回路２６に出力する。反対に、ナンド回路２４は、制御信号ＤＣがＨレベルの時（ハイ・インピーダンスモード）、反転データ信号ＢＤＡに関係なく、Ｈレベルの第２オフモード信号ＭＤ２を第２駆動用インバータ回路２６に出力するようになっている。
【００３４】
第２駆動用インバータ回路２６は、ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２を含むＣＭＯＳトランジスタよりなり、入力端子がナンド回路２４に接続され、出力端子が出力トランジスタ回路部１１に設けたＮＭＯＳトランジスタＴ２のゲートに接続されている。従って、第２駆動用インバータ回路２６は、データ送信モードの時に、ナンド回路２４からその入力端子にデータ信号ＤＡが入力されると、該データ信号ＤＡを反転させてＮＭＯＳトランジスタＴ２のゲートに出力する。
【００３５】
反対に、第２駆動用インバータ回路２６は、ハイ・インピーダンスモードの時に、ナンド回路２４からその入力端子にＨレベルの第２オフモード信号ＭＤ２が入力されると、該Ｈレベルの第２オフモード信号ＭＤ２をＬレベルに反転させてＮＭＯＳトランジスタＴ２のゲートに出力する。従って、ＮＭＯＳトランジスタＴ２はオン状態にある時、オフされる。
【００３６】
尚、本実施形態では、第２駆動用インバータ回路２６を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ２とＮチャネルＭＯＳトランジスタＴｎ２について、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との間で生じる貫通電流を抑えるために、そのゲート長を相違させている。
【００３７】
そして、ＮＭＯＳトランジスタＴｎ２のゲート長のほうを、ＰＭＯＳトランジスタＴｐ２のより大きくなるように設計されている。
これによって、データ送信モードにおいて、ナンド回路２４からＨレベルからＬレベルに反転したデータ信号ＤＡが第２駆動用インバータ回路２６に入力されると、第２駆動用インバータ回路２６は、瞬時にＬレベルからＨレベルに反転した波形の反転データ信号ＢＤＡをＮＭＯＳトランジスタＴ２に出力して、瞬時にＮＭＯＳトランジスタＴ２をオフからオンさせる。
【００３８】
反対に、データ送信モードにおいて、ナンド回路２４からＬレベルからＨレベルに反転したデータ信号ＤＡが第２駆動用インバータ回路２６に入力されると、第２駆動用インバータ回路２６は、ゆっくりとＬレベルからＨレベルに反転した波形の反転データ信号ＢＤＡをＮＭＯＳトランジスタＴ２に出力して、ゆっくりとＮＭＯＳトランジスタＴ２をオフからオンさせる。
【００３９】
オフ時間制御回路部１３は、出力トランジスタ回路部１１が第１状態又は第２状態からハイ・インピーダンスに制御されるとき、オンからオフに切り換えられるＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のオフが緩やかにオフするように制御する回路である。オフ時間制御回路部１３は、第１オフ時間制御部３１と第２オフ時間制御部３２を有している。
【００４０】
第１オフ時間制御部３１は、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオンからオフしてハイ・インピーダンスになる際（第２状態からハイ・インピーダンスになる際）に、同ＰＭＯＳトランジスタＴ１のオフするタイミングを制御する。一方、第２オフ時間制御部３２は、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオンからオフしてハイ・インピーダンスになる際（第１状態からハイ・インピーダンスになる際）に、同ＮＭＯＳトランジスタＴ２のオフするタイミングを制御する。
【００４１】
第１オフ時間制御部３１は、インバータ回路３３と第１ＣＭＯＳトランジスタ３４、第１充放電コンデンサＣ１を含んでいる。インバータ回路３３は、入力端子が制御信号入力端子Ｐｃに接続され、出力端子が第１ＣＭＯＳトランジスタ３４の入力端子に接続されている。そして、インバータ回路３３は、制御信号入力端子Ｐｃから制御信号ＤＣが入力される時、該制御信号ＤＣを反転させて第１ＣＭＯＳトランジスタ３４に出力する。つまり、インバータ回路３３は、Ｌレベルの制御信号ＤＣの時（データ送信モードの時）には、Ｈレベルの反転制御信号ＢＤＣを、Ｈレベルの制御信号ＤＣの時（ハイ・インピーダンスモードの時）には、Ｌレベルの反転制御信号ＢＤＣを、それぞれ第１ＣＭＯＳトランジスタ３４に出力する。
【００４２】
第１ＣＭＯＳトランジスタ３４は、ＰチャネルＭＯＳトランジスタよりなる第１トランジスタＴｒ１とＮチャネルＭＯＳトランジスタよりなる第２トランジスタＴｒ２を含む。第１トランジスタＴｒ１のソースは、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１のゲートに接続され、第２トランジスタＴｒ２のソースは、低電位電源線Ｌ２に接続されている。また、第１トランジスタＴｒ１と第２トランジスタＴｒ２のゲートは、インバータ回路３３の出力端子に接続されている。さらに、第１トランジスタＴｒ１と第２トランジスタＴｒ２のドレインは、第１充放電コンデンサＣ１を介して低電位電源線Ｌ２に接続されている。
【００４３】
従って、ハイ・インピーダンスモードの時に、Ｌレベルの反転制御信号ＢＤＣが第１ＣＭＯＳトランジスタ３４に入力されると、第１トランジスタＴｒ１はオンし、第２トランジスタＴｒ２はオフする。その結果、第１充放電コンデンサＣ１は、第１トランジスタＴｒ１を介して第１駆動用インバータ回路２５とＰＭＯＳトランジスタＴ１を結ぶ配線Ｌａから電流が流れ込み充電される。反対に、データ送信モード時に、Ｈレベルの反転制御信号ＢＤＣが第１ＣＭＯＳトランジスタ３４に入力されると、第１トランジスタＴｒ１はオフし、第２トランジスタＴｒ２はオンする。その結果、第１充放電コンデンサＣ１は、第２トランジスタＴｒ２を介して充電電荷が低電位電源線Ｌ２に放電される。
【００４４】
そして、データ送信モードからハイ・インピーダンスモードに切り替わる時に、第１トランジスタＴｒ１はオフからオンに、第２トランジスタＴｒ２はオンからオフに切り替わる。この時、第１充放電コンデンサＣ１に対して充電が開始される。第１充放電コンデンサＣ１の充電電圧は、第１充放電コンデンサＣ１の容量と配線の抵抗値で決まる時定数によって緩やかに上昇することになる。
【００４５】
つまり、データ送信モード時であって、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオン状態にある時（第２状態（出力端子ＰｏがＨレベル））、ＰＭＯＳトランジスタＴ１のゲートには、Ｌレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。この状態では、ＰＭＯＳトランジスタＴ１のゲートの電位はＬレベルとなっている（低電位電源線Ｌ２の電位）。この状態から、ハイ・インピーダンスモードとなって（制御信号ＤＣがＬレベルからＨレベルになると）、第１駆動用インバータ回路２５からＨレベルに反転された第１オフモード信号ＭＤ１が、ＰＭＯＳトランジスタＴ１のゲートに出力される。
【００４６】
一方、第１オフ時間制御部３１では、第１トランジスタＴｒ１はオンし、第２トランジスタＴｒ２はオフして第１充放電コンデンサＣ１への充電が開始される。
従って、ＰＭＯＳトランジスタＴ１のゲートにかかるゲート電圧の波形は、図２に実線で示すように、第１駆動用インバータ回路２５から出力される第１オフモード信号ＭＤ１が急峻にＨレベルに立ち上がった反転信号であっても、第１充放電コンデンサＣ１への充電により、図２に破線で示すように、緩やかに上昇していく。
【００４７】
その結果、ＰＭＯＳトランジスタＴ１のゲート電圧がＰＭＯＳトランジスタＴ１をオフさせるための閾値電圧Ｖｔｈ1に到達するまでの時間が長くなり、ＰＭＯＳトランジスタＴ１は時間をかけてゆっくりとオフしていく。
【００４８】
第２オフ時間制御部３２は、第２ＣＭＯＳトランジスタ３５、第２充放電コンデンサＣ２を含んでいる。第２ＣＭＯＳトランジスタ３５は、ＰチャネルＭＯＳトランジスタよりなる第３トランジスタＴｒ３とＮチャネルＭＯＳトランジスタよりなる第４トランジスタＴｒ４を含む。第３トランジスタＴｒ３のソースは、高電位電源線Ｌ１に接続され、第４トランジスタＴｒ４のソースは、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２のゲートに接続されている。また、第３トランジスタＴｒ３と第４トランジスタＴｒ４のゲートは、制御信号入力端子Ｐｃに接続されている。さらに、第３トランジスタＴｒ３と第４トランジスタＴｒ４のドレインは、第２充放電コンデンサＣ２を介して高電位電源線Ｌ１に接続されている。
【００４９】
従って、ハイ・インピーダンスモードの時に、Ｈベルの制御信号ＤＣが第２ＣＭＯＳトランジスタ３５に入力されると、第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンする。その結果、第２充放電コンデンサＣ２は、第４トランジスタＴｒ４を介して第２駆動用インバータ回路２６とＮＭＯＳトランジスタＴ２を結ぶ配線Ｌｂに電荷を放電する。反対に、データ送信モード時に、Ｌレベルの制御信号ＤＣが第２ＣＭＯＳトランジスタ３５に入力されると、第３トランジスタＴｒ３はオンし、第４トランジスタＴｒ４はオンする。その結果、第２充放電コンデンサＣ２は、第３トランジスタＴｒ３を介して充電電荷が充電される。
【００５０】
そして、データ送信モードからハイ・インピーダンスモードに切り替わる時に、第３トランジスタＴｒ３はオンからオフに、第４トランジスタＴｒ４はオフからオンに切り替わる。この時、第２充放電コンデンサＣ２に対して充電が開始される。配線Ｌｂの電圧（ＮＭＯＳトランジスタＴ２のゲート電圧）は、第２充放電コンデンサＣ２の容量と配線の抵抗値で決まる時定数によって緩やかに上昇することになる。
【００５１】
つまり、データ送信モード時であって、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオン状態にある時（第１状態（出力端子ＰｏがＬレベル））、ＮＭＯＳトランジスタＴ２のゲートには、Ｈレベルのデータ信号ＤＡが第２駆動用インバータ回路２６から入力されている。この状態では、ＮＭＯＳトランジスタＴ２のゲートの電位はＨレベルとなっている（高電位電源線Ｌ１の電位）。この状態から、ハイ・インピーダンスモードとなって（制御信号ＤＣがＬレベルからＨレベルになると）、第２駆動用インバータ回路２６からＬレベルに反転された第２オフモード信号ＭＤ２が、ＮＭＯＳトランジスタＴ２のゲートに出力される。
【００５２】
一方、第２オフ時間制御部３２では、第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンして第２充放電コンデンサＣ２の放電が開始される。
従って、ＮＭＯＳトランジスタＴ２のゲートにかかるゲート電圧の波形は、図３に実線で示すように、第２駆動用インバータ回路２６から出力される第２オフモード信号ＭＤ２が急峻にＬレベルに立ち上がった反転信号であっても、第２充放電コンデンサＣ２からの放電により、図３に破線で示すように、緩やかに下降していく。
【００５３】
その結果、ＮＭＯＳトランジスタＴ２のゲート電圧がＮＭＯＳトランジスタＴ２をオフさせるための閾値電圧Ｖｔｈ２に到達するまでの時間が長くなり、ＮＭＯＳトランジスタＴ２は時間をかけてゆっくりとオフしていく。
【００５４】
次に、上記のように構成した、出力バッファ回路１０の動作を説明する。
（第２状態から第１状態）
いま、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオンしＮＭＯＳトランジスタＴ２がオフして、出力トランジスタ回路部１１が第２状態（出力端子ＰｏがＨレベル）である時、ＰＭＯＳトランジスタＴ１のゲートには、Ｌレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。
【００５５】
この状態から、データ信号ＤＡがＨレベルからＬレベルになると、第１駆動用インバータ回路２５からＬレベルからＨレベルに反転された反転データ信号ＢＤＡが、ＰＭＯＳトランジスタＴ１のゲートに出力される。この時、第１オフ時間制御部３１の第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、配線Ｌａとは遮断されている。
【００５６】
従って、ＰＭＯＳトランジスタＴ１は、第１駆動用インバータ回路２５からＬレベルからＨレベルに瞬時に反転された反転データ信号ＢＤＡによって、直ちにオンからオフする。
【００５７】
一方、データ信号ＤＡがＨレベルからＬレベルになると、第２駆動用インバータ回路２６からＬレベルからＨレベルに反転された反転データ信号ＢＤＡが、ＮＭＯＳトランジスタＴ２のゲートに出力される。この時、第２オフ時間制御部３２の第２ＣＭＯＳトランジスタ３５の第４トランジスタＴｒ４はオフし、配線Ｌｂとは遮断されている。
【００５８】
従って、ＮＭＯＳトランジスタＴ２は、第２駆動用インバータ回路２６からＬレベルからＨレベルに緩やかに反転した反転データ信号ＢＤＡによって、緩やかにオフからオンする。
【００５９】
これによって、出力トランジスタ回路部１１の出力端子Ｐｏは、第２状態から第１状態となる。また、この時、第２状態から第１状態に切り替わるとき、ＰＭＯＳトランジスタＴ１は、直ちにオンからオフし、ＮＭＯＳトランジスタＴ２は、緩やかにオフからオンするため、出力トランジスタ回路部１１での貫通電流は低減される。
（第１状態から第２状態）
いま、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオフしＮＭＯＳトランジスタＴ２がオンして、出力トランジスタ回路部１１が第１状態（出力端子ＰｏがＬレベル）である時、ＰＭＯＳトランジスタＴ１のゲートには、Ｈレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。
【００６０】
この状態から、データ信号ＤＡがＬレベルからＨレベルになると、第１駆動用インバータ回路２５からＨレベルからＬレベルに反転された反転データ信号ＢＤＡが、ＰＭＯＳトランジスタＴ１のゲートに出力される。この時、第１オフ時間制御部３１の第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、配線Ｌａとは遮断されている。
【００６１】
従って、ＰＭＯＳトランジスタＴ１は、第１駆動用インバータ回路２５からＨレベルからＬレベルにゆっくりと反転した反転データ信号ＢＤＡによって、ゆっくりとオフからオンする。
【００６２】
一方、データ信号ＤＡがＬレベルからＨレベルになると、第２駆動用インバータ回路２６からＬレベルからＨレベルに反転された反転データ信号ＢＤＡが、ＮＭＯＳトランジスタＴ２のゲートに出力される。この時、第２オフ時間制御部３２の第２ＣＭＯＳトランジスタ３５の第４トランジスタＴｒ４はオフし、配線Ｌｂとは遮断されている。
【００６３】
従って、ＮＭＯＳトランジスタＴ２は、第２駆動用インバータ回路２６からＨレベルからＬレベルに瞬時に反転した反転データ信号ＢＤＡによって、瞬時にオンからオフする。
これによって、出力トランジスタ回路部１１の出力端子Ｐｏは、第１状態から第２状態となる。また、この時、第１状態から第２状態に切り替わるとき、ＮＭＯＳトランジスタＴ２は、直ちにオンからオフし、ＰＭＯＳトランジスタＴ１は、緩やかにオフからオンするため、出力トランジスタ回路部１１での貫通電流は低減される。
（第２状態からハイ・インピーダンス）
いま、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオンしＮＭＯＳトランジスタＴ２がオフして、出力トランジスタ回路部１１が第２状態（出力端子ＰｏがＨレベル）である時、ＰＭＯＳトランジスタＴ１のゲートには、Ｌレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。
【００６４】
一方、第１オフ時間制御部３１では、第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、第２トランジスタＴｒ２はオンして第１充放電コンデンサＣ１を放電させている。
【００６５】
この時、第２オフ時間制御部３２では、第２ＣＭＯＳトランジスタ３５の第３トランジスタＴｒ３はオンし、第４トランジスタＴｒ４はオフして第２充放電コンデンサＣ２を充電させている。
【００６６】
この状態から、制御信号ＤＣがＬレベルからＨレベルになって、ハイ・インピーダンスモードとなると、第１駆動用インバータ回路２５からＨレベルに反転された第１オフモード信号ＭＤ１が、ＰＭＯＳトランジスタＴ１のゲートに出力される。この時、第１オフ時間制御部３１の第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオンし、第２トランジスタＴｒ２はオフして第１充放電コンデンサＣ１に充電が開始される。
【００６７】
従って、ＰＭＯＳトランジスタＴ１のゲートにかかるゲート電圧の波形は、図２に破線で示すように、緩やかに上昇していく。その結果、ＰＭＯＳトランジスタＴ１のゲート電圧がＰＭＯＳトランジスタＴ１をオフさせるための閾値電圧Ｖｔｈ1に到達するまでの時間が長くなり、ＰＭＯＳトランジスタＴ１は時間をかけてゆっくりとオフさせて行き、出力バッファ回路１０を、ハイ・インピーダンスにする。
【００６８】
この時、このＰＭＯＳトランジスタＴ１のオフ時の過渡電流ｄＩ／ｄｔは、該トランジスタＴ１のオフが緩やかに行われることからＰＭＯＳトランジスタＴ１を介して流れる過渡電流ｄＩ／ｄｔは小さな値となる。そのため、ＰＭＯＳトランジスタＴ１のソースに接続された高電位電源線Ｌ１で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズが小さく抑えられる。
（第１状態からハイ・インピーダンス）
次に、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオフしＮＭＯＳトランジスタＴ２がオンして、出力トランジスタ回路部１１が第１状態（出力端子ＰｏがＬレベル）である時、ＮＭＯＳトランジスタＴ２のゲートには、Ｈレベルの反転データ信号ＢＤＡが第２駆動用インバータ回路２６から入力されている。
【００６９】
一方、第２オフ時間制御部３２では、第２ＣＭＯＳトランジスタ３５の第３トランジスタＴｒ３はオンし、第４トランジスタＴｒ４はオフして第２充放電コンデンサＣ２を充電させている。
【００７０】
この時、第１オフ時間制御部３１では、第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、第２トランジスタＴｒ２はオンして第１充放電コンデンサＣ１を放電させている。
【００７１】
この状態から、制御信号ＤＣがＬレベルからＨレベルになって、ハイ・インピーダンスモードとなると、第２駆動用インバータ回路２６からＬレベルに反転された第２オフモード信号ＭＤ２が、ＮＭＯＳトランジスタＴ２のゲートに出力される。この時、第２オフ時間制御部３２の第２ＣＭＯＳトランジスタ３５の第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンして第２充放電コンデンサＣ２に放電が開始される。
【００７２】
従って、ＮＭＯＳトランジスタＴ２のゲートにかかるゲート電圧の波形は、図３に破線で示すように、緩やかに下降していく。その結果、ＮＭＯＳトランジスタＴ２のゲート電圧がＮＭＯＳトランジスタＴ２をオフさせるための閾値電圧Ｖｔｈ２に到達するまでの時間が長くなり、ＮＭＯＳトランジスタＴ２は時間をかけてゆっくりとオフさせて行き、出力バッファ回路１０を、ハイ・インピーダンスする。
【００７３】
この時、このＮＭＯＳトランジスタＴ２のオフ時の過渡電流ｄＩ／ｄｔは、該トランジスタＴ２のオフが緩やかに行われることからＮＭＯＳトランジスタＴ２を介して流れる過渡電流ｄＩ／ｄｔは小さな値となる。そのため、ＮＭＯＳトランジスタＴ２のソースに接続された低電位電源線Ｌ２で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズが小さく抑えられる。
【００７４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）本実施形態によれば、出力バッファ回路１０が第２状態からハイ・インピーダンスになる時、オフする出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１のオフをゆっくり行わせ、その際のＰＭＯＳトランジスタＴ１に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＰＭＯＳトランジスタＴ１のソースに接続された高電位電源線Ｌ１で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００７５】
（２）また、本実施形態によれば、本実施形態によれば、出力バッファ回路１０が第１状態からハイ・インピーダンスになる時、オフする出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２のオフをゆっくり行わせ、その際のＮＭＯＳトランジスタＴ２に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＮＭＯＳトランジスタＴ２のソースに接続された低電位電源線Ｌ２で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００７６】
（３）また、本実施形態によれば、第１駆動用インバータ回路２５を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１、及び、第２駆動用インバータ回路２６を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２について、それぞれのゲート長をかえた。そして、第２状態から第１状態に切り替わる時には、ＰＭＯＳトランジスタＴ１を、直ちにオンからオフさせ、ＮＭＯＳトランジスタＴ２を、緩やかにオフからオンさせるようにするとともに、第１状態から第２状態に切り替わる時には、ＮＭＯＳトランジスタＴ２を、直ちにオンからオフさせ、ＰＭＯＳトランジスタＴ１を、緩やかにオフからオンさせるようにした。従って、データ送信モード時の、出力トランジスタ回路部１１での貫通電流は低減させることができる。
（第２実施形態）
以下、第２実施形態を図４に従って説明する。
【００７７】
本実施形態の３ステート型の出力バッファ回路１０は、第１実施形態の出力バッファ回路１０に設けたオフ時間制御回路部１３の構成が相違する。従って、説明の便宜上、異なるオフ時間制御回路部について詳細に説明し、その他の構成部分は符号を同じにして詳細な説明は省略する。
【００７８】
図４において、本実施形態の出力バッファ回路１０に設けたオフ時間制御回路部５０は、第１オフ時間制御部５１と第２オフ時間制御部５２を有している。第１オフ時間制御部５１は、第１実施形態の第１オフ時間制御部３１に設けたインバータ回路３３に替えてナンド回路５３を設けた点が相違する。また、第２オフ時間制御部５２は、第１実施形態の第２オフ時間制御部３２に設けたＣＭＯＳトランジスタ３５の入力段にノア回路５４を設けた点が相違する。
【００７９】
第１オフ時間制御部５１に設けたナンド回路５３は、２入力端子を有するアンドゲート回路であって、一方の入力端子がデータ信号入力端子Ｐａに接続され、他方の入力端子が制御信号入力端子Ｐｃに接続されている。そして、ナンド回路５３は、データ信号入力端子Ｐａからデータ信号ＤＡを入力し、制御信号入力端子Ｐｃから制御信号ＤＣを入力する。
【００８０】
そして、制御信号入力端子ＰｃがＬレベルの時（データ送信モードの時）、ナンド回路５３は、データ信号ＤＡの内容がＨレベル又はＬレベルに関係なく、Ｈレベルの出力信号を次段のＣＭＯＳトランジスタ３４に出力する。
【００８１】
また、データ信号ＤＡがＨレベルの時、制御信号ＤＣがＬレベルからＨレベルになった時、つまり、第２状態（出力端子ＰｏがＨレベル）の時に制御信号ＤＣがＬレベルからＨレベルになった時、ナンド回路５３は、Ｈレベルから立ち下がったＬレベルの出力信号を次段のＣＭＯＳトランジスタ３４に出力する。尚、データ信号ＤＡがＬレベルの時、制御信号ＤＣがＬレベルからＨレベルになった時、つまり、第１状態（出力端子ＰｏがＬレベル）の時に制御信号ＤＣがＬレベルからＨレベルになった時、ナンド回路５３は、Ｈレベルの出力信号を次段のＣＭＯＳトランジスタ３４に出力する。
【００８２】
従って、第１オフ時間制御部５１は、データ送信モード時であって、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオン状態にある時（第２状態（出力端子ＰｏがＨレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第１トランジスタＴｒ１がオンし、第２トランジスタＴｒ２がオフして第１充放電コンデンサＣ１への充電が開始される。
【００８３】
これによって、ＰＭＯＳトランジスタＴ１のゲートにかかるゲート電圧の波形は、図２に実線で示すように、第１駆動用インバータ回路２５から出力される第１オフモード信号ＭＤ１が急峻にＨレベルに立ち上がった反転信号であっても、第１充放電コンデンサＣ１への充電により、図２に破線で示すように、緩やかに上昇していく。
【００８４】
その結果、ＰＭＯＳトランジスタＴ１のゲート電圧がＰＭＯＳトランジスタＴ１をオフさせるための閾値電圧Ｖｔｈ1に到達するまでの時間が長くなり、ＰＭＯＳトランジスタＴ１は時間をかけてゆっくりとオフしていくことになる。
【００８５】
また、第１オフ時間制御部５１は、データ送信モード時であって、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオン状態にある時（第１状態（出力端子ＰｏがＬレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第１トランジスタＴｒ１がオンのまま、第２トランジスタＴｒ２がオンのままで第１充放電コンデンサＣ１は放電状態のままである。
【００８６】
従って、第１状態（出力端子ＰｏがＬレベル）からハイ・インピーダンスモードとなるとき、第１充放電コンデンサＣ１は、配線Ｌａと遮断されているため、ＰＭＯＳトランジスタＴ１のゲート電圧を、一瞬、閾値電圧Ｖｔｈ1以下に下げることはない。その結果、ＮＭＯＳトランジスタＴ２がオフする前に、ＰＭＯＳトランジスタＴ１を、一瞬、オンさせて出力トランジスタ回路部１１に貫通電流が流れるのを防止する。
【００８７】
一方、第２オフ時間制御部５２に設けたノア回路５４は、２入力端子を有するノアゲート回路であって、一方の入力端子がデータ信号入力端子Ｐａに接続され、他方の入力端子が第２インバータ回路２２の出力端子に接続されている。そして、ノア回路５４は、データ信号入力端子Ｐａからデータ信号ＤＡを入力し、第２インバータ回路２２から反転制御信号ＢＤＣを入力する。
【００８８】
そして、反転制御信号ＢＤＣがＨレベルの時（データ送信モードの時）、ノア回路５４は、データ信号ＤＡの内容がＨレベル又はＬレベルに関係なく、Ｌレベルの出力信号を次段のＣＭＯＳトランジスタ３５に出力する。
【００８９】
また、データ信号ＤＡがＬレベルの時、反転制御信号ＢＤＣがＨレベルからＬレベルになった時、つまり、第１状態（出力端子ＰｏがＬレベル）の時に反転制御信号ＢＤＣがＨレベルからＬレベルになった時、ノア回路５４は、Ｈレベルの出力信号を次段のＣＭＯＳトランジスタ３５に出力する。
【００９０】
尚、データ信号ＤＡがＨレベルの時、反転制御信号ＢＤＣがＨレベルからＬレベルになった時、つまり、第２状態（出力端子ＰｏがＨレベル）の時に反転制御信号ＢＤＣがＨレベルからＬレベルになった時、ノア回路５４は、Ｌレベルの出力信号を次段のＣＭＯＳトランジスタ３５に出力する。
【００９１】
従って、第２オフ時間制御部５２は、データ送信モード時であって、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオン状態にある時（第１状態（出力端子ＰｏがＬレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンして第２充放電コンデンサＣ２の充電が開始される。
【００９２】
これによって、ＮＭＯＳトランジスタＴ２のゲートにかかるゲート電圧の波形は、図３に実線で示すように、第２駆動用インバータ回路２６から出力される第２オフモード信号ＭＤ２が急峻にＬレベルに立ち上がった反転信号であっても、第２充放電コンデンサＣ２からの放電により、図３に破線で示すように、緩やかに下降していく。
【００９３】
その結果、ＮＭＯＳトランジスタＴ２のゲート電圧がＮＭＯＳトランジスタＴ２をオフさせるための閾値電圧Ｖｔｈ２に到達するまでの時間が長くなり、ＮＭＯＳトランジスタＴ２は時間をかけてゆっくりとオフしていくことになる。
【００９４】
また、第２オフ時間制御部５２は、データ送信モード時であって、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオン状態にある時（第２状態（出力端子ＰｏがＨレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第３トランジスタＴｒ３はオンのままし、第４トランジスタＴｒ４はオフのままで第２充放電コンデンサＣ２は放電されたままである。
【００９５】
従って、第２状態（出力端子ＰｏがＨレベル）からハイ・インピーダンスモードとなるとき、第２充放電コンデンサＣ２は、配線Ｌｂと遮断されているため、ＮＭＯＳトランジスタＴ２のゲート電圧を、一瞬、閾値電圧Ｖｔｈ２以上に上げることはない。その結果、ＰＭＯＳトランジスタＴ１がオフする前に、ＮＭＯＳトランジスタＴ２を、一瞬、オンさせて出力トランジスタ回路部１１に貫通電流が流れるのを防止する。
【００９６】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）本実施形態によれば、出力バッファ回路１０が第２状態からハイ・インピーダンスになる時、第１オフ時間制御部５１にて、オフする出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１のオフをゆっくり行わせ、その際のＰＭＯＳトランジスタＴ１に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＰＭＯＳトランジスタＴ１のソースに接続された高電位電源線Ｌ１で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００９７】
このとき、第２オフ時間制御部５２は、オフ状態にあるＮＭＯＳトランジスタＴ２のゲート電圧を、一瞬、閾値電圧Ｖｔｈ２以上に上げることはない。従って、ゆっくりとオフするＰＭＯＳトランジスタＴ１がオフする前に、ＮＭＯＳトランジスタＴ２が、一瞬、オンして出力トランジスタ回路部１１に貫通電流が流れることはない。
【００９８】
（２）また、本実施形態によれば、本実施形態によれば、出力バッファ回路１０が第１状態からハイ・インピーダンスになる時、第２オフ時間制御部５２にて、オフする出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２のオフをゆっくり行わせ、その際のＮＭＯＳトランジスタＴ２に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＮＭＯＳトランジスタＴ２のソースに接続された低電位電源線Ｌ２で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００９９】
このとき、第１オフ時間制御部５１は、オフ状態にあるＰＭＯＳトランジスタＴ１のゲート電圧を、一瞬、閾値電圧Ｖｔｈ１以下に下げることはない。従って、ゆっくりとオフするＮＭＯＳトランジスタＴ２がオフする前に、ＰＭＯＳトランジスタＴ１が、一瞬、オンして出力トランジスタ回路部１１に貫通電流が流れることはない。
【０１００】
尚、上記実施の形態は、以下の態様で実施してもよい。
○上記第１及び第２実施形態では、出力バッファ回路１０が第２状態からハイ・インピーダンスになる時、第１オフ時間制御部３１，５１にて、ＰＭＯＳトランジスタＴ１のゲート電圧の波形の緩やかにして、ＰＭＯＳトランジスタＴ１のオフをゆっくり行わせる場合、そのＰＭＯＳトランジスタＴ１のゲート電圧の波形の緩やかさについて特に限定しなかったが、第１充放電コンデンサＣ１の容量を適宜変更して、ＰＭＯＳトランジスタＴ１をオフさせるタイミングを、この発明の趣旨に反しない範囲で適宜変更して実施もよい。
【０１０１】
もちろん、これらゲート電圧の波形の緩やかさは、ハイ・インピーダンスから第１状態又は第２状態に遷移した時、その新たなデータ信号ＤＡに基づく動作に影響を与えない緩やかさであることはゆうまでもない。
【０１０２】
○上記第１又は第２実施形態では、出力バッファ回路１０が第１状態からハイ・インピーダンスになる時、第２オフ時間制御部３２，５２にて、ＮＭＯＳトランジスタＴ２のゲート電圧の波形を緩やかにして、ＮＭＯＳトランジスタＴ２のオフをゆっくり行わせる場合、そのＮＭＯＳトランジスタＴ２のゲート電圧の波形の緩やかさについて特に限定しなかったが、第２充放電コンデンサＣ２の容量を適宜変更して、ＭＯＳトランジスタＴ２をオフさせるタイミングを、この発明の趣旨に反しない範囲で適宜変更して実施もよい。
【０１０３】
もちろん、これらゲート電圧の波形の緩やかさは、ハイ・インピーダンスから第１状態又は第２状態に遷移した時、その新たなデータ信号ＤＡに基づく動作に影響を与えない緩やかさであることはゆうまでもない。
【符号の説明】
【０１０４】
１０ 出力バッファ回路
１１ 出力トランジスタ回路部
１２ 駆動回路部
１３，５０ オフ時間制御回路部
２１ 第１インバータ回路
２２ 第２インバータ回路
２３ ノア回路
２４ ナンド回路
２５ 第１駆動用インバータ回路
２６ 第２駆動用インバータ回路
３１，５１ 第１オフ時間制御部
３２，５２ 第２オフ時間制御部
３４ 第１ＣＭＯＳトランジスタ（第１充放電回路部）
３５ 第２ＣＭＯＳトランジスタ（第２充放電回路部）
５３ ナンド回路（第１論理回路）
５４ ノア回路（第２論理回路）
ＤＡ データ信号
ＤＣ 制御信号
Ｄｏ 出力信号
Ｃ１ 第１充放電コンデンサ
Ｃ２ 第２充放電コンデンサ
Ｌ１ 高電位電源線
Ｌ２ 低電位電源線
Ｐａ データ信号入力端子
Ｐｃ 制御信号入力端子
Ｐｏ 出力端子
Ｔ１ ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
Ｔ２ ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２１トランジスタ
Ｔｒ３ 第３トランジスタ
Ｔｒ４ 第４トランジスタ
【技術分野】
【０００１】
出力バッファ回路に係り、詳しくは３ステート型の出力バッファ回路に関するものである。
【背景技術】
【０００２】
３ステート出力バッファ回路は、出力をハイ・インピーダンスにできることから、複数の半導体集積回路装置が互いに共用するデータバスに、多く採用されている（例えば、特許文献１）。
【０００３】
一般に、この種の３ステート出力バッファ回路においては、データ信号を入力するデータ信号入力端子と、制御信号を入力する制御信号入力端子を備えているとともに、出力段にプルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタを直列に接続した出力トランジスタ回路部を有し、そのＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点に出力端子を備えている。
【０００４】
そして、制御信号入力端子に、例えば、Ｌレベルの制御信号が入力されている時には、データ信号入力端子に入力されるデータ信号に、対応した出力信号が出力端子から出力される。例えば、Ｌレベルのデータ信号が入力された時には、Ｌレベルの出力信号が、Ｈレベルのデータ信号が入力された時には、Ｈレベルの出力信号が出力される。
【０００５】
また、制御信号入力端子に、Ｈレベルの制御信号が入力されている時には、データ信号入力端子に入力されるデータ信号に関係なく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが共にオフ状態となりハイ・インピーダンスとなる。
【０００６】
そして、３ステート出力バッファ回路では、出力端子からの出力がＨレベルからＬレベルに切り替わる時、及び、出力端子からの出力がＬレベルからＨレベルに切り替わる時、発生する貫通電流を抑制するために、出力トランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオン状態にさせないことで貫通電流が流れないようにしている。
【０００７】
具体的には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン・オフを切り換える際には、オフするトランジスタのゲートの波形を速くし、オンするトランジスタのゲート波形を遅く動作させるようにしている。
【０００８】
また、出力端子をハイ・インピーダンスにする際は、オンしているＰＭＯＳトランジスタまたはＮＭＯＳトランジスタをオフして両トランジスタを共にオフ状態する必要がある。このとき、オフさせるＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのゲート波形を速く動作させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−３３２９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、出力端子をハイ・インピーダンスにする際、例えば、ハイ・インピーダンス前のオンしているＰＭＯＳトランジスタを介して電流が流れている最中に、そのオンしているＰＭＯＳトランジスタをオフさせる場合のＰＭＯＳトランジスタを介して流れる過渡電流ｄＩ／ｄｔ（Ｉは電流、ｔは時間）は、該トランジスタをオンさせた時のＰＭＯＳトランジスタを介して流れる過渡電流ｄＩ／ｄｔより大きい。
【００１１】
そのため、ＰＭＯＳトランジスタのソースに接続された高電位電源線や、ＮＭＯＳトランジスタのソースに接続された低電位電源線のインダクタンスを「Ｌ」とすると、これら電源線で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズが通常の場合より大きくなる。
【００１２】
本出力バッファ回路は、ハイ・インピーダンスにする際に発生する電源ノイズを低減させることを目的としている。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、出力バッファ回路であって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにトランジスタに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにするオフ時間制御回路部を設け、オフされるトランジスタのオフをゆっくり行わせ、オフの際のトランジスタに流れる過渡電流が小さくする。
【発明の効果】
【００１４】
開示された出力バッファ回路は、ハイ・インピーダンスにする際に発生する電源ノイズを低減させることができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態の出力バッファ回路の電気回路図である。
【図２】ハイ・インピーダンス時にＰＭＯＳトランジスタのゲートにかかる電圧波形図である。
【図３】ハイ・インピーダンス時にＮＭＯＳトランジスタのゲートにかかる電圧波形図である。
【図４】第２実施形態の出力バッファ回路の電気回路図である。
【発明を実施するための形態】
【００１６】
（第１実施形態）
以下、第１実施形態を図１に従って説明する。
図１は、３ステート型の出力バッファ回路１０の電気回路を示し、出力バッファ回路１０は、出力トランジスタ回路部１１、駆動回路部１２、オフ時間制御回路部１３を有している。
【００１７】
出力トランジスタ回路部１１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｔ１とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｔ２を含み、そのＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とが直列に接続された直列回路が、高電位電源線Ｌ１と低電位電源線Ｌ２の間に接続されている。
【００１８】
詳述すると、ＰＭＯＳトランジスタＴ１のソースが高電位（Ｈレベル）電源線Ｌ１に接続され、ＮＭＯＳトランジスタＴ２のソースが低電位（Ｌレベル）電源線Ｌ２に接続されている。又、ＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２の両ドレインが互いに接続され、その接続点（ノードＮ１）には出力端子Ｐｏが接続されている。
【００１９】
ＰＭＯＳトランジスタＴ１は、ゲートにＨレベルの信号が入力されるとオフし、ゲートにＬレベルの信号が入力されるとオンする。又、ＮＭＯＳトランジスタＴ２は、ゲートにＨレベルの信号が入力されるとオンし、ゲートにＬレベルの信号が入力されるとオフする。
【００２０】
そして、ＰＭＯＳトランジスタＴ１がオフし、ＮＭＯＳトランジスタＴ２がオンしている時、ノードＮ１（出力端子Ｐｏ）がＬレベル（第１状態）となり、反対に、ＰＭＯＳトランジスタＴ１がオンし、ＮＭＯＳトランジスタＴ２がオフしている時、ノードＮ１（出力端子Ｐｏ）はＨレベル（第２状態）となる。従って、ＰＭＯＳトランジスタＴ１がプルアップ・トランジスタとなり、ＮＭＯＳトランジスタＴ２がプルダウン・トランジスタとなる。
【００２１】
又、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２が共にオフしている時、ノードＮ１（出力端子Ｐｏ）は、ハイ・インピーダンスとなる。
駆動回路部１２は、出力トランジスタ回路部１１を駆動する回路であって、第１インバータ回路２１、第２インバータ回路２２、ノア回路２３、ナンド回路２４、第１駆動用インバータ回路２５、第２駆動用インバータ回路２６を含む。
【００２２】
第１インバータ回路２１は、その入力端子がデータ信号入力端子Ｐａに接続され、データ信号入力端子Ｐａから入力されたデータ信号ＤＡを反転させて反転データ信号ＢＤＡとして出力端子から出力する。データ信号入力端子Ｐａから入力されるデータ信号ＤＡは、図示しない外部回路から出力されてくるデータ信号であって、出力トランジスタ回路部１１の出力端子Ｐｏを第１状態又は第２状態にして、該データ信号ＤＡに対応した出力信号Ｄｏを出力端子Ｐｏから出力させる。
【００２３】
因みに、本実施形態では、データ信号ＤＡがＨレベルの時、駆動回路部１２は出力トランジスタ回路部１１に対して、出力端子Ｐｏを第１状態にし、該出力端子ＰｏからＬレベルの出力信号Ｄｏを出力するようになっている。反対に、データ信号ＤＡがＬレベルの時、駆動回路部１２は出力トランジスタ回路部１１に対して、出力端子Ｐｏを第２状態にし、該出力端子ＰｏからＨレベルの出力信号Ｄｏを出力させるようになっている。
【００２４】
第２インバータ回路２２は、その入力端子が制御信号入力端子Ｐｃに接続され、制御信号入力端子Ｐｃから入力された制御信号ＤＣを反転させて反転制御信号ＢＤＣとして出力端子から出力する。
【００２５】
制御信号入力端子Ｐｃから入力される制御信号ＤＣは、図示しない外部回路から出力されてくる制御信号であって、出力トランジスタ回路部１１の出力端子Ｐｏをハイ・インピーダンスさせる。
【００２６】
因みに、本実施形態では、制御信号ＤＣがＬレベルの時（データ送信モード）、駆動回路部１２は、出力トランジスタ回路部１１に対して、データ信号ＤＡに従った動作を行わせるようになっている。反対に、制御信号ＤＣがＨレベルの時（ハイ・インピーダンスモード）、駆動回路部１２は、出力トランジスタ回路部１１に対して、データ信号ＤＡに関係なく、出力トランジスタ回路部１１の出力端子Ｐｏをハイ・インピーダンスさせるようになっている。
【００２７】
ノア回路２３は、２入力端子を有するノアゲート回路であって、第１インバータ回路２１からの反転データ信号ＢＤＡと、制御信号入力端子Ｐｃからの制御信号ＤＣを入力する。ノア回路２３は、制御信号ＤＣがＬレベルの時（データ送信モード）、反転データ信号ＢＤＡを反転させて元のデータ信号ＤＡにして第１駆動用インバータ回路２５に出力する。反対に、ノア回路２３は、制御信号ＤＣがＨレベルの時（ハイ・インピーダンスモード）、反転データ信号ＢＤＡに関係なく、Ｌレベルの第１オフモード信号ＭＤ１を第１駆動用インバータ回路２５に出力するようになっている。
【００２８】
第１駆動用インバータ回路２５は、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１を含むＣＭＯＳトランジスタよりなり、入力端子がノア回路２３に接続され、出力端子が出力トランジスタ回路部１１に設けたＰＭＯＳトランジスタＴ１のゲートに接続されている。従って、第１駆動用インバータ回路２５は、データ送信モードの時に、ノア回路２３からその入力端子にデータ信号ＤＡが入力されると、該データ信号ＤＡを反転させてＰＭＯＳトランジスタＴ１のゲートに出力する。
【００２９】
反対に、第１駆動用インバータ回路２５は、ハイ・インピーダンスモードの時に、ノア回路２３からその入力端子にＬレベルの第１オフモード信号ＭＤ１が入力されると、該Ｌレベルの第１オフモード信号ＭＤ１をＨレベルに反転させてＰＭＯＳトランジスタＴ１のゲートに出力する。従って、ＰＭＯＳトランジスタＴ１はオン状態にある時、オフされる。
【００３０】
尚、本実施形態では、第１駆動用インバータ回路２５を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１について、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との間で生じる貫通電流を抑えるために、そのゲート長を相違させている。
【００３１】
そして、ＰＭＯＳトランジスタＴｐ１のゲート長のほうを、ＮＭＯＳトランジスタＴｎ１のより大きくなるように設計されている。
これによって、データ送信モードにおいて、ノア回路２３からＨレベルからＬレベルに反転したデータ信号ＤＡが第１駆動用インバータ回路２５に入力されると、第１駆動用インバータ回路２５は、瞬時にＬレベルからＨレベルに反転した波形の反転データ信号ＢＤＡをＰＭＯＳトランジスタＴ１に出力して、瞬時にＰＭＯＳトランジスタＴ１をオンからオフさせる。
【００３２】
反対に、データ送信モードにおいて、ノア回路２３からＬレベルからＨレベルに反転したデータ信号ＤＡが第１駆動用インバータ回路２５に入力されると、第１駆動用インバータ回路２５は、ゆっくりとＨレベルからＬレベルに反転した波形の反転データ信号ＢＤＡをＰＭＯＳトランジスタＴ１に出力して、ゆっくりとＮＭＯＳトランジスタＴ２をオフからオンさせる。
【００３３】
ナンド回路２４は、２入力端子を有するナンドゲート回路であって、第１インバータ回路２１からの反転データ信号ＢＤＡと、第２インバータ回路２２からの反転制御信号ＢＤＣを入力する。ナンド回路２４は、制御信号ＤＣがＬレベルの時（データ送信モード）、反転データ信号ＢＤＡを反転させて元のデータ信号ＤＡにして第２駆動用インバータ回路２６に出力する。反対に、ナンド回路２４は、制御信号ＤＣがＨレベルの時（ハイ・インピーダンスモード）、反転データ信号ＢＤＡに関係なく、Ｈレベルの第２オフモード信号ＭＤ２を第２駆動用インバータ回路２６に出力するようになっている。
【００３４】
第２駆動用インバータ回路２６は、ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２を含むＣＭＯＳトランジスタよりなり、入力端子がナンド回路２４に接続され、出力端子が出力トランジスタ回路部１１に設けたＮＭＯＳトランジスタＴ２のゲートに接続されている。従って、第２駆動用インバータ回路２６は、データ送信モードの時に、ナンド回路２４からその入力端子にデータ信号ＤＡが入力されると、該データ信号ＤＡを反転させてＮＭＯＳトランジスタＴ２のゲートに出力する。
【００３５】
反対に、第２駆動用インバータ回路２６は、ハイ・インピーダンスモードの時に、ナンド回路２４からその入力端子にＨレベルの第２オフモード信号ＭＤ２が入力されると、該Ｈレベルの第２オフモード信号ＭＤ２をＬレベルに反転させてＮＭＯＳトランジスタＴ２のゲートに出力する。従って、ＮＭＯＳトランジスタＴ２はオン状態にある時、オフされる。
【００３６】
尚、本実施形態では、第２駆動用インバータ回路２６を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ２とＮチャネルＭＯＳトランジスタＴｎ２について、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との間で生じる貫通電流を抑えるために、そのゲート長を相違させている。
【００３７】
そして、ＮＭＯＳトランジスタＴｎ２のゲート長のほうを、ＰＭＯＳトランジスタＴｐ２のより大きくなるように設計されている。
これによって、データ送信モードにおいて、ナンド回路２４からＨレベルからＬレベルに反転したデータ信号ＤＡが第２駆動用インバータ回路２６に入力されると、第２駆動用インバータ回路２６は、瞬時にＬレベルからＨレベルに反転した波形の反転データ信号ＢＤＡをＮＭＯＳトランジスタＴ２に出力して、瞬時にＮＭＯＳトランジスタＴ２をオフからオンさせる。
【００３８】
反対に、データ送信モードにおいて、ナンド回路２４からＬレベルからＨレベルに反転したデータ信号ＤＡが第２駆動用インバータ回路２６に入力されると、第２駆動用インバータ回路２６は、ゆっくりとＬレベルからＨレベルに反転した波形の反転データ信号ＢＤＡをＮＭＯＳトランジスタＴ２に出力して、ゆっくりとＮＭＯＳトランジスタＴ２をオフからオンさせる。
【００３９】
オフ時間制御回路部１３は、出力トランジスタ回路部１１が第１状態又は第２状態からハイ・インピーダンスに制御されるとき、オンからオフに切り換えられるＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のオフが緩やかにオフするように制御する回路である。オフ時間制御回路部１３は、第１オフ時間制御部３１と第２オフ時間制御部３２を有している。
【００４０】
第１オフ時間制御部３１は、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオンからオフしてハイ・インピーダンスになる際（第２状態からハイ・インピーダンスになる際）に、同ＰＭＯＳトランジスタＴ１のオフするタイミングを制御する。一方、第２オフ時間制御部３２は、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオンからオフしてハイ・インピーダンスになる際（第１状態からハイ・インピーダンスになる際）に、同ＮＭＯＳトランジスタＴ２のオフするタイミングを制御する。
【００４１】
第１オフ時間制御部３１は、インバータ回路３３と第１ＣＭＯＳトランジスタ３４、第１充放電コンデンサＣ１を含んでいる。インバータ回路３３は、入力端子が制御信号入力端子Ｐｃに接続され、出力端子が第１ＣＭＯＳトランジスタ３４の入力端子に接続されている。そして、インバータ回路３３は、制御信号入力端子Ｐｃから制御信号ＤＣが入力される時、該制御信号ＤＣを反転させて第１ＣＭＯＳトランジスタ３４に出力する。つまり、インバータ回路３３は、Ｌレベルの制御信号ＤＣの時（データ送信モードの時）には、Ｈレベルの反転制御信号ＢＤＣを、Ｈレベルの制御信号ＤＣの時（ハイ・インピーダンスモードの時）には、Ｌレベルの反転制御信号ＢＤＣを、それぞれ第１ＣＭＯＳトランジスタ３４に出力する。
【００４２】
第１ＣＭＯＳトランジスタ３４は、ＰチャネルＭＯＳトランジスタよりなる第１トランジスタＴｒ１とＮチャネルＭＯＳトランジスタよりなる第２トランジスタＴｒ２を含む。第１トランジスタＴｒ１のソースは、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１のゲートに接続され、第２トランジスタＴｒ２のソースは、低電位電源線Ｌ２に接続されている。また、第１トランジスタＴｒ１と第２トランジスタＴｒ２のゲートは、インバータ回路３３の出力端子に接続されている。さらに、第１トランジスタＴｒ１と第２トランジスタＴｒ２のドレインは、第１充放電コンデンサＣ１を介して低電位電源線Ｌ２に接続されている。
【００４３】
従って、ハイ・インピーダンスモードの時に、Ｌレベルの反転制御信号ＢＤＣが第１ＣＭＯＳトランジスタ３４に入力されると、第１トランジスタＴｒ１はオンし、第２トランジスタＴｒ２はオフする。その結果、第１充放電コンデンサＣ１は、第１トランジスタＴｒ１を介して第１駆動用インバータ回路２５とＰＭＯＳトランジスタＴ１を結ぶ配線Ｌａから電流が流れ込み充電される。反対に、データ送信モード時に、Ｈレベルの反転制御信号ＢＤＣが第１ＣＭＯＳトランジスタ３４に入力されると、第１トランジスタＴｒ１はオフし、第２トランジスタＴｒ２はオンする。その結果、第１充放電コンデンサＣ１は、第２トランジスタＴｒ２を介して充電電荷が低電位電源線Ｌ２に放電される。
【００４４】
そして、データ送信モードからハイ・インピーダンスモードに切り替わる時に、第１トランジスタＴｒ１はオフからオンに、第２トランジスタＴｒ２はオンからオフに切り替わる。この時、第１充放電コンデンサＣ１に対して充電が開始される。第１充放電コンデンサＣ１の充電電圧は、第１充放電コンデンサＣ１の容量と配線の抵抗値で決まる時定数によって緩やかに上昇することになる。
【００４５】
つまり、データ送信モード時であって、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオン状態にある時（第２状態（出力端子ＰｏがＨレベル））、ＰＭＯＳトランジスタＴ１のゲートには、Ｌレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。この状態では、ＰＭＯＳトランジスタＴ１のゲートの電位はＬレベルとなっている（低電位電源線Ｌ２の電位）。この状態から、ハイ・インピーダンスモードとなって（制御信号ＤＣがＬレベルからＨレベルになると）、第１駆動用インバータ回路２５からＨレベルに反転された第１オフモード信号ＭＤ１が、ＰＭＯＳトランジスタＴ１のゲートに出力される。
【００４６】
一方、第１オフ時間制御部３１では、第１トランジスタＴｒ１はオンし、第２トランジスタＴｒ２はオフして第１充放電コンデンサＣ１への充電が開始される。
従って、ＰＭＯＳトランジスタＴ１のゲートにかかるゲート電圧の波形は、図２に実線で示すように、第１駆動用インバータ回路２５から出力される第１オフモード信号ＭＤ１が急峻にＨレベルに立ち上がった反転信号であっても、第１充放電コンデンサＣ１への充電により、図２に破線で示すように、緩やかに上昇していく。
【００４７】
その結果、ＰＭＯＳトランジスタＴ１のゲート電圧がＰＭＯＳトランジスタＴ１をオフさせるための閾値電圧Ｖｔｈ1に到達するまでの時間が長くなり、ＰＭＯＳトランジスタＴ１は時間をかけてゆっくりとオフしていく。
【００４８】
第２オフ時間制御部３２は、第２ＣＭＯＳトランジスタ３５、第２充放電コンデンサＣ２を含んでいる。第２ＣＭＯＳトランジスタ３５は、ＰチャネルＭＯＳトランジスタよりなる第３トランジスタＴｒ３とＮチャネルＭＯＳトランジスタよりなる第４トランジスタＴｒ４を含む。第３トランジスタＴｒ３のソースは、高電位電源線Ｌ１に接続され、第４トランジスタＴｒ４のソースは、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２のゲートに接続されている。また、第３トランジスタＴｒ３と第４トランジスタＴｒ４のゲートは、制御信号入力端子Ｐｃに接続されている。さらに、第３トランジスタＴｒ３と第４トランジスタＴｒ４のドレインは、第２充放電コンデンサＣ２を介して高電位電源線Ｌ１に接続されている。
【００４９】
従って、ハイ・インピーダンスモードの時に、Ｈベルの制御信号ＤＣが第２ＣＭＯＳトランジスタ３５に入力されると、第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンする。その結果、第２充放電コンデンサＣ２は、第４トランジスタＴｒ４を介して第２駆動用インバータ回路２６とＮＭＯＳトランジスタＴ２を結ぶ配線Ｌｂに電荷を放電する。反対に、データ送信モード時に、Ｌレベルの制御信号ＤＣが第２ＣＭＯＳトランジスタ３５に入力されると、第３トランジスタＴｒ３はオンし、第４トランジスタＴｒ４はオンする。その結果、第２充放電コンデンサＣ２は、第３トランジスタＴｒ３を介して充電電荷が充電される。
【００５０】
そして、データ送信モードからハイ・インピーダンスモードに切り替わる時に、第３トランジスタＴｒ３はオンからオフに、第４トランジスタＴｒ４はオフからオンに切り替わる。この時、第２充放電コンデンサＣ２に対して充電が開始される。配線Ｌｂの電圧（ＮＭＯＳトランジスタＴ２のゲート電圧）は、第２充放電コンデンサＣ２の容量と配線の抵抗値で決まる時定数によって緩やかに上昇することになる。
【００５１】
つまり、データ送信モード時であって、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオン状態にある時（第１状態（出力端子ＰｏがＬレベル））、ＮＭＯＳトランジスタＴ２のゲートには、Ｈレベルのデータ信号ＤＡが第２駆動用インバータ回路２６から入力されている。この状態では、ＮＭＯＳトランジスタＴ２のゲートの電位はＨレベルとなっている（高電位電源線Ｌ１の電位）。この状態から、ハイ・インピーダンスモードとなって（制御信号ＤＣがＬレベルからＨレベルになると）、第２駆動用インバータ回路２６からＬレベルに反転された第２オフモード信号ＭＤ２が、ＮＭＯＳトランジスタＴ２のゲートに出力される。
【００５２】
一方、第２オフ時間制御部３２では、第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンして第２充放電コンデンサＣ２の放電が開始される。
従って、ＮＭＯＳトランジスタＴ２のゲートにかかるゲート電圧の波形は、図３に実線で示すように、第２駆動用インバータ回路２６から出力される第２オフモード信号ＭＤ２が急峻にＬレベルに立ち上がった反転信号であっても、第２充放電コンデンサＣ２からの放電により、図３に破線で示すように、緩やかに下降していく。
【００５３】
その結果、ＮＭＯＳトランジスタＴ２のゲート電圧がＮＭＯＳトランジスタＴ２をオフさせるための閾値電圧Ｖｔｈ２に到達するまでの時間が長くなり、ＮＭＯＳトランジスタＴ２は時間をかけてゆっくりとオフしていく。
【００５４】
次に、上記のように構成した、出力バッファ回路１０の動作を説明する。
（第２状態から第１状態）
いま、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオンしＮＭＯＳトランジスタＴ２がオフして、出力トランジスタ回路部１１が第２状態（出力端子ＰｏがＨレベル）である時、ＰＭＯＳトランジスタＴ１のゲートには、Ｌレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。
【００５５】
この状態から、データ信号ＤＡがＨレベルからＬレベルになると、第１駆動用インバータ回路２５からＬレベルからＨレベルに反転された反転データ信号ＢＤＡが、ＰＭＯＳトランジスタＴ１のゲートに出力される。この時、第１オフ時間制御部３１の第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、配線Ｌａとは遮断されている。
【００５６】
従って、ＰＭＯＳトランジスタＴ１は、第１駆動用インバータ回路２５からＬレベルからＨレベルに瞬時に反転された反転データ信号ＢＤＡによって、直ちにオンからオフする。
【００５７】
一方、データ信号ＤＡがＨレベルからＬレベルになると、第２駆動用インバータ回路２６からＬレベルからＨレベルに反転された反転データ信号ＢＤＡが、ＮＭＯＳトランジスタＴ２のゲートに出力される。この時、第２オフ時間制御部３２の第２ＣＭＯＳトランジスタ３５の第４トランジスタＴｒ４はオフし、配線Ｌｂとは遮断されている。
【００５８】
従って、ＮＭＯＳトランジスタＴ２は、第２駆動用インバータ回路２６からＬレベルからＨレベルに緩やかに反転した反転データ信号ＢＤＡによって、緩やかにオフからオンする。
【００５９】
これによって、出力トランジスタ回路部１１の出力端子Ｐｏは、第２状態から第１状態となる。また、この時、第２状態から第１状態に切り替わるとき、ＰＭＯＳトランジスタＴ１は、直ちにオンからオフし、ＮＭＯＳトランジスタＴ２は、緩やかにオフからオンするため、出力トランジスタ回路部１１での貫通電流は低減される。
（第１状態から第２状態）
いま、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオフしＮＭＯＳトランジスタＴ２がオンして、出力トランジスタ回路部１１が第１状態（出力端子ＰｏがＬレベル）である時、ＰＭＯＳトランジスタＴ１のゲートには、Ｈレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。
【００６０】
この状態から、データ信号ＤＡがＬレベルからＨレベルになると、第１駆動用インバータ回路２５からＨレベルからＬレベルに反転された反転データ信号ＢＤＡが、ＰＭＯＳトランジスタＴ１のゲートに出力される。この時、第１オフ時間制御部３１の第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、配線Ｌａとは遮断されている。
【００６１】
従って、ＰＭＯＳトランジスタＴ１は、第１駆動用インバータ回路２５からＨレベルからＬレベルにゆっくりと反転した反転データ信号ＢＤＡによって、ゆっくりとオフからオンする。
【００６２】
一方、データ信号ＤＡがＬレベルからＨレベルになると、第２駆動用インバータ回路２６からＬレベルからＨレベルに反転された反転データ信号ＢＤＡが、ＮＭＯＳトランジスタＴ２のゲートに出力される。この時、第２オフ時間制御部３２の第２ＣＭＯＳトランジスタ３５の第４トランジスタＴｒ４はオフし、配線Ｌｂとは遮断されている。
【００６３】
従って、ＮＭＯＳトランジスタＴ２は、第２駆動用インバータ回路２６からＨレベルからＬレベルに瞬時に反転した反転データ信号ＢＤＡによって、瞬時にオンからオフする。
これによって、出力トランジスタ回路部１１の出力端子Ｐｏは、第１状態から第２状態となる。また、この時、第１状態から第２状態に切り替わるとき、ＮＭＯＳトランジスタＴ２は、直ちにオンからオフし、ＰＭＯＳトランジスタＴ１は、緩やかにオフからオンするため、出力トランジスタ回路部１１での貫通電流は低減される。
（第２状態からハイ・インピーダンス）
いま、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオンしＮＭＯＳトランジスタＴ２がオフして、出力トランジスタ回路部１１が第２状態（出力端子ＰｏがＨレベル）である時、ＰＭＯＳトランジスタＴ１のゲートには、Ｌレベルの反転データ信号ＢＤＡが第１駆動用インバータ回路２５から入力されている。
【００６４】
一方、第１オフ時間制御部３１では、第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、第２トランジスタＴｒ２はオンして第１充放電コンデンサＣ１を放電させている。
【００６５】
この時、第２オフ時間制御部３２では、第２ＣＭＯＳトランジスタ３５の第３トランジスタＴｒ３はオンし、第４トランジスタＴｒ４はオフして第２充放電コンデンサＣ２を充電させている。
【００６６】
この状態から、制御信号ＤＣがＬレベルからＨレベルになって、ハイ・インピーダンスモードとなると、第１駆動用インバータ回路２５からＨレベルに反転された第１オフモード信号ＭＤ１が、ＰＭＯＳトランジスタＴ１のゲートに出力される。この時、第１オフ時間制御部３１の第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオンし、第２トランジスタＴｒ２はオフして第１充放電コンデンサＣ１に充電が開始される。
【００６７】
従って、ＰＭＯＳトランジスタＴ１のゲートにかかるゲート電圧の波形は、図２に破線で示すように、緩やかに上昇していく。その結果、ＰＭＯＳトランジスタＴ１のゲート電圧がＰＭＯＳトランジスタＴ１をオフさせるための閾値電圧Ｖｔｈ1に到達するまでの時間が長くなり、ＰＭＯＳトランジスタＴ１は時間をかけてゆっくりとオフさせて行き、出力バッファ回路１０を、ハイ・インピーダンスにする。
【００６８】
この時、このＰＭＯＳトランジスタＴ１のオフ時の過渡電流ｄＩ／ｄｔは、該トランジスタＴ１のオフが緩やかに行われることからＰＭＯＳトランジスタＴ１を介して流れる過渡電流ｄＩ／ｄｔは小さな値となる。そのため、ＰＭＯＳトランジスタＴ１のソースに接続された高電位電源線Ｌ１で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズが小さく抑えられる。
（第１状態からハイ・インピーダンス）
次に、データ送信モード時であって、ＰＭＯＳトランジスタＴ１がオフしＮＭＯＳトランジスタＴ２がオンして、出力トランジスタ回路部１１が第１状態（出力端子ＰｏがＬレベル）である時、ＮＭＯＳトランジスタＴ２のゲートには、Ｈレベルの反転データ信号ＢＤＡが第２駆動用インバータ回路２６から入力されている。
【００６９】
一方、第２オフ時間制御部３２では、第２ＣＭＯＳトランジスタ３５の第３トランジスタＴｒ３はオンし、第４トランジスタＴｒ４はオフして第２充放電コンデンサＣ２を充電させている。
【００７０】
この時、第１オフ時間制御部３１では、第１ＣＭＯＳトランジスタ３４の第１トランジスタＴｒ１はオフし、第２トランジスタＴｒ２はオンして第１充放電コンデンサＣ１を放電させている。
【００７１】
この状態から、制御信号ＤＣがＬレベルからＨレベルになって、ハイ・インピーダンスモードとなると、第２駆動用インバータ回路２６からＬレベルに反転された第２オフモード信号ＭＤ２が、ＮＭＯＳトランジスタＴ２のゲートに出力される。この時、第２オフ時間制御部３２の第２ＣＭＯＳトランジスタ３５の第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンして第２充放電コンデンサＣ２に放電が開始される。
【００７２】
従って、ＮＭＯＳトランジスタＴ２のゲートにかかるゲート電圧の波形は、図３に破線で示すように、緩やかに下降していく。その結果、ＮＭＯＳトランジスタＴ２のゲート電圧がＮＭＯＳトランジスタＴ２をオフさせるための閾値電圧Ｖｔｈ２に到達するまでの時間が長くなり、ＮＭＯＳトランジスタＴ２は時間をかけてゆっくりとオフさせて行き、出力バッファ回路１０を、ハイ・インピーダンスする。
【００７３】
この時、このＮＭＯＳトランジスタＴ２のオフ時の過渡電流ｄＩ／ｄｔは、該トランジスタＴ２のオフが緩やかに行われることからＮＭＯＳトランジスタＴ２を介して流れる過渡電流ｄＩ／ｄｔは小さな値となる。そのため、ＮＭＯＳトランジスタＴ２のソースに接続された低電位電源線Ｌ２で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズが小さく抑えられる。
【００７４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）本実施形態によれば、出力バッファ回路１０が第２状態からハイ・インピーダンスになる時、オフする出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１のオフをゆっくり行わせ、その際のＰＭＯＳトランジスタＴ１に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＰＭＯＳトランジスタＴ１のソースに接続された高電位電源線Ｌ１で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００７５】
（２）また、本実施形態によれば、本実施形態によれば、出力バッファ回路１０が第１状態からハイ・インピーダンスになる時、オフする出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２のオフをゆっくり行わせ、その際のＮＭＯＳトランジスタＴ２に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＮＭＯＳトランジスタＴ２のソースに接続された低電位電源線Ｌ２で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００７６】
（３）また、本実施形態によれば、第１駆動用インバータ回路２５を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１、及び、第２駆動用インバータ回路２６を構成するＣＭＯＳトランジスタのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２について、それぞれのゲート長をかえた。そして、第２状態から第１状態に切り替わる時には、ＰＭＯＳトランジスタＴ１を、直ちにオンからオフさせ、ＮＭＯＳトランジスタＴ２を、緩やかにオフからオンさせるようにするとともに、第１状態から第２状態に切り替わる時には、ＮＭＯＳトランジスタＴ２を、直ちにオンからオフさせ、ＰＭＯＳトランジスタＴ１を、緩やかにオフからオンさせるようにした。従って、データ送信モード時の、出力トランジスタ回路部１１での貫通電流は低減させることができる。
（第２実施形態）
以下、第２実施形態を図４に従って説明する。
【００７７】
本実施形態の３ステート型の出力バッファ回路１０は、第１実施形態の出力バッファ回路１０に設けたオフ時間制御回路部１３の構成が相違する。従って、説明の便宜上、異なるオフ時間制御回路部について詳細に説明し、その他の構成部分は符号を同じにして詳細な説明は省略する。
【００７８】
図４において、本実施形態の出力バッファ回路１０に設けたオフ時間制御回路部５０は、第１オフ時間制御部５１と第２オフ時間制御部５２を有している。第１オフ時間制御部５１は、第１実施形態の第１オフ時間制御部３１に設けたインバータ回路３３に替えてナンド回路５３を設けた点が相違する。また、第２オフ時間制御部５２は、第１実施形態の第２オフ時間制御部３２に設けたＣＭＯＳトランジスタ３５の入力段にノア回路５４を設けた点が相違する。
【００７９】
第１オフ時間制御部５１に設けたナンド回路５３は、２入力端子を有するアンドゲート回路であって、一方の入力端子がデータ信号入力端子Ｐａに接続され、他方の入力端子が制御信号入力端子Ｐｃに接続されている。そして、ナンド回路５３は、データ信号入力端子Ｐａからデータ信号ＤＡを入力し、制御信号入力端子Ｐｃから制御信号ＤＣを入力する。
【００８０】
そして、制御信号入力端子ＰｃがＬレベルの時（データ送信モードの時）、ナンド回路５３は、データ信号ＤＡの内容がＨレベル又はＬレベルに関係なく、Ｈレベルの出力信号を次段のＣＭＯＳトランジスタ３４に出力する。
【００８１】
また、データ信号ＤＡがＨレベルの時、制御信号ＤＣがＬレベルからＨレベルになった時、つまり、第２状態（出力端子ＰｏがＨレベル）の時に制御信号ＤＣがＬレベルからＨレベルになった時、ナンド回路５３は、Ｈレベルから立ち下がったＬレベルの出力信号を次段のＣＭＯＳトランジスタ３４に出力する。尚、データ信号ＤＡがＬレベルの時、制御信号ＤＣがＬレベルからＨレベルになった時、つまり、第１状態（出力端子ＰｏがＬレベル）の時に制御信号ＤＣがＬレベルからＨレベルになった時、ナンド回路５３は、Ｈレベルの出力信号を次段のＣＭＯＳトランジスタ３４に出力する。
【００８２】
従って、第１オフ時間制御部５１は、データ送信モード時であって、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオン状態にある時（第２状態（出力端子ＰｏがＨレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第１トランジスタＴｒ１がオンし、第２トランジスタＴｒ２がオフして第１充放電コンデンサＣ１への充電が開始される。
【００８３】
これによって、ＰＭＯＳトランジスタＴ１のゲートにかかるゲート電圧の波形は、図２に実線で示すように、第１駆動用インバータ回路２５から出力される第１オフモード信号ＭＤ１が急峻にＨレベルに立ち上がった反転信号であっても、第１充放電コンデンサＣ１への充電により、図２に破線で示すように、緩やかに上昇していく。
【００８４】
その結果、ＰＭＯＳトランジスタＴ１のゲート電圧がＰＭＯＳトランジスタＴ１をオフさせるための閾値電圧Ｖｔｈ1に到達するまでの時間が長くなり、ＰＭＯＳトランジスタＴ１は時間をかけてゆっくりとオフしていくことになる。
【００８５】
また、第１オフ時間制御部５１は、データ送信モード時であって、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオン状態にある時（第１状態（出力端子ＰｏがＬレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第１トランジスタＴｒ１がオンのまま、第２トランジスタＴｒ２がオンのままで第１充放電コンデンサＣ１は放電状態のままである。
【００８６】
従って、第１状態（出力端子ＰｏがＬレベル）からハイ・インピーダンスモードとなるとき、第１充放電コンデンサＣ１は、配線Ｌａと遮断されているため、ＰＭＯＳトランジスタＴ１のゲート電圧を、一瞬、閾値電圧Ｖｔｈ1以下に下げることはない。その結果、ＮＭＯＳトランジスタＴ２がオフする前に、ＰＭＯＳトランジスタＴ１を、一瞬、オンさせて出力トランジスタ回路部１１に貫通電流が流れるのを防止する。
【００８７】
一方、第２オフ時間制御部５２に設けたノア回路５４は、２入力端子を有するノアゲート回路であって、一方の入力端子がデータ信号入力端子Ｐａに接続され、他方の入力端子が第２インバータ回路２２の出力端子に接続されている。そして、ノア回路５４は、データ信号入力端子Ｐａからデータ信号ＤＡを入力し、第２インバータ回路２２から反転制御信号ＢＤＣを入力する。
【００８８】
そして、反転制御信号ＢＤＣがＨレベルの時（データ送信モードの時）、ノア回路５４は、データ信号ＤＡの内容がＨレベル又はＬレベルに関係なく、Ｌレベルの出力信号を次段のＣＭＯＳトランジスタ３５に出力する。
【００８９】
また、データ信号ＤＡがＬレベルの時、反転制御信号ＢＤＣがＨレベルからＬレベルになった時、つまり、第１状態（出力端子ＰｏがＬレベル）の時に反転制御信号ＢＤＣがＨレベルからＬレベルになった時、ノア回路５４は、Ｈレベルの出力信号を次段のＣＭＯＳトランジスタ３５に出力する。
【００９０】
尚、データ信号ＤＡがＨレベルの時、反転制御信号ＢＤＣがＨレベルからＬレベルになった時、つまり、第２状態（出力端子ＰｏがＨレベル）の時に反転制御信号ＢＤＣがＨレベルからＬレベルになった時、ノア回路５４は、Ｌレベルの出力信号を次段のＣＭＯＳトランジスタ３５に出力する。
【００９１】
従って、第２オフ時間制御部５２は、データ送信モード時であって、出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２がオン状態にある時（第１状態（出力端子ＰｏがＬレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第３トランジスタＴｒ３はオフし、第４トランジスタＴｒ４はオンして第２充放電コンデンサＣ２の充電が開始される。
【００９２】
これによって、ＮＭＯＳトランジスタＴ２のゲートにかかるゲート電圧の波形は、図３に実線で示すように、第２駆動用インバータ回路２６から出力される第２オフモード信号ＭＤ２が急峻にＬレベルに立ち上がった反転信号であっても、第２充放電コンデンサＣ２からの放電により、図３に破線で示すように、緩やかに下降していく。
【００９３】
その結果、ＮＭＯＳトランジスタＴ２のゲート電圧がＮＭＯＳトランジスタＴ２をオフさせるための閾値電圧Ｖｔｈ２に到達するまでの時間が長くなり、ＮＭＯＳトランジスタＴ２は時間をかけてゆっくりとオフしていくことになる。
【００９４】
また、第２オフ時間制御部５２は、データ送信モード時であって、出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１がオン状態にある時（第２状態（出力端子ＰｏがＨレベル））、ハイ・インピーダンスモードとなると（制御信号ＤＣがＬレベルからＨレベルになると）、第３トランジスタＴｒ３はオンのままし、第４トランジスタＴｒ４はオフのままで第２充放電コンデンサＣ２は放電されたままである。
【００９５】
従って、第２状態（出力端子ＰｏがＨレベル）からハイ・インピーダンスモードとなるとき、第２充放電コンデンサＣ２は、配線Ｌｂと遮断されているため、ＮＭＯＳトランジスタＴ２のゲート電圧を、一瞬、閾値電圧Ｖｔｈ２以上に上げることはない。その結果、ＰＭＯＳトランジスタＴ１がオフする前に、ＮＭＯＳトランジスタＴ２を、一瞬、オンさせて出力トランジスタ回路部１１に貫通電流が流れるのを防止する。
【００９６】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）本実施形態によれば、出力バッファ回路１０が第２状態からハイ・インピーダンスになる時、第１オフ時間制御部５１にて、オフする出力トランジスタ回路部１１のＰＭＯＳトランジスタＴ１のオフをゆっくり行わせ、その際のＰＭＯＳトランジスタＴ１に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＰＭＯＳトランジスタＴ１のソースに接続された高電位電源線Ｌ１で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００９７】
このとき、第２オフ時間制御部５２は、オフ状態にあるＮＭＯＳトランジスタＴ２のゲート電圧を、一瞬、閾値電圧Ｖｔｈ２以上に上げることはない。従って、ゆっくりとオフするＰＭＯＳトランジスタＴ１がオフする前に、ＮＭＯＳトランジスタＴ２が、一瞬、オンして出力トランジスタ回路部１１に貫通電流が流れることはない。
【００９８】
（２）また、本実施形態によれば、本実施形態によれば、出力バッファ回路１０が第１状態からハイ・インピーダンスになる時、第２オフ時間制御部５２にて、オフする出力トランジスタ回路部１１のＮＭＯＳトランジスタＴ２のオフをゆっくり行わせ、その際のＮＭＯＳトランジスタＴ２に流れる過渡電流ｄＩ／ｄｔを小さくなるようにした。その結果、ＮＭＯＳトランジスタＴ２のソースに接続された低電位電源線Ｌ２で発生するＬ・ｄＩ／ｄｔで変動する電源ノイズを小さく抑えることができる。
【００９９】
このとき、第１オフ時間制御部５１は、オフ状態にあるＰＭＯＳトランジスタＴ１のゲート電圧を、一瞬、閾値電圧Ｖｔｈ１以下に下げることはない。従って、ゆっくりとオフするＮＭＯＳトランジスタＴ２がオフする前に、ＰＭＯＳトランジスタＴ１が、一瞬、オンして出力トランジスタ回路部１１に貫通電流が流れることはない。
【０１００】
尚、上記実施の形態は、以下の態様で実施してもよい。
○上記第１及び第２実施形態では、出力バッファ回路１０が第２状態からハイ・インピーダンスになる時、第１オフ時間制御部３１，５１にて、ＰＭＯＳトランジスタＴ１のゲート電圧の波形の緩やかにして、ＰＭＯＳトランジスタＴ１のオフをゆっくり行わせる場合、そのＰＭＯＳトランジスタＴ１のゲート電圧の波形の緩やかさについて特に限定しなかったが、第１充放電コンデンサＣ１の容量を適宜変更して、ＰＭＯＳトランジスタＴ１をオフさせるタイミングを、この発明の趣旨に反しない範囲で適宜変更して実施もよい。
【０１０１】
もちろん、これらゲート電圧の波形の緩やかさは、ハイ・インピーダンスから第１状態又は第２状態に遷移した時、その新たなデータ信号ＤＡに基づく動作に影響を与えない緩やかさであることはゆうまでもない。
【０１０２】
○上記第１又は第２実施形態では、出力バッファ回路１０が第１状態からハイ・インピーダンスになる時、第２オフ時間制御部３２，５２にて、ＮＭＯＳトランジスタＴ２のゲート電圧の波形を緩やかにして、ＮＭＯＳトランジスタＴ２のオフをゆっくり行わせる場合、そのＮＭＯＳトランジスタＴ２のゲート電圧の波形の緩やかさについて特に限定しなかったが、第２充放電コンデンサＣ２の容量を適宜変更して、ＭＯＳトランジスタＴ２をオフさせるタイミングを、この発明の趣旨に反しない範囲で適宜変更して実施もよい。
【０１０３】
もちろん、これらゲート電圧の波形の緩やかさは、ハイ・インピーダンスから第１状態又は第２状態に遷移した時、その新たなデータ信号ＤＡに基づく動作に影響を与えない緩やかさであることはゆうまでもない。
【符号の説明】
【０１０４】
１０ 出力バッファ回路
１１ 出力トランジスタ回路部
１２ 駆動回路部
１３，５０ オフ時間制御回路部
２１ 第１インバータ回路
２２ 第２インバータ回路
２３ ノア回路
２４ ナンド回路
２５ 第１駆動用インバータ回路
２６ 第２駆動用インバータ回路
３１，５１ 第１オフ時間制御部
３２，５２ 第２オフ時間制御部
３４ 第１ＣＭＯＳトランジスタ（第１充放電回路部）
３５ 第２ＣＭＯＳトランジスタ（第２充放電回路部）
５３ ナンド回路（第１論理回路）
５４ ノア回路（第２論理回路）
ＤＡ データ信号
ＤＣ 制御信号
Ｄｏ 出力信号
Ｃ１ 第１充放電コンデンサ
Ｃ２ 第２充放電コンデンサ
Ｌ１ 高電位電源線
Ｌ２ 低電位電源線
Ｐａ データ信号入力端子
Ｐｃ 制御信号入力端子
Ｐｏ 出力端子
Ｔ１ ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
Ｔ２ ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２１トランジスタ
Ｔｒ３ 第３トランジスタ
Ｔｒ４ 第４トランジスタ
【特許請求の範囲】
【請求項１】
プルアップ・トランジスタとプルダウン・トランジスタの直列回路を高電位電源線と低電位電源線との間に接続し、両トランジスタの接続点に出力端子を接続した出力トランジスタ回路部と、
前記出力端子を第１状態又は第２状態のいずれかの状態にするデータ信号を入力するデータ信号入力端子と、
前記データ信号に関係なく、前記出力端子をハイ・インピーダンスにするとともに、前記データ信号に基づいて前記出力端子を第１状態又は第２状態にする制御信号を入力する制御信号入力端子と、
前記データ信号及び制御信号に基づいて、前記プルアップ・トランジスタをオンからオフさせ前記プルダウン・トランジスタをオフからオンさせて前記出力端子を第１状態にするとともに、前記プルアップ・トランジスタをオフからオンさせ前記プルダウン・トランジスタをオンからオフさせて前記出力端子を第２状態にし、又、前記両トランジスタをオフさせて前記出力端子をハイ・インピーダンスにする駆動回路部と
を備えた出力バッファ回路であって、
前記第１状態又は前記第２状態から前記ハイ・インピーダンスにする前記制御信号が入力された時、オンからオフさせるために前記トランジスタに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにするオフ時間制御回路部を設けたことを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファにおいて、
前記プルアップ・トランジスタは、ＰチャネルＭＯＳトランジスタであり、前記プルダウン・トランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記第１状態からハイ・インピーダンスになる時、オン状態にある前記ＰチャネルＭＯＳトランジスタが前記オフ時間制御回路部にてオフされ、前記第２状態からハイ・インピーダンスになる時、オン状態にある前記ＮチャネルＭＯＳトランジスタが前記オフ時間制御回路部にてオフされることを特徴とする出力バッファ回路。
【請求項３】
請求項２に記載の出力バッファにおいて、
前記オフ時間制御回路部は、
第１充放電コンデンサを備えた第１充放電回路部を有し、前記第１充放電コンデンサにて前記ＮチャネルＭＯＳトランジスタのゲートに供給されるゲート信号の立ち下がり波形を緩やかにする第１オフ時間制御部と、
第２充放電コンデンサを備えた第２充放電回路部を有し、前記第２充放電コンデンサにて前記ＰチャネルＭＯＳトランジスタのゲートに供給されるゲート信号の立ち上がり波形を緩やかにする第２オフ時間制御部と
を有していることを特徴とする出力バッファ回路。
【請求項４】
請求項３に記載の出力バッファにおいて、
前記第１オフ時間制御部及び前記第２オフ時間制御部はそれぞれ前記制御信号を入力し、
前記第１状態又は前記第２状態から前記ハイ・インピーダンスになる時、前記第１オフ時間制御部は前記第１充放電コンデンサを前記ＮチャネルＭＯＳトランジスタのゲートに接続させるとともに、前記第２オフ時間制御部は前記第２充放電コンデンサを前記ＰチャネルＭＯＳトランジスタのゲートに接続させて、それぞれ前記ゲート信号の立ち下がり波形を又は立ち上がり波形を緩やかな波形することを特徴とする出力バッファ回路。
【請求項５】
請求項３に記載の出力バッファにおいて、
前記第１オフ時間制御部は、前記データ信号と前記制御信号とを入力する第１論理回路を有し、前記第１状態からハイ・インピーダンスになる時、前記第１論理回路にて前記第１充放電コンデンサを前記オン状態にあるＰチャネルＭＯＳトランジスタのゲートに接続させてゲート信号の立ち上がり波形を緩やかな波形し、
前記第２オフ時間制御部は、前記データ信号と前記制御信号とを入力する第２論理回路を有し、前記第２状態からハイ・インピーダンスになる時、前記第２論理回路にて前記第２充放電コンデンサを前記オン状態にあるＮチャネルＭＯＳトランジスタのゲートに接続させてゲート信号の立ち下がり波形を緩やかな波形することを特徴とする出力バッファ回路。
【請求項１】
プルアップ・トランジスタとプルダウン・トランジスタの直列回路を高電位電源線と低電位電源線との間に接続し、両トランジスタの接続点に出力端子を接続した出力トランジスタ回路部と、
前記出力端子を第１状態又は第２状態のいずれかの状態にするデータ信号を入力するデータ信号入力端子と、
前記データ信号に関係なく、前記出力端子をハイ・インピーダンスにするとともに、前記データ信号に基づいて前記出力端子を第１状態又は第２状態にする制御信号を入力する制御信号入力端子と、
前記データ信号及び制御信号に基づいて、前記プルアップ・トランジスタをオンからオフさせ前記プルダウン・トランジスタをオフからオンさせて前記出力端子を第１状態にするとともに、前記プルアップ・トランジスタをオフからオンさせ前記プルダウン・トランジスタをオンからオフさせて前記出力端子を第２状態にし、又、前記両トランジスタをオフさせて前記出力端子をハイ・インピーダンスにする駆動回路部と
を備えた出力バッファ回路であって、
前記第１状態又は前記第２状態から前記ハイ・インピーダンスにする前記制御信号が入力された時、オンからオフさせるために前記トランジスタに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにするオフ時間制御回路部を設けたことを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファにおいて、
前記プルアップ・トランジスタは、ＰチャネルＭＯＳトランジスタであり、前記プルダウン・トランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記第１状態からハイ・インピーダンスになる時、オン状態にある前記ＰチャネルＭＯＳトランジスタが前記オフ時間制御回路部にてオフされ、前記第２状態からハイ・インピーダンスになる時、オン状態にある前記ＮチャネルＭＯＳトランジスタが前記オフ時間制御回路部にてオフされることを特徴とする出力バッファ回路。
【請求項３】
請求項２に記載の出力バッファにおいて、
前記オフ時間制御回路部は、
第１充放電コンデンサを備えた第１充放電回路部を有し、前記第１充放電コンデンサにて前記ＮチャネルＭＯＳトランジスタのゲートに供給されるゲート信号の立ち下がり波形を緩やかにする第１オフ時間制御部と、
第２充放電コンデンサを備えた第２充放電回路部を有し、前記第２充放電コンデンサにて前記ＰチャネルＭＯＳトランジスタのゲートに供給されるゲート信号の立ち上がり波形を緩やかにする第２オフ時間制御部と
を有していることを特徴とする出力バッファ回路。
【請求項４】
請求項３に記載の出力バッファにおいて、
前記第１オフ時間制御部及び前記第２オフ時間制御部はそれぞれ前記制御信号を入力し、
前記第１状態又は前記第２状態から前記ハイ・インピーダンスになる時、前記第１オフ時間制御部は前記第１充放電コンデンサを前記ＮチャネルＭＯＳトランジスタのゲートに接続させるとともに、前記第２オフ時間制御部は前記第２充放電コンデンサを前記ＰチャネルＭＯＳトランジスタのゲートに接続させて、それぞれ前記ゲート信号の立ち下がり波形を又は立ち上がり波形を緩やかな波形することを特徴とする出力バッファ回路。
【請求項５】
請求項３に記載の出力バッファにおいて、
前記第１オフ時間制御部は、前記データ信号と前記制御信号とを入力する第１論理回路を有し、前記第１状態からハイ・インピーダンスになる時、前記第１論理回路にて前記第１充放電コンデンサを前記オン状態にあるＰチャネルＭＯＳトランジスタのゲートに接続させてゲート信号の立ち上がり波形を緩やかな波形し、
前記第２オフ時間制御部は、前記データ信号と前記制御信号とを入力する第２論理回路を有し、前記第２状態からハイ・インピーダンスになる時、前記第２論理回路にて前記第２充放電コンデンサを前記オン状態にあるＮチャネルＭＯＳトランジスタのゲートに接続させてゲート信号の立ち下がり波形を緩やかな波形することを特徴とする出力バッファ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１９１１９（Ｐ２０１１−１９１１９Ａ）
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願番号】特願２００９−１６２８８９（Ｐ２００９−１６２８８９）
【出願日】平成２１年７月９日（２００９．７．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願日】平成２１年７月９日（２００９．７．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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