【課題】マイコンのリセット端子をトランジスタによってグランドに接続することによりマイコンにリセットをかけるリセット回路において、リセット動作不能な電源電圧の領域を無くす。
【解決手段】リセット回路１０は、マイコン１１のリセット端子１３を電源電圧（以下、ＶＭ）にプルアップする抵抗Ｒ１と、ＶＭが所定値未満のときにトランジスタＴ１をオンしてリセット端子１３を０Ｖにするリセット信号出力回路１５とに加え、オンすることで抵抗Ｒ１の上流側にＶＭを供給するトランジスタＴ２と、抵抗Ｒ１の上流側とグランドとの間に接続された抵抗Ｒ２と、トランジスタＴ１がオン可能なＶＭの最低値（Ｖｂｅ）より高く、上記所定値よりは低い電圧（Ｖｂｅ＋ダイオードＤ１のＶｆ）を動作閾値電圧とし、ＶＭがその動作閾値電圧未満である場合にトランジスタＴ２をオフさせておいて、マイコン１１のリセットを確保する回路Ｔ３，Ｄ１，Ｒ３，Ｒ４とを備える。 （もっと読む）

【課題】駆動電圧の印加に制限がある半導体スイッチング素子を高い周波数で高速にスイッチングできる駆動回路を提供する。
【解決手段】通電制御回路４が４つのスイッチＳ１〜Ｓ４とスイッチＳａ１及びＳａ２とを併せて制御することで、インダクタＬ１に電流を双方向に通電し、インダクタＬ１を介して流れる電流によりＮチャネルＦＥＴ１のゲートを充電し、また前記ゲートから放電させる。具体的にはダイオードＤａ１のカソードとダイオードＤａ２のアノードとの間に接続されるスイッチＳ１及びＳ２の直列回路と、コンデンサＣ１とコンデンサＣ２との間に接続され、共通接続点がＮチャネルＦＥＴ１のゲートに接続されるスイッチＳ３及びＳ４の直列回路とで構成し、インダクタＬ１を、スイッチＳ１及びＳ２の共通接続点と、スイッチＳ３及びＳ４の共通接続点との間に接続する。 （もっと読む）

【課題】駆動電圧の印加に制限があるスイッチング素子を高い周波数で高速にスイッチングできる半導体スイッチング素子の駆動回路を提供する。
【解決手段】ダイオードＤａ１及びスイッチＳａ１，スイッチＳａ２及びダイオードＤａ２で正側，負側直列回路を夫々構成し、コンデンサＣ１，Ｃ２を正側，負側直列回路に夫々並列に接続し、スイッチＳａ１，Ｓａ２によりゲート駆動用電源３とコンデンサＣ１，Ｃ２の間の接続形態を切替える。スイッチＳ１及びＳ２の共通接続点とＦＥＴ１のゲートとの間に抵抗素子Ｒｇを接続し、前記ゲートとゲート駆動用電源３の正側端子との間にスイッチＳ３を配置する。通電制御回路４は、スイッチＳａ１，Ｓａ２，Ｓ１〜Ｓ３を制御してコンデンサＣ１，Ｃ２を充電する経路，ＦＥＴ１のゲートを充電する経路，ゲートの電位が電圧ＶＧを超えようとする際にゲート駆動用電源３に還流電流を流す経路と、ＦＥＴ１のゲートを放電する経路を形成する。 （もっと読む）

【課題】電圧駆動型素子のスイッチング特性におけるトレードオフ関係を改善する駆動回路を提供すること。
【解決手段】駆動回路１は、ゲート抵抗Ｒ１とそのゲート抵抗Ｒ１に対して並列に接続されている分岐回路部２３を備えている。分岐回路部２３は、分岐ゲート抵抗Ｒ３とツェナーダイオードＺＤ１を有するとともに、分岐ゲート抵抗Ｒ３とツェナーダイオードＺＤ１が直列に接続されている。ツェナーダイオードＺＤ１のカソードが駆動電源Ｖ１の正極端子１４側に接続されており、ツェナーダイオードＺＤ１のアノードがトランジスタＴｒ１の制御端子１２側に接続されている。 （もっと読む）

【課題】従来よりも低消費電力かつ小面積であるとともに設計性のよいパワーオンリセット回路またはスタートアップ回路を備えた半導体装置を提供する。
【解決手段】半導体装置１は、出力部１０と、第１および第２の電位設定部８，９とを備える。出力部１０は、電源投入時に、中間電位ノードＮ１の電位に応じた制御信号ＲＳを内部回路３に出力する。第１の電位設定部８は、第１の基準電位ノードＶＤＤと中間電位ノードＮ１との間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタＥＰを含む。第２の電位設定部９は、第２の基準電位ノードＧＮＤと中間電位ノードＮ１との間に直列接続された第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎを含む。複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎの各々において、ソースとウェルとが互いに接続される。 （もっと読む）

【課題】消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】３Ｔｒ２Ｃで構成されるインバータ回路において、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間に、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ２が設けられている。トランジスタＴｒ２のゲートには、容量素子Ｃ１，Ｃ２が直列接続されており、トランジスタＴｒ２のソースには、容量素子Ｃ１，Ｃ２が並列接続されている。 （もっと読む）

【課題】 しきい値を的確に可変して過電流検出の誤作動を防止する。
【解決手段】 過電流検出回路6Bは、Ｑ２のエミッタと出力端子Ｏの間の電流検出抵抗Ｒ11の両端間に抵抗Ｒ21、Ｒ31が接続されている。Ｒ31の両端が過電流検出トランジスタＱ５のベース−エミッタ間に接続されており、出力端子Ｏと−Ｖ_B の間にダイオードＤ21、抵抗Ｒ61が接続されており、Ｄ21のカソードがＱ５のエミッタと接続されている。Ｒ21とＲ31の接続点とグランド間には抵抗Ｒ51とＤ11が接続されており、Ｒ51とＤ11の接続点とＱ２のエミッタの間にコンデンサＣ21が接続されている。Ｒ51、Ｄ11、Ｃ21のしきい値可変回路９Ａは出力電圧の大きさが大きくなるとしきい値を大きくし、出力電圧の大きさが小さくなるとしきい値を小さくするが、Ｃ21とＤ11により、出力電圧の大きさが増加するときはしきい値を早く増大変化させ、減少するときはしきい値をゆっくり減少変化させる。 （もっと読む）

【課題】耐圧を上げることなく、消費電力を低減することの可能なインバータ回路およびそれを備えた表示装置を提供する。
【解決手段】７Ｔｒ２Ｃで構成されるインバータ回路において、容量素子Ｃ₁がトランジスタＴｒ₅のソースに接続されるとともに、トランジスタＴｒ₄を介してトランジスタＴｒ₇のゲートに接続されている。トランジスタＴｒ₇のソースには、トランジスタＴｒ₂のゲートが接続されている。これにより、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ₁，Ｔｒ₃，Ｔｒ₆がオフしたときに、Ｖ_ddが充電された容量素子Ｃ₁によって、トランジスタＴｒ₇のゲートがＶ_SS＋Ｖ_th7以上の電圧にチャージされ、トランジスタＴｒ₇がオンし、さらにトランジスタＴｒ₂がオンする。 （もっと読む）

【課題】消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】５Ｔｒ２Ｃで構成されるインバータ回路において、トランジスタＴｒ₂のソースと低電圧線Ｌ_Lとの間、トランジスタＴｒ₅のゲートと低電圧線Ｌ_Lとの間、さらにトランジスタＴｒ₂のゲートと低電圧線Ｌ_Lとの間に、入力電圧Ｖ_inと低電圧線Ｌ_Lの電圧Ｖ_Lとの電位差に応じてオンオフ動作するトランジスタＴｒ₁，Ｔｒ₃，Ｔｒ₄が設けられている。トランジスタＴｒ₅のゲートには、容量素子Ｃ₁，Ｃ₂が直列接続されており、トランジスタＴｒ₅のソースには、容量素子Ｃ₁，Ｃ₂が並列接続されている。 （もっと読む）

【課題】回路に設けた容量をソフトスタート機能と共用可能でき、タイマ時間の設定の自由度が高くて精度の良いタイマ機能を実現可能な信号生成回路を提供する。
【解決手段】電流供給回路11から供給する電流Issを、回路に設けた共用する容量(Css)12に供給するとともに、差動増幅器21の比較入力としてクランプ回路20に加える。クランプ回路20は、容量(Css)12の電流供給回路11側端子電圧Vssとソフトスタート完了指示電圧Vc10を比較することにより、端子電圧Vssがソフトスタート完了電圧Vc1を上回った場合に、容量(Css)12に供給される電流Issを全て引き込むようしてクランプ機能を働かせる。クランプ回路20がクランプ作動状態に入る少し前に、差動増幅器21の出力Vo1が単相増幅器31のしきい値電圧Vtaを過ぎると、電流Issの切り替え(電流値Iss1から電流値Iss2への切り替え)が行われる。 （もっと読む）

【課題】液晶表示パネルを駆動するソースドライバのソースアンプの振幅差偏差を向上する。
【解決手段】液晶表示パネルを駆動するソースドライバ１００が、画素データＤ_ＩＮに対応する階調電圧を出力するＤ／Ａコンバータ２３と、階調電圧に対応する駆動電圧を出力するソースアンプ２５とを備えている。ソースアンプ２５は、第１及び第２ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含むＮＭＯＳ差動対と、第１及び第２ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を含むＰＭＯＳ差動対と、ＮＭＯＳ差動対とＰＭＯＳ差動対に流れる電流に応じて駆動電圧を出力する出力回路部（２，３）と、第１及び第２入力レベル変換回路４、５とを備えている。第１及び第２入力レベル変換回路４、５は、ソースアンプ２５に入力される階調電圧と、ソースアンプ２５の入力にフィードバックされる駆動電圧とに対し、駆動電圧の極性及び／又は階調電圧に応じて入力レベル変換を行う。 （もっと読む）

【課題】待機電流を抑制することによって、低消費電力のスイッチトキャパシタ型積分器を実現する。
【解決手段】φ１において入力信号の電荷をサンプリングするサンプルキャパシタＣ１と、φ２においてサンプルキャパシタＣ１の電荷を仮想ノード４を介して累積する蓄積キャパシタＣ２と、蓄積キャパシタＣ２にサンプルキャパシタＣ１の電荷を供給する主トランジスタＭＰ１，ＭＮ１と、主トランジスタＭＰ１，ＭＮ１のゲート端子と仮想接地ノード４の間に挿入された校正キャパシタＣ３，Ｃ４と、φ１において校正キャパシタＣ３，Ｃ４に対して、仮想ノード４が基準電位Ｖｃｍにあるときの主トランジスタＭＰ１，ＭＮ１のゲート・ソース間電圧が略閾値電圧となる電位差が生じるように電荷を供給する校正装置１２と、を有する。 （もっと読む）

【課題】電源オフした直後に電源を再投入しても正常にパルス生成動作を再開できるようにすること。
【解決手段】このパルス発生回路は、第１のＤフリップフロップ回路１１のセット端子及びリセット端子をそれぞれコンデンサＣ１１，Ｃ１２を介してグラウンド又は電源に接続し、第１のＤフリップフロップ回路１１のＱ出力端子とセット端子間及びＱバー出力端子とリセット端子間にそれぞれ第１の抵抗Ｒ１１，Ｒ１２を接続し、前記セット端子、リセット端子、Ｑ出力端子又はＱバー出力端子のうちのいずれかの端子とグラウンド間に第２の抵抗ＲＧを接続している。また、第１のＤフリップフロップ回路１１のＱ出力端子を第２のＤフリップフロップ回路２０のクロック端子に接続し、第２のＤフリップフロップ回路２０のデータ端子及びセット端子を電源に接続し、第２のＤフリップフロップ回路２０のＱバー出力端子とリセット端子間に第３の抵抗Ｒ２を接続した。 （もっと読む）

【課題】専用回路部が誤動作を起こすことを防止する半導体集積回路を提供することを目的とする。
【解決手段】電源部１１と、制御回路部１２と、専用回路部１３を有する半導体集積回路であって、前記電源部に設けられ第１電源を生成して前記専用回路部に供給する第１電源回路１１ａと、前記電源部に設けられ前記第１電源より電圧の低い第２電源を生成して前記制御回路部に供給する第２電源回路１１ｂと、前記電源部に設けられ前記第２電源が立ち上がったのちリセット解除を指示するリセット信号を生成して前記専用回路部に供給するリセット回路１１ｃとを有し、前記制御回路部が動作を開始したのち前記専用回路部のリセットを解除する。 （もっと読む）

【課題】 フォトカプラやＤＣ−ＤＣコンバータを用いない無電圧接点入力回路を提供する。
【解決手段】 信号入力部１に入力された無電圧接点信号が「開」か「閉」かを判断するＣＰＵ２と、入力された無電圧接点信号を、Ｈ／Ｌ信号としてＣＰＵ２に通知するためのインターフェース回路３とを有し、インターフェース回路３は、信号入力部１にコンデンサを設け、ＣＰＵ２の入力ポートＰｉに無電圧接点信号の開／閉に対応するＨ／Ｌ信号を出力する出力トランジスタＴｒ４と、コンデンサＣ１，Ｃ２を充電すると共に出力トランジスタＴｒ４を起動するための起動トランジスタＴｒ１と、コンデンサＣ１，Ｃ２の充電電荷を放電させるための放電トランジスタＴｒ２とを備え、ＣＰＵ２が入力ポートＰｉに入力される信号Ｈ／Ｌの状態を所定のタイミングで見ることで無電圧接点信号の開／閉を判断する。 （もっと読む）

【課題】パワーオンリセット以外のリセットの場合に負荷を駆動し続け、パワーオンリセットの場合には、例えば負荷を駆動するための信号が与えられるまで、負荷を駆動しないようにすることが可能な負荷駆動装置、及び該負荷駆動装置を備える負荷駆動制御装置を提供する。
【解決手段】電源ラインＢＬ側と接地電位との間に直列に接続されたコンデンサＣ１及び抵抗Ｒ１からなる微分器が電源ラインＢＬの電圧の立ち上がりを微分した微分電圧に基づいて、入力端子２２１，２３１を電源ラインＢＬに夫々プルアップする抵抗Ｒ４，Ｒ１４の入力端子２２１，２３１側と接地電位との間にダイオードＤ３，Ｄ１３を介して接続されたＦＥＴＱ１が、少なくとも入力端子２２１，２３１に入出力ポート３５，３６より負荷Ｌ１，Ｌ２を駆動するための信号を与えられるまで導通する。 （もっと読む）

【課題】貫通電流を防止する。
【解決手段】ハイサイドトランジスタ１６およびローサイドトランジスタ１８それぞれのゲート電極３０、４０は、異なる位置に設けられた駆動用コンタクト３２（４２）と検出用コンタクト３４（４４）を介して信号を入出力可能に構成される。ハイサイドドライバ２２は、制御信号Ｓ１が第１レベルであり、かつローサイドトランジスタ１８側の検出用コンタクト４４の信号ＳＬがローレベルのとき、ハイサイドトランジスタ１６側の駆動用コンタクト３２にローレベルを印加する。ローサイドドライバ２４は、制御信号Ｓ１が第２レベルであり、かつハイサイドトランジスタ１６側の検出用コンタクト３４の信号ＳＨがハイレベルのとき、ローサイドトランジスタ１８側の駆動用コンタクト３２にハイレベルを印加する。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】最大カウント値を大きくすると、カウンタ回路の規模が増大する。
【解決手段】駆動部２０は、所定のイベントが発生するごとに、所定回数、極性を交互に反転させながら強誘電体１０に駆動電圧Ｖｄｒｖ１、Ｖｄｒｖ２を印加する。判定部３０は、強誘電体１０の分極量を測定し、イベントの発生回数を判定する。この判定部３０は、電気的信号が印加されたことに起因する強誘電体１０の疲労特性を利用して、経過時間が所定のしきい値を超えたか否かを判定する。 （もっと読む）

【課題】リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくする低電流小型のパワーオンリセット回路を提供する。
【解決手段】電源電圧を分圧する複数のトランジスタからなる分圧回路と、分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、電圧検出回路の出力信号が入力するインバータと、インバータの入力と接地との間に接続されたトランジスタと、を備えるパワーオンリセット回路である。 （もっと読む）