インバータ回路および表示装置
【課題】消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】３Ｔｒ２Ｃで構成されるインバータ回路において、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間に、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ２が設けられている。トランジスタＴｒ２のゲートには、容量素子Ｃ１，Ｃ２が直列接続されており、トランジスタＴｒ２のソースには、容量素子Ｃ１，Ｃ２が並列接続されている。
【解決手段】３Ｔｒ２Ｃで構成されるインバータ回路において、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間に、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ２が設けられている。トランジスタＴｒ２のゲートには、容量素子Ｃ１，Ｃ２が直列接続されており、トランジスタＴｒ２のソースには、容量素子Ｃ１，Ｃ２が並列接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
上記の駆動トランジスタでは、閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖｔｈや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
閾値電圧Ｖｔｈや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図３６に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ１００に書き込む書き込みトランジスタＴｒ２００と、保持容量Ｃｓとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ１００および書き込みトランジスタＴｒ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【０００６】
図３２（Ａ）〜（Ｅ）は、画素回路に印加される電圧波形の一例と、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓの変化の一例とを表したものである。図３２（Ａ）には、信号線ＤＴＬに、信号電圧Ｖｓｉｇと、オフセット電圧Ｖｏｆｓが印加されている様子が示されている。図３２（Ｂ）には、書込線ＷＳＬに、書き込みトランジスタＴｒ２００をオンする電圧Ｖｄｄと、書き込みトランジスタＴｒ２００をオフする電圧Ｖｓｓが印加されている様子が示されている。図３２（Ｃ）には、電源線ＰＳＬに、ハイ電圧ＶｃｃＨと、ロー電圧ＶｃｃＬが印加されている様子が示されている。さらに、図３２（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【０００７】
図３２（Ａ）〜（Ｅ）から、１Ｈ内に２回、ＷＳパルスＰが書込線ＷＳＬに印加されており、１回目のＷＳパルスＰによって閾値補正が行われ、２回目のＷＳパルスＰによって移動度補正と信号書き込みが行われていることがわかる。つまり、図３２（Ａ）〜（Ｅ）において、ＷＳパルスＰは、信号書込みだけでなく、駆動トランジスタＴｒ１００の閾値補正や移動度補正にも用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アクティブマトリクス方式の表示装置では、信号線ＤＴＬを駆動する水平駆動回路（図示せず）や、各画素１１３を順次選択する書き込み走査回路（図示せず）は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列または各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、２つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図３７に示したように、２つのｎチャネルＭＯＳ型のトランジスタＴｒ１１，Ｔｒ１２が直列接続された単チャネル型の回路構成となっている。図３７に記載のインバータ回路２００は、ローレベルの電圧が印加される低電圧配線Ｌ１と、ハイレベルの電圧が印加される高電圧配線Ｌ２との間に挿入されている。高電圧配線Ｌ２側のトランジスタＴｒ１２のゲートが高電圧配線Ｌ２に接続されており、低電圧配線Ｌ１側のトランジスタＴｒ１１のゲートが入力端子ＩＮに接続されている。さらに、トランジスタＴｒ１１とトランジスタＴｒ１２との接続点Ｃが出力端子ＯＵＴに接続されている。
【００１０】
インバータ回路２００では、例えば、図３８に示したように、入力端子ＩＮの電圧（入力電圧Ｖｉｎ）がＶｓｓとなっている時、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）がＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴｒ１２の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴｒ１２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【００１１】
そこで、例えば、図３９のインバータ回路３００に示したように、トランジスタＴｒ１２のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄ以上の電圧Ｖｄｄ２（≧Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３にゲートを接続することが考えられる。また、例えば、図４０のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴｒ１２のゲートと高電圧配線Ｌ２との間にトランジスタＴｒ１３を挿入し、トランジスタＴｒ１３のゲートを高電圧配線Ｌ２に接続するとともに、トランジスタＴｒ１２のゲートとトランジスタＴｒ１３のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ１０を挿入した回路構成が考えられる。
【００１２】
しかし、図３７、図３９、図４０のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴｒ１１，Ｔｒ１２を介して、高電圧配線Ｌ２側から低電圧配線Ｌ１側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図３７、図３９、図４０の回路においては、例えば、図３８（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶｉｎがＶｄｄとなっている時、出力電圧ＶｏｕｔがＶｓｓとはならず、出力電圧Ｖｏｕｔの波高値がばらついてしまう。その結果、画素回路１１２内の駆動トランジスタＴｒ１００の閾値補正や移動度補正が画素回路１１２ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。
【００１３】
なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、入力端子と第２トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、出力端子に電気的に接続されている。
【００１６】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１７】
本発明の第１のインバータ回路および第１の表示装置では、第２トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。これにより、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第２トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されており、出力端子には、第１容量素子および第２容量素子が並列接続されているので、出力端子の方が、第２トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００１８】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第１容量素子および第２容量素子は、入力端子と第２トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、出力端子に電気的に接続されている。
【００１９】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００２０】
本発明の第２のインバータ回路および第２の表示装置では、第２トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。これにより、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第２トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されており、出力端子には、第１容量素子および第２容量素子が並列接続されているので、出力端子の方が、第２トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００２１】
本発明の第３のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。この制御素子は、入力端子に電気的に接続された第１端子と、出力端子に電気的に接続された第２端子と、第２トランジスタのゲートに電気的に接続された第３端子とを有している。この制御素子は、第１端子に立下り電圧または立上がり電圧が入力されている時に第２端子のトランジェントを第３端子のトランジェントよりも緩やかにするようになっている。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。
【００２２】
本発明の第３の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第３のインバータ回路と同一の構成要素を含んでいる。
【００２３】
本発明の第３のインバータ回路および第３の表示装置では、第２トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。
【００２４】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。
【００２５】
また、本発明の第３のインバータ回路および第３の表示装置では、制御素子において、第１端子が入力端子に電気的に接続され、第２端子が出力端子に電気的に接続され、第３端子が第２トランジスタのゲートに電気的に接続されており、第１端子に立下り電圧または立上り電圧が入力されている時に第２端子のトランジェントが第３端子のトランジェントよりも緩やかとなる。
【００２６】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００２７】
本発明の第４のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。この制御素子は、入力端子に電気的に接続された第１端子と、出力端子に電気的に接続された第２端子と、第２トランジスタのゲートに電気的に接続された第３端子とを有している。この制御素子は、第１端子に立下り電圧または立上り電圧が入力されている時に第２端子のトランジェントを第３端子のトランジェントよりも緩やかにするようになっている。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。
【００２８】
本発明の第４の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第４のインバータ回路と同一の構成要素を含んでいる。
【００２９】
本発明の第４のインバータ回路および第４の表示装置では、第２トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。
【００３０】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。
【００３１】
また、本発明の第４のインバータ回路および第４の表示装置では、制御素子において、第１端子が入力端子に電気的に接続され、第２端子が出力端子に電気的に接続され、第３端子が第２トランジスタのゲートに電気的に接続されており、第１端子に立下り電圧が入力されている時に第２端子のトランジェントが第３端子のトランジェントよりも緩やかとなる。
【００３２】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００３３】
ところで、本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置において、入力端子に入力された信号電圧の波形を鈍らせた電圧を第３トランジスタのゲートに入力する遅延素子をさらに設けてもよい。このようにした場合には、第１トランジスタのゲートに入力される信号よりも遅延した信号が第３トランジスタのゲートに入力されるので、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時またはローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧を超えるまでの時間を短縮することができる。
【００３４】
本発明の第５のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタを備えたものである。このインバータ回路は、さらに、第１容量素子および第２容量素子と、第１入力端子、第２入力端子、第３入力端子および出力端子とを備えている。第１トランジスタは、第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、第２入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのソースまたはドレインである第１端子と第４電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、第２入力端子と第５トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。第５トランジスタは、第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。第６トランジスタは、第１入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第６電圧線との電気的な接続を継断するようになっている。第７トランジスタは、第３入力端子を介して当該第７トランジスタのゲートに入力される信号に応じて第１端子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。
【００３５】
本発明の第５の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第５のインバータ回路と同一の構成要素を含んでいる。
【００３６】
本発明の第５のインバータ回路および第５の表示装置では、第５トランジスタのゲートと第３電圧線との間には、第２入力端子の電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。また、第５トランジスタの第１端子と第４電圧線との間には、第２入力端子の電圧と第４電圧線の電圧との電位差に応じてオンオフ動作する第４トランジスタが設けられている。これにより、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第５トランジスタのゲートとの間に、互いに直列に接続された第１容量素子および第２容量素子が挿入されている。さらに、第５トランジスタのソースが、第１容量素子と第２容量素子との間に電気的に接続されている。これにより、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続され、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されるので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第７トランジスタがオフしているので、第５トランジスタの第１端子の電圧が徐々に上昇する。その後、例えば、第５トランジスタの第１端子の電圧が所定の大きさとなった時に、第１トランジスタおよび第６トランジスタのそれぞれのゲートがハイからローに変移する。これにより、第１トランジスタおよび第６トランジスタがオフする。続いて、例えば、第７トランジスタがオンする。これにより、第５トランジスタの第１端子と、第２トランジスタのゲートとが互いに容量結合するので、第２トランジスタのゲート電圧が一気に上昇し、第２トランジスタがオンするとともに第１トランジスタがオフする。その結果、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲートがローからハイに変移する時に第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタがオンし、その直後に第２トランジスタおよび第５トランジスタがオフする。その結果、出力電圧が第１電圧線側の電圧となる。
【００３７】
本発明の第６のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタを備えたものである。このインバータ回路は、さらに、第１容量素子および第２容量素子と、第１入力端子、第２入力端子、第３入力端子および出力端子とを備えている。第１トランジスタでは、ゲートが第１入力端子に電気的に接続され、ドレインまたはソースが第１電圧線に電気的に接続され、ドレインおよびソースのうち第１電圧線に未接続の端子が出力端子に電気的に接続されている。第２トランジスタでは、ゲートが第７トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第２電圧線に電気的に接続され、ドレインおよびソースのうち第２電圧線に未接続の端子が出力端子に電気的に接続されている。第３トランジスタでは、ゲートが第２入力端子に電気的に接続され、ドレインまたはソースが第３電圧線に電気的に接続され、ドレインおよびソースのうち第３電圧線に未接続の端子が第５トランジスタのゲートに電気的に接続されている。第４トランジスタでは、ゲートが第２入力端子に電気的に接続され、ドレインまたはソースが第４電圧線に電気的に接続され、ドレインおよびソースのうち第４電圧線に未接続の端子が第５トランジスタのドレインまたはソースである第１端子に電気的に接続されている。第１容量素子および第２容量素子は、第２入力端子と第５トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。第５トランジスタでは、ゲートが第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち第１端子とは異なる端子が第５電圧線に電気的に接続されている。第６トランジスタでは、ゲートが第１入力端子に電気的に接続され、ドレインまたはソースが第６電圧線に電気的に接続され、ドレインおよびソースのうち第６電圧線に未接続の端子が第２トランジスタのゲートに電気的に接続されている。第７トランジスタでは、ゲートが第３入力端子に電気的に接続され、ドレインまたはソースが第１端子に電気的に接続され、ドレインおよびソースのうち第１端子に未接続の端子が第２トランジスタのゲートに電気的に接続されている。
【００３８】
本発明の第６の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第６のインバータ回路と同一の構成要素を含んでいる。
【００３９】
本発明の第６のインバータ回路および第６の表示装置では、第５トランジスタのゲートと第３電圧線との間には、ゲートが第２入力端子に接続された第３トランジスタが設けられている。さらに、第５トランジスタの第１端子と第４電圧線との間には、ゲートが第２入力端子に接続された第４トランジスタが設けられている。これにより、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されており、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続されているので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第７トランジスタがオフしているので、第５トランジスタの第１端子の電圧が徐々に上昇する。その後、例えば、第５トランジスタの第１端子の電圧が所定の大きさとなった時に、第１トランジスタおよび第６トランジスタのそれぞれのゲートがハイからローに変移する。これにより、第１トランジスタおよび第６トランジスタがオフする。続いて、例えば、第７トランジスタがオンする。これにより、第５トランジスタの第１端子と、第２トランジスタのゲートとが互いに容量結合するので、第２トランジスタのゲート電圧が一気に上昇し、第２トランジスタがオンするとともに第１トランジスタがオフする。その結果、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲートがローからハイに変移する時に第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタがオンし、その直後に第２トランジスタおよび第５トランジスタがオフする。その結果、出力電圧が第１電圧線側の電圧となる。
【発明の効果】
【００４０】
本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンしている期間がほとんどないようにしたので、第１トランジスタおよび第２トランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほとんど存在しない。これにより、消費電力を抑えることができる。また、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移したときに出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにしたので、出力電圧のばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００４１】
さらに、本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置において、入力端子に入力された信号電圧の電圧波形を鈍らせた電圧を第３トランジスタのゲートに入力するようにした場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時またはローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧を超えるまでの時間を短縮することができる。これにより、回路動作を高速化することができる。
【００４２】
本発明の第５および第６のインバータ回路ならびに第５および第６の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンしたり、第４トランジスタと第５トランジスタとが同時にオンしたりしている期間がほとんどないようにしたので、第１トランジスタおよび第２トランジスタを介したり、第４トランジスタおよび第５トランジスタを介したりして、電圧線同士の間を流れる電流（貫通電流）はほとんど存在しない。これにより、消費電力を抑えることができる。また、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲート電圧がハイからローに変移したときに出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲート電圧がローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにしたので、出力電圧のばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００４３】
さらに、本発明の第５および第６のインバータ回路ならびに第５および第６の表示装置では、第１トランジスタおよび第６トランジスタのゲートに入力する電圧よりも位相の早い電圧を用いて、第５トランジスタの第１端子の電圧をあらかじめ高い電圧としておき、第７トランジスタを介した容量結合によって第２トランジスタのゲート電圧を一気に上昇させることで、第６トランジスタのゲート電圧のトランジェントを早くすることが可能である。これにより、これにより、回路動作を高速化することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】本発明の第２の実施の形態に係るインバータ回路の一例を表す回路図である。
【図１０】図９の遅延素子のバリエーションを表す回路図である。
【図１１】図９のインバータ回路の動作の一例を表す波形図である。
【図１２】図９の遅延素子の入出力信号波形の例を表す波形図である。
【図１３】図９のインバータ回路の動作の一例について説明するための回路図である。
【図１４】図９のインバータ回路の一変形例を表す回路図である。
【図１５】図１４のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１６】図９のインバータ回路の他の変形例を表す回路図である。
【図１７】図１４のインバータ回路の他の変形例を表す回路図である。
【図１８】本発明の第３の実施の形態に係るインバータ回路の一例を表す回路図である。
【図１９】図１８のインバータ回路の動作の一例を表す波形図である。
【図２０】図１８のインバータ回路の動作の一例について説明するための回路図である。
【図２１】図２０に続く動作の一例について説明するための回路図である。
【図２２】図２１に続く動作の一例について説明するための回路図である。
【図２３】図２２に続く動作の一例について説明するための回路図である。
【図２４】図２３に続く動作の一例について説明するための回路図である。
【図２５】図２４に続く動作の一例について説明するための回路図である。
【図２６】図１８のインバータ回路の一変形例を表す回路図である。
【図２７】図２６のインバータ回路の動作の一例について説明するための回路図である。
【図２８】図２７に続く動作の一例について説明するための回路図である。
【図２９】上記各実施の形態およびそれらの変形例のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図３０】図２９の書込線駆動回路および画素回路の一例を表す回路図である。
【図３１】同期信号の波形の一例と、書込線に出力される信号波形の一例とを表す波形図である。
【図３２】図２９の表示装置の動作の一例を表す波形図である。
【図３３】図１７の書込線駆動回路に含まれるインバータ回路の一例を表す回路図である。
【図３４】図３３のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３５】図３３のインバータ回路の動作の一例について説明するための回路図である。
【図３６】従来の表示装置の画素回路の一例を表す回路図である。
【図３７】従来のインバータ回路の一例を表す回路図である。
【図３８】図３７のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３９】従来のインバータ回路の他の例を表す回路図である。
【図４０】従来のインバータ回路のその他の例を表す回路図である。
【図４１】参考例に係るインバータ回路の一例を表す回路図である。
【図４２】図４１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図４３】図４１のインバータ回路の動作の一例を表す波形図である。
【図４４】図４１のインバータ回路の動作の一例について説明するための回路図である。
【図４５】図４４に続く動作の一例について説明するための回路図である。
【図４６】図４５に続く動作の一例について説明するための回路図である。
【図４７】図４６に続く動作の一例について説明するための回路図である。
【図４８】図４７に続く動作の一例について説明するための回路図である。
【図４９】図４８に続く動作の一例について説明するための回路図である。
【図５０】図４１のインバータ回路の寄生容量について説明するための回路図である。
【発明を実施するための形態】
【００４５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１〜図８）
２．第２の実施の形態（図９〜図１３）
３．上記各実施の形態の変形例（図１４〜図１７）
４．第３の実施の形態（図１８〜図２５）
５．上記第３の実施の形態の変形例（図２６〜図２８）
６．適用例（図２９〜図３５）
【００４６】
＜１．第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係るインバータ回路１の全体構成の一例を表したものである。図２（Ａ），（Ｂ）は、図１のインバータ回路１の入出力信号波形の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一チャネル型の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３を備えたものである。インバータ回路１は、上記の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３の他に、２つの容量素子Ｃ１，Ｃ２と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、３Ｔｒ２Ｃの回路構成となっている。
【００４７】
トランジスタＴｒ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ３が本発明の「第３トランジスタ」の一具体例に相当する。また、容量素子Ｃ１が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ２が本発明の「第２容量素子」の一具体例に相当する。
【００４８】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ１は、例えば、入力端子ＩＮの電圧（入力電圧Ｖｉｎ）と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ１のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。
【００４９】
トランジスタＴｒ２は、当該トランジスタＴｒ２のゲート電圧Ｖｇ２と、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ２のゲートがトランジスタＴｒ３のソースまたはドレインに電気的に接続されている。トランジスタＴｒ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。
【００５０】
トランジスタＴｒ３は、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ２のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ３のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ３のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ２のゲートに電気的に接続されている。つまり、トランジスタＴｒ１，Ｔｒ３は互いに同一の電圧線（低電圧線Ｌ１）に接続されており、各トランジスタＴｒ1，Ｔｒ３のソースおよびドレインのうち低電圧線Ｌ１側の端子は、互いに同電位となっている。
【００５１】
低電圧線Ｌ１が本発明の「第１電圧線」、「第３電圧線」の一具体例に相当し、高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当する。
【００５２】
高電圧線Ｌ２は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されており、高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にＶｄｄとなっている。低電圧線Ｌ１は、高電圧線Ｌ２の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に電圧Ｖｓｓ（＜Ｖｄｄ）となっている。
【００５３】
容量素子Ｃ１，Ｃ２は、入力端子ＩＮとトランジスタＴｒ２のゲートとの間に直列に挿入されている。容量素子Ｃ１と容量素子Ｃ２との電気的な接続点Ａが、出力端子ＯＵＴに電気的に接続されている。容量素子Ｃ１はトランジスタＴｒ２のゲート側に挿入されており、容量素子Ｃ２はトランジスタＴｒ１のゲート側に挿入されている。容量素子Ｃ２の容量は、容量素子Ｃ１の容量よりも大きくなっている。容量素子Ｃ１，Ｃ２のそれぞれの容量は、以下の式（１）を満たしていることが好ましい。容量素子Ｃ１，Ｃ２が式（１）を満たすならば、後述するように、入力電圧Ｖｉｎが立ち下がった時、トランジスタＴｒ２のゲート−ソース間電圧をその閾値電圧Ｖｔｈ２以上とすることができ、出力電圧Ｖｏｕｔがローからハイに変移することができる。なお、Ｃａは容量素子Ｃ１の容量であり、Ｃｂは容量素子Ｃ２の容量である。また、式（１）において、Ｖｄｄは、高電圧線Ｌ２の電圧であり、Ｖｓｓは、低電圧線Ｌ１の電圧である。
Ｃｂ（Ｖｄｄ−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ２…（１）
【００５４】
ところで、インバータ回路１は、従来のインバータ回路（図３７のインバータ回路２００）との関係では、出力段のトランジスタＴｒ１，Ｔｒ２と入力端子ＩＮとの間に、制御素子１０およびトランジスタＴｒ３を挿入したものに相当する。ここで、制御素子１０は、例えば、図１に示したように、入力端子ＩＮに電気的に接続された第１端子Ｐ１、出力端子ＯＵＴに電気的に接続された第２端子Ｐ２、およびトランジスタＴｒ２のゲートに電気的に接続された第３端子Ｐ３を有している。制御素子１０は、さらに、例えば、図１に示したように、容量素子Ｃ１，Ｃ２を含んで構成されている。制御素子１０は、例えば、第１端子Ｐ１に立下り電圧が入力されている時に第２端子Ｐ２のトランジェントを第３端子Ｐ３のトランジェントよりも緩やかにするようになっている。具体的には、制御素子１０は、例えば、入力端子ＩＮに立下り電圧が入力されている時にトランジスタＴｒ２のソース（出力端子ＯＵＴ側の端子）のトランジェントをトランジスタＴｒ２のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路１の動作説明と併せて行うものとする。
【００５５】
[動作]
次に、図３〜図８を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図８は、インバータ回路１の一連の動作の一例を表す回路図である。
【００５６】
まず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時、トランジスタＴｒ１，Ｔｒ３がオン状態となっており、トランジスタＴｒ２のゲート電圧Ｖｇ２およびソース電圧Ｖｓ２が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電されている（図３、図４）。そのため、トランジスタＴｒ２はオフ状態となっており（ゲート−ソース間電圧Ｖｇｓ２＝０Ｖでオフする場合）、電圧Ｖｓｓが出力電圧Ｖｏｕｔとして出力されている。このとき、容量素子Ｃ２には、Ｖｄｄ−Ｖｓｓという電圧が充電されている。
【００５７】
次に、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する時、トランジスタＴｒ１，Ｔｒ２のゲート電圧Ｖｇ１，Ｖｇ２もＶｄｄからＶｓｓに変化（低下）する（図３、図５）。これにより、トランジスタＴｒ１のゲート電圧の変化が容量素子Ｃ２を介してトランジスタＴｒ２のソース（出力端子ＯＵＴ）に伝播し、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）がΔＶ１’だけ変化（低下）する。さらに、トランジスタＴｒ１のゲート電圧の変化が容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ２のゲートにも伝播し、トランジスタＴｒ２のゲート電圧Ｖｇ２がΔＶ２’だけ変化（低下）する。しかし、この時、トランジスタＴｒ１，Ｔｒ３がオンしている。そのため、低電圧線Ｌ１からトランジスタＴｒ２のソース（出力端子ＯＵＴ）およびトランジスタＴｒ２のゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【００５８】
ここで、トランジスタＴｒ１，Ｔｒ３のゲート電圧はＶｄｄからＶｓｓに変化（低下）していくので、トランジスタＴｒ１，Ｔｒ３のオン抵抗が徐々に大きくなり、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が長くなる。
【００５９】
さらに、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートから見える全容量を比較すると、トランジスタＴｒ２のソース（出力端子ＯＵＴ）には容量素子Ｃ１，Ｃ２が並列接続され、トランジスタＴｒ２のゲートには容量素子Ｃ１，Ｃ２が直列接続されている。このことから、トランジスタＴｒ２のソース（出力端子ＯＵＴ）の方が、トランジスタＴｒ２のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ２のソース（出力端子ＯＵＴ）を低電圧線Ｌ１の電圧に充電するのに要する時間の方がトランジスタＴｒ２のゲートを低電圧線Ｌ１の電圧に充電するのに要する時間よりも長くなる。
【００６０】
また、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１以上となっており、さらに、Ｖｓｓ＋Ｖｔｈ３以上となっている場合は、トランジスタＴｒ１，Ｔｒ３は線形領域で動作する。なお、Ｖｔｈ１はトランジスタＴｒ１の閾値電圧であり、Ｖｔｈ３はトランジスタＴｒ３の閾値電圧である。一方、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１未満となっており、さらに、Ｖｓｓ＋Ｖｔｈ３未満となっている場合は、トランジスタＴｒ１，Ｔｒ３は飽和領域で動作する。従って、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートには、図５に示したような電流が流れるが、トランジスタＴｒ１，Ｔｒ３は、それぞれの点を電圧Ｖｓｓに充電することができない。
【００６１】
最終的に、入力電圧ＶｉｎがＶｄｄからＶｓｓになった時、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２はΔＶ１−ΔＶ２となる（図３、図６）。このとき、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２がトランジスタＴｒ２の閾値電圧Ｖｔｈ２よりも大きくなった時点で、トランジスタＴｒ２がオンし、高電圧線Ｌ２から電流が流れ始める。
【００６２】
トランジスタＴｒ２がオンしている時は、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）は、トランジスタＴｒ１に加えて、トランジスタＴｒ２によっても上昇する。また、トランジスタＴｒ２のゲート−ソース間には容量素子Ｃ１が接続されているので、ブートストラップが生じ、トランジスタＴｒ２のゲート電圧Ｖｇ２も、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）の上昇に連動して上昇する。その後、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｇ２がＶｓｓ−Ｖｔｈ１以上となり、さらに、Ｖｓｓ−Ｖｔｈ３以上となった時点で、トランジスタＴｒ１，Ｔｒ３がオフし、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｓ２がトランジスタＴｒ２のみによって上昇する。
【００６３】
一定時間経過後、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）がＶｄｄとなり、出力端子ＯＵＴからはＶｄｄが出力される（図３、図７）。そして、さらに一定時間経過後、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化（上昇）する（図３、図８）。このとき、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１よりも低くなっており、さらに、Ｖｓｓ＋Ｖｔｈ３よりも低くなっている段階では、トランジスタＴｒ１，Ｔｒ３はオフしている。そのため、容量素子Ｃ１，Ｃ２を介したカップリングがトランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートに入力され、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｇ２が上昇する。その後、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１以上となり、さらに、Ｖｓｓ＋Ｖｔｈ２以上となると、トランジスタＴｒ１，Ｔｒ３がオンする。そのため、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【００６４】
ここで、トランジスタＴｒ１，Ｔｒ３のゲート電圧はＶｓｓからＶｄｄに変化（上昇）していくので、トランジスタＴｒ１，Ｔｒ３のオン抵抗が徐々に小さくなり、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が相対的に短くなる。最終的に、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｇ２がＶｓｓとなり、出力端子からはＶｓｓが出力される（図３、図４）。
【００６５】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））が出力端子ＯＵＴから出力される。
【００６６】
[効果]
ところで、例えば、図３７に示したような従来のインバータ回路２００は、２つのｎチャネルＭＯＳ型のトランジスタＴｒ１１，Ｔｒ１２が直列接続された単チャネル型の回路構成となっている。インバータ回路２００では、例えば、図３８に示したように、入力電圧ＶｉｎがＶｓｓとなっている時、出力電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴｒ１２の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴｒ１２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【００６７】
そこで、例えば、図３９のインバータ回路３００に示したように、トランジスタＴｒ１２のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｄｄ２（＝Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３にゲートを接続することが考えられる。また、例えば、図４０のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。
【００６８】
しかし、図３７、図３９、図４０のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴｒ１１，Ｔｒ１２を介して、高電圧配線Ｌ２側から低電圧配線Ｌ１側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図３７、図３９、図４０の回路においては、例えば、図３８（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶｉｎがＶｄｄとなっている時、出力電圧ＶｏｕｔがＶｓｓとはならず、出力電圧Ｖｏｕｔの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機ＥＬ表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。
【００６９】
一方、本実施の形態のインバータ回路１では、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間には、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ３が設けられている。これにより、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）する時に、トランジスタＴｒ１，Ｔｒ３のそれぞれのオン抵抗が徐々に大きくなり、トランジスタＴｒ２のゲートおよびソースが低電圧線Ｌ１の電圧に充電されるのに要する時間が長くなる。さらに、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する時に、トランジスタＴｒ１，Ｔｒ３のそれぞれのオン抵抗が徐々に小さくなり、トランジスタＴｒ２のゲートおよびソースが低電圧線Ｌ１の電圧に充電されるのに要する時間が短くなる。また、本実施の形態のインバータ回路１では、トランジスタＴｒ２のゲートには、容量素子Ｃ１，Ｃ２が直列接続されており、トランジスタＴｒ２のソースには、容量素子Ｃ１，Ｃ２が並列接続されている。これにより、トランジスタＴｒ２のソースの方がトランジスタＴｒ２のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）する時にトランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２がトランジスタＴｒ２の閾値電圧Ｖｔｈ２よりも大きくなり、トランジスタＴｒ２がオンし、その直後にトランジスタＴｒ１，Ｔｒ３がオフする。つまり、入力電圧Ｖｉｎの変化が、容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ２のゲートおよびソースに入力され、トランジェントの差によってゲート−ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２よりも大きくなると、トランジスタＴｒ２がオンし、その直後にトランジスタＴｒ１，Ｔｒ３がオフする。このとき、出力電圧Ｖｏｕｔが高電圧線Ｌ２側の電圧となる。また、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する時にトランジスタＴｒ１，Ｔｒ３がオンし、その直後にトランジスタＴｒ２がオフする。このとき、出力電圧Ｖｏｕｔが低電圧線Ｌ１側の電圧となる。
【００７０】
このように、本実施の形態のインバータ回路１では、トランジスタＴｒ１とトランジスタＴｒ２とが同時にオンしている期間がほとんどないようにした。これにより、トランジスタＴｒ１，Ｔｒ２を介して、高電圧線Ｌ２と低電圧線Ｌ１との間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）したときに出力電圧Ｖｏｕｔが高電圧線Ｌ２側の電圧となり、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）したときに出力電圧Ｖｏｕｔが低電圧線Ｌ１側の電圧となるようにした。これにより、出力電圧Ｖｏｕｔのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００７１】
＜２．第２の実施の形態＞
[構成]
図９は、本発明の第２の実施の形態に係るインバータ回路２の全体構成の一例を表したものである。インバータ回路２は、上記実施の形態のインバータ回路１と同様、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路２は、遅延素子３を備えている点で、上記実施の形態のインバータ回路１の構成と相違する。そこで、以下では、上記実施の形態との相違点を主に説明し、上記実施の形態との共通点の説明を適宜省略するものとする。
【００７２】
遅延素子３は、入力端子ＩＮに入力された信号電圧の電圧波形を鈍らせた電圧をトランジスタＴｒ３のゲートに入力するものである。遅延素子３は、入力端子ＩＮとトランジスタＴｒ３のゲートの間に設けられており、例えば、電圧波形の立ち下がりを、入力端子ＯＵＴに入力された信号電圧の電圧波形の立ち下がりよりも緩やかにした電圧をトランジスタＴｒ３のゲートに入力するようになっている。なお、遅延素子３は、電圧波形の立ち下がりだけでなく、立ち上がりについても、入力端子ＯＵＴに入力された信号電圧の電圧波形の立ち上がりよりも緩やかにするようになっていてもよい。ただし、その場合には、遅延素子３は、立ち下がりの方が立ち上がりよりも、より緩やかになるように、入力端子ＯＵＴに入力された信号電圧の電圧波形を鈍らせるようになっている。
【００７３】
遅延素子３は、例えば、図１０（Ａ）〜（Ｄ）に示した回路構成となっている。図１０（Ａ）においては、遅延素子３は、容量素子Ｃ３０を含んで構成されている。容量素子Ｃ３０の一端がトランジスタＴｒ３のゲートに電気的に接続されており、容量素子Ｃ３０の他端が低電圧線Ｌ１に電気的に接続されている。
【００７４】
図１０（Ｂ）においては、遅延素子３はトランジスタＴｒ３１を含んで構成されている。トランジスタＴｒ３１は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ３１のソースまたはドレインがトランジスタＴｒ３のゲートに電気的に接続されている。トランジスタＴｒ３１のソースおよびドレインのうちトランジスタＴｒ３のゲートに未接続の端子が入力端子ＩＮに電気的に接続されている。トランジスタＴｒ３１のゲートは高電圧線Ｌ３０に電気的に接続されている。高電圧線Ｌ３０は、トランジスタＴｒ３１をオンオフ動作させるパルス信号を出力する電源（図示せず）に電気的に接続されている。
【００７５】
図１０（Ｃ）においては、遅延素子３は、上述のトランジスタＴｒ３１と、トランジスタＴｒ３２とを含んで構成されている。トランジスタＴｒ３２は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ３２のゲートおよびソースがトランジスタＴｒ３のゲートに電気的に接続されており、トランジスタＴｒ３２のドレインが入力端子ＩＮに電気的に接続されている。
【００７６】
図１０（Ｄ）においては、遅延素子３は、上述のトランジスタＴｒ３１と、上述の容量素子Ｃ３０とを含んで構成されている。
【００７７】
[動作・効果]
図１１は、インバータ回路２の動作の一例を表したものである。なお、図１１には、遅延素子３として、図１０（Ｄ）に示した回路構成を有するものが用いられたときの波形が示されている。インバータ回路２の基本的な動作は、図３〜図８に示すものと同様である。図３〜図８に示すものと相違する箇所は、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）するときと、ロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）するときにある。なお、Ｖｇ３は、トランジスタＴｒ３のゲート電圧である。また、Ｖｔｈ３は、トランジスタＴｒ３の閾値電圧である。
【００７８】
入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）するとき、トランジスタＴｒ１，Ｔｒ３のゲート電圧はＶｄｄからＶｓｓへ変化する。第１の実施の形態のインバータ回路１では、この電圧変化が、容量素子Ｃ２を介してトランジスタＴｒ２のソースへΔＶ１という電圧変化を生じさせ、さらに容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ２のゲートへΔＶ２という電圧変化を生じさせていた。ここで、トランジスタＴｒ２のゲートにΔＶ２というカップリング量が入力されていたのは、トランジスタＴｒ３のゲート電圧ＶがＶｄｄからＶｓｓに低下してゆき、その結果、トランジスタＴｒ３のオン抵抗が徐々に増加し、トランジスタＴｒ２のゲートをＶｓｓに充電するトランジェントが遅くなるからである。換言すると、トランジスタＴｒ２のゲートにΔＶ２というカップリング量が入力されるのは、カップリングが入力されるタイミングでトランジスタＴｒ３がオンからオフに切り替わるからである。
【００７９】
一方、本実施の形態では、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧がトランジスタＴｒ３のゲートに入力される。これにより、トランジスタＴｒ３のオフ点（オンとオフが切り替わる点）が、入力電圧ＶｉｎをそのままトランジスタＴｒ３のゲートに入力した場合と比べて遅くなる。つまり、トランジスタＴｒ３は、容量素子Ｃ２を介したカップリングが入力されるタイミングでもオンしていることになる（図１３）。そのため、最終的にトランジスタＴｒ２のゲートに入力されるカップリング量（ΔＶ２）を従来よりも小さくすることができ（図１１（Ｃ））、トランジスタＴｒ２のゲートソース間電圧Ｖｇｓ２を大きくすることが可能となる。その結果、インバータ回路２の高速化が実現できる。
【００８０】
本実施の形態では、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する場合でも、トランジスタＴｒ３のゲートには、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧が入力される。そのため、トランジスタＴｒ３のオフ点が遅くなるので、トランジスタＴｒ１がオンした後にトランジスタＴｒ３がオンすることとなり、出力電圧Ｖｏｕｔが遷移状態である時に高電圧線Ｌ２から低電圧線Ｌ１へ電流（貫通電流）が流れる可能性がある。しかし、実際には、トランジスタＴｒ３のオンする動作点と、トランジスタＴｒ２のゲートに入力される信号電圧の波形とを考えると、トランジスタＴｒ３のゲートに入力される信号電圧の遅延によっても、図１２に示すように立ち上りにおいてはトランジスタＴｒ３をオンする時間は殆ど変わらず、逆に立ち下がりにおいてはオフする時間が大きく変化する。そのため、上述した貫通電流が流れる期間は非常に微小であり、インバータ回路２の消費電力は、インバータ回路１の消費電力とあまり変わらない。
【００８１】
ところで、第１の実施の形態では、トランジスタＴｒ２のソースおよびゲートに、入力電圧Ｖｉｎの変化に起因するカップリングを入力し、トランジスタＴｒ２のソースおよびゲートにおけるトランジェントの差を利用して、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２をトランジスタＴｒ２の閾値電圧Ｖｔｈ２以上の値にしている。このとき、出力端子ＯＵＴには、高電圧線Ｌ２側の電圧が出力電圧Ｖｏｕｔとして出力されるが、出力端子ＯＵＴのトランジェントは、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２に大きく依存する。つまり、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２が早く大きくなる場合は、出力電圧Ｖｏｕｔが早く立ち上がり、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２がゆっくり大きくなる場合は、出力電圧Ｖｏｕｔの立ち上がりもゆっくりとなる。
【００８２】
そこで、インバータ回路１を高速化する際にはトランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２を早く立ち上げればよいことになるが、その方法として、例えば、容量素子Ｃ２の容量を大きくすることが考えられる。しかし、容量素子Ｃ２の容量を大きくした場合には、インバータ回路１の占有面積が大きくなってしまう。その結果、例えば、有機ＥＬ表示装置において、容量素子Ｃ２の容量を大きくしたインバータ回路１をスキャナなどに用いた場合は、表示パネルにおいて周囲（額縁）の占有面積が大きくなってしまい、狭額縁化を阻害してしまう虞がある。また、容量素子Ｃ２の容量を大きくした場合には、トランジスタＴｒ２のソース（出力端子ＯＵＴ）に、ΔＶ１よりも大きな電圧変化が生じるが、その分、トランジスタＴｒ２のゲートにも、ΔＶ２よりも大きな電圧変化が生じる。その結果、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２は、容量素子Ｃ２の容量を大きくした割りに、ΔＶ１−ΔＶ２とさほど変わらない値となってしまい、容量素子Ｃ２の容量増大がインバータ回路１の高速化にあまり寄与しない。
【００８３】
一方、本実施の形態では、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧がトランジスタＴｒ２のゲートに入力される。これにより、容量素子Ｃ２の容量を増大させることなく、インバータ回路２の高速化が実現できる。
【００８４】
＜３．上記各実施の形態の変形例＞
上記各実施の形態では、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３が、ｎチャネルＭＯＳ型のＴＦＴにより形成されていたが、例えば、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。ただし、この場合には、高電圧線Ｌ２と低電圧線Ｌ１との位置関係が入れ替わり、さらに、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する時の過渡応答と、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（下降）する時の過渡応答とが互いに逆となる。
【００８５】
また、上記第２の実施の形態では、遅延素子３を用いて、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧をトランジスタＴｒ３のゲートに入力するようにしていたが、他の方法を用いてそのような信号をトランジスタＴｒ３のゲートに入力するようにしてもよい。例えば、図１４のインバータ回路４に示したように、入力端子ＩＮ２を入力端子ＩＮとは別個に設け、入力端子ＩＮ２とトランジスタＴｒ３のゲートとを互いに電気的に接続し、図１５（Ｂ）に示したような信号を外部から入力端子ＩＮ２に入力するようにしてもよい。
【００８６】
また、上記第２の実施の形態およびその変形例では、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する場合に、高電圧線Ｌ２から低電圧線Ｌ１へ電流（貫通電流）が流れる可能性があるが、それを改善する素子を新たに付加するようにしてもよい。例えば、図１６、図１７に示したように、さらにトランジスタＴｒ１０を設けるようにしてもよい。なお、トランジスタＴｒ１０は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。
【００８７】
トランジスタＴｒ１０はトランジスタＴｒ３と並列に接続されており、かつトランジスタＴｒ１０のゲートが入力端子ＩＮに接続されている。このようにした場合には、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）する際は、トランジスタＴｒ３のオン期間が長くなり、逆に入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する際は、遅延のない入力電圧ＶｉｎによってトランジスタＴｒ１０をトランジスタＴｒ３に先駆けてオンすることができる。その結果、貫通電流を低減することができる。
【００８８】
＜４．第３の実施の形態＞
[構成]
図１８は、本発明の第３の実施の形態に係るインバータ回路５の全体構成の一例を表したものである。図１９は、図１８のインバータ回路５の入出力信号波形の一例を表したものである。インバータ回路５は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図１９（Ａ））をほぼ反転させたパルス信号（例えば図１９（Ｄ））を出力端子ＯＵＴから出力するものである。インバータ回路５は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一チャネル型の７つのトランジスタＴｒ１〜Ｔｒ７を備えたものである。インバータ回路５は、上記の７つのトランジスタＴｒ１〜Ｔｒ７の他に、２つの容量素子Ｃ１，Ｃ２と、３つの入力端子ＩＮ１〜ＩＮ３と、出力端子ＯＵＴとを備えており、７Ｔｒ２Ｃの回路構成となっている。
【００８９】
トランジスタＴｒ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ３が本発明の「第３トランジスタ」の一具体例に相当する。トランジスタＴｒ４が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴｒ５が本発明の「第５トランジスタ」の一具体例に相当する。トランジスタＴｒ６が本発明の「第６トランジスタ」の一具体例に相当し、トランジスタＴｒ７が本発明の「第７トランジスタ」の一具体例に相当する。また、容量素子Ｃ１が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ２が本発明の「第２容量素子」の一具体例に相当する。
【００９０】
トランジスタＴｒ１〜Ｔｒ７は、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ１は、例えば、入力端子ＩＮ１の電圧（入力電圧Ｖｉｎ１）と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ１のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴｒ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。
【００９１】
トランジスタＴｒ２は、当該トランジスタＴｒ２のゲート電圧Ｖｇ２と、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ２のゲートがトランジスタＴｒ６のソースまたはドレインに電気的に接続されている。トランジスタＴｒ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。
【００９２】
トランジスタＴｒ３は、入力端子ＩＮ２の電圧（入力電圧Ｖｉｎ２）と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ５のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ３のゲートが入力端子ＩＮ２に電気的に接続されている。トランジスタＴｒ３のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ５のゲートに電気的に接続されている。
【００９３】
トランジスタＴｒ４は、入力電圧Ｖｉｎ２と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ５のソースまたはドレイン（以下、「端子Ｂ」という。）と低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ４のゲートが入力端子ＩＮ２に電気的に接続されている。トランジスタＴｒ４のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ４のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ５の端子Ｂに電気的に接続されている。
【００９４】
トランジスタＴｒ５は、当該トランジスタＴｒ５のゲート電圧Ｖｇ５と端子Ｂの電圧との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ３と端子Ｂとの電気的な接続を継断するようになっている。トランジスタＴｒ５のゲートがトランジスタＴｒ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子に電気的に接続されている。トランジスタＴｒ５の端子ＢがトランジスタＴｒ４のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子に電気的に接続されており、トランジスタＴｒ５のソースおよびドレインのうち端子Ｂとは異なる端子が高電圧線Ｌ３に電気的に接続されている。
【００９５】
トランジスタＴｒ６は、入力電圧Ｖｉｎ１と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ２のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ６のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴｒ６のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ６のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ２のゲートに電気的に接続されている。つまり、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６は互いに同一の電圧線（低電圧線Ｌ１）に接続されている。従って、各トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６のソースおよびドレインのうち低電圧線Ｌ１側の端子は、互いに同電位となっている。
【００９６】
トランジスタＴｒ７は、入力端子ＩＮ３を介して当該トランジスタＴｒ７のゲートに入力される電圧（入力電圧Ｖｉｎ３）に応じてトランジスタＴｒ５の端子ＢとトランジスタＴｒ２のゲートとの電気的な接続を継断するようになっている。トランジスタＴｒ７のゲートが入力端子ＩＮ３に電気的に接続されている。トランジスタＴｒ７のソースまたはドレインがトランジスタＴｒ５の端子Ｂに電気的に接続されており、トランジスタＴｒ７のソースおよびドレインのうち端子Ｂに未接続の端子がトランジスタＴｒ２のゲートに電気的に接続されている。
【００９７】
低電圧線Ｌ１が本発明の「第１電圧線」、「第３電圧線」、「第４電圧線」、「第６電圧線」の一具体例に相当する。高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当し、高電圧線Ｌ３が本発明の「第５電圧線」の一具体例に相当する。
【００９８】
高電圧線Ｌ２，Ｌ３は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にＶｄｄとなっており、高電圧線Ｌ３の電圧は、インバータ回路１の駆動時にＶｄｄよりも高い電圧Ｖｄｄ２となっている。なお、高電圧線Ｌ３の電圧は、インバータ回路１の駆動時にＶｄｄ＋Ｖｔｈ２よりも高い電圧となっていることが好ましい。低電圧線Ｌ１は、高電圧線Ｌ２，Ｌ３の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に電圧Ｖｓｓ（＜Ｖｄｄ）となっている。
【００９９】
容量素子Ｃ１，Ｃ２は、入力端子ＩＮ２とトランジスタＴｒ５のゲートとの間に直列に挿入されている。容量素子Ｃ１と容量素子Ｃ２との電気的な接続点Ａが、トランジスタＴｒ５の端子Ｂ（つまり、トランジスタＴｒ５とトランジスタＴｒ４との接続点）に電気的に接続されている。容量素子Ｃ１はトランジスタＴｒ５のゲート側に挿入されており、容量素子Ｃ２はトランジスタＴｒ４のゲート側に挿入されている。容量素子Ｃ２の容量は、容量素子Ｃ１の容量よりも大きくなっている。容量素子Ｃ１，Ｃ２のそれぞれの容量は、以下の式（２）を満たしていることが好ましい。容量素子Ｃ１，Ｃ２が式（２）を満たすならば、入力電圧Ｖｉｎ２が立ち下がった時、トランジスタＴｒ５のゲート−ソース間電圧をその閾値電圧Ｖｔｈ５以上とすることができ、出力電圧Ｖｏｕｔがローからハイに変移することができる。なお、式（２）において、Ｖｄｄ２は、高電圧線Ｌ３の電圧であり、Ｖｓｓは、低電圧線Ｌ１の電圧である。
Ｃｂ（Ｖｄｄ２−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ５…（２）
【０１００】
ところで、インバータ回路５の前段は、従来のインバータ回路（図３７のインバータ回路２００）との関係では、トランジスタＴｒ４，Ｔｒ５と入力端子ＩＮ２との間に、制御素子１０およびトランジスタＴｒ３を挿入したものに相当する。ここで、制御素子１０は、例えば、図１８に示したように、入力端子ＩＮ２に電気的に接続された第１端子Ｐ１、トランジスタＴ７に電気的に接続された第２端子Ｐ２、およびトランジスタＴｒ５のゲートに電気的に接続された第３端子Ｐ３を有している。制御素子１０は、さらに、例えば、図１８に示したように、容量素子Ｃ１，Ｃ２を含んで構成されている。制御素子１０は、例えば、第１端子Ｐ１に立下り電圧が入力されている時に第２端子Ｐ２のトランジェントを第３端子Ｐ３のトランジェントよりも緩やかにするようになっている。具体的には、制御素子１０は、例えば、入力端子ＩＮ２に立下り電圧が入力されている時にトランジスタＴｒ５のソース（トランジスタＴｒ７側の端子）のトランジェントをトランジスタＴｒ５のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路５の動作説明と併せて行うものとする。
【０１０１】
[動作]
次に、図１９〜図２８を参照しつつ、インバータ回路５の動作の一例について説明する。図１９は、インバータ回路５の動作の一例を表す波形図である。図２０〜図２８は、インバータ回路５の一連の動作の一例を表す回路図である。
【０１０２】
まず、入力電圧Ｖｉｎ１，Ｖｉｎ２がハイ（Ｖｄｄ）の時、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオン状態となっており、トランジスタＴｒ２，Ｔｒ５のゲート電圧Ｖｇ２，Ｖｇ５およびソース電圧Ｖｓ２，Ｖｓ５が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電されている（図１９、図２０）。そのため、トランジスタＴｒ２，Ｔｒ５はオフ状態となっており（ゲート−ソース間電圧Ｖｇｓ２，Ｖｇｓ５＝０Ｖでオフする場合）、電圧Ｖｓｓが出力電圧Ｖｏｕｔとして出力されている。このとき、容量素子Ｃ２には、Ｖｄｄ−Ｖｓｓという電圧が充電されている。また、トランジスタＴｒ５のソース電圧Ｖｓ５とトランジスタＴｒ２のゲート電圧Ｖｇ２はそれぞれ、トランジスタＴｒ４，Ｔｒ６によってＶｓｓとなっているので、トランジスタＴｒ７がオンオフを繰り返しても各ノードの電位に変化はない。
【０１０３】
次に、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ）となっており、トランジスタＴｒ７がオフしている時に、入力電圧Ｖｉｎ２がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する（図１９、図２１）。これにより、トランジスタＴｒ３，Ｔｒ４のゲート電圧の変化が容量素子Ｃ２を介してトランジスタＴｒ５のソース（端子Ｂ）に伝播し、トランジスタＴｒ５のソース電圧Ｖｓ５がΔＶ１’だけ変化（低下）する。さらに、トランジスタＴｒ５のゲート電圧Ｖｇ５の変化が容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ５のゲートにも伝播し、トランジスタＴｒ５のゲート電圧Ｖｇ５がΔＶ２’だけ変化（低下）する。しかし、この時、トランジスタＴｒ３，Ｔｒ４がオンしている。そのため、低電圧線Ｌ１からトランジスタＴｒ５のソース（端子Ｂ）およびトランジスタＴｒ５のゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【０１０４】
ここで、トランジスタＴｒ３，Ｔｒ４のゲート電圧はＶｄｄからＶｓｓに変化（低下）していくので、トランジスタＴｒ３，Ｔｒ４のオン抵抗が徐々に大きくなり、トランジスタＴｒ５のソース（端子Ｂ）およびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が長くなる。
【０１０５】
さらに、トランジスタＴｒ５のソース（端子Ｂ）およびゲートから見える全容量を比較すると、トランジスタＴｒ５のソース（端子Ｂ）には容量素子Ｃ１，Ｃ２が並列接続され、トランジスタＴｒ５のゲートには容量素子Ｃ１，Ｃ２が直列接続されている。このことから、トランジスタＴｒ５のソース（端子Ｂ）の方が、トランジスタＴｒ５のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ５のソース（端子Ｂ）を低電圧線Ｌ１の電圧に充電するのに要する時間の方がトランジスタＴｒ５のゲートを低電圧線Ｌ１の電圧に充電するのに要する時間よりも長くなる。
【０１０６】
また、入力電圧Ｖｉｎ２がＶｓｓ＋Ｖｔｈ３以上となっており、さらに、Ｖｓｓ＋Ｖｔｈ４以上となっている場合は、トランジスタＴｒ３，Ｔｒ４は線形領域で動作する。なお、Ｖｔｈ３はトランジスタＴｒ３の閾値電圧であり、Ｖｔｈ４はトランジスタＴｒ４の閾値電圧である。一方、入力電圧Ｖｉｎ２がＶｓｓ＋Ｖｔｈ３未満となっており、さらに、Ｖｓｓ＋Ｖｔｈ４未満となっている場合は、トランジスタＴｒ３，Ｔｒ４は飽和領域で動作する。従って、トランジスタＴｒ５のソース（端子Ｂ）およびゲートには、図２１に示したような電流が流れるが、トランジスタＴｒ３，Ｔｒ４は、それぞれの点を電圧Ｖｓｓに充電することができない。
【０１０７】
最終的に、入力電圧Ｖｉｎ２がＶｄｄからＶｓｓになった時、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓ５はΔＶ１−ΔＶ２となる（図１９、図２２）。このとき、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓ５がトランジスタＴｒ５の閾値電圧Ｖｔｈ５よりも大きくなった時点で、トランジスタＴｒ５がオンし、高電圧線Ｌ３から電流が流れ始める。
【０１０８】
トランジスタＴｒ５がオンしている時は、トランジスタＴｒ５のソース電圧Ｖｓ５は、トランジスタＴｒ４に加えて、トランジスタＴｒ５によっても上昇する。また、トランジスタＴｒ５のゲート−ソース間には容量素子Ｃ１が接続されているので、ブートストラップが生じ、トランジスタＴｒ５のゲート電圧Ｖｇ５も、トランジスタＴｒ５のソース電圧Ｖｓ５の上昇に連動して上昇する。その後、トランジスタＴｒ５のソース電圧Ｖｓ５およびゲート電圧Ｖｇ５がＶｓｓ−Ｖｔｈ３以上となり、さらに、Ｖｓｓ−Ｖｔｈ４以上となった時点で、トランジスタＴｒ３，Ｔｒ４がオフし、トランジスタＴｒ５のソース電圧Ｖｓ５およびゲート電圧Ｖｓ５がトランジスタＴｒ５のみによって上昇する。
【０１０９】
一定時間経過後、トランジスタＴｒ５のソース電圧Ｖｓ５がＶｄｄ２となった段階で、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する（図１９、図２３）。このとき、トランジスタＴｒ７はオフしているので、トランジスタＴｒ２のゲート電圧Ｖｇ２はＶｓｓのままとなり、出力電圧Ｖｏｕｔは依然としてＶｓｓのままである。
【０１１０】
次に、トランジスタＴｒ７がオンする（図２４）。このとき、入力電圧Ｖｉｎ１，Ｖｉｎ２は共にロー（Ｖｓｓ）となっており、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６はオフしているので、トランジスタＴｒ５のソース（端子Ｂ）とトランジスタＴｒ２のゲートとで容量結合が起こる。ここで、トランジスタＴｒ５のソース（端子Ｂ）には容量素子Ｃ１，Ｃ２が並列接続されているので、その容量値は大きい。一方、トランジスタＴｒ２のゲートにはトランジスタの寄生容量が接続されているのみである。そのため、容量結合によってトランジスタＴｒ２のゲート電圧Ｖｇ２はＶｓｓから大きく上昇し、トランジスタＴｒ５のソース電圧Ｖｓ５はＶｄｄ２から減少する。その結果、トランジスタＴｒ２がオンするとともに、トランジスタＴｒ２のゲート−ソース間電圧が大きくなり、出力電圧ＶｏｕｔがＶｓｓからＶｄｄへ変化する。また、トランジスタＴｒ７がオンしている間は、トランジスタＴｒ５によってトランジスタＴｒ２のゲート電圧も増加を続ける。
【０１１１】
一定時間経過後、トランジスタＴｒ７がオフし、トランジスタＴｒ５のソース（端子Ｂ）とトランジスタＴｒ２のゲートは電気的に切り離される（図２５）。その結果、トランジスタＴｒ２のゲート電圧はＶｘのままで変化しないが、トランジスタＴｒ５のソース電圧は上昇し、再びＶｄｄ２となる。その後、トランジスタＴｒ７が再びオンすると、容量結合によってトランジスタＴｒ２のゲート電圧Ｖｇ２が上昇する。しばらくの間、これを繰り返すことで、最終的にトランジスタＴｒ２のゲート電圧Ｖｇ２とトランジスタＴｒ５のソース電圧Ｖｓ５が互いに同一の電圧（Ｖｄｄ２）となる。
【０１１２】
その後、入力電圧Ｖｉｎ１，Ｖｉｎ２がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化（上昇）する（図１９）。すると、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオンし、各ノードがＶｓｓに充電される。最終的に、トランジスタＴｒ２，Ｔｒ５がオフ状態となり、出力電圧ＶｏｕｔにはＶｓｓが出力される。
【０１１３】
以上のようにして、本実施の形態のインバータ回路５では、入力端子ＩＮ１に入力されたパルス信号の信号波形（例えば図１９（Ａ））をほぼ反転させたパルス信号（例えば図１９（Ｄ））が出力端子ＯＵＴから出力される。
【０１１４】
[効果]
本実施の形態のインバータ回路５では、トランジスタＴｒ１，Ｔｒ２が同時にオンしたり、トランジスタＴｒ４，Ｔｒ５が同時にオンしたりしている期間がほとんどないようにした。これにより、トランジスタＴｒ１，Ｔｒ２およびトランジスタＴｒ４，Ｔｒ５を介して、高電圧線Ｌ２，Ｌ３と低電圧線Ｌ１との間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）したときに出力電圧Ｖｏｕｔが高電圧線Ｌ２側の電圧となり、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）したときに出力電圧Ｖｏｕｔが低電圧線Ｌ１側の電圧となるようにした。これにより、出力電圧Ｖｏｕｔのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【０１１５】
また、本実施の形態のインバータ回路５では、トランジスタＴｒ１，Ｔｒ６のゲートに入力する電圧（入力電圧Ｖｉｎ１）よりも位相の早い電圧（入力電圧Ｖｉｎ２）を用いて、トランジスタＴｒ５のソース電圧Ｖｓ５をあらかじめ高い電圧（Ｖｄｄ２）としておき、トランジスタＴｒ７を介した容量結合によってトランジスタＴｒ２のゲート電圧を一気に上昇させることで、トランジスタＴｒ２のゲート電圧Ｖｇ２のトランジェントを早くしている。これにより、インバータ回路５の高速化が可能となる。
【０１１６】
次に、上述の方法でインバータ回路５を高速化することによるメリットについて、比較例と対比しつつ説明する。
【０１１７】
図４１は、比較例に係るインバータ回路５００の全体構成の一例を表したものである。図４２は、図４１のインバータ回路５００の入出力電圧波形の一例を表したものである。インバータ回路５００は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図４２（Ａ））をほぼ反転させたパルス信号（例えば図４２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路５００は、互いに同一のチャネル型の５つのトランジスタＴｒ１１〜Ｔｒ１５と、２つの容量素子Ｃ１１，Ｃ１２と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、５Ｔｒ２Ｃの回路構成となっている。
【０１１８】
次に、図４３〜図４９を参照しつつ、インバータ回路５００の動作の一例について説明する。図４３は、インバータ回路５００の動作の一例を表す波形図である。図４４〜図４９は、インバータ回路５００の一連の動作の一例を表す回路図である。
【０１１９】
まず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４がオンする。すると、トランジスタＴｒ１２のゲート電圧Ｖｇ１２およびソース電圧Ｖｓ１２が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電され、さらに、トランジスタＴｒ１５のゲート電圧Ｖｇ１５およびソース電圧Ｖｓ１５が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電される（図４３、図４４）。これにより、トランジスタＴｒ１２がオフするとともに、トランジスタＴｒ１５がオフし、電圧Ｖｓｓが出力電圧Ｖｏｕｔとして出力される。このとき、容量素子Ｃ１２には、Ｖｄｄ−Ｖｓｓという電圧が充電される。
【０１２０】
次に、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する時、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４のゲート電圧Ｖｇ１１，Ｖｇ１３，Ｖｇ１４もＶｄｄからＶｓｓに変化（低下）する（図４３、図４５）。これにより、トランジスタＴｒ１１のゲート電圧Ｖｇ１１の変化が容量素子Ｃ１２を介してトランジスタＴｒ１２のゲートに伝播し、トランジスタＴｒ１２のゲート電圧Ｖｇ１２がΔＶ１’だけ変化（低下）する。さらに、トランジスタＴｒ１１のゲート電圧Ｖｇ１１の変化が容量素子Ｃ１１，Ｃ１２を介してトランジスタＴｒ１５のゲートにも伝播し、トランジスタＴｒ１５のゲート電圧Ｖｇ１５がΔＶ２’だけ変化（低下）する。しかし、この時、トランジスタＴｒ１３，Ｔｒ１４がオンしている。そのため、低電圧線Ｌ１からトランジスタＴｒ１５のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【０１２１】
ここで、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧Ｖｇ１３，Ｖｇ１４はＶｄｄからＶｓｓに変化（低下）していくので、トランジスタＴｒ１３，Ｔｒ１４のオン抵抗が徐々に大きくなり、トランジスタＴｒ１５のソースおよびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が長くなる。
【０１２２】
さらに、トランジスタＴｒ１５のソースおよびゲートから見える全容量を比較すると、トランジスタＴｒ１５のソースには容量素子Ｃ１１，Ｃ１２が並列接続され、トランジスタＴｒ１５のゲートには容量素子Ｃ１１，Ｃ１２が直列接続されている。このことから、トランジスタＴｒ１５のソースの方が、トランジスタＴｒ１５のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ１５のソースを低電圧線Ｌ１の電圧に充電するのに要する時間の方がトランジスタＴｒ１５のゲートを低電圧線Ｌ１の電圧に充電するのに要する時間よりも長くなる。
【０１２３】
また、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１３以上となっており、さらに、Ｖｓｓ＋Ｖｔｈ１４以上となっている場合は、トランジスタＴｒ１３，Ｔｒ１４は線形領域で動作する。なお、Ｖｔｈ１３はトランジスタＴｒ１３の閾値電圧であり、Ｖｔｈ１４はトランジスタＴｒ１４の閾値電圧である。一方、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１３未満となっており、さらに、Ｖｓｓ＋Ｖｔｈ１４未満となっている場合は、トランジスタＴｒ１３，Ｔｒ１４は飽和領域で動作する。従って、トランジスタＴｒ１５のソースおよびゲートには、図４５に示したような電流が流れるが、トランジスタＴｒ１３，Ｔｒ１４は、それぞれの点を電圧Ｖｓｓに充電することができない。
【０１２４】
最終的に、入力電圧ＶｉｎがＶｄｄからＶｓｓになった時、トランジスタＴｒ１５のゲート−ソース間電圧Ｖｇｓ１５はΔＶ１−ΔＶ２となる（図４３、図４６）。このとき、トランジスタＴｒ１５のゲート−ソース間電圧Ｖｇｓ１５がトランジスタＴｒ１５の閾値電圧Ｖｔｈ１５よりも大きくなった時点で、トランジスタＴｒ１５がオンし、高電圧線Ｌ３から電流が流れ始める。
【０１２５】
トランジスタＴｒ１５がオンしている時は、トランジスタＴｒ１５のソース電圧Ｖｓ１５は、トランジスタＴｒ１４に加えて、トランジスタＴｒ１５によっても上昇する。また、トランジスタＴｒ１５のゲート−ソース間には容量素子Ｃ１が接続されているので、ブートストラップが生じ、トランジスタＴｒ１５のゲート電圧Ｖｇ１５も、トランジスタＴｒ１５のソース電圧Ｖｓ１５の上昇に連動して上昇する。その後、トランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５がＶｓｓ−Ｖｔｈ１３以上となり、さらに、Ｖｓｓ−Ｖｔｈ１４以上となった時点で、トランジスタＴｒ１３，Ｔｒ１４がオフし、トランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５がトランジスタＴｒ１５のみによって上昇する。
【０１２６】
一定時間経過後、トランジスタＴｒ１５のソース電圧Ｖｓ１５（トランジスタＴｒ１２のゲート電圧Ｖｇ１２）がＶｓｓ＋Ｖｔｈ１２以上となると、トランジスタＴｒ１２がオンし、高電圧線Ｌ２から電流が流れ始める（図４３、図４７）。なお、Ｖｔｈ１２はトランジスタＴｒ１２の閾値電圧である。その結果、出力端子ＯＵＴの電圧Ｖｏｕｔは、Ｖｓｓから徐々に上昇する。トランジスタＴｒ１２のゲート電圧Ｖｇ１２は、最終的には、トランジスタＴｒ１５からの電流によって、高電圧線Ｌ３の電圧まで上昇する（図４３、図４８）。ここで、高電圧線Ｌ３の電圧は、インバータ回路５００の駆動時には、Ｖｄｄ＋Ｖｔｈ１２よりも大きなＶｄｄ２となっているので、トランジスタＴｒ１２は、高電圧線Ｌ２の電圧であるＶｄｄを出力端子ＯＵＴに出力する。その結果、出力端子ＯＵＴからはＶｄｄが出力される（図４３、図４８）。
【０１２７】
そして、さらに一定時間経過後、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化（上昇）する（図４３、図４９）。このとき、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１３よりも低くなっており、さらに、Ｖｓｓ＋Ｖｔｈ１４よりも低くなっている段階では、トランジスタＴｒ１３，Ｔｒ１４はオフしている。そのため、容量素子Ｃ１，Ｃ２を介したカップリングがトランジスタＴｒ１５のソースおよびゲートに入力され、トランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５が上昇する。その後、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１１、Ｖｓｓ＋Ｖｔｈ１３およびＶｓｓ＋Ｖｔｈ１４以上となると、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４がオンする。そのため、トランジスタＴｒ１２のソース（出力端子ＯＵＴ）、ならびにトランジスタＴｒ１５のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【０１２８】
ここで、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４のゲート電圧Ｖｇ１１，Ｖｇ１３，Ｖｇ１４はＶｄｄからＶｓｓに変化（上昇）していくので、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４のオン抵抗が徐々に小さくなり、トランジスタＴｒ１２，Ｔｒ１５のソースおよびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が相対的に短くなる。最終的に、トランジスタＴｒ１２のソース電圧Ｖｓ１２、ならびにトランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５がＶｓｓとなり、出力端子ＯＵＴからはＶｓｓが出力される（図４３、図４４）。
【０１２９】
以上のようにして、比較例に係るインバータ回路５００では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図４３（Ａ））をほぼ反転させたパルス信号（例えば図４３（Ｂ））が出力端子ＯＵＴから出力される。
【０１３０】
ところで、上記のインバータ回路５００では、トランジスタＴｒ５のゲートおよびソースに入力されるカップリング量は、Ｃ１２、Ｃ１１を介して入力される電圧と、トランジスタＴｒ１５のゲートおよびソースに接続されているトランジスタによって充電される電圧との和となる。そのため、入力電圧Ｖｉｎの波形が鈍って入力された場合、前述のトランジスタによって各ノードが充電される時間が長くなってしまうので、トータルのカップリング量が小さくなる。その結果、トランジスタＴｒ１２のゲート電圧Ｖｇ１２の増加は緩やかになってしまい、それに応じて出力電圧Ｖｏｕｔも緩やかに変化してしまう。つまり、出力電圧Ｖｏｕｔのオン時間（ハイとなっている時間）が入力電圧Ｖｉｎの鈍りの影響を大きく受けてしまう。従って、上記のインバータ回路５００を、例えば、画素回路の書き込みトランジスタの制御ライン（ＷＳライン）の駆動回路に用いた場合には、前述の入力電圧Ｖｉｎの鈍りによってトランジスタＴｒ１１のオン時間が変化してしまい、書き込みトランジスタに正常に信号電圧が書き込めなくなる可能性がある。
【０１３１】
一方、本実施の形態のインバータ回路５では、上述した方法によってトランジスタＴｒ２のゲート電圧のトランジェントを早くしているので、入力電位Ｖｉｎ１，Ｖｉｎ２の鈍りによって出力電圧Ｖｏｕｔのオン時間が変化しない。そのため、インバータ回路５を、画素回路の書き込みトランジスタの制御ライン（ＷＳライン）の駆動回路に用いた場合に、入力電圧Ｖｉｎ１，Ｖｉｎ２の鈍りによってトランジスタＴｒ１のオン時間は変化しないので、書き込みトランジスタに正常に信号電圧を書き込むことができる。
【０１３２】
＜５．上記第３の実施の形態の変形例＞
上記実施の形態のインバータ回路５において、例えば、図２６に示したように、トランジスタＴｒ２のゲートと、トランジスタＴｒ２のソース（出力端子ＯＵＴ側の端子）との間に、容量素子Ｃ３が設けられていてもよい。このようにした場合には、トランジスタＴｒ５に接続していた高電圧線Ｌ３を、高電圧線Ｌ２に置き換えることが可能となる。つまり、容量素子Ｃ３を設けることにより、トランジスタＴｒ２，Ｔｒ５を互いに同一の電圧線（高電圧線Ｌ２）に接続することが可能となる。このとき、各トランジスタＴｒ２，Ｔｒ５のソースおよびドレインのうち高電圧線Ｌ２側の端子は、互いに同電位となる。
【０１３３】
次に、図２６に記載のインバータ回路５の動作について説明する。なお、図２６に記載のインバータ回路５の動作は図１８に記載のインバータ回路５の動作と大きくは変わらないので、以下では、図１８に記載のインバータ回路５の動作と異なる部分について説明する。
【０１３４】
入力電圧Ｖｉｎ１がハイからローに変化した後にトランジスタＴｒ７をオンすることで、トランジスタＴｒ２のゲートとトランジスタＴｒ５のソース（端子Ｂ）との間に容量結合が発生し、トランジスタＴｒ２のゲート電圧がＶｘとなる。このとき、トランジスタＴｒ２のゲート−ソース間電圧は容量素子Ｃ３に保持され、その値がトランジスタＴｒ２の閾値電圧Ｖｔｈ２よりも大きければ、図２７に示したように電流が流れ、出力電圧Ｖｏｕｔは増加を開始する。トランジスタＴｒ２のゲート−ソース間には前述のように容量素子Ｃ３が接続されており、出力電圧Ｖｏｕｔの増加によってトランジスタＴｒ２のゲート電圧も増加を開始する。ここで、オン状態のトランジスタＴｒ７のゲートに与えられる電圧がＶｄｄとなっている。そのため、トランジスタＴｒ２のゲート電圧、トランジスタＴｒ５のソース電圧がＶｄｄ−Ｖｔｈ７よりも大きくなった場合、トランジスタＴｒ７は自動的にオフし、トランジスタＴｒ２のゲートおよびソースの電圧は増加を続け、最終的に出力電圧ＶｏｕｔとしてＶｄｄが出力される（図２８）。
【０１３５】
本変形例では、上記第３の実施の形態と同様、入力端子ＩＮ１にＶｄｄが印加された時に出力電圧ＶｏｕｔとしてＶｓｓが出力され、入力端子ＩＮ１にＶｓｓが印加された時に出力電圧ＶｏｕｔとしてＶｄｄが出力される。また、高電圧線Ｌ２から低電圧線Ｌ１に流れる貫通電流をなくすことができ、インバータ回路５の低消費電力化を実現することができる。さらに、本変形例では、インバータ回路５に入力される電圧は少なくともＶｄｄとＶｓｓの２種のみでよいので、入力電圧Ｖｉｎ１，Ｖｉｎ２よりも高電圧の電源が必要にならず、狭額縁化、高歩留まり化が可能である。
【０１３６】
また、本変形例では、入力電圧Ｖｉｎ１よりも位相の早い入力電圧Ｖｉｎ２を用いて、トランジスタＴｒ５のソース電圧をあらかじめ高電圧としておき、トランジスタＴｒ７を介した容量結合によってトランジスタＴｒ２のゲート電圧を上昇させることでトランジスタＴｒ２のゲート電圧のトランジェントを早くすることができる。その結果、インバータ回路５の高速化が可能となる。また、入力電位Ｖｉｎ１，Ｖｉｎ２の鈍りによって出力電圧Ｖｏｕｔのオン時間が変化しないので、画素回路の書き込みトランジスタの制御ライン（ＷＳライン）の駆動回路に用いた場合に、入力電圧Ｖｉｎ１，Ｖｉｎ２の鈍りによってトランジスタＴｒ１のオン時間は変化しないので、書き込みトランジスタに正常に信号電圧を書き込むことができる。
【０１３７】
＜３．適用例＞
図２９は、上記実施の形態およびその変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０と、表示パネル１１０を駆動する駆動回路１２０とを備えている。表示パネル１１０が本発明の「表示部」の一具体例に相当し、駆動回路１２０が本発明の「駆動部」の一具体例に相当する。
【０１３８】
（表示パネル１１０）
表示パネル１１０は、複数の表示画素１１４が２次元配置された表示領域１１０Ａを有しており、各表示画素１１４が駆動回路１２０によって駆動されることにより、表示領域１１０Ａに映像を表示するものである。各表示画素１１４は、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂからなる。なお、以下では、各画素１１３Ｒ，１１３Ｇ，１１３Ｂの総称として画素１１３を適宜、用いるものとする。
【０１３９】
画素１１３Ｒは、有機ＥＬ素子１１１Ｒおよび画素回路１１２を含んで構成されている。画素１１３Ｇは、有機ＥＬ素子１１１Ｇおよび画素回路１１２を含んで構成されている。画素１１３Ｂは、有機ＥＬ素子１１１Ｂおよび画素回路１１２を含んで構成されている。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【０１４０】
図３０は、表示領域１１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ１００に書き込む書き込みトランジスタＴｒ２００と、保持容量Ｃｓとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ１００および書き込みトランジスタＴｒ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ１００または書き込みトランジスタＴｒ２００は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【０１４１】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬが行状に配置され、複数の信号線ＤＴＬが列状に配置されている。なお、書込線ＷＳＬが本発明の「走査線」の一具体例に相当する。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、画素１１３が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端と、書き込みトランジスタＴｒ２００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端と、書き込みトランジスタＴｒ２００のゲート電極に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端と、駆動トランジスタＴｒ１００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタＴｒ２００のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方の電極は、駆動トランジスタＴｒ１００のゲート電極と、保持容量Ｃｓの一端に接続されている。駆動トランジスタＴｒ１００のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方の電極と保持容量Ｃｓの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極は、例えば、グラウンド線ＧＮＤに接続されている。
【０１４２】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図２９、図３０、図３１を参照して説明する。なお、図３１は、同期信号の波形の一例と、駆動回路１２０から各書込線ＷＳＬに出力される電圧波形の一例とを表したものである。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４および電源線駆動回路１２５を有している。また、駆動回路１２０は、上記実施の形態およびその変形例における各種電源（具体的には低電圧線Ｌ１および高電圧線Ｌ２，Ｌ３，Ｌ４等に接続された電源）も有している。
【０１４３】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【０１４４】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【０１４５】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａを各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴ１００のゲートに所定の電圧を印加することを指している。
【０１４６】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を順番に供給するようになっている。
【０１４７】
ここで、オフセット電圧Ｖｏｆｓは、信号電圧Ｖｓｉｇの値に依らず一定電圧値となっている。また、信号電圧Ｖｓｉｇは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖｓｉｇの最小電圧はオフセット電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧はオフセット電圧Ｖｏｆｓよりも高い電圧値となっている。
【０１４８】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖｄｄ、Ｖｓｓ）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖｄｄ、Ｖｓｓ）を供給し、書き込みトランジスタＴ２００を制御するようになっている。例えば、図３１に示したように、制御信号１２１Ａとして、クロックｃｋと、スキャンパルスｓｐが入力されると、書込線駆動回路１２４は、複数の書込線ＷＳＬに対して、波高値がＶｄｄで、幅が２Ｈのパルスを含む電圧Ｖｓ（ｉ）（１≦ｉ≦Ｎ、ｉおよびＮは正の整数）を、パルスの位相を１Ｈずつずらしながら順番に出力するようになっている。
【０１４９】
ここで、電圧Ｖｄｄは、書き込みトランジスタＴ２００のオン電圧以上の値となっている。電圧Ｖｄｄは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路１２４から出力される電圧値である。電圧Ｖｓｓは、書き込みトランジスタＴ２００のオン電圧よりも低い値となっており、かつ、電圧Ｖｄｄよりも低い値となっている。
【０１５０】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【０１５１】
ここで、電圧ＶｃｃＬは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧ＶｃｃＨは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧以上の電圧値である。
【０１５２】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ１００の閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖｔｈや移動度μの変動に対する補正動作が組み込まれている。
【０１５３】
図３２は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓの変化の一例とを表したものである。図３２（Ａ）には信号線ＤＴＬに、信号電圧Ｖｓｉｇと、オフセット電圧Ｖｏｆｓが印加されている様子が示されている。図３２（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ２００をオンする電圧Ｖｄｄと、書き込みトランジスタＴｒ２００をオフする電圧Ｖｓｓが印加されている様子が示されている。図３２（Ｃ）には電源線ＰＳＬに、電圧ＶｃｃＨと、電圧ＶｃｃＬが印加されている様子が示されている。さらに、図３２（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【０１５４】
（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶｏｆｆとなっており、電源線ＤＳＬの電圧がＶｃｃＨとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶｃｃＨからＶｃｃＬに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｃｃＬとなり、有機ＥＬ素子１１１が消光する。その後、信号線ＤＴＬの電圧がＶｏｆｓとなっている時に書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｆｓからＶｏｎに上げ、駆動トランジスタＴｒ１００のゲートをＶｏｆｓとする。
【０１５５】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、書込みトランジスタＴｒ２００がオンしており、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶｃｃＬからＶｃｃＨに上げる（Ｔ２）。すると、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ３）。すると、駆動トランジスタＴｒ１００のゲートがフローティングとなり、Ｖｔｈの補正が休止する。
【０１５６】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、例えば、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶｔｈ補正を行った行（画素）において、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低いので、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【０１５７】
（２回目のＶｔｈ補正期間）
次に、Ｖｔｈ補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｆｓからＶｏｎに上げ、駆動トランジスタＴｒ１００のゲートをＶｏｆｓにする（Ｔ４）。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、駆動トランジスタＴｒ１００がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１００のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【０１５８】
なお、このＶｔｈ補正期間において、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなった場合には、駆動回路１２０は、Ｖｔｈ補正を終了する。しかし、ゲート−ソース間電圧ＶｇｓがＶｔｈにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶｇｓがＶｔｈに到達するまで、Ｖｔｈ補正と、Ｖｔｈ補正休止とを繰り返し実行する。
【０１５９】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ６）、駆動トランジスタＴｒ１００のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１００のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流は有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶｘだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｘとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１００の移動度μが大きい程、ΔＶｘも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶｘだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【０１６０】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ７）。すると、駆動トランジスタＴｒ１００のゲートがフローティングとなり、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【０１６１】
表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【０１６２】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路６は、上述したインバータ回路１，２，４，５を複数含んで構成されている。これにより、バッファ回路６内を流れる貫通電流はほとんど存在しないので、バッファ回路６の消費電力を抑えることができる。また、バッファ回路６の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴｒ１００の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。
【０１６３】
また、本適用例において、書込線ＷＳＬごとにインバータ回路５を設けた場合に、書込線駆動回路１２４が、例えば、ｉ段目（ｉは正の整数）の書込線ＷＳＬに対応するインバータ回路５の入力端子ＩＮ１に対して入力電圧Ｖｉｎ（ｉ）を入力するともに、ｉ−ｘ段目（ｘはｉよりも小さな正の整数）の書込線ＷＳＬに対応するインバータ回路５の入力端子ＩＮ１に対して入力した入力電圧Ｖｉｎ（ｉ−ｘ）を、ｉ段目の書込線ＷＳＬに対応するインバータ回路５の入力端子ＩＮ２に対して入力電圧Ｖｉｎ（ｉ−ｘ）を入力するようになっていてもよい。例えば、図３３、図３４に示したように、ｘが１となっていてもよい。
【０１６４】
次に、図３３、図３４に記載のインバータ回路５の基本的な動作について説明する。なお、図３３、図３４に記載のインバータ回路５の動作は図１８に記載のインバータ回路５の動作と大きくは変わらないので、以下では、図１８に記載のインバータ回路５の動作と異なる部分について説明する。
【０１６５】
図３３、図３４に記載のインバータ回路５では、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化するタイミングの方が入力端子Ｖｉｎ（ｉ）がローからハイに変化するタイミングよりも早くなっている点が、図１８に記載のインバータ回路５の動作と主に異なっている。このようなタイミングとなっている場合には、例えば、図３５に示したように、トランジスタＴｒ５のソース(端子Ｂ）の電圧が、トランジスタＴｒ２のゲート電圧よりも先にＶｓｓとなる。図３５には、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化する時に、トランジスタＴｒ７がオフしている場合が例示されている。
【０１６６】
なお、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化する時に、トランジスタＴｒ７がオンしている場合には、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化した時に、トランジスタＴｒ５のソース(端子Ｂ）の電圧と、トランジスタＴｒ２のゲート電圧とが同時にＶｓｓとなる。このとき、トランジスタＴｒ１はオフしているので、出力電圧ＶｏｕｔにはＶｄｄが出力される。
【０１６７】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【０１６８】
例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路１，２，４，５が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【０１６９】
なお、上記各実施の形態およびその変形例に係るインバータ回路１，２，４，５を電源線駆動回路１２５の出力段に用いる場合には、例えば、低電圧線Ｌ１に対して、電圧ＶｃｃＬを出力する電源（図示せず）を接続し、高電圧線Ｌ２，Ｌ３に対して、電圧ＶｃｃＨを出力する電源（図示せず）を接続し、高電圧線Ｌ４に対して、電圧ＶｃｃＨよりも高い電圧を出力する電源（図示せず）を接続すればよい。
【符号の説明】
【０１７０】
１，２，２００，３００，４００，５００…インバータ回路、３…遅延素子、５…バッファ回路、１０…制御素子、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｃ，Ｄ…接続点、Ｂ…端子、Ｃ１，Ｃ２，Ｃ３…容量素子、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ，ＩＮ２，ＩＮ３…入力端子、Ｌ１…低電圧線、Ｌ２，Ｌ３，Ｌ３０…高電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、Ｐ１…第１端子、Ｐ２…第２端子、Ｐ３…第３端子、ＰＳＬ…電源線、Ｔｒ１〜Ｔｒ７，Ｔｒ３１，Ｔｒ３２…トランジスタ、Ｔｒ１００…駆動トランジスタ、Ｔｒ２００…書き込みトランジスタ、ＶｃｃＨ，ＶｃｃＬ，Ｖｄｄ，Ｖｄｄ２，Ｖｓｓ，ΔＶｘ，ΔＶ１’，ΔＶ２’，ΔＶ１，ΔＶ２…電圧、Ｖｇ，Ｖｇ１，Ｖｇ２，Ｖｇ３…ゲート電圧、Ｖｇｓ，Ｖｇｓ１，Ｖｇｓ２，Ｖｇｓ３…ゲート−ソース間電圧、Ｖｉｎ…入力電圧、Ｖｏｆｓ…オフセット電圧、Ｖｏｕｔ…出力電圧、Ｖｓ，Ｖｓ２…ソース電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３，Ｖｅｌ…閾値電圧、ＷＳＬ…書込線、μ…移動度。
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
上記の駆動トランジスタでは、閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖｔｈや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
閾値電圧Ｖｔｈや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図３６に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ１００に書き込む書き込みトランジスタＴｒ２００と、保持容量Ｃｓとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ１００および書き込みトランジスタＴｒ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【０００６】
図３２（Ａ）〜（Ｅ）は、画素回路に印加される電圧波形の一例と、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓの変化の一例とを表したものである。図３２（Ａ）には、信号線ＤＴＬに、信号電圧Ｖｓｉｇと、オフセット電圧Ｖｏｆｓが印加されている様子が示されている。図３２（Ｂ）には、書込線ＷＳＬに、書き込みトランジスタＴｒ２００をオンする電圧Ｖｄｄと、書き込みトランジスタＴｒ２００をオフする電圧Ｖｓｓが印加されている様子が示されている。図３２（Ｃ）には、電源線ＰＳＬに、ハイ電圧ＶｃｃＨと、ロー電圧ＶｃｃＬが印加されている様子が示されている。さらに、図３２（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【０００７】
図３２（Ａ）〜（Ｅ）から、１Ｈ内に２回、ＷＳパルスＰが書込線ＷＳＬに印加されており、１回目のＷＳパルスＰによって閾値補正が行われ、２回目のＷＳパルスＰによって移動度補正と信号書き込みが行われていることがわかる。つまり、図３２（Ａ）〜（Ｅ）において、ＷＳパルスＰは、信号書込みだけでなく、駆動トランジスタＴｒ１００の閾値補正や移動度補正にも用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アクティブマトリクス方式の表示装置では、信号線ＤＴＬを駆動する水平駆動回路（図示せず）や、各画素１１３を順次選択する書き込み走査回路（図示せず）は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列または各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、２つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図３７に示したように、２つのｎチャネルＭＯＳ型のトランジスタＴｒ１１，Ｔｒ１２が直列接続された単チャネル型の回路構成となっている。図３７に記載のインバータ回路２００は、ローレベルの電圧が印加される低電圧配線Ｌ１と、ハイレベルの電圧が印加される高電圧配線Ｌ２との間に挿入されている。高電圧配線Ｌ２側のトランジスタＴｒ１２のゲートが高電圧配線Ｌ２に接続されており、低電圧配線Ｌ１側のトランジスタＴｒ１１のゲートが入力端子ＩＮに接続されている。さらに、トランジスタＴｒ１１とトランジスタＴｒ１２との接続点Ｃが出力端子ＯＵＴに接続されている。
【００１０】
インバータ回路２００では、例えば、図３８に示したように、入力端子ＩＮの電圧（入力電圧Ｖｉｎ）がＶｓｓとなっている時、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）がＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴｒ１２の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴｒ１２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【００１１】
そこで、例えば、図３９のインバータ回路３００に示したように、トランジスタＴｒ１２のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄ以上の電圧Ｖｄｄ２（≧Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３にゲートを接続することが考えられる。また、例えば、図４０のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴｒ１２のゲートと高電圧配線Ｌ２との間にトランジスタＴｒ１３を挿入し、トランジスタＴｒ１３のゲートを高電圧配線Ｌ２に接続するとともに、トランジスタＴｒ１２のゲートとトランジスタＴｒ１３のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ１０を挿入した回路構成が考えられる。
【００１２】
しかし、図３７、図３９、図４０のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴｒ１１，Ｔｒ１２を介して、高電圧配線Ｌ２側から低電圧配線Ｌ１側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図３７、図３９、図４０の回路においては、例えば、図３８（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶｉｎがＶｄｄとなっている時、出力電圧ＶｏｕｔがＶｓｓとはならず、出力電圧Ｖｏｕｔの波高値がばらついてしまう。その結果、画素回路１１２内の駆動トランジスタＴｒ１００の閾値補正や移動度補正が画素回路１１２ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。
【００１３】
なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、入力端子と第２トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、出力端子に電気的に接続されている。
【００１６】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１７】
本発明の第１のインバータ回路および第１の表示装置では、第２トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。これにより、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第２トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されており、出力端子には、第１容量素子および第２容量素子が並列接続されているので、出力端子の方が、第２トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００１８】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第１容量素子および第２容量素子は、入力端子と第２トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、出力端子に電気的に接続されている。
【００１９】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００２０】
本発明の第２のインバータ回路および第２の表示装置では、第２トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。これにより、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第２トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されており、出力端子には、第１容量素子および第２容量素子が並列接続されているので、出力端子の方が、第２トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００２１】
本発明の第３のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。この制御素子は、入力端子に電気的に接続された第１端子と、出力端子に電気的に接続された第２端子と、第２トランジスタのゲートに電気的に接続された第３端子とを有している。この制御素子は、第１端子に立下り電圧または立上がり電圧が入力されている時に第２端子のトランジェントを第３端子のトランジェントよりも緩やかにするようになっている。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。
【００２２】
本発明の第３の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第３のインバータ回路と同一の構成要素を含んでいる。
【００２３】
本発明の第３のインバータ回路および第３の表示装置では、第２トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。
【００２４】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。
【００２５】
また、本発明の第３のインバータ回路および第３の表示装置では、制御素子において、第１端子が入力端子に電気的に接続され、第２端子が出力端子に電気的に接続され、第３端子が第２トランジスタのゲートに電気的に接続されており、第１端子に立下り電圧または立上り電圧が入力されている時に第２端子のトランジェントが第３端子のトランジェントよりも緩やかとなる。
【００２６】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００２７】
本発明の第４のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。この制御素子は、入力端子に電気的に接続された第１端子と、出力端子に電気的に接続された第２端子と、第２トランジスタのゲートに電気的に接続された第３端子とを有している。この制御素子は、第１端子に立下り電圧または立上り電圧が入力されている時に第２端子のトランジェントを第３端子のトランジェントよりも緩やかにするようになっている。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。
【００２８】
本発明の第４の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第４のインバータ回路と同一の構成要素を含んでいる。
【００２９】
本発明の第４のインバータ回路および第４の表示装置では、第２トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。
【００３０】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第１トランジスタおよび第３トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第１電圧線および第３電圧線の電圧に充電されるのに要する時間が短くなる。
【００３１】
また、本発明の第４のインバータ回路および第４の表示装置では、制御素子において、第１端子が入力端子に電気的に接続され、第２端子が出力端子に電気的に接続され、第３端子が第２トランジスタのゲートに電気的に接続されており、第１端子に立下り電圧が入力されている時に第２端子のトランジェントが第３端子のトランジェントよりも緩やかとなる。
【００３２】
これにより、第１トランジスタ〜第３トランジスタがｎチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。一方、第１トランジスタ〜第３トランジスタがｐチャネル型である場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンし、その直後に第１トランジスタおよび第３トランジスタがオフする。このとき、出力電圧が第２電圧線側の電圧となる。さらに、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第１トランジスタおよび第３トランジスタがオンし、その直後に第２トランジスタがオフする。このとき、出力電圧が第１電圧線側の電圧となる。
【００３３】
ところで、本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置において、入力端子に入力された信号電圧の波形を鈍らせた電圧を第３トランジスタのゲートに入力する遅延素子をさらに設けてもよい。このようにした場合には、第１トランジスタのゲートに入力される信号よりも遅延した信号が第３トランジスタのゲートに入力されるので、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時またはローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧を超えるまでの時間を短縮することができる。
【００３４】
本発明の第５のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタを備えたものである。このインバータ回路は、さらに、第１容量素子および第２容量素子と、第１入力端子、第２入力端子、第３入力端子および出力端子とを備えている。第１トランジスタは、第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、第２入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのソースまたはドレインである第１端子と第４電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、第２入力端子と第５トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。第５トランジスタは、第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。第６トランジスタは、第１入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第６電圧線との電気的な接続を継断するようになっている。第７トランジスタは、第３入力端子を介して当該第７トランジスタのゲートに入力される信号に応じて第１端子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。
【００３５】
本発明の第５の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第５のインバータ回路と同一の構成要素を含んでいる。
【００３６】
本発明の第５のインバータ回路および第５の表示装置では、第５トランジスタのゲートと第３電圧線との間には、第２入力端子の電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。また、第５トランジスタの第１端子と第４電圧線との間には、第２入力端子の電圧と第４電圧線の電圧との電位差に応じてオンオフ動作する第４トランジスタが設けられている。これにより、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第５トランジスタのゲートとの間に、互いに直列に接続された第１容量素子および第２容量素子が挿入されている。さらに、第５トランジスタのソースが、第１容量素子と第２容量素子との間に電気的に接続されている。これにより、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続され、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されるので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第７トランジスタがオフしているので、第５トランジスタの第１端子の電圧が徐々に上昇する。その後、例えば、第５トランジスタの第１端子の電圧が所定の大きさとなった時に、第１トランジスタおよび第６トランジスタのそれぞれのゲートがハイからローに変移する。これにより、第１トランジスタおよび第６トランジスタがオフする。続いて、例えば、第７トランジスタがオンする。これにより、第５トランジスタの第１端子と、第２トランジスタのゲートとが互いに容量結合するので、第２トランジスタのゲート電圧が一気に上昇し、第２トランジスタがオンするとともに第１トランジスタがオフする。その結果、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲートがローからハイに変移する時に第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタがオンし、その直後に第２トランジスタおよび第５トランジスタがオフする。その結果、出力電圧が第１電圧線側の電圧となる。
【００３７】
本発明の第６のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタを備えたものである。このインバータ回路は、さらに、第１容量素子および第２容量素子と、第１入力端子、第２入力端子、第３入力端子および出力端子とを備えている。第１トランジスタでは、ゲートが第１入力端子に電気的に接続され、ドレインまたはソースが第１電圧線に電気的に接続され、ドレインおよびソースのうち第１電圧線に未接続の端子が出力端子に電気的に接続されている。第２トランジスタでは、ゲートが第７トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第２電圧線に電気的に接続され、ドレインおよびソースのうち第２電圧線に未接続の端子が出力端子に電気的に接続されている。第３トランジスタでは、ゲートが第２入力端子に電気的に接続され、ドレインまたはソースが第３電圧線に電気的に接続され、ドレインおよびソースのうち第３電圧線に未接続の端子が第５トランジスタのゲートに電気的に接続されている。第４トランジスタでは、ゲートが第２入力端子に電気的に接続され、ドレインまたはソースが第４電圧線に電気的に接続され、ドレインおよびソースのうち第４電圧線に未接続の端子が第５トランジスタのドレインまたはソースである第１端子に電気的に接続されている。第１容量素子および第２容量素子は、第２入力端子と第５トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。第５トランジスタでは、ゲートが第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち第１端子とは異なる端子が第５電圧線に電気的に接続されている。第６トランジスタでは、ゲートが第１入力端子に電気的に接続され、ドレインまたはソースが第６電圧線に電気的に接続され、ドレインおよびソースのうち第６電圧線に未接続の端子が第２トランジスタのゲートに電気的に接続されている。第７トランジスタでは、ゲートが第３入力端子に電気的に接続され、ドレインまたはソースが第１端子に電気的に接続され、ドレインおよびソースのうち第１端子に未接続の端子が第２トランジスタのゲートに電気的に接続されている。
【００３８】
本発明の第６の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第６のインバータ回路と同一の構成要素を含んでいる。
【００３９】
本発明の第６のインバータ回路および第６の表示装置では、第５トランジスタのゲートと第３電圧線との間には、ゲートが第２入力端子に接続された第３トランジスタが設けられている。さらに、第５トランジスタの第１端子と第４電圧線との間には、ゲートが第２入力端子に接続された第４トランジスタが設けられている。これにより、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタおよび第４トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタのゲートおよびソースが第３電圧線および第４電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されており、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続されているので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第７トランジスタがオフしているので、第５トランジスタの第１端子の電圧が徐々に上昇する。その後、例えば、第５トランジスタの第１端子の電圧が所定の大きさとなった時に、第１トランジスタおよび第６トランジスタのそれぞれのゲートがハイからローに変移する。これにより、第１トランジスタおよび第６トランジスタがオフする。続いて、例えば、第７トランジスタがオンする。これにより、第５トランジスタの第１端子と、第２トランジスタのゲートとが互いに容量結合するので、第２トランジスタのゲート電圧が一気に上昇し、第２トランジスタがオンするとともに第１トランジスタがオフする。その結果、出力電圧が第２電圧線側の電圧となる。また、例えば、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲートがローからハイに変移する時に第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタがオンし、その直後に第２トランジスタおよび第５トランジスタがオフする。その結果、出力電圧が第１電圧線側の電圧となる。
【発明の効果】
【００４０】
本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンしている期間がほとんどないようにしたので、第１トランジスタおよび第２トランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほとんど存在しない。これにより、消費電力を抑えることができる。また、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移したときに出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにしたので、出力電圧のばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００４１】
さらに、本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置において、入力端子に入力された信号電圧の電圧波形を鈍らせた電圧を第３トランジスタのゲートに入力するようにした場合には、第１トランジスタおよび第３トランジスタのそれぞれのゲート電圧がハイからローに変移する時またはローからハイに変移する時に第２トランジスタのゲート−ソース間電圧が第２トランジスタの閾値電圧を超えるまでの時間を短縮することができる。これにより、回路動作を高速化することができる。
【００４２】
本発明の第５および第６のインバータ回路ならびに第５および第６の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンしたり、第４トランジスタと第５トランジスタとが同時にオンしたりしている期間がほとんどないようにしたので、第１トランジスタおよび第２トランジスタを介したり、第４トランジスタおよび第５トランジスタを介したりして、電圧線同士の間を流れる電流（貫通電流）はほとんど存在しない。これにより、消費電力を抑えることができる。また、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲート電圧がハイからローに変移したときに出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第６トランジスタのそれぞれのゲート電圧がローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにしたので、出力電圧のばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００４３】
さらに、本発明の第５および第６のインバータ回路ならびに第５および第６の表示装置では、第１トランジスタおよび第６トランジスタのゲートに入力する電圧よりも位相の早い電圧を用いて、第５トランジスタの第１端子の電圧をあらかじめ高い電圧としておき、第７トランジスタを介した容量結合によって第２トランジスタのゲート電圧を一気に上昇させることで、第６トランジスタのゲート電圧のトランジェントを早くすることが可能である。これにより、これにより、回路動作を高速化することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】本発明の第２の実施の形態に係るインバータ回路の一例を表す回路図である。
【図１０】図９の遅延素子のバリエーションを表す回路図である。
【図１１】図９のインバータ回路の動作の一例を表す波形図である。
【図１２】図９の遅延素子の入出力信号波形の例を表す波形図である。
【図１３】図９のインバータ回路の動作の一例について説明するための回路図である。
【図１４】図９のインバータ回路の一変形例を表す回路図である。
【図１５】図１４のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１６】図９のインバータ回路の他の変形例を表す回路図である。
【図１７】図１４のインバータ回路の他の変形例を表す回路図である。
【図１８】本発明の第３の実施の形態に係るインバータ回路の一例を表す回路図である。
【図１９】図１８のインバータ回路の動作の一例を表す波形図である。
【図２０】図１８のインバータ回路の動作の一例について説明するための回路図である。
【図２１】図２０に続く動作の一例について説明するための回路図である。
【図２２】図２１に続く動作の一例について説明するための回路図である。
【図２３】図２２に続く動作の一例について説明するための回路図である。
【図２４】図２３に続く動作の一例について説明するための回路図である。
【図２５】図２４に続く動作の一例について説明するための回路図である。
【図２６】図１８のインバータ回路の一変形例を表す回路図である。
【図２７】図２６のインバータ回路の動作の一例について説明するための回路図である。
【図２８】図２７に続く動作の一例について説明するための回路図である。
【図２９】上記各実施の形態およびそれらの変形例のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図３０】図２９の書込線駆動回路および画素回路の一例を表す回路図である。
【図３１】同期信号の波形の一例と、書込線に出力される信号波形の一例とを表す波形図である。
【図３２】図２９の表示装置の動作の一例を表す波形図である。
【図３３】図１７の書込線駆動回路に含まれるインバータ回路の一例を表す回路図である。
【図３４】図３３のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３５】図３３のインバータ回路の動作の一例について説明するための回路図である。
【図３６】従来の表示装置の画素回路の一例を表す回路図である。
【図３７】従来のインバータ回路の一例を表す回路図である。
【図３８】図３７のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３９】従来のインバータ回路の他の例を表す回路図である。
【図４０】従来のインバータ回路のその他の例を表す回路図である。
【図４１】参考例に係るインバータ回路の一例を表す回路図である。
【図４２】図４１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図４３】図４１のインバータ回路の動作の一例を表す波形図である。
【図４４】図４１のインバータ回路の動作の一例について説明するための回路図である。
【図４５】図４４に続く動作の一例について説明するための回路図である。
【図４６】図４５に続く動作の一例について説明するための回路図である。
【図４７】図４６に続く動作の一例について説明するための回路図である。
【図４８】図４７に続く動作の一例について説明するための回路図である。
【図４９】図４８に続く動作の一例について説明するための回路図である。
【図５０】図４１のインバータ回路の寄生容量について説明するための回路図である。
【発明を実施するための形態】
【００４５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１〜図８）
２．第２の実施の形態（図９〜図１３）
３．上記各実施の形態の変形例（図１４〜図１７）
４．第３の実施の形態（図１８〜図２５）
５．上記第３の実施の形態の変形例（図２６〜図２８）
６．適用例（図２９〜図３５）
【００４６】
＜１．第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係るインバータ回路１の全体構成の一例を表したものである。図２（Ａ），（Ｂ）は、図１のインバータ回路１の入出力信号波形の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一チャネル型の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３を備えたものである。インバータ回路１は、上記の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３の他に、２つの容量素子Ｃ１，Ｃ２と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、３Ｔｒ２Ｃの回路構成となっている。
【００４７】
トランジスタＴｒ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ３が本発明の「第３トランジスタ」の一具体例に相当する。また、容量素子Ｃ１が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ２が本発明の「第２容量素子」の一具体例に相当する。
【００４８】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ１は、例えば、入力端子ＩＮの電圧（入力電圧Ｖｉｎ）と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ１のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。
【００４９】
トランジスタＴｒ２は、当該トランジスタＴｒ２のゲート電圧Ｖｇ２と、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ２のゲートがトランジスタＴｒ３のソースまたはドレインに電気的に接続されている。トランジスタＴｒ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。
【００５０】
トランジスタＴｒ３は、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ２のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ３のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ３のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ２のゲートに電気的に接続されている。つまり、トランジスタＴｒ１，Ｔｒ３は互いに同一の電圧線（低電圧線Ｌ１）に接続されており、各トランジスタＴｒ1，Ｔｒ３のソースおよびドレインのうち低電圧線Ｌ１側の端子は、互いに同電位となっている。
【００５１】
低電圧線Ｌ１が本発明の「第１電圧線」、「第３電圧線」の一具体例に相当し、高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当する。
【００５２】
高電圧線Ｌ２は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されており、高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にＶｄｄとなっている。低電圧線Ｌ１は、高電圧線Ｌ２の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に電圧Ｖｓｓ（＜Ｖｄｄ）となっている。
【００５３】
容量素子Ｃ１，Ｃ２は、入力端子ＩＮとトランジスタＴｒ２のゲートとの間に直列に挿入されている。容量素子Ｃ１と容量素子Ｃ２との電気的な接続点Ａが、出力端子ＯＵＴに電気的に接続されている。容量素子Ｃ１はトランジスタＴｒ２のゲート側に挿入されており、容量素子Ｃ２はトランジスタＴｒ１のゲート側に挿入されている。容量素子Ｃ２の容量は、容量素子Ｃ１の容量よりも大きくなっている。容量素子Ｃ１，Ｃ２のそれぞれの容量は、以下の式（１）を満たしていることが好ましい。容量素子Ｃ１，Ｃ２が式（１）を満たすならば、後述するように、入力電圧Ｖｉｎが立ち下がった時、トランジスタＴｒ２のゲート−ソース間電圧をその閾値電圧Ｖｔｈ２以上とすることができ、出力電圧Ｖｏｕｔがローからハイに変移することができる。なお、Ｃａは容量素子Ｃ１の容量であり、Ｃｂは容量素子Ｃ２の容量である。また、式（１）において、Ｖｄｄは、高電圧線Ｌ２の電圧であり、Ｖｓｓは、低電圧線Ｌ１の電圧である。
Ｃｂ（Ｖｄｄ−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ２…（１）
【００５４】
ところで、インバータ回路１は、従来のインバータ回路（図３７のインバータ回路２００）との関係では、出力段のトランジスタＴｒ１，Ｔｒ２と入力端子ＩＮとの間に、制御素子１０およびトランジスタＴｒ３を挿入したものに相当する。ここで、制御素子１０は、例えば、図１に示したように、入力端子ＩＮに電気的に接続された第１端子Ｐ１、出力端子ＯＵＴに電気的に接続された第２端子Ｐ２、およびトランジスタＴｒ２のゲートに電気的に接続された第３端子Ｐ３を有している。制御素子１０は、さらに、例えば、図１に示したように、容量素子Ｃ１，Ｃ２を含んで構成されている。制御素子１０は、例えば、第１端子Ｐ１に立下り電圧が入力されている時に第２端子Ｐ２のトランジェントを第３端子Ｐ３のトランジェントよりも緩やかにするようになっている。具体的には、制御素子１０は、例えば、入力端子ＩＮに立下り電圧が入力されている時にトランジスタＴｒ２のソース（出力端子ＯＵＴ側の端子）のトランジェントをトランジスタＴｒ２のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路１の動作説明と併せて行うものとする。
【００５５】
[動作]
次に、図３〜図８を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図８は、インバータ回路１の一連の動作の一例を表す回路図である。
【００５６】
まず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時、トランジスタＴｒ１，Ｔｒ３がオン状態となっており、トランジスタＴｒ２のゲート電圧Ｖｇ２およびソース電圧Ｖｓ２が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電されている（図３、図４）。そのため、トランジスタＴｒ２はオフ状態となっており（ゲート−ソース間電圧Ｖｇｓ２＝０Ｖでオフする場合）、電圧Ｖｓｓが出力電圧Ｖｏｕｔとして出力されている。このとき、容量素子Ｃ２には、Ｖｄｄ−Ｖｓｓという電圧が充電されている。
【００５７】
次に、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する時、トランジスタＴｒ１，Ｔｒ２のゲート電圧Ｖｇ１，Ｖｇ２もＶｄｄからＶｓｓに変化（低下）する（図３、図５）。これにより、トランジスタＴｒ１のゲート電圧の変化が容量素子Ｃ２を介してトランジスタＴｒ２のソース（出力端子ＯＵＴ）に伝播し、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）がΔＶ１’だけ変化（低下）する。さらに、トランジスタＴｒ１のゲート電圧の変化が容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ２のゲートにも伝播し、トランジスタＴｒ２のゲート電圧Ｖｇ２がΔＶ２’だけ変化（低下）する。しかし、この時、トランジスタＴｒ１，Ｔｒ３がオンしている。そのため、低電圧線Ｌ１からトランジスタＴｒ２のソース（出力端子ＯＵＴ）およびトランジスタＴｒ２のゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【００５８】
ここで、トランジスタＴｒ１，Ｔｒ３のゲート電圧はＶｄｄからＶｓｓに変化（低下）していくので、トランジスタＴｒ１，Ｔｒ３のオン抵抗が徐々に大きくなり、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が長くなる。
【００５９】
さらに、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートから見える全容量を比較すると、トランジスタＴｒ２のソース（出力端子ＯＵＴ）には容量素子Ｃ１，Ｃ２が並列接続され、トランジスタＴｒ２のゲートには容量素子Ｃ１，Ｃ２が直列接続されている。このことから、トランジスタＴｒ２のソース（出力端子ＯＵＴ）の方が、トランジスタＴｒ２のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ２のソース（出力端子ＯＵＴ）を低電圧線Ｌ１の電圧に充電するのに要する時間の方がトランジスタＴｒ２のゲートを低電圧線Ｌ１の電圧に充電するのに要する時間よりも長くなる。
【００６０】
また、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１以上となっており、さらに、Ｖｓｓ＋Ｖｔｈ３以上となっている場合は、トランジスタＴｒ１，Ｔｒ３は線形領域で動作する。なお、Ｖｔｈ１はトランジスタＴｒ１の閾値電圧であり、Ｖｔｈ３はトランジスタＴｒ３の閾値電圧である。一方、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１未満となっており、さらに、Ｖｓｓ＋Ｖｔｈ３未満となっている場合は、トランジスタＴｒ１，Ｔｒ３は飽和領域で動作する。従って、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートには、図５に示したような電流が流れるが、トランジスタＴｒ１，Ｔｒ３は、それぞれの点を電圧Ｖｓｓに充電することができない。
【００６１】
最終的に、入力電圧ＶｉｎがＶｄｄからＶｓｓになった時、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２はΔＶ１−ΔＶ２となる（図３、図６）。このとき、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２がトランジスタＴｒ２の閾値電圧Ｖｔｈ２よりも大きくなった時点で、トランジスタＴｒ２がオンし、高電圧線Ｌ２から電流が流れ始める。
【００６２】
トランジスタＴｒ２がオンしている時は、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）は、トランジスタＴｒ１に加えて、トランジスタＴｒ２によっても上昇する。また、トランジスタＴｒ２のゲート−ソース間には容量素子Ｃ１が接続されているので、ブートストラップが生じ、トランジスタＴｒ２のゲート電圧Ｖｇ２も、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）の上昇に連動して上昇する。その後、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｇ２がＶｓｓ−Ｖｔｈ１以上となり、さらに、Ｖｓｓ−Ｖｔｈ３以上となった時点で、トランジスタＴｒ１，Ｔｒ３がオフし、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｓ２がトランジスタＴｒ２のみによって上昇する。
【００６３】
一定時間経過後、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）がＶｄｄとなり、出力端子ＯＵＴからはＶｄｄが出力される（図３、図７）。そして、さらに一定時間経過後、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化（上昇）する（図３、図８）。このとき、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１よりも低くなっており、さらに、Ｖｓｓ＋Ｖｔｈ３よりも低くなっている段階では、トランジスタＴｒ１，Ｔｒ３はオフしている。そのため、容量素子Ｃ１，Ｃ２を介したカップリングがトランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートに入力され、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｇ２が上昇する。その後、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１以上となり、さらに、Ｖｓｓ＋Ｖｔｈ２以上となると、トランジスタＴｒ１，Ｔｒ３がオンする。そのため、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【００６４】
ここで、トランジスタＴｒ１，Ｔｒ３のゲート電圧はＶｓｓからＶｄｄに変化（上昇）していくので、トランジスタＴｒ１，Ｔｒ３のオン抵抗が徐々に小さくなり、トランジスタＴｒ２のソース（出力端子ＯＵＴ）およびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が相対的に短くなる。最終的に、トランジスタＴｒ２のソース電圧Ｖｓ２（出力電圧Ｖｏｕｔ）およびゲート電圧Ｖｇ２がＶｓｓとなり、出力端子からはＶｓｓが出力される（図３、図４）。
【００６５】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））が出力端子ＯＵＴから出力される。
【００６６】
[効果]
ところで、例えば、図３７に示したような従来のインバータ回路２００は、２つのｎチャネルＭＯＳ型のトランジスタＴｒ１１，Ｔｒ１２が直列接続された単チャネル型の回路構成となっている。インバータ回路２００では、例えば、図３８に示したように、入力電圧ＶｉｎがＶｓｓとなっている時、出力電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴｒ１２の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴｒ１２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【００６７】
そこで、例えば、図３９のインバータ回路３００に示したように、トランジスタＴｒ１２のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｄｄ２（＝Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３にゲートを接続することが考えられる。また、例えば、図４０のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。
【００６８】
しかし、図３７、図３９、図４０のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴｒ１１，Ｔｒ１２を介して、高電圧配線Ｌ２側から低電圧配線Ｌ１側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図３７、図３９、図４０の回路においては、例えば、図３８（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶｉｎがＶｄｄとなっている時、出力電圧ＶｏｕｔがＶｓｓとはならず、出力電圧Ｖｏｕｔの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機ＥＬ表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。
【００６９】
一方、本実施の形態のインバータ回路１では、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間には、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ３が設けられている。これにより、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）する時に、トランジスタＴｒ１，Ｔｒ３のそれぞれのオン抵抗が徐々に大きくなり、トランジスタＴｒ２のゲートおよびソースが低電圧線Ｌ１の電圧に充電されるのに要する時間が長くなる。さらに、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する時に、トランジスタＴｒ１，Ｔｒ３のそれぞれのオン抵抗が徐々に小さくなり、トランジスタＴｒ２のゲートおよびソースが低電圧線Ｌ１の電圧に充電されるのに要する時間が短くなる。また、本実施の形態のインバータ回路１では、トランジスタＴｒ２のゲートには、容量素子Ｃ１，Ｃ２が直列接続されており、トランジスタＴｒ２のソースには、容量素子Ｃ１，Ｃ２が並列接続されている。これにより、トランジスタＴｒ２のソースの方がトランジスタＴｒ２のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）する時にトランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２がトランジスタＴｒ２の閾値電圧Ｖｔｈ２よりも大きくなり、トランジスタＴｒ２がオンし、その直後にトランジスタＴｒ１，Ｔｒ３がオフする。つまり、入力電圧Ｖｉｎの変化が、容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ２のゲートおよびソースに入力され、トランジェントの差によってゲート−ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２よりも大きくなると、トランジスタＴｒ２がオンし、その直後にトランジスタＴｒ１，Ｔｒ３がオフする。このとき、出力電圧Ｖｏｕｔが高電圧線Ｌ２側の電圧となる。また、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する時にトランジスタＴｒ１，Ｔｒ３がオンし、その直後にトランジスタＴｒ２がオフする。このとき、出力電圧Ｖｏｕｔが低電圧線Ｌ１側の電圧となる。
【００７０】
このように、本実施の形態のインバータ回路１では、トランジスタＴｒ１とトランジスタＴｒ２とが同時にオンしている期間がほとんどないようにした。これにより、トランジスタＴｒ１，Ｔｒ２を介して、高電圧線Ｌ２と低電圧線Ｌ１との間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）したときに出力電圧Ｖｏｕｔが高電圧線Ｌ２側の電圧となり、トランジスタＴｒ１，Ｔｒ３のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）したときに出力電圧Ｖｏｕｔが低電圧線Ｌ１側の電圧となるようにした。これにより、出力電圧Ｖｏｕｔのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００７１】
＜２．第２の実施の形態＞
[構成]
図９は、本発明の第２の実施の形態に係るインバータ回路２の全体構成の一例を表したものである。インバータ回路２は、上記実施の形態のインバータ回路１と同様、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路２は、遅延素子３を備えている点で、上記実施の形態のインバータ回路１の構成と相違する。そこで、以下では、上記実施の形態との相違点を主に説明し、上記実施の形態との共通点の説明を適宜省略するものとする。
【００７２】
遅延素子３は、入力端子ＩＮに入力された信号電圧の電圧波形を鈍らせた電圧をトランジスタＴｒ３のゲートに入力するものである。遅延素子３は、入力端子ＩＮとトランジスタＴｒ３のゲートの間に設けられており、例えば、電圧波形の立ち下がりを、入力端子ＯＵＴに入力された信号電圧の電圧波形の立ち下がりよりも緩やかにした電圧をトランジスタＴｒ３のゲートに入力するようになっている。なお、遅延素子３は、電圧波形の立ち下がりだけでなく、立ち上がりについても、入力端子ＯＵＴに入力された信号電圧の電圧波形の立ち上がりよりも緩やかにするようになっていてもよい。ただし、その場合には、遅延素子３は、立ち下がりの方が立ち上がりよりも、より緩やかになるように、入力端子ＯＵＴに入力された信号電圧の電圧波形を鈍らせるようになっている。
【００７３】
遅延素子３は、例えば、図１０（Ａ）〜（Ｄ）に示した回路構成となっている。図１０（Ａ）においては、遅延素子３は、容量素子Ｃ３０を含んで構成されている。容量素子Ｃ３０の一端がトランジスタＴｒ３のゲートに電気的に接続されており、容量素子Ｃ３０の他端が低電圧線Ｌ１に電気的に接続されている。
【００７４】
図１０（Ｂ）においては、遅延素子３はトランジスタＴｒ３１を含んで構成されている。トランジスタＴｒ３１は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ３１のソースまたはドレインがトランジスタＴｒ３のゲートに電気的に接続されている。トランジスタＴｒ３１のソースおよびドレインのうちトランジスタＴｒ３のゲートに未接続の端子が入力端子ＩＮに電気的に接続されている。トランジスタＴｒ３１のゲートは高電圧線Ｌ３０に電気的に接続されている。高電圧線Ｌ３０は、トランジスタＴｒ３１をオンオフ動作させるパルス信号を出力する電源（図示せず）に電気的に接続されている。
【００７５】
図１０（Ｃ）においては、遅延素子３は、上述のトランジスタＴｒ３１と、トランジスタＴｒ３２とを含んで構成されている。トランジスタＴｒ３２は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ３２のゲートおよびソースがトランジスタＴｒ３のゲートに電気的に接続されており、トランジスタＴｒ３２のドレインが入力端子ＩＮに電気的に接続されている。
【００７６】
図１０（Ｄ）においては、遅延素子３は、上述のトランジスタＴｒ３１と、上述の容量素子Ｃ３０とを含んで構成されている。
【００７７】
[動作・効果]
図１１は、インバータ回路２の動作の一例を表したものである。なお、図１１には、遅延素子３として、図１０（Ｄ）に示した回路構成を有するものが用いられたときの波形が示されている。インバータ回路２の基本的な動作は、図３〜図８に示すものと同様である。図３〜図８に示すものと相違する箇所は、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）するときと、ロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）するときにある。なお、Ｖｇ３は、トランジスタＴｒ３のゲート電圧である。また、Ｖｔｈ３は、トランジスタＴｒ３の閾値電圧である。
【００７８】
入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）するとき、トランジスタＴｒ１，Ｔｒ３のゲート電圧はＶｄｄからＶｓｓへ変化する。第１の実施の形態のインバータ回路１では、この電圧変化が、容量素子Ｃ２を介してトランジスタＴｒ２のソースへΔＶ１という電圧変化を生じさせ、さらに容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ２のゲートへΔＶ２という電圧変化を生じさせていた。ここで、トランジスタＴｒ２のゲートにΔＶ２というカップリング量が入力されていたのは、トランジスタＴｒ３のゲート電圧ＶがＶｄｄからＶｓｓに低下してゆき、その結果、トランジスタＴｒ３のオン抵抗が徐々に増加し、トランジスタＴｒ２のゲートをＶｓｓに充電するトランジェントが遅くなるからである。換言すると、トランジスタＴｒ２のゲートにΔＶ２というカップリング量が入力されるのは、カップリングが入力されるタイミングでトランジスタＴｒ３がオンからオフに切り替わるからである。
【００７９】
一方、本実施の形態では、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧がトランジスタＴｒ３のゲートに入力される。これにより、トランジスタＴｒ３のオフ点（オンとオフが切り替わる点）が、入力電圧ＶｉｎをそのままトランジスタＴｒ３のゲートに入力した場合と比べて遅くなる。つまり、トランジスタＴｒ３は、容量素子Ｃ２を介したカップリングが入力されるタイミングでもオンしていることになる（図１３）。そのため、最終的にトランジスタＴｒ２のゲートに入力されるカップリング量（ΔＶ２）を従来よりも小さくすることができ（図１１（Ｃ））、トランジスタＴｒ２のゲートソース間電圧Ｖｇｓ２を大きくすることが可能となる。その結果、インバータ回路２の高速化が実現できる。
【００８０】
本実施の形態では、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する場合でも、トランジスタＴｒ３のゲートには、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧が入力される。そのため、トランジスタＴｒ３のオフ点が遅くなるので、トランジスタＴｒ１がオンした後にトランジスタＴｒ３がオンすることとなり、出力電圧Ｖｏｕｔが遷移状態である時に高電圧線Ｌ２から低電圧線Ｌ１へ電流（貫通電流）が流れる可能性がある。しかし、実際には、トランジスタＴｒ３のオンする動作点と、トランジスタＴｒ２のゲートに入力される信号電圧の波形とを考えると、トランジスタＴｒ３のゲートに入力される信号電圧の遅延によっても、図１２に示すように立ち上りにおいてはトランジスタＴｒ３をオンする時間は殆ど変わらず、逆に立ち下がりにおいてはオフする時間が大きく変化する。そのため、上述した貫通電流が流れる期間は非常に微小であり、インバータ回路２の消費電力は、インバータ回路１の消費電力とあまり変わらない。
【００８１】
ところで、第１の実施の形態では、トランジスタＴｒ２のソースおよびゲートに、入力電圧Ｖｉｎの変化に起因するカップリングを入力し、トランジスタＴｒ２のソースおよびゲートにおけるトランジェントの差を利用して、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２をトランジスタＴｒ２の閾値電圧Ｖｔｈ２以上の値にしている。このとき、出力端子ＯＵＴには、高電圧線Ｌ２側の電圧が出力電圧Ｖｏｕｔとして出力されるが、出力端子ＯＵＴのトランジェントは、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２に大きく依存する。つまり、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２が早く大きくなる場合は、出力電圧Ｖｏｕｔが早く立ち上がり、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２がゆっくり大きくなる場合は、出力電圧Ｖｏｕｔの立ち上がりもゆっくりとなる。
【００８２】
そこで、インバータ回路１を高速化する際にはトランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２を早く立ち上げればよいことになるが、その方法として、例えば、容量素子Ｃ２の容量を大きくすることが考えられる。しかし、容量素子Ｃ２の容量を大きくした場合には、インバータ回路１の占有面積が大きくなってしまう。その結果、例えば、有機ＥＬ表示装置において、容量素子Ｃ２の容量を大きくしたインバータ回路１をスキャナなどに用いた場合は、表示パネルにおいて周囲（額縁）の占有面積が大きくなってしまい、狭額縁化を阻害してしまう虞がある。また、容量素子Ｃ２の容量を大きくした場合には、トランジスタＴｒ２のソース（出力端子ＯＵＴ）に、ΔＶ１よりも大きな電圧変化が生じるが、その分、トランジスタＴｒ２のゲートにも、ΔＶ２よりも大きな電圧変化が生じる。その結果、トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２は、容量素子Ｃ２の容量を大きくした割りに、ΔＶ１−ΔＶ２とさほど変わらない値となってしまい、容量素子Ｃ２の容量増大がインバータ回路１の高速化にあまり寄与しない。
【００８３】
一方、本実施の形態では、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧がトランジスタＴｒ２のゲートに入力される。これにより、容量素子Ｃ２の容量を増大させることなく、インバータ回路２の高速化が実現できる。
【００８４】
＜３．上記各実施の形態の変形例＞
上記各実施の形態では、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３が、ｎチャネルＭＯＳ型のＴＦＴにより形成されていたが、例えば、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。ただし、この場合には、高電圧線Ｌ２と低電圧線Ｌ１との位置関係が入れ替わり、さらに、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する時の過渡応答と、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（下降）する時の過渡応答とが互いに逆となる。
【００８５】
また、上記第２の実施の形態では、遅延素子３を用いて、入力端子ＩＮに入力された信号電圧を図１２に示したように鈍らせた信号電圧をトランジスタＴｒ３のゲートに入力するようにしていたが、他の方法を用いてそのような信号をトランジスタＴｒ３のゲートに入力するようにしてもよい。例えば、図１４のインバータ回路４に示したように、入力端子ＩＮ２を入力端子ＩＮとは別個に設け、入力端子ＩＮ２とトランジスタＴｒ３のゲートとを互いに電気的に接続し、図１５（Ｂ）に示したような信号を外部から入力端子ＩＮ２に入力するようにしてもよい。
【００８６】
また、上記第２の実施の形態およびその変形例では、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する場合に、高電圧線Ｌ２から低電圧線Ｌ１へ電流（貫通電流）が流れる可能性があるが、それを改善する素子を新たに付加するようにしてもよい。例えば、図１６、図１７に示したように、さらにトランジスタＴｒ１０を設けるようにしてもよい。なお、トランジスタＴｒ１０は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。
【００８７】
トランジスタＴｒ１０はトランジスタＴｒ３と並列に接続されており、かつトランジスタＴｒ１０のゲートが入力端子ＩＮに接続されている。このようにした場合には、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）する際は、トランジスタＴｒ３のオン期間が長くなり、逆に入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）する際は、遅延のない入力電圧ＶｉｎによってトランジスタＴｒ１０をトランジスタＴｒ３に先駆けてオンすることができる。その結果、貫通電流を低減することができる。
【００８８】
＜４．第３の実施の形態＞
[構成]
図１８は、本発明の第３の実施の形態に係るインバータ回路５の全体構成の一例を表したものである。図１９は、図１８のインバータ回路５の入出力信号波形の一例を表したものである。インバータ回路５は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図１９（Ａ））をほぼ反転させたパルス信号（例えば図１９（Ｄ））を出力端子ＯＵＴから出力するものである。インバータ回路５は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一チャネル型の７つのトランジスタＴｒ１〜Ｔｒ７を備えたものである。インバータ回路５は、上記の７つのトランジスタＴｒ１〜Ｔｒ７の他に、２つの容量素子Ｃ１，Ｃ２と、３つの入力端子ＩＮ１〜ＩＮ３と、出力端子ＯＵＴとを備えており、７Ｔｒ２Ｃの回路構成となっている。
【００８９】
トランジスタＴｒ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ３が本発明の「第３トランジスタ」の一具体例に相当する。トランジスタＴｒ４が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴｒ５が本発明の「第５トランジスタ」の一具体例に相当する。トランジスタＴｒ６が本発明の「第６トランジスタ」の一具体例に相当し、トランジスタＴｒ７が本発明の「第７トランジスタ」の一具体例に相当する。また、容量素子Ｃ１が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ２が本発明の「第２容量素子」の一具体例に相当する。
【００９０】
トランジスタＴｒ１〜Ｔｒ７は、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ１は、例えば、入力端子ＩＮ１の電圧（入力電圧Ｖｉｎ１）と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ１のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴｒ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。
【００９１】
トランジスタＴｒ２は、当該トランジスタＴｒ２のゲート電圧Ｖｇ２と、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ２のゲートがトランジスタＴｒ６のソースまたはドレインに電気的に接続されている。トランジスタＴｒ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。
【００９２】
トランジスタＴｒ３は、入力端子ＩＮ２の電圧（入力電圧Ｖｉｎ２）と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ５のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ３のゲートが入力端子ＩＮ２に電気的に接続されている。トランジスタＴｒ３のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ５のゲートに電気的に接続されている。
【００９３】
トランジスタＴｒ４は、入力電圧Ｖｉｎ２と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ５のソースまたはドレイン（以下、「端子Ｂ」という。）と低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ４のゲートが入力端子ＩＮ２に電気的に接続されている。トランジスタＴｒ４のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ４のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ５の端子Ｂに電気的に接続されている。
【００９４】
トランジスタＴｒ５は、当該トランジスタＴｒ５のゲート電圧Ｖｇ５と端子Ｂの電圧との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ３と端子Ｂとの電気的な接続を継断するようになっている。トランジスタＴｒ５のゲートがトランジスタＴｒ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子に電気的に接続されている。トランジスタＴｒ５の端子ＢがトランジスタＴｒ４のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子に電気的に接続されており、トランジスタＴｒ５のソースおよびドレインのうち端子Ｂとは異なる端子が高電圧線Ｌ３に電気的に接続されている。
【００９５】
トランジスタＴｒ６は、入力電圧Ｖｉｎ１と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ２のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴｒ６のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴｒ６のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴｒ６のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴｒ２のゲートに電気的に接続されている。つまり、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６は互いに同一の電圧線（低電圧線Ｌ１）に接続されている。従って、各トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６のソースおよびドレインのうち低電圧線Ｌ１側の端子は、互いに同電位となっている。
【００９６】
トランジスタＴｒ７は、入力端子ＩＮ３を介して当該トランジスタＴｒ７のゲートに入力される電圧（入力電圧Ｖｉｎ３）に応じてトランジスタＴｒ５の端子ＢとトランジスタＴｒ２のゲートとの電気的な接続を継断するようになっている。トランジスタＴｒ７のゲートが入力端子ＩＮ３に電気的に接続されている。トランジスタＴｒ７のソースまたはドレインがトランジスタＴｒ５の端子Ｂに電気的に接続されており、トランジスタＴｒ７のソースおよびドレインのうち端子Ｂに未接続の端子がトランジスタＴｒ２のゲートに電気的に接続されている。
【００９７】
低電圧線Ｌ１が本発明の「第１電圧線」、「第３電圧線」、「第４電圧線」、「第６電圧線」の一具体例に相当する。高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当し、高電圧線Ｌ３が本発明の「第５電圧線」の一具体例に相当する。
【００９８】
高電圧線Ｌ２，Ｌ３は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にＶｄｄとなっており、高電圧線Ｌ３の電圧は、インバータ回路１の駆動時にＶｄｄよりも高い電圧Ｖｄｄ２となっている。なお、高電圧線Ｌ３の電圧は、インバータ回路１の駆動時にＶｄｄ＋Ｖｔｈ２よりも高い電圧となっていることが好ましい。低電圧線Ｌ１は、高電圧線Ｌ２，Ｌ３の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に電圧Ｖｓｓ（＜Ｖｄｄ）となっている。
【００９９】
容量素子Ｃ１，Ｃ２は、入力端子ＩＮ２とトランジスタＴｒ５のゲートとの間に直列に挿入されている。容量素子Ｃ１と容量素子Ｃ２との電気的な接続点Ａが、トランジスタＴｒ５の端子Ｂ（つまり、トランジスタＴｒ５とトランジスタＴｒ４との接続点）に電気的に接続されている。容量素子Ｃ１はトランジスタＴｒ５のゲート側に挿入されており、容量素子Ｃ２はトランジスタＴｒ４のゲート側に挿入されている。容量素子Ｃ２の容量は、容量素子Ｃ１の容量よりも大きくなっている。容量素子Ｃ１，Ｃ２のそれぞれの容量は、以下の式（２）を満たしていることが好ましい。容量素子Ｃ１，Ｃ２が式（２）を満たすならば、入力電圧Ｖｉｎ２が立ち下がった時、トランジスタＴｒ５のゲート−ソース間電圧をその閾値電圧Ｖｔｈ５以上とすることができ、出力電圧Ｖｏｕｔがローからハイに変移することができる。なお、式（２）において、Ｖｄｄ２は、高電圧線Ｌ３の電圧であり、Ｖｓｓは、低電圧線Ｌ１の電圧である。
Ｃｂ（Ｖｄｄ２−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ５…（２）
【０１００】
ところで、インバータ回路５の前段は、従来のインバータ回路（図３７のインバータ回路２００）との関係では、トランジスタＴｒ４，Ｔｒ５と入力端子ＩＮ２との間に、制御素子１０およびトランジスタＴｒ３を挿入したものに相当する。ここで、制御素子１０は、例えば、図１８に示したように、入力端子ＩＮ２に電気的に接続された第１端子Ｐ１、トランジスタＴ７に電気的に接続された第２端子Ｐ２、およびトランジスタＴｒ５のゲートに電気的に接続された第３端子Ｐ３を有している。制御素子１０は、さらに、例えば、図１８に示したように、容量素子Ｃ１，Ｃ２を含んで構成されている。制御素子１０は、例えば、第１端子Ｐ１に立下り電圧が入力されている時に第２端子Ｐ２のトランジェントを第３端子Ｐ３のトランジェントよりも緩やかにするようになっている。具体的には、制御素子１０は、例えば、入力端子ＩＮ２に立下り電圧が入力されている時にトランジスタＴｒ５のソース（トランジスタＴｒ７側の端子）のトランジェントをトランジスタＴｒ５のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路５の動作説明と併せて行うものとする。
【０１０１】
[動作]
次に、図１９〜図２８を参照しつつ、インバータ回路５の動作の一例について説明する。図１９は、インバータ回路５の動作の一例を表す波形図である。図２０〜図２８は、インバータ回路５の一連の動作の一例を表す回路図である。
【０１０２】
まず、入力電圧Ｖｉｎ１，Ｖｉｎ２がハイ（Ｖｄｄ）の時、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオン状態となっており、トランジスタＴｒ２，Ｔｒ５のゲート電圧Ｖｇ２，Ｖｇ５およびソース電圧Ｖｓ２，Ｖｓ５が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電されている（図１９、図２０）。そのため、トランジスタＴｒ２，Ｔｒ５はオフ状態となっており（ゲート−ソース間電圧Ｖｇｓ２，Ｖｇｓ５＝０Ｖでオフする場合）、電圧Ｖｓｓが出力電圧Ｖｏｕｔとして出力されている。このとき、容量素子Ｃ２には、Ｖｄｄ−Ｖｓｓという電圧が充電されている。また、トランジスタＴｒ５のソース電圧Ｖｓ５とトランジスタＴｒ２のゲート電圧Ｖｇ２はそれぞれ、トランジスタＴｒ４，Ｔｒ６によってＶｓｓとなっているので、トランジスタＴｒ７がオンオフを繰り返しても各ノードの電位に変化はない。
【０１０３】
次に、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ）となっており、トランジスタＴｒ７がオフしている時に、入力電圧Ｖｉｎ２がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する（図１９、図２１）。これにより、トランジスタＴｒ３，Ｔｒ４のゲート電圧の変化が容量素子Ｃ２を介してトランジスタＴｒ５のソース（端子Ｂ）に伝播し、トランジスタＴｒ５のソース電圧Ｖｓ５がΔＶ１’だけ変化（低下）する。さらに、トランジスタＴｒ５のゲート電圧Ｖｇ５の変化が容量素子Ｃ１，Ｃ２を介してトランジスタＴｒ５のゲートにも伝播し、トランジスタＴｒ５のゲート電圧Ｖｇ５がΔＶ２’だけ変化（低下）する。しかし、この時、トランジスタＴｒ３，Ｔｒ４がオンしている。そのため、低電圧線Ｌ１からトランジスタＴｒ５のソース（端子Ｂ）およびトランジスタＴｒ５のゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【０１０４】
ここで、トランジスタＴｒ３，Ｔｒ４のゲート電圧はＶｄｄからＶｓｓに変化（低下）していくので、トランジスタＴｒ３，Ｔｒ４のオン抵抗が徐々に大きくなり、トランジスタＴｒ５のソース（端子Ｂ）およびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が長くなる。
【０１０５】
さらに、トランジスタＴｒ５のソース（端子Ｂ）およびゲートから見える全容量を比較すると、トランジスタＴｒ５のソース（端子Ｂ）には容量素子Ｃ１，Ｃ２が並列接続され、トランジスタＴｒ５のゲートには容量素子Ｃ１，Ｃ２が直列接続されている。このことから、トランジスタＴｒ５のソース（端子Ｂ）の方が、トランジスタＴｒ５のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ５のソース（端子Ｂ）を低電圧線Ｌ１の電圧に充電するのに要する時間の方がトランジスタＴｒ５のゲートを低電圧線Ｌ１の電圧に充電するのに要する時間よりも長くなる。
【０１０６】
また、入力電圧Ｖｉｎ２がＶｓｓ＋Ｖｔｈ３以上となっており、さらに、Ｖｓｓ＋Ｖｔｈ４以上となっている場合は、トランジスタＴｒ３，Ｔｒ４は線形領域で動作する。なお、Ｖｔｈ３はトランジスタＴｒ３の閾値電圧であり、Ｖｔｈ４はトランジスタＴｒ４の閾値電圧である。一方、入力電圧Ｖｉｎ２がＶｓｓ＋Ｖｔｈ３未満となっており、さらに、Ｖｓｓ＋Ｖｔｈ４未満となっている場合は、トランジスタＴｒ３，Ｔｒ４は飽和領域で動作する。従って、トランジスタＴｒ５のソース（端子Ｂ）およびゲートには、図２１に示したような電流が流れるが、トランジスタＴｒ３，Ｔｒ４は、それぞれの点を電圧Ｖｓｓに充電することができない。
【０１０７】
最終的に、入力電圧Ｖｉｎ２がＶｄｄからＶｓｓになった時、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓ５はΔＶ１−ΔＶ２となる（図１９、図２２）。このとき、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓ５がトランジスタＴｒ５の閾値電圧Ｖｔｈ５よりも大きくなった時点で、トランジスタＴｒ５がオンし、高電圧線Ｌ３から電流が流れ始める。
【０１０８】
トランジスタＴｒ５がオンしている時は、トランジスタＴｒ５のソース電圧Ｖｓ５は、トランジスタＴｒ４に加えて、トランジスタＴｒ５によっても上昇する。また、トランジスタＴｒ５のゲート−ソース間には容量素子Ｃ１が接続されているので、ブートストラップが生じ、トランジスタＴｒ５のゲート電圧Ｖｇ５も、トランジスタＴｒ５のソース電圧Ｖｓ５の上昇に連動して上昇する。その後、トランジスタＴｒ５のソース電圧Ｖｓ５およびゲート電圧Ｖｇ５がＶｓｓ−Ｖｔｈ３以上となり、さらに、Ｖｓｓ−Ｖｔｈ４以上となった時点で、トランジスタＴｒ３，Ｔｒ４がオフし、トランジスタＴｒ５のソース電圧Ｖｓ５およびゲート電圧Ｖｓ５がトランジスタＴｒ５のみによって上昇する。
【０１０９】
一定時間経過後、トランジスタＴｒ５のソース電圧Ｖｓ５がＶｄｄ２となった段階で、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する（図１９、図２３）。このとき、トランジスタＴｒ７はオフしているので、トランジスタＴｒ２のゲート電圧Ｖｇ２はＶｓｓのままとなり、出力電圧Ｖｏｕｔは依然としてＶｓｓのままである。
【０１１０】
次に、トランジスタＴｒ７がオンする（図２４）。このとき、入力電圧Ｖｉｎ１，Ｖｉｎ２は共にロー（Ｖｓｓ）となっており、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６はオフしているので、トランジスタＴｒ５のソース（端子Ｂ）とトランジスタＴｒ２のゲートとで容量結合が起こる。ここで、トランジスタＴｒ５のソース（端子Ｂ）には容量素子Ｃ１，Ｃ２が並列接続されているので、その容量値は大きい。一方、トランジスタＴｒ２のゲートにはトランジスタの寄生容量が接続されているのみである。そのため、容量結合によってトランジスタＴｒ２のゲート電圧Ｖｇ２はＶｓｓから大きく上昇し、トランジスタＴｒ５のソース電圧Ｖｓ５はＶｄｄ２から減少する。その結果、トランジスタＴｒ２がオンするとともに、トランジスタＴｒ２のゲート−ソース間電圧が大きくなり、出力電圧ＶｏｕｔがＶｓｓからＶｄｄへ変化する。また、トランジスタＴｒ７がオンしている間は、トランジスタＴｒ５によってトランジスタＴｒ２のゲート電圧も増加を続ける。
【０１１１】
一定時間経過後、トランジスタＴｒ７がオフし、トランジスタＴｒ５のソース（端子Ｂ）とトランジスタＴｒ２のゲートは電気的に切り離される（図２５）。その結果、トランジスタＴｒ２のゲート電圧はＶｘのままで変化しないが、トランジスタＴｒ５のソース電圧は上昇し、再びＶｄｄ２となる。その後、トランジスタＴｒ７が再びオンすると、容量結合によってトランジスタＴｒ２のゲート電圧Ｖｇ２が上昇する。しばらくの間、これを繰り返すことで、最終的にトランジスタＴｒ２のゲート電圧Ｖｇ２とトランジスタＴｒ５のソース電圧Ｖｓ５が互いに同一の電圧（Ｖｄｄ２）となる。
【０１１２】
その後、入力電圧Ｖｉｎ１，Ｖｉｎ２がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化（上昇）する（図１９）。すると、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオンし、各ノードがＶｓｓに充電される。最終的に、トランジスタＴｒ２，Ｔｒ５がオフ状態となり、出力電圧ＶｏｕｔにはＶｓｓが出力される。
【０１１３】
以上のようにして、本実施の形態のインバータ回路５では、入力端子ＩＮ１に入力されたパルス信号の信号波形（例えば図１９（Ａ））をほぼ反転させたパルス信号（例えば図１９（Ｄ））が出力端子ＯＵＴから出力される。
【０１１４】
[効果]
本実施の形態のインバータ回路５では、トランジスタＴｒ１，Ｔｒ２が同時にオンしたり、トランジスタＴｒ４，Ｔｒ５が同時にオンしたりしている期間がほとんどないようにした。これにより、トランジスタＴｒ１，Ｔｒ２およびトランジスタＴｒ４，Ｔｒ５を介して、高電圧線Ｌ２，Ｌ３と低電圧線Ｌ１との間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６のそれぞれのゲート電圧がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変移（低下）したときに出力電圧Ｖｏｕｔが高電圧線Ｌ２側の電圧となり、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６のそれぞれのゲート電圧がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変移（上昇）したときに出力電圧Ｖｏｕｔが低電圧線Ｌ１側の電圧となるようにした。これにより、出力電圧Ｖｏｕｔのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【０１１５】
また、本実施の形態のインバータ回路５では、トランジスタＴｒ１，Ｔｒ６のゲートに入力する電圧（入力電圧Ｖｉｎ１）よりも位相の早い電圧（入力電圧Ｖｉｎ２）を用いて、トランジスタＴｒ５のソース電圧Ｖｓ５をあらかじめ高い電圧（Ｖｄｄ２）としておき、トランジスタＴｒ７を介した容量結合によってトランジスタＴｒ２のゲート電圧を一気に上昇させることで、トランジスタＴｒ２のゲート電圧Ｖｇ２のトランジェントを早くしている。これにより、インバータ回路５の高速化が可能となる。
【０１１６】
次に、上述の方法でインバータ回路５を高速化することによるメリットについて、比較例と対比しつつ説明する。
【０１１７】
図４１は、比較例に係るインバータ回路５００の全体構成の一例を表したものである。図４２は、図４１のインバータ回路５００の入出力電圧波形の一例を表したものである。インバータ回路５００は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図４２（Ａ））をほぼ反転させたパルス信号（例えば図４２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路５００は、互いに同一のチャネル型の５つのトランジスタＴｒ１１〜Ｔｒ１５と、２つの容量素子Ｃ１１，Ｃ１２と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、５Ｔｒ２Ｃの回路構成となっている。
【０１１８】
次に、図４３〜図４９を参照しつつ、インバータ回路５００の動作の一例について説明する。図４３は、インバータ回路５００の動作の一例を表す波形図である。図４４〜図４９は、インバータ回路５００の一連の動作の一例を表す回路図である。
【０１１９】
まず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４がオンする。すると、トランジスタＴｒ１２のゲート電圧Ｖｇ１２およびソース電圧Ｖｓ１２が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電され、さらに、トランジスタＴｒ１５のゲート電圧Ｖｇ１５およびソース電圧Ｖｓ１５が低電圧線Ｌ１の電圧（＝Ｖｓｓ）に充電される（図４３、図４４）。これにより、トランジスタＴｒ１２がオフするとともに、トランジスタＴｒ１５がオフし、電圧Ｖｓｓが出力電圧Ｖｏｕｔとして出力される。このとき、容量素子Ｃ１２には、Ｖｄｄ−Ｖｓｓという電圧が充電される。
【０１２０】
次に、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化（低下）する時、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４のゲート電圧Ｖｇ１１，Ｖｇ１３，Ｖｇ１４もＶｄｄからＶｓｓに変化（低下）する（図４３、図４５）。これにより、トランジスタＴｒ１１のゲート電圧Ｖｇ１１の変化が容量素子Ｃ１２を介してトランジスタＴｒ１２のゲートに伝播し、トランジスタＴｒ１２のゲート電圧Ｖｇ１２がΔＶ１’だけ変化（低下）する。さらに、トランジスタＴｒ１１のゲート電圧Ｖｇ１１の変化が容量素子Ｃ１１，Ｃ１２を介してトランジスタＴｒ１５のゲートにも伝播し、トランジスタＴｒ１５のゲート電圧Ｖｇ１５がΔＶ２’だけ変化（低下）する。しかし、この時、トランジスタＴｒ１３，Ｔｒ１４がオンしている。そのため、低電圧線Ｌ１からトランジスタＴｒ１５のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【０１２１】
ここで、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧Ｖｇ１３，Ｖｇ１４はＶｄｄからＶｓｓに変化（低下）していくので、トランジスタＴｒ１３，Ｔｒ１４のオン抵抗が徐々に大きくなり、トランジスタＴｒ１５のソースおよびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が長くなる。
【０１２２】
さらに、トランジスタＴｒ１５のソースおよびゲートから見える全容量を比較すると、トランジスタＴｒ１５のソースには容量素子Ｃ１１，Ｃ１２が並列接続され、トランジスタＴｒ１５のゲートには容量素子Ｃ１１，Ｃ１２が直列接続されている。このことから、トランジスタＴｒ１５のソースの方が、トランジスタＴｒ１５のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ１５のソースを低電圧線Ｌ１の電圧に充電するのに要する時間の方がトランジスタＴｒ１５のゲートを低電圧線Ｌ１の電圧に充電するのに要する時間よりも長くなる。
【０１２３】
また、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１３以上となっており、さらに、Ｖｓｓ＋Ｖｔｈ１４以上となっている場合は、トランジスタＴｒ１３，Ｔｒ１４は線形領域で動作する。なお、Ｖｔｈ１３はトランジスタＴｒ１３の閾値電圧であり、Ｖｔｈ１４はトランジスタＴｒ１４の閾値電圧である。一方、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１３未満となっており、さらに、Ｖｓｓ＋Ｖｔｈ１４未満となっている場合は、トランジスタＴｒ１３，Ｔｒ１４は飽和領域で動作する。従って、トランジスタＴｒ１５のソースおよびゲートには、図４５に示したような電流が流れるが、トランジスタＴｒ１３，Ｔｒ１４は、それぞれの点を電圧Ｖｓｓに充電することができない。
【０１２４】
最終的に、入力電圧ＶｉｎがＶｄｄからＶｓｓになった時、トランジスタＴｒ１５のゲート−ソース間電圧Ｖｇｓ１５はΔＶ１−ΔＶ２となる（図４３、図４６）。このとき、トランジスタＴｒ１５のゲート−ソース間電圧Ｖｇｓ１５がトランジスタＴｒ１５の閾値電圧Ｖｔｈ１５よりも大きくなった時点で、トランジスタＴｒ１５がオンし、高電圧線Ｌ３から電流が流れ始める。
【０１２５】
トランジスタＴｒ１５がオンしている時は、トランジスタＴｒ１５のソース電圧Ｖｓ１５は、トランジスタＴｒ１４に加えて、トランジスタＴｒ１５によっても上昇する。また、トランジスタＴｒ１５のゲート−ソース間には容量素子Ｃ１が接続されているので、ブートストラップが生じ、トランジスタＴｒ１５のゲート電圧Ｖｇ１５も、トランジスタＴｒ１５のソース電圧Ｖｓ１５の上昇に連動して上昇する。その後、トランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５がＶｓｓ−Ｖｔｈ１３以上となり、さらに、Ｖｓｓ−Ｖｔｈ１４以上となった時点で、トランジスタＴｒ１３，Ｔｒ１４がオフし、トランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５がトランジスタＴｒ１５のみによって上昇する。
【０１２６】
一定時間経過後、トランジスタＴｒ１５のソース電圧Ｖｓ１５（トランジスタＴｒ１２のゲート電圧Ｖｇ１２）がＶｓｓ＋Ｖｔｈ１２以上となると、トランジスタＴｒ１２がオンし、高電圧線Ｌ２から電流が流れ始める（図４３、図４７）。なお、Ｖｔｈ１２はトランジスタＴｒ１２の閾値電圧である。その結果、出力端子ＯＵＴの電圧Ｖｏｕｔは、Ｖｓｓから徐々に上昇する。トランジスタＴｒ１２のゲート電圧Ｖｇ１２は、最終的には、トランジスタＴｒ１５からの電流によって、高電圧線Ｌ３の電圧まで上昇する（図４３、図４８）。ここで、高電圧線Ｌ３の電圧は、インバータ回路５００の駆動時には、Ｖｄｄ＋Ｖｔｈ１２よりも大きなＶｄｄ２となっているので、トランジスタＴｒ１２は、高電圧線Ｌ２の電圧であるＶｄｄを出力端子ＯＵＴに出力する。その結果、出力端子ＯＵＴからはＶｄｄが出力される（図４３、図４８）。
【０１２７】
そして、さらに一定時間経過後、入力電圧Ｖｉｎがロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化（上昇）する（図４３、図４９）。このとき、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１３よりも低くなっており、さらに、Ｖｓｓ＋Ｖｔｈ１４よりも低くなっている段階では、トランジスタＴｒ１３，Ｔｒ１４はオフしている。そのため、容量素子Ｃ１，Ｃ２を介したカップリングがトランジスタＴｒ１５のソースおよびゲートに入力され、トランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５が上昇する。その後、入力電圧ＶｉｎがＶｓｓ＋Ｖｔｈ１１、Ｖｓｓ＋Ｖｔｈ１３およびＶｓｓ＋Ｖｔｈ１４以上となると、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４がオンする。そのため、トランジスタＴｒ１２のソース（出力端子ＯＵＴ）、ならびにトランジスタＴｒ１５のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶｓｓに充電しようとする。
【０１２８】
ここで、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４のゲート電圧Ｖｇ１１，Ｖｇ１３，Ｖｇ１４はＶｄｄからＶｓｓに変化（上昇）していくので、トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４のオン抵抗が徐々に小さくなり、トランジスタＴｒ１２，Ｔｒ１５のソースおよびゲートを低電圧線Ｌ１の電圧に充電するのに要する時間が相対的に短くなる。最終的に、トランジスタＴｒ１２のソース電圧Ｖｓ１２、ならびにトランジスタＴｒ１５のソース電圧Ｖｓ１５およびゲート電圧Ｖｇ１５がＶｓｓとなり、出力端子ＯＵＴからはＶｓｓが出力される（図４３、図４４）。
【０１２９】
以上のようにして、比較例に係るインバータ回路５００では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図４３（Ａ））をほぼ反転させたパルス信号（例えば図４３（Ｂ））が出力端子ＯＵＴから出力される。
【０１３０】
ところで、上記のインバータ回路５００では、トランジスタＴｒ５のゲートおよびソースに入力されるカップリング量は、Ｃ１２、Ｃ１１を介して入力される電圧と、トランジスタＴｒ１５のゲートおよびソースに接続されているトランジスタによって充電される電圧との和となる。そのため、入力電圧Ｖｉｎの波形が鈍って入力された場合、前述のトランジスタによって各ノードが充電される時間が長くなってしまうので、トータルのカップリング量が小さくなる。その結果、トランジスタＴｒ１２のゲート電圧Ｖｇ１２の増加は緩やかになってしまい、それに応じて出力電圧Ｖｏｕｔも緩やかに変化してしまう。つまり、出力電圧Ｖｏｕｔのオン時間（ハイとなっている時間）が入力電圧Ｖｉｎの鈍りの影響を大きく受けてしまう。従って、上記のインバータ回路５００を、例えば、画素回路の書き込みトランジスタの制御ライン（ＷＳライン）の駆動回路に用いた場合には、前述の入力電圧Ｖｉｎの鈍りによってトランジスタＴｒ１１のオン時間が変化してしまい、書き込みトランジスタに正常に信号電圧が書き込めなくなる可能性がある。
【０１３１】
一方、本実施の形態のインバータ回路５では、上述した方法によってトランジスタＴｒ２のゲート電圧のトランジェントを早くしているので、入力電位Ｖｉｎ１，Ｖｉｎ２の鈍りによって出力電圧Ｖｏｕｔのオン時間が変化しない。そのため、インバータ回路５を、画素回路の書き込みトランジスタの制御ライン（ＷＳライン）の駆動回路に用いた場合に、入力電圧Ｖｉｎ１，Ｖｉｎ２の鈍りによってトランジスタＴｒ１のオン時間は変化しないので、書き込みトランジスタに正常に信号電圧を書き込むことができる。
【０１３２】
＜５．上記第３の実施の形態の変形例＞
上記実施の形態のインバータ回路５において、例えば、図２６に示したように、トランジスタＴｒ２のゲートと、トランジスタＴｒ２のソース（出力端子ＯＵＴ側の端子）との間に、容量素子Ｃ３が設けられていてもよい。このようにした場合には、トランジスタＴｒ５に接続していた高電圧線Ｌ３を、高電圧線Ｌ２に置き換えることが可能となる。つまり、容量素子Ｃ３を設けることにより、トランジスタＴｒ２，Ｔｒ５を互いに同一の電圧線（高電圧線Ｌ２）に接続することが可能となる。このとき、各トランジスタＴｒ２，Ｔｒ５のソースおよびドレインのうち高電圧線Ｌ２側の端子は、互いに同電位となる。
【０１３３】
次に、図２６に記載のインバータ回路５の動作について説明する。なお、図２６に記載のインバータ回路５の動作は図１８に記載のインバータ回路５の動作と大きくは変わらないので、以下では、図１８に記載のインバータ回路５の動作と異なる部分について説明する。
【０１３４】
入力電圧Ｖｉｎ１がハイからローに変化した後にトランジスタＴｒ７をオンすることで、トランジスタＴｒ２のゲートとトランジスタＴｒ５のソース（端子Ｂ）との間に容量結合が発生し、トランジスタＴｒ２のゲート電圧がＶｘとなる。このとき、トランジスタＴｒ２のゲート−ソース間電圧は容量素子Ｃ３に保持され、その値がトランジスタＴｒ２の閾値電圧Ｖｔｈ２よりも大きければ、図２７に示したように電流が流れ、出力電圧Ｖｏｕｔは増加を開始する。トランジスタＴｒ２のゲート−ソース間には前述のように容量素子Ｃ３が接続されており、出力電圧Ｖｏｕｔの増加によってトランジスタＴｒ２のゲート電圧も増加を開始する。ここで、オン状態のトランジスタＴｒ７のゲートに与えられる電圧がＶｄｄとなっている。そのため、トランジスタＴｒ２のゲート電圧、トランジスタＴｒ５のソース電圧がＶｄｄ−Ｖｔｈ７よりも大きくなった場合、トランジスタＴｒ７は自動的にオフし、トランジスタＴｒ２のゲートおよびソースの電圧は増加を続け、最終的に出力電圧ＶｏｕｔとしてＶｄｄが出力される（図２８）。
【０１３５】
本変形例では、上記第３の実施の形態と同様、入力端子ＩＮ１にＶｄｄが印加された時に出力電圧ＶｏｕｔとしてＶｓｓが出力され、入力端子ＩＮ１にＶｓｓが印加された時に出力電圧ＶｏｕｔとしてＶｄｄが出力される。また、高電圧線Ｌ２から低電圧線Ｌ１に流れる貫通電流をなくすことができ、インバータ回路５の低消費電力化を実現することができる。さらに、本変形例では、インバータ回路５に入力される電圧は少なくともＶｄｄとＶｓｓの２種のみでよいので、入力電圧Ｖｉｎ１，Ｖｉｎ２よりも高電圧の電源が必要にならず、狭額縁化、高歩留まり化が可能である。
【０１３６】
また、本変形例では、入力電圧Ｖｉｎ１よりも位相の早い入力電圧Ｖｉｎ２を用いて、トランジスタＴｒ５のソース電圧をあらかじめ高電圧としておき、トランジスタＴｒ７を介した容量結合によってトランジスタＴｒ２のゲート電圧を上昇させることでトランジスタＴｒ２のゲート電圧のトランジェントを早くすることができる。その結果、インバータ回路５の高速化が可能となる。また、入力電位Ｖｉｎ１，Ｖｉｎ２の鈍りによって出力電圧Ｖｏｕｔのオン時間が変化しないので、画素回路の書き込みトランジスタの制御ライン（ＷＳライン）の駆動回路に用いた場合に、入力電圧Ｖｉｎ１，Ｖｉｎ２の鈍りによってトランジスタＴｒ１のオン時間は変化しないので、書き込みトランジスタに正常に信号電圧を書き込むことができる。
【０１３７】
＜３．適用例＞
図２９は、上記実施の形態およびその変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０と、表示パネル１１０を駆動する駆動回路１２０とを備えている。表示パネル１１０が本発明の「表示部」の一具体例に相当し、駆動回路１２０が本発明の「駆動部」の一具体例に相当する。
【０１３８】
（表示パネル１１０）
表示パネル１１０は、複数の表示画素１１４が２次元配置された表示領域１１０Ａを有しており、各表示画素１１４が駆動回路１２０によって駆動されることにより、表示領域１１０Ａに映像を表示するものである。各表示画素１１４は、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂからなる。なお、以下では、各画素１１３Ｒ，１１３Ｇ，１１３Ｂの総称として画素１１３を適宜、用いるものとする。
【０１３９】
画素１１３Ｒは、有機ＥＬ素子１１１Ｒおよび画素回路１１２を含んで構成されている。画素１１３Ｇは、有機ＥＬ素子１１１Ｇおよび画素回路１１２を含んで構成されている。画素１１３Ｂは、有機ＥＬ素子１１１Ｂおよび画素回路１１２を含んで構成されている。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【０１４０】
図３０は、表示領域１１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ１００に書き込む書き込みトランジスタＴｒ２００と、保持容量Ｃｓとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ１００および書き込みトランジスタＴｒ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ１００または書き込みトランジスタＴｒ２００は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【０１４１】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬが行状に配置され、複数の信号線ＤＴＬが列状に配置されている。なお、書込線ＷＳＬが本発明の「走査線」の一具体例に相当する。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、画素１１３が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端と、書き込みトランジスタＴｒ２００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端と、書き込みトランジスタＴｒ２００のゲート電極に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端と、駆動トランジスタＴｒ１００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタＴｒ２００のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方の電極は、駆動トランジスタＴｒ１００のゲート電極と、保持容量Ｃｓの一端に接続されている。駆動トランジスタＴｒ１００のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方の電極と保持容量Ｃｓの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極は、例えば、グラウンド線ＧＮＤに接続されている。
【０１４２】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図２９、図３０、図３１を参照して説明する。なお、図３１は、同期信号の波形の一例と、駆動回路１２０から各書込線ＷＳＬに出力される電圧波形の一例とを表したものである。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４および電源線駆動回路１２５を有している。また、駆動回路１２０は、上記実施の形態およびその変形例における各種電源（具体的には低電圧線Ｌ１および高電圧線Ｌ２，Ｌ３，Ｌ４等に接続された電源）も有している。
【０１４３】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【０１４４】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【０１４５】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａを各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴ１００のゲートに所定の電圧を印加することを指している。
【０１４６】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を順番に供給するようになっている。
【０１４７】
ここで、オフセット電圧Ｖｏｆｓは、信号電圧Ｖｓｉｇの値に依らず一定電圧値となっている。また、信号電圧Ｖｓｉｇは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖｓｉｇの最小電圧はオフセット電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧はオフセット電圧Ｖｏｆｓよりも高い電圧値となっている。
【０１４８】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖｄｄ、Ｖｓｓ）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖｄｄ、Ｖｓｓ）を供給し、書き込みトランジスタＴ２００を制御するようになっている。例えば、図３１に示したように、制御信号１２１Ａとして、クロックｃｋと、スキャンパルスｓｐが入力されると、書込線駆動回路１２４は、複数の書込線ＷＳＬに対して、波高値がＶｄｄで、幅が２Ｈのパルスを含む電圧Ｖｓ（ｉ）（１≦ｉ≦Ｎ、ｉおよびＮは正の整数）を、パルスの位相を１Ｈずつずらしながら順番に出力するようになっている。
【０１４９】
ここで、電圧Ｖｄｄは、書き込みトランジスタＴ２００のオン電圧以上の値となっている。電圧Ｖｄｄは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路１２４から出力される電圧値である。電圧Ｖｓｓは、書き込みトランジスタＴ２００のオン電圧よりも低い値となっており、かつ、電圧Ｖｄｄよりも低い値となっている。
【０１５０】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【０１５１】
ここで、電圧ＶｃｃＬは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧ＶｃｃＨは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧以上の電圧値である。
【０１５２】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ１００の閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖｔｈや移動度μの変動に対する補正動作が組み込まれている。
【０１５３】
図３２は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓの変化の一例とを表したものである。図３２（Ａ）には信号線ＤＴＬに、信号電圧Ｖｓｉｇと、オフセット電圧Ｖｏｆｓが印加されている様子が示されている。図３２（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ２００をオンする電圧Ｖｄｄと、書き込みトランジスタＴｒ２００をオフする電圧Ｖｓｓが印加されている様子が示されている。図３２（Ｃ）には電源線ＰＳＬに、電圧ＶｃｃＨと、電圧ＶｃｃＬが印加されている様子が示されている。さらに、図３２（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ１００のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【０１５４】
（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶｏｆｆとなっており、電源線ＤＳＬの電圧がＶｃｃＨとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶｃｃＨからＶｃｃＬに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｃｃＬとなり、有機ＥＬ素子１１１が消光する。その後、信号線ＤＴＬの電圧がＶｏｆｓとなっている時に書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｆｓからＶｏｎに上げ、駆動トランジスタＴｒ１００のゲートをＶｏｆｓとする。
【０１５５】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、書込みトランジスタＴｒ２００がオンしており、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶｃｃＬからＶｃｃＨに上げる（Ｔ２）。すると、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ３）。すると、駆動トランジスタＴｒ１００のゲートがフローティングとなり、Ｖｔｈの補正が休止する。
【０１５６】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、例えば、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶｔｈ補正を行った行（画素）において、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低いので、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【０１５７】
（２回目のＶｔｈ補正期間）
次に、Ｖｔｈ補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｆｓからＶｏｎに上げ、駆動トランジスタＴｒ１００のゲートをＶｏｆｓにする（Ｔ４）。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、駆動トランジスタＴｒ１００がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１００のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【０１５８】
なお、このＶｔｈ補正期間において、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなった場合には、駆動回路１２０は、Ｖｔｈ補正を終了する。しかし、ゲート−ソース間電圧ＶｇｓがＶｔｈにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶｇｓがＶｔｈに到達するまで、Ｖｔｈ補正と、Ｖｔｈ補正休止とを繰り返し実行する。
【０１５９】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ６）、駆動トランジスタＴｒ１００のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１００のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流は有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶｘだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｘとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１００の移動度μが大きい程、ΔＶｘも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶｘだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【０１６０】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ７）。すると、駆動トランジスタＴｒ１００のゲートがフローティングとなり、駆動トランジスタＴｒ１００のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【０１６１】
表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【０１６２】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路６は、上述したインバータ回路１，２，４，５を複数含んで構成されている。これにより、バッファ回路６内を流れる貫通電流はほとんど存在しないので、バッファ回路６の消費電力を抑えることができる。また、バッファ回路６の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴｒ１００の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。
【０１６３】
また、本適用例において、書込線ＷＳＬごとにインバータ回路５を設けた場合に、書込線駆動回路１２４が、例えば、ｉ段目（ｉは正の整数）の書込線ＷＳＬに対応するインバータ回路５の入力端子ＩＮ１に対して入力電圧Ｖｉｎ（ｉ）を入力するともに、ｉ−ｘ段目（ｘはｉよりも小さな正の整数）の書込線ＷＳＬに対応するインバータ回路５の入力端子ＩＮ１に対して入力した入力電圧Ｖｉｎ（ｉ−ｘ）を、ｉ段目の書込線ＷＳＬに対応するインバータ回路５の入力端子ＩＮ２に対して入力電圧Ｖｉｎ（ｉ−ｘ）を入力するようになっていてもよい。例えば、図３３、図３４に示したように、ｘが１となっていてもよい。
【０１６４】
次に、図３３、図３４に記載のインバータ回路５の基本的な動作について説明する。なお、図３３、図３４に記載のインバータ回路５の動作は図１８に記載のインバータ回路５の動作と大きくは変わらないので、以下では、図１８に記載のインバータ回路５の動作と異なる部分について説明する。
【０１６５】
図３３、図３４に記載のインバータ回路５では、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化するタイミングの方が入力端子Ｖｉｎ（ｉ）がローからハイに変化するタイミングよりも早くなっている点が、図１８に記載のインバータ回路５の動作と主に異なっている。このようなタイミングとなっている場合には、例えば、図３５に示したように、トランジスタＴｒ５のソース(端子Ｂ）の電圧が、トランジスタＴｒ２のゲート電圧よりも先にＶｓｓとなる。図３５には、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化する時に、トランジスタＴｒ７がオフしている場合が例示されている。
【０１６６】
なお、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化する時に、トランジスタＴｒ７がオンしている場合には、入力電圧Ｖｉｎ（ｉ−１）がローからハイに変化した時に、トランジスタＴｒ５のソース(端子Ｂ）の電圧と、トランジスタＴｒ２のゲート電圧とが同時にＶｓｓとなる。このとき、トランジスタＴｒ１はオフしているので、出力電圧ＶｏｕｔにはＶｄｄが出力される。
【０１６７】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【０１６８】
例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路１，２，４，５が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【０１６９】
なお、上記各実施の形態およびその変形例に係るインバータ回路１，２，４，５を電源線駆動回路１２５の出力段に用いる場合には、例えば、低電圧線Ｌ１に対して、電圧ＶｃｃＬを出力する電源（図示せず）を接続し、高電圧線Ｌ２，Ｌ３に対して、電圧ＶｃｃＨを出力する電源（図示せず）を接続し、高電圧線Ｌ４に対して、電圧ＶｃｃＨよりも高い電圧を出力する電源（図示せず）を接続すればよい。
【符号の説明】
【０１７０】
１，２，２００，３００，４００，５００…インバータ回路、３…遅延素子、５…バッファ回路、１０…制御素子、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｃ，Ｄ…接続点、Ｂ…端子、Ｃ１，Ｃ２，Ｃ３…容量素子、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ，ＩＮ２，ＩＮ３…入力端子、Ｌ１…低電圧線、Ｌ２，Ｌ３，Ｌ３０…高電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、Ｐ１…第１端子、Ｐ２…第２端子、Ｐ３…第３端子、ＰＳＬ…電源線、Ｔｒ１〜Ｔｒ７，Ｔｒ３１，Ｔｒ３２…トランジスタ、Ｔｒ１００…駆動トランジスタ、Ｔｒ２００…書き込みトランジスタ、ＶｃｃＨ，ＶｃｃＬ，Ｖｄｄ，Ｖｄｄ２，Ｖｓｓ，ΔＶｘ，ΔＶ１’，ΔＶ２’，ΔＶ１，ΔＶ２…電圧、Ｖｇ，Ｖｇ１，Ｖｇ２，Ｖｇ３…ゲート電圧、Ｖｇｓ，Ｖｇｓ１，Ｖｇｓ２，Ｖｇｓ３…ゲート−ソース間電圧、Ｖｉｎ…入力電圧、Ｖｏｆｓ…オフセット電圧、Ｖｏｕｔ…出力電圧、Ｖｓ，Ｖｓ２…ソース電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３，Ｖｅｌ…閾値電圧、ＷＳＬ…書込線、μ…移動度。
【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
インバータ回路。
【請求項３】
前記第２容量素子は、前記第１トランジスタのゲート側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子の容量よりも大きくなっている
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項３に記載のインバータ回路。
Ｃｂ（Ｖｄｄ−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ２
Ｃａ：前記第１容量素子の容量
Ｃｂ：前記第２容量素子の容量
Ｖｄｄ：前記第２電圧線の電圧
Ｖｓｓ：前記第１電圧線の電圧
Ｖｔｈ２：前記第２トランジスタの閾値電圧
【請求項５】
前記第１電圧線および前記第３電圧線は、互いに同電位となっている
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項６】
前記第２電圧線は、前記第１電圧線および前記第３電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項５に記載のインバータ回路。
【請求項７】
前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第３トランジスタのゲートに入力する遅延素子をさらに備えた
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項８】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を有し、前記第１端子に立下り電圧または立上がり電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっている
インバータ回路。
【請求項９】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を有し、前記第１端子に立下り電圧または立上り電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続されている
インバータ回路。
【請求項１０】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を備え、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第２入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第１入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第３入力端子を介して当該第７トランジスタのゲートに入力される信号に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。
【請求項１１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第１電圧線に電気的に接続され、ドレインおよびソースのうち前記第１電圧線に未接続の端子が前記出力端子に電気的に接続され、
前記第２トランジスタでは、ゲートが前記第７トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第２電圧線に電気的に接続され、ドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第３電圧線に電気的に接続され、ドレインおよびソースのうち前記第３電圧線に未接続の端子が前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第４電圧線に電気的に接続され、ドレインおよびソースのうち前記第４電圧線に未接続の端子が前記第５トランジスタのドレインまたはソースである第１端子に電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタでは、ゲートが前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち前記第１端子とは異なる端子が第５電圧線に電気的に接続され、
前記第６トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第６電圧線に電気的に接続され、ドレインおよびソースのうち前記第６電圧線に未接続の端子が前記第２トランジスタのゲートに電気的に接続され、
前記第７トランジスタでは、ゲートが前記第３入力端子に電気的に接続され、ドレインまたはソースが前記第１端子に電気的に接続され、ドレインおよびソースのうち前記第１端子に未接続の端子が前記第２トランジスタのゲートに電気的に接続されている
インバータ回路。
【請求項１２】
前記第２容量素子は、前記第５トランジスタのゲート側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子の容量よりも大きくなっている
請求項１０または請求項１１に記載のインバータ回路。
【請求項１３】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項１２に記載のインバータ回路。
Ｃｂ（Ｖｄｄ２−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ５
Ｃａ：前記第１容量素子の容量
Ｃｂ：前記第２容量素子の容量
Ｖｄｄ２：前記第５電圧線の電圧
Ｖｓｓ：前記第４電圧線の電圧
Ｖｔｈ５：前記第５トランジスタの閾値電圧
【請求項１４】
前記第１電圧線、前記第３電圧線、前記第４電圧線および前記第６電圧線は、互いに同電位となっている
請求項１０ないし請求項１３のいずれか一項に記載のインバータ回路。
【請求項１５】
前記第２電圧線および前記第５電圧線は、前記第１電圧線、前記第３電圧線、前記第４電圧線および前記第６電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項１４に記載のインバータ回路。
【請求項１６】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
表示装置。
【請求項１７】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
表示装置。
【請求項１８】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を含み、前記第１端子に立下り電圧または立上がり電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっている
表示装置。
【請求項１９】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を有し、前記第１端子に立下り電圧または立上り電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続されている
表示装置。
【請求項２０】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を有し、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第２入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第１入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第３入力端子を介して当該第７トランジスタのゲートに入力される信号に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。
【請求項２１】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第１電圧線に電気的に接続され、ドレインおよびソースのうち前記第１電圧線に未接続の端子が前記出力端子に電気的に接続され、
前記第２トランジスタでは、ゲートが前記第７トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第２電圧線に電気的に接続され、ドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第３電圧線に電気的に接続され、ドレインおよびソースのうち前記第３電圧線に未接続の端子が前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第４電圧線に電気的に接続され、ドレインおよびソースのうち前記第４電圧線に未接続の端子が前記第５トランジスタのドレインまたはソースである第１端子に電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタでは、ゲートが前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち前記第１端子とは異なる端子が第５電圧線に電気的に接続され、
前記第６トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第６電圧線に電気的に接続され、ドレインおよびソースのうち前記第６電圧線に未接続の端子が前記第２トランジスタのゲートに電気的に接続され、
前記第７トランジスタでは、ゲートが前記第３入力端子に電気的に接続され、ドレインまたはソースが前記第１端子に電気的に接続され、ドレインおよびソースのうち前記第１端子に未接続の端子が前記第２トランジスタのゲートに電気的に接続されている
表示装置。
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
インバータ回路。
【請求項３】
前記第２容量素子は、前記第１トランジスタのゲート側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子の容量よりも大きくなっている
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項３に記載のインバータ回路。
Ｃｂ（Ｖｄｄ−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ２
Ｃａ：前記第１容量素子の容量
Ｃｂ：前記第２容量素子の容量
Ｖｄｄ：前記第２電圧線の電圧
Ｖｓｓ：前記第１電圧線の電圧
Ｖｔｈ２：前記第２トランジスタの閾値電圧
【請求項５】
前記第１電圧線および前記第３電圧線は、互いに同電位となっている
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項６】
前記第２電圧線は、前記第１電圧線および前記第３電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項５に記載のインバータ回路。
【請求項７】
前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第３トランジスタのゲートに入力する遅延素子をさらに備えた
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項８】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を有し、前記第１端子に立下り電圧または立上がり電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっている
インバータ回路。
【請求項９】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を有し、前記第１端子に立下り電圧または立上り電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続されている
インバータ回路。
【請求項１０】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を備え、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第２入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第１入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第３入力端子を介して当該第７トランジスタのゲートに入力される信号に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。
【請求項１１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第１電圧線に電気的に接続され、ドレインおよびソースのうち前記第１電圧線に未接続の端子が前記出力端子に電気的に接続され、
前記第２トランジスタでは、ゲートが前記第７トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第２電圧線に電気的に接続され、ドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第３電圧線に電気的に接続され、ドレインおよびソースのうち前記第３電圧線に未接続の端子が前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第４電圧線に電気的に接続され、ドレインおよびソースのうち前記第４電圧線に未接続の端子が前記第５トランジスタのドレインまたはソースである第１端子に電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタでは、ゲートが前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち前記第１端子とは異なる端子が第５電圧線に電気的に接続され、
前記第６トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第６電圧線に電気的に接続され、ドレインおよびソースのうち前記第６電圧線に未接続の端子が前記第２トランジスタのゲートに電気的に接続され、
前記第７トランジスタでは、ゲートが前記第３入力端子に電気的に接続され、ドレインまたはソースが前記第１端子に電気的に接続され、ドレインおよびソースのうち前記第１端子に未接続の端子が前記第２トランジスタのゲートに電気的に接続されている
インバータ回路。
【請求項１２】
前記第２容量素子は、前記第５トランジスタのゲート側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子の容量よりも大きくなっている
請求項１０または請求項１１に記載のインバータ回路。
【請求項１３】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項１２に記載のインバータ回路。
Ｃｂ（Ｖｄｄ２−Ｖｓｓ）／（Ｃａ＋Ｃｂ）＞Ｖｔｈ５
Ｃａ：前記第１容量素子の容量
Ｃｂ：前記第２容量素子の容量
Ｖｄｄ２：前記第５電圧線の電圧
Ｖｓｓ：前記第４電圧線の電圧
Ｖｔｈ５：前記第５トランジスタの閾値電圧
【請求項１４】
前記第１電圧線、前記第３電圧線、前記第４電圧線および前記第６電圧線は、互いに同電位となっている
請求項１０ないし請求項１３のいずれか一項に記載のインバータ回路。
【請求項１５】
前記第２電圧線および前記第５電圧線は、前記第１電圧線、前記第３電圧線、前記第４電圧線および前記第６電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項１４に記載のインバータ回路。
【請求項１６】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
表示装置。
【請求項１７】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されている
表示装置。
【請求項１８】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を含み、前記第１端子に立下り電圧または立上がり電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっている
表示装置。
【請求項１９】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第１端子、前記出力端子に電気的に接続された第２端子、および前記第２トランジスタのゲートに電気的に接続された第３端子を有し、前記第１端子に立下り電圧または立上り電圧が入力されている時に前記第２端子のトランジェントを前記第３端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続されている
表示装置。
【請求項２０】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を有し、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第２入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第１入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第３入力端子を介して当該第７トランジスタのゲートに入力される信号に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。
【請求項２１】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
第１入力端子、第２入力端子、第３入力端子および出力端子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第１電圧線に電気的に接続され、ドレインおよびソースのうち前記第１電圧線に未接続の端子が前記出力端子に電気的に接続され、
前記第２トランジスタでは、ゲートが前記第７トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第２電圧線に電気的に接続され、ドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第３電圧線に電気的に接続され、ドレインおよびソースのうち前記第３電圧線に未接続の端子が前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタでは、ゲートが前記第２入力端子に電気的に接続され、ドレインまたはソースが第４電圧線に電気的に接続され、ドレインおよびソースのうち前記第４電圧線に未接続の端子が前記第５トランジスタのドレインまたはソースである第１端子に電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記第２入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタでは、ゲートが前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち前記第１端子とは異なる端子が第５電圧線に電気的に接続され、
前記第６トランジスタでは、ゲートが前記第１入力端子に電気的に接続され、ドレインまたはソースが第６電圧線に電気的に接続され、ドレインおよびソースのうち前記第６電圧線に未接続の端子が前記第２トランジスタのゲートに電気的に接続され、
前記第７トランジスタでは、ゲートが前記第３入力端子に電気的に接続され、ドレインまたはソースが前記第１端子に電気的に接続され、ドレインおよびソースのうち前記第１端子に未接続の端子が前記第２トランジスタのゲートに電気的に接続されている
表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１１−２２９１２９（Ｐ２０１１−２２９１２９Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１１−４８３７８（Ｐ２０１１−４８３７８）
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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