【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】製造プロセスによる閾値電圧の変動に起因する歩留まりの悪化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、複数のトランジスタが並列に接続された所定並列回路と、複数のトランジスタのオンオフ状態を制御しつつ所定並列回路のインピーダンスが所定値になったかを検出し、該インピーダンスが所定値になったときの複数のトランジスタのオンオフ状態に応じた制御値を生成する制御値生成部と、電源電圧を生成する電圧発生部と、電源電圧で動作する動作トランジスタと、制御値に基づいて電源電圧を制御する制御部と、を含む。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）

【課題】トランジスタ製造工程をｎｐｎ型の製造工程のみとして、使用可能な化合物半導体の自由度を高め、単相のデジタル信号により外部から出力透過／遮断を切替制御する。
【解決手段】トランジスタとしてｎｐｎ型を用いて構成し、入力バッファ１１で、外部入力された単相切替指示信号１０Ｓを、互いの位相が反転している差動切替指示信号１１Ｓに変換し、発生制御回路１３で、差動切替指示信号１１Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力し、制御電圧発生回路１４で、発生制御信号１３Ｓに基づいて、単相切替指示信号１０Ｓの論理に応じて電圧値が変化する制御電圧ＶＣＳを発生させて出力し、出力回路１５で、入力された差動入力信号ＩＮをインピーダンス変換し差動出力信号ＯＵＴとして出力し、制御電圧ＶＣＳに基づいて当該差動入力信号ＩＮの出力透過／遮断を切り替える。 （もっと読む）

【課題】消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】５Ｔｒ１Ｃで構成されるインバータ回路１において、トランジスタＴ２のゲートと高電圧線Ｌ３との間に接続されたトランジスタＴ４，Ｔ５と、トランジスタＴ２のゲートと低電圧線Ｌ１との間に接続されたトランジスタＴ３とのオンオフ動作により、全期間に渡ってトランジスタＴ１，Ｔ２が同時にオンしないようになっている。 （もっと読む）

【課題】入力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また入力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる入力回路及び該入力回路を備える入力装置を提供する。
【解決手段】ディップスイッチ７０にてシンク型入力対応モードを選択した場合に、ＦＥＴ３１をオフし、ＦＥＴ３２をオンする。作業者が第２入力端子２２に外部電源８０を誤って接続した場合、ＦＥＴ３２に大電流が流れる。定格電流よりも大きな電流がＦＥＴ３２に流れた場合、ヒューズ９２は即時に切断される。そのためＦＥＴ３２の破損を防止することができる。またディップスイッチ７０にてソース型入力対応モードを選択した場合に、ＦＥＴ３１をオンし、ＦＥＴ３２をオフするので、基板の交換を行うことなく、入力回路１をシンク型又はソース型に切換えることができる。 （もっと読む）

【課題】保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。
【解決手段】半導体基板に配置された回路ブロックと、回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、導電パターンの第１部分の電位を基準電位にリセットするリセット部と、第１部分を電流供給ラインに接続する接続部と、第１部分の電位を基準電位にリセットした後に第１部分を電流供給ラインに接続してから一定時間経過後の第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、一定時間経過後の電圧が事前に設定された範囲に含まれない場合に導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。第１部分の電圧の変化は、導電パターンの回路定数に依存する。 （もっと読む）

【課題】半導体基板の表側に配置された回路が半導体基板の裏側から解析されることを検出する技術を提供することを目的とする。
【解決手段】回路ブロックが配置された第１面と、第１面の反対側の第２面とを有する半導体基板と、半導体基板を搭載する実装基板と、実装基板のうち、回路ブロックの保護対象の部分と重なる領域に配置された導電パターンと、導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。半導体基板の第２面と実装基板とが対向するように、半導体基板が実装基板に搭載されている。 （もっと読む）

【課題】しきい値が従来例では動作しないような値でも動作させることが可能な半導体装置である。
【解決手段】第１乃至第３のＮ型トランジスタと、第１乃至第３のＰ型トランジスタと、アナログスイッチと、容量手段とを有し、容量手段の一方は、アナログスイッチ、第３のＮ型トランジスタのソース又はドレインの他方、及び第３のＰ型トランジスタのソース又はドレインの他方と電気的に接続され、容量手段の容量は、第１のＰ型トランジスタ及び第１のＮ型トランジスタで発生する容量より大きく、アナログスイッチには、第１のラッチ信号、第２のラッチ信号、及びデータ信号が入力され、第１のラッチ信号は、第２のＰ型トランジスタのゲート、及び第３のＮ型トランジスタのゲートに入力され、第２のラッチ信号は、第２のＮ型トランジスタのゲート、及び第３のＰ型トランジスタのゲートに入力される半導体装置である。 （もっと読む）

【課題】スイッチ素子の製造バラツキを排除し、より均一で確実な溶断が行える半導体装置のトリミング方法、及びトリミング制御回路を提供すること。
【解決手段】電位が異なる第１電源（電源端子ｃ）と第２電源（接地端子ｄ）との間にて直列接続された第１スイッチ素子Ｓ１〜Ｓ３およびフューズＦ１〜Ｆ３を内蔵した半導体装置１０１における第１スイッチ素子Ｓ１〜Ｓ３をオン制御することでフューズＦ１〜Ｆ３に電圧を印加してフューズＦ１〜Ｆ３を溶断する半導体装置１０１のトリミング方法であって、第１スイッチ素子Ｓ１〜Ｓ３をターンオン制御することにより、第１電源（電源端子ｃ）からフューズＦ１〜Ｆ３を溶断させない第１電圧値を所定時間印加するステップと、第１電圧値の印加が完了した後、第１電源（電源端子ｃ）からフューズＦ１〜Ｆ３を溶断させる第２電圧値を印加するように切り替えるステップと、を含む。 （もっと読む）

【課題】消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】３Ｔｒ２Ｃで構成されるインバータ回路において、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間に、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ２が設けられている。トランジスタＴｒ２のゲートには、容量素子Ｃ１，Ｃ２が直列接続されており、トランジスタＴｒ２のソースには、容量素子Ｃ１，Ｃ２が並列接続されている。 （もっと読む）

【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。 （もっと読む）

【課題】単電源駆動の構成において常に所望のバイアス条件が得られると共に、生産性の向上、コストの低減を図ることができるようにする。
【解決手段】Ｎ−ｃｈディプレッション型ＦＥＴ１を単一の正電源３で駆動する構成において、ＦＥＴ１のソースと接地との間に、ソース電圧を制御するための第１（ＮＰＮ）トランジスタＱ1 が接続され、この第１トランジスタＱ1 のベースには、このベースにＦＥＴ１のドレイン電流の大きさに応じた調整用電流を供給するための第２（ＰＮＰ）トランジスタＱ2 が接続される。また、ＦＥＴ１のドレインと正電源３との間に、ドレイン電流検出用の抵抗Ｒ_３が接続され、上記第１トランジスタＱ1 によりＦＥＴ１のソース電圧を制御することで、ＦＥＴ１のドレイン電流が常に一定となるように自動調整を行う。 （もっと読む）

【課題】複数のタイミングエッジ発生回路のそれぞれのタイミング補正を行うときに、タイミング補正を行うための設定内容を単純化させることを目的とする。
【解決手段】波形を発生する波形発生装置１であって、波形のタイミングを規定するタイミングエッジデータＴＥＤを生成する複数のタイミングエッジデータ生成部３と、タイミングエッジデータＴＥＤを入力して、この入力したタイミングエッジデータＴＥＤのタイミングでタイミングエッジＴＥを発生する複数のタイミングエッジ発生部４と、タイミングエッジに基づいて波形を発生するフリップフロップ７と、タイミングエッジデータＴＥＤの出力先を任意のタイミングエッジ発生部４に変更可能にした出力変更部１４と、を備えている。 （もっと読む）

【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。
【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。 （もっと読む）

【課題】タイミング制約を満たすためにセルの物理的な位置やＲＴＬ（Register Transfer Level）を変更する必要がなく、回路の最適化を短時間に行うことができ、半導体集積回路の設計期間を短縮することができる半導体集積回路の設計方法、設計プログラムを提供する。
【解決手段】半導体集積回路のネットリストに対して静的タイミング解析を行うことにより、所定のタイミング制約を満たさないタイミングエラーパスを検出し、前記タイミングエラーパスを含む第１の論理ブロックと、フリップフロップを介して前記第１の論理ブロックに接続され、所定のタイミング制約を満たす第２の論理ブロックとを抽出し、前記第１の論理ブロックと前記第２の論理ブロックとの間のフリップフロップが正相／逆相フリップフロップである場合は、当該正相／逆相フリップフロップを逆相／正相フリップフロップに変更する。 （もっと読む）

【課題】安定した発振周期の信号を出力することができるオシレータを提供すること。
【解決手段】複数の論理素子がリング状に接続され、所定の周期の発振信号を出力する可変駆動電圧により動作するオシレータであって、複数の論理素子に選択的に印加される第１及び第２の駆動電圧を発生させる内部電圧発生手段を備え、発振信号の周期が正常状態である場合には、第１の駆動電圧が複数の論理素子に印加され、発振信号の周期が正常状態より短いか又は長い場合には、第２の駆動電圧ＶＯＳＣが複数の論理素子に印加され、発振信号の周期が一定に維持されるように構成されている。 （もっと読む）

【課題】 一導電型のＴＦＴのみを用いて回路を構成することにより工程削減が
可能であり、かつ出力信号の電圧振幅が正常に得られる表示装置の駆動回路を提
供する。
【解決手段】 出力ノードに接続されているＴＦＴ２０３のゲート−ソース間に
容量２０５を設け、ＴＦＴ２０１、２０２からなる回路は、ノードαを浮遊状態
とする機能を有する。ノードαが浮遊状態のとき、容量２０５によるＴＦＴ２０
３のゲート−ソース間の容量結合を利用してノードαの電位をＶＤＤよりも高い
電位とし、これによって、ＴＦＴのしきい値に起因する振幅減衰が生ずることな
く、正常にＶＤＤ−ＧＮＤ間の振幅を持った出力信号を得ることが出来る。 （もっと読む）

【課題】ＰＭＯＳトランジスタのみで論理和を実現することのできる論理ゲートを提供する。
【解決手段】本発明の論理ゲートは、複数の入力信号に対応して第１ノードＮ１の電圧を制御する第１駆動部１０と、第１ノードＮ１の電圧値を制御する第２駆動部１２と、第１ノードＮ１に印加される電圧値に対応して第１電源ＶＤＤと出力端子Ｖｏｕｔとの接続要否を制御する第３駆動部１４と、第３駆動部１４と第２電源ＶＳＳとの間に接続される制御トランジスタＭ８と、制御トランジスタＭ８のゲート電極と第２電源ＶＳＳの接続要否を制御する第４駆動部１６とを具備し、第１駆動部〜第４駆動部を構成するトランジスタ及び制御トランジスタＭ８はＰＭＯＳのみで形成されていることを特徴とする。 （もっと読む）