信号処理回路及びその駆動方法

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。

【発明の詳細な説明】
【技術分野】
【０００１】
電源を切っても記憶している論理状態が消えない不揮発性の記憶装置、及びそれを用いた信号処理回路に関する。また、当該記憶装置及び当該信号処理回路の駆動方法に関する。更に当該信号処理回路を用いた電子機器に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
【０００４】
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する（例えば、特許文献１参照）。
【０００５】
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信号処理回路において電源電圧の供給を停止する間、揮発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータを記憶させる方法では、これらの不揮発性の記憶装置として主に磁気素子や強誘電体が用いられているため、信号処理回路の作製工程が複雑である。また、これらの不揮発性の記憶装置では、データの書き込みや消去を繰り返すことによる記憶素子の劣化のために、情報の書き換え回数が制限される。
【０００８】
また、信号処理回路において電源電圧の供給を停止する間、外部記憶装置に揮発性の記憶装置のデータを記憶させる方法では、外部記憶装置から揮発性の記憶装置にデータを戻すのには時間を要する。よって、外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
【０００９】
上述の課題に鑑み、本発明は、消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。
【課題を解決するための手段】
【００１０】
入力された信号の位相を反転させて出力する論理素子（以下、位相反転素子と呼ぶ）を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。
【００１１】
酸化物半導層には、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いることができる。
【００１２】
第１の位相反転素子の出力端子の電位はオン状態となった第１のトランジスタを介して第２の位相反転素子の入力端子に与えられ、第２の位相反転素子の出力端子の電位はオン状態となった第２のトランジスタを介して第１の位相反転素子の入力端子に与えられる。第１のトランジスタと第２の位相反転素子の入力端子の間には、第１の容量素子の一対の電極のうちの一方の電極が電気的に接続されている。即ち、第１のトランジスタがオフ状態となっても、第２の位相反転素子の入力端子の電位を第１の容量素子は保持する。第２のトランジスタと第１の位相反転素子の入力端子の間には、第２の容量素子の一対の電極のうちの一方の電極が電気的に接続されている。即ち、第２のトランジスタがオフ状態となっても第１の位相反転素子の入力端子の電位を第２の容量素子は保持する。
【００１３】
なお、第１の容量素子の一対の電極のうちの他方の電極と、第２の容量素子の一対の電極のうちの他方の電極とには、一定の電位が与えられている。例えば、基準電位（ＧＮＤ）が与えられている。
【００１４】
記憶素子への入力信号（データ）の電位は、オン状態となった第１の選択トランジスタ及び第２のトランジスタを介して第１の位相反転素子の入力端子に与えられる。また、第１の位相反転素子の出力端子の電位が、オン状態となった第２の選択トランジスタを介して記憶素子の出力信号として出力される。
【００１５】
ここで、第１のトランジスタと第２のトランジスタとは、一方がオン状態のとき他方もオン状態となるように制御される。例えば、第１のトランジスタと第２のトランジスタが同じ導電型のトランジスタである場合に、第１のトランジスタのゲートに入力される第１の制御信号と、第２のトランジスタのゲートに入力される第２の制御信号とは、同じ信号を用いることができる。
【００１６】
上記記憶素子において、電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のようにすることができる。
【００１７】
はじめに、記憶素子に電源電圧が供給されている場合について説明する。つまり、第１の位相反転素子及び第２の位相反転素子に電源電圧が供給されている場合について説明する。第１のトランジスタ及び第２のトランジスタをオン状態とした状態で、第１の選択トランジスタをオン状態とする。こうして、第１の位相反転素子の入力端子に入力信号（データ）を入力する。その後、第１の選択トランジスタをオフ状態とすることによって第１の位相反転素子及び第２の位相反転素子でなる帰還ループによってそのデータが保持される。また、第２の位相反転素子の入力端子の電位は第１の容量素子に保持され、第１の位相反転素子の入力端子の電位は第２の容量素子に保持される。なお、データの入力及び保持の間、第２の選択トランジスタはオフ状態である。なお、データの保持が完了した後、第２の選択トランジスタをオン状態とすることによって、記憶素子からデータを読み出すことができる。
【００１８】
データの保持が完了した後、記憶素子への電源電圧の供給を停止する場合について説明する。つまり、第１の位相反転素子及び第２の位相反転素子への電源電圧の供給を停止する場合について説明する。電源電圧の供給を停止する前に、上記第１のトランジスタ及び第２のトランジスタをオフ状態にする。ここで、第２の位相反転素子の入力端子の電位は第１の容量素子に保持されており、第１の位相反転素子の入力端子の電位は第２の容量素子に保持されている。そのため、第１の位相反転素子及び第２の位相反転素子への電源電圧の供給を停止しても、記憶素子にデータを保持させ続けることが可能である。第１の位相反転素子及び第２の位相反転素子への電源電圧の供給を停止している間は、第１のトランジスタ及び第２のトランジスタはオフ状態である。第１の位相反転素子及び第２の位相反転素子への電源電圧の供給を停止している間は、記憶素子から出力信号を出力することはできず、また記憶素子に新たな入力信号（データ）を入力して保持することはできない。
【００１９】
次に再び記憶素子へ電源電圧を供給する場合について説明する。第１の位相反転素子及び第２の位相反転素子に電源電圧を供給した後、第１のトランジスタ及び第２のトランジスタをオン状態とする。こうして、記憶素子は出力信号を出力可能な状態となり、新たな入力信号（データ）を保持可能な状態となる。
【００２０】
以上が、上記記憶素子において、電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法である。
【００２１】
なお、第１の位相反転素子や第２の位相反転素子としては、例えばインバータやクロックドインバータ等を用いることができる。
【００２２】
そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。記憶装置は一または複数の記憶素子を用いて構成することができる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。
【００２３】
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。
【００２４】
そして、上記記憶装置は、記憶素子への電源電圧の供給を制御するスイッチング素子を有していても良い。また、演算回路への電源電圧の供給を停止する場合には、演算回路は、電源電圧の供給を制御するスイッチング素子を有していても良い。
【発明の効果】
【００２５】
酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタを第１のトランジスタ及び第２のトランジスタとして用いることによって、記憶素子に電源電圧が供給されない間も第１の容量素子及び第２の容量素子に保持された電位は保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容を保持することが可能である。
【００２６】
記憶素子は電源電圧の供給が停止した間も、第１の容量素子に保持された電位によって第２の位相反転素子の入力端子の電位が保持され、第２の容量素子に保持された電位によって第１の位相反転素子の入力端子の電位が保持されている。つまり、第１の位相反転素子の入力端子の電位と第２の位相反転素子の入力端子の電位の両方が保持されている。
【００２７】
一方、例えば、記憶素子が第１の容量素子と第１のトランジスタを有し、第２の容量素子と第２のトランジスタを有さない構成の場合を考える。つまり、第２の位相反転素子の出力端子が第１の位相反転素子の入力端子に直接接続されている場合を考える。この構成では、第１の容量素子に保持された電位によって第２の位相反転素子の入力端子の電位は保持されるが、第１の位相反転素子の入力端子の電位は保持されない。そのため、記憶素子への電源電圧の供給が再開した後、第１のトランジスタをオン状態とすると、第１の位相反転素子の入力端子の電位が所定の電位（第２の位相反転素子の出力によって定まる電位）となるように電荷の移動が生じる。この電荷の移動が完了するまで記憶素子はデータを出力することができない。そのため、記憶素子がデータを出力できるようになるまでの時間（以下、立ち上げ時間ともいう）が長くなる。つまり、電源供給停止前の状態に復帰するために時間がかかる。
【００２８】
本発明では、記憶素子は電源電圧の供給が停止した間も、第１の位相反転素子の入力端子の電位と第２の位相反転素子の入力端子の電位の両方が保持されている。そのため、記憶素子への電源電圧の供給が再開された後、第１のトランジスタ及び第２のトランジスタをオン状態としても、第２の位相反転素子の入力端子や第１の位相反転素子の入力端子の電位が所定の電位となるように電荷が移動する必要がなく、立ち上げ時間を短くすることができる。
【００２９】
このような記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】記憶素子の回路図。
【図２】記憶素子の動作を示すタイミングチャート。
【図３】記憶装置の構成を示す図。
【図４】信号処理回路のブロック図。
【図５】記憶装置を用いたＣＰＵのブロック図。
【図６】記憶素子の構成を示す断面図。
【図７】記憶素子の構成を示す断面図。
【図８】記憶素子の構成を示す断面図。
【図９】記憶素子の構成を示す断面図。
【図１０】記憶素子の作製方法を示す図。
【図１１】記憶素子の作製方法を示す図。
【図１２】記憶素子の作製方法を示す図。
【図１３】記憶素子の作製方法を示す図。
【図１４】記憶素子の作製方法を示す図。
【図１５】記憶素子の作製方法を示す図。
【図１６】記憶素子の作製方法を示す図。
【図１７】トランジスタの構成を示す断面図。
【図１８】電子機器の構成を示す図。
【図１９】酸化物材料の構造を説明する図。
【図２０】酸化物材料の構造を説明する図。
【図２１】酸化物材料の構造を説明する図。
【図２２】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２６】計算に用いたトランジスタの断面構造を説明する図。
【図２７】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２８】試料１のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。
【図２９】試料２であるトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。
【図３０】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３１】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３２】Ｉ_ｄおよび電界効果移動度のＶ_ｇ依存性を示す図。
【図３３】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３４】トランジスタの上面図及び断面図。
【図３５】トランジスタの上面図及び断面図。
【発明を実施するための形態】
【００３１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００３３】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３４】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３５】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３６】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３７】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００３８】
（実施の形態１）
信号処理回路は記憶装置を有し、記憶装置は１ビットのデータを記憶することができる記憶素子を、単数または複数有する。
【００３９】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等が、本発明の信号処理回路の範疇に含まれる。
【００４０】
図１（Ａ）に、記憶素子の回路図の一例を示す。図１に示す記憶素子１００は、入力された信号の位相を反転させて出力する位相反転素子１０１及び位相反転素子１０２と、選択トランジスタ１０３と、選択トランジスタ１０４と、トランジスタ１１１と、トランジスタ１１２と、容量素子１２１と、容量素子１２２とを有する。トランジスタ１１１とトランジスタ１１２は酸化物半導体層にチャネルが形成されるトランジスタである。なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。図１（Ａ）の回路図において、トランジスタ１１１とトランジスタ１１２は酸化物半導体層にチャネルが形成されるトランジスタであることを示すためにＯＳの符号を付す。
【００４１】
記憶素子１００に入力されたデータを含む信号ＩＮは、オン状態となった選択トランジスタ１０３及びトランジスタ１１１を介して位相反転素子１０１の入力端子に与えられる。また、位相反転素子１０１の出力端子の電位が、オン状態となった選択トランジスタ１０４を介して記憶素子の出力信号ＯＵＴとして出力される。信号ＯＵＴは、後段の記憶素子、或いは他の回路に出力される。
【００４２】
位相反転素子１０１の出力端子の電位はオン状態となったトランジスタ１１２を介して位相反転素子１０２の入力端子に与えられ、位相反転素子１０２の出力端子の電位はオン状態となったトランジスタ１１１を介して位相反転素子１０１の入力端子に与えられる。トランジスタ１１２と位相反転素子１０２の入力端子の間には、容量素子１２２の一対の電極のうちの一方の電極が電気的に接続されている。即ち、トランジスタ１１２がオフ状態となっても、位相反転素子１０２の入力端子の電位を容量素子１２２は保持する。トランジスタ１１１と位相反転素子１０１の入力端子の間には、容量素子１２１の一対の電極のうちの一方の電極が電気的に接続されている。即ち、トランジスタ１１１がオフ状態となっても位相反転素子１０１の入力端子の電位を容量素子１２１は保持する。
【００４３】
なお、容量素子１２１の一対の電極のうちの他方の電極と、容量素子１２２の一対の電極のうちの他方の電極とには、一定の電位ＶＳＳが与えられている。例えば、電位ＶＳＳは基準電位（ＧＮＤ）とすることができる。
【００４４】
また、トランジスタ１１１のゲートには制御信号Ｓ１が入力され、トランジスタ１１２のゲートには制御信号Ｓ２が入力され、選択トランジスタ１０３のゲートには制御信号Ｓ３が入力され、選択トランジスタ１０４のゲートには制御信号Ｓ４が入力されている。例えば、トランジスタ１１１とトランジスタ１１２が同じ導電型のトランジスタである場合に、制御信号Ｓ１と制御信号Ｓ２は同じ信号とすることができる。つまり、トランジスタ１１１とトランジスタ１１２は、一方がオン状態のとき他方もオン状態となるように制御される。
【００４５】
なお、図１（Ａ）では、位相反転素子１０１及び位相反転素子１０２として、インバータを用いる例を示している。しかしながら、位相反転素子１０１及び位相反転素子１０２は、入力された信号の位相を反転させて出力する素子であれば何でもよく、クロックドインバータ等を用いることもできる。
【００４６】
図１（Ａ）における位相反転素子１０１と位相反転素子１０２とを、ｎチャネル型トランジスタとｐチャネル型トランジスタとでなるインバータとした例を図１（Ｂ）に示す。位相反転素子１０１はｎチャネル型トランジスタ１３１とｐチャネル型トランジスタ１３２を有し、位相反転素子１０２はｎチャネル型トランジスタ１３３とｐチャネル型トランジスタ１３４を有する。
【００４７】
ｎチャネル型トランジスタ１３１のソース及びドレインの一方には電位Ｖ１が与えられ、ｐチャネル型トランジスタ１３２のソース及びドレインの一方には電位Ｖ２が与えられる。ｎチャネル型トランジスタ１３１のソース及びドレインの他方とｐチャネル型トランジスタ１３２のソース及びドレインの他方とは電気的に接続されている。ｎチャネル型トランジスタ１３１のゲートとｐチャネル型トランジスタ１３２のゲートが位相反転素子１０１の入力端子となる。ｎチャネル型トランジスタ１３１のソース及びドレインの他方とｐチャネル型トランジスタ１３２のソース及びドレインの他方が、位相反転素子１０１の出力端子となる。
【００４８】
ｎチャネル型トランジスタ１３３のソース及びドレインの一方には電位Ｖ１が与えられ、ｐチャネル型トランジスタ１３４のソース及びドレインの一方には電位Ｖ２が与えられる。ｎチャネル型トランジスタ１３３のソース及びドレインの他方とｐチャネル型トランジスタ１３４のソース及びドレインの他方とは電気的に接続されている。ｎチャネル型トランジスタ１３３のゲートとｐチャネル型トランジスタ１３４のゲートが位相反転素子１０２の入力端子となる。ｎチャネル型トランジスタ１３３のソース及びドレインの他方とｐチャネル型トランジスタ１３４のソース及びドレインの他方が、位相反転素子１０２の出力端子となる。
【００４９】
位相反転素子１０１及び位相反転素子１０２において電源電圧の供給がある場合は電位Ｖ２＞電位Ｖ１となる。電位Ｖ１と電位Ｖ２の差が位相反転素子１０１及び位相反転素子１０２の電源電圧である。例えば、位相反転素子１０１及び位相反転素子１０２において電源電圧の供給がある場合に、電位Ｖ２を電位ＶＤＤとし、電位Ｖ１を電位ＶＳＳとすることができる。また、電位ＶＳＳは基準電位（ＧＮＤ）とすることができる。一方、位相反転素子１０１及び位相反転素子１０２において電源電圧の供給が停止した場合は、例えば、電位Ｖ１と電位Ｖ２の一方または両方が供給されなくなった場合に対応する。また例えば、電位Ｖ１と電位Ｖ２が共に基準電位（ＧＮＤ）となった場合に対応する。
【００５０】
また、本発明の一態様では、少なくとも、トランジスタ１１１とトランジスタ１１２が、酸化物半導体層にチャネルが形成されるトランジスタであればよい。よって、位相反転素子１０１及び位相反転素子１０２に用いられるトランジスタ、選択トランジスタ１０３、選択トランジスタ１０４は、酸化物半導体以外の半導体でなる半導体層または半導体基板にチャネルが形成されるトランジスタを用いることができる。酸化物半導層には、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いることができる。また、酸化物半導体以外の半導体は、非晶質、微結晶、多結晶、または単結晶とすることができ、シリコンまたはゲルマニウムとすることができる。
【００５１】
トランジスタ１１１とトランジスタ１１２に用いられているトランジスタは、高純度化された酸化物半導体層にチャネルが形成されるトランジスタとすることができる。当該トランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、トランジスタ１１１とトランジスタ１１２がオフ状態である時、容量素子１２１及び容量素子１２２に蓄積された電荷は殆ど放電しないため、記憶素子１００のデータは保持される。
【００５２】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００５３】
次いで、図１（Ａ）や図１（Ｂ）に示す記憶素子１００の動作の一例について説明する。電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の記憶素子１００の動作について、図２のタイミングチャートを参照して説明する。
【００５４】
なお、タイミングチャートでは、選択トランジスタ１０３、選択トランジスタ１０４、トランジスタ１１１、トランジスタ１１２が全てｎチャネル型トランジスタの場合を例にし、ゲートにハイレベルの電位が入力されたときにトランジスタがオン状態となり、ゲートにローレベルの電位が入力されたときにトランジスタがオフ状態となる例を示しているがこれに限定されない。選択トランジスタ１０３、選択トランジスタ１０４、トランジスタ１１１、トランジスタ１１２はｎチャネル型トランジスタでもｐチャネル型トランジスタでもよい。トランジスタの状態（オン状態であるかオフ状態であるか）が下記説明と同様になるよう、各信号の電位を定めればよい。
【００５５】
また、信号ＩＮがハイレベルの場合をデータ”１”に対応させ、ローレベルの場合をデータ”０”に対応させた例を示すがこれに限定されない。信号ＩＮがローレベルの場合をデータ”１”に対応させ、ハイレベルの場合をデータ”０”に対応させてもよい。
【００５６】
はじめに、記憶素子１００に電源電圧（図２中、Ｖで示す）が供給されている場合について説明する。つまり、位相反転素子１０１及び位相反転素子１０２に電源電圧が供給されている場合について説明する。この場合は図２中の期間１に対応する。制御信号Ｓ１及び制御信号Ｓ２をハイレベルとしてトランジスタ１１１及びトランジスタ１１２をオン状態とした状態で、制御信号Ｓ３をハイレベルにすることによって選択トランジスタ１０３をオン状態にする。こうして、位相反転素子１０１の入力端子に信号ＩＮを入力する。信号ＩＮは、選択トランジスタ１０３がオン状態の間（即ち、制御信号Ｓ３がハイレベルの間）は記憶するデータに対応した電位を有する。ここでは、例えば、データ”１”に対応するハイレベルの電位であるとする。このハイレベルの電位が位相反転素子１０１の入力端子に入力される。その後、制御信号Ｓ３をローレベルとして選択トランジスタ１０３をオフ状態とすることによって位相反転素子１０１及び位相反転素子１０２でなる帰還ループによって入力されたデータが保持される。また、位相反転素子１０２の入力端子の電位は容量素子１２２に保持され、位相反転素子１０１の入力端子の電位は容量素子１２１に保持される。なお、データの入力及び保持の間、制御信号Ｓ４はローレベルであり、選択トランジスタ１０４はオフ状態である。なお、データの保持が完了した後、制御信号Ｓ４をハイレベルとして選択トランジスタ１０４をオン状態とすることによって、信号ＯＵＴを出力する。信号ＯＵＴは、位相反転素子１０１及び位相反転素子１０２によって保持されているデータが反映される。よって、信号ＯＵＴの電位を読み取ることで記憶素子１００からデータを読み出すことができる。図２のタイミングチャートの期間１では、位相反転素子１０１及び位相反転素子１０２によってデータ”１”が保持されたため、制御信号Ｓ４をハイレベルとして選択トランジスタ１０４をオン状態とした間は、信号ＯＵＴはローレベルとなる。
【００５７】
次に、データの保持が完了した後、データの保持時における消費電力を削減するために記憶素子１００への電源電圧の供給を停止する場合について説明する。つまり、位相反転素子１０１及び位相反転素子１０２への電源電圧の供給を停止する場合について説明する。この場合は図２中の期間２に対応する。電源電圧の供給を停止する前に、制御信号Ｓ１及び制御信号Ｓ２をローレベルとしてトランジスタ１１１及びトランジスタ１１２をオフ状態にする（図２中、期間２の開始間際を参照）。ここで、トランジスタ１１１及びトランジスタ１１２はオフ電流が非常に小さいため、位相反転素子１０２の入力端子の電位は容量素子１２２に保持されており、位相反転素子１０１の入力端子の電位は容量素子１２１に保持されている。こうして、位相反転素子１０１及び位相反転素子１０２への電源電圧の供給を停止しても、記憶素子１００にデータを保持させ続けることが可能である。位相反転素子１０１及び位相反転素子１０２への電源電圧の供給を停止している間は、制御信号Ｓ１及び制御信号Ｓ２はローレベルであり、トランジスタ１１１及びトランジスタ１１２はオフ状態である。位相反転素子１０１及び位相反転素子１０２への電源電圧の供給を停止している間は、記憶素子１００から信号ＯＵＴを出力することはできず、また記憶素子１００に新たな信号ＩＮを入力して保持することはできない。
【００５８】
なお、記憶素子１００への電源電圧の供給を停止する場合には、記憶素子１００への電源電圧の供給を停止する前に、トランジスタ１１１及びトランジスタ１１２をオフ状態にする必要がある。仮に、記憶素子１００への電源電圧の供給を停止した後、トランジスタ１１１及びトランジスタ１１２をオフ状態にすると以下のような問題が生じる。記憶素子１００への電源電圧の供給停止によって、位相反転素子１０１及び位相反転素子１０２でなる帰還ループにおいてデータを保持することができなくなる。そのため、記憶素子１００への電源電圧の供給停止後にトランジスタ１１１及びトランジスタ１１２をオフ状態にしても、容量素子１２１及び容量素子１２２にデータを保持することができない。よって、記憶素子１００への電源電圧の供給を停止する場合には、記憶素子１００への電源電圧の供給を停止する前に、トランジスタ１１１及びトランジスタ１１２をオフ状態にする必要がある。
【００５９】
なお、図２では、期間１において記憶素子１００にデータを保持させ、当該データを読み出した後、期間２の動作を行う例を示したがこれに限定されない。期間１において記憶素子１００にデータを保持させ、当該データを読み出すことなく期間２の動作を行っても良い。
【００６０】
次に再び記憶素子へ電源電圧を供給する場合について説明する。この場合は図２中の期間３に対応する。位相反転素子１０１及び位相反転素子１０２に電源電圧を供給した後、制御信号Ｓ１及び制御信号Ｓ２をハイレベルとしてトランジスタ１１１及びトランジスタ１１２をオン状態とする。位相反転素子１０２の入力端子の電位は容量素子１２２に保持されており、位相反転素子１０１の入力端子の電位は容量素子１２１に保持されているため、記憶素子への電源電圧の供給停止前の状態が再現される。ここで、制御信号Ｓ４をハイレベルにすると信号ＯＵＴはローレベルとなる。この様にして記憶素子への電源電圧の供給を停止しても、データを保持することが可能である。その後、上記期間１における動作と同様の動作によって、データを入力し、保持し、出力することができる。
【００６１】
なお、記憶素子１００への電源電圧の供給を再開する場合には、記憶素子１００への電源電圧の供給を再開した後に、トランジスタ１１１及びトランジスタ１１２をオン状態にする必要がある。仮に、記憶素子１００への電源電圧の供給を再開する前に、トランジスタ１１１及びトランジスタ１１２をオン状態にすると以下のような問題が生じる。トランジスタ１１１及びトランジスタ１１２をオン状態しても、記憶素子１００への電源電圧の供給再開がされていないため、位相反転素子１０１及び位相反転素子１０２でなる帰還ループにおいてデータを保持することができない。よって、記憶素子１００への電源電圧の供給を再開する場合には、記憶素子１００への電源電圧の供給を再開した後に、トランジスタ１１１及びトランジスタ１１２をオン状態にする必要がある。
【００６２】
以上が、記憶素子１００において、電源電圧の供給の後、電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法である。
【００６３】
酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１１１及びトランジスタ１１２として用いることによって、記憶素子１００に電源電圧が供給されない間も容量素子１２１及び容量素子１２２に保持された電位は保たれる。こうして、記憶素子１００は電源電圧の供給が停止した間も記憶内容を保持することが可能である。
【００６４】
記憶素子１００は電源電圧の供給が停止した間も、容量素子１２２に保持された電位によって位相反転素子１０２の入力端子の電位が保持され、容量素子１２１に保持された電位によって位相反転素子１０１の入力端子の電位が保持されている。つまり、位相反転素子１０１の入力端子の電位と位相反転素子１０２の入力端子の電位の両方が保持されている。
【００６５】
一方、例えば、記憶素子１００が容量素子１２２とトランジスタ１１２を有し、容量素子１２１とトランジスタ１１１を有さない構成の場合を考える。つまり、位相反転素子１０２の出力端子が位相反転素子１０１の入力端子に直接接続されている場合を考える。この構成では、容量素子１２２に保持された電位によって位相反転素子１０２の入力端子の電位は保持されるが、位相反転素子１０１の入力端子の電位は保持されない。そのため、記憶素子１００への電源電圧の供給が再開した後、トランジスタ１１２をオン状態とすると、位相反転素子１０１の入力端子の電位が所定の電位（位相反転素子１０２の出力によって定まる電位）となるように電荷の移動が生じる。この電荷の移動が完了するまで記憶素子１００はデータを出力することができない。そのため、記憶素子１００がデータを出力できるようになるまでの時間（以下、立ち上げ時間ともいう）が長くなる。つまり、電源供給停止前の状態に復帰するために時間がかかる。
【００６６】
図１に示した構成では、記憶素子１００は電源電圧の供給が停止した間も、位相反転素子１０１の入力端子の電位と位相反転素子１０２の入力端子の電位の両方が保持されている。そのため、記憶素子１００への電源電圧の供給が再開された後、トランジスタ１１１及びトランジスタ１１２をオン状態としても、位相反転素子１０２の入力端子や位相反転素子１０１の入力端子の電位が所定の電位となるように電荷が移動する必要がなく、立ち上げ時間を短くすることができる。
【００６７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００６８】
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶素子を複数用いた記憶装置の構成について説明する。
【００６９】
図３（Ａ）に、本実施の形態における記憶装置の構成を一例として示す。図３（Ａ）に示す記憶装置は、スイッチング素子４０１と、記憶素子４０２を複数有する記憶素子群４０３とを有している。具体的に、各記憶素子４０２には、実施の形態１に記載されている構成を有する記憶素子１００を用いることができる。記憶素子群４０３が有する各記憶素子４０２には、スイッチング素子４０１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群４０３が有する各記憶素子４０２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【００７０】
図３（Ａ）では、スイッチング素子４０１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる制御信号ＳｉｇＡによりスイッチングが制御される。
【００７１】
なお、図３（Ａ）では、スイッチング素子４０１がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子４０１が、トランジスタを複数有していても良い。スイッチング素子４０１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に電気的に接続されていても良いし、直列に電気的に接続されていても良いし、直列と並列が組み合わされて電気的に接続されていても良い。
【００７２】
また、図３（Ａ）では、スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子４０１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。図３（Ｂ）に、記憶素子群４０３が有する各記憶素子４０２に、スイッチング素子４０１を介して、ローレベルの電源電位ＶＳＳが供給されている記憶装置の一例を示す。スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【００７３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００７４】
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶素子や、実施の形態２で示した記憶装置を用いた信号処理回路の構成について説明する。
【００７５】
図４に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図４に示す信号処理回路１５０は、演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６、電源制御回路１５７を有する。
【００７６】
演算回路１５１、演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶装置１５３は、演算回路１５１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置１５４は、演算回路１５２における演算処理の際に、データを一時的に保持するレジスタとして機能する。
【００７７】
また、記憶装置１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータとして記憶する、或いは演算回路１５１、演算回路１５２からのデータを記憶することができる。
【００７８】
制御装置１５６は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５の動作を統括的に制御する回路である。なお、図４では、制御装置１５６が信号処理回路１５０の一部である構成を示しているが、制御装置１５６は信号処理回路１５０の外部に設けられていても良い。
【００７９】
実施の形態１で示した記憶素子や、実施の形態２で示した記憶装置を記憶装置１５３、記憶装置１５４、記憶装置１５５に用いることで、記憶装置１５３、記憶装置１５４、記憶装置１５５への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路１５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶装置１５３、記憶装置１５４、または記憶装置１５５のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【００８０】
また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算回路１５１と記憶装置１５３において、動作が行われない場合、演算回路１５１及び記憶装置１５３への電源電圧の供給を停止するようにしても良い。
【００８１】
また、電源制御回路１５７は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良いし、演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６のそれぞれに設けられていても良い。後者の場合、電源制御回路１５７は、必ずしも本発明の信号処理回路に設ける必要はない。
【００８２】
なお、メインメモリである記憶装置１５５と、演算回路１５１、演算回路１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【００８３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８４】
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。
【００８５】
図５に、本実施の形態のＣＰＵの構成を示す。図５に示すＣＰＵは、基板９００上に、ＡＬＵ９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｂｕｓ・Ｉ／Ｆ９０８、書き換え可能なＲＯＭ９０９、ＲＯＭ・Ｉ／Ｆ９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９０９及びＲＯＭ・Ｉ／Ｆ９２０は、別チップに設けても良い。勿論、図５に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【００８６】
Ｂｕｓ・Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
【００８７】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや書き込みを行なう。
【００８８】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【００８９】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９０６に、上記実施の形態で示した構成を有する記憶素子が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７は、ＡＬＵ９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９０６が有する記憶素子において、位相反転素子の帰還ループによるデータの保持（トランジスタ１１１及びトランジスタ１１２がオン状態の場合に対応）を行うか、容量素子によるデータの保持（トランジスタ１１１及びトランジスタ１１２をオフ状態とする場合に対応）を行うかを選択する。位相反転素子の帰還ループによるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９０６内の記憶素子への電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９０６内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図３に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。
【００９０】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【００９１】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【００９２】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【００９３】
（実施の形態５）
本実施の形態では、信号処理回路を構成するトランジスタ等の構成について、図６乃至図９、図１７を参照して説明する。
【００９４】
図６は、図１の回路図で示した記憶素子１００の構成の一例である。図６では記憶素子１００を構成する素子のうち、２つのトランジスタ（トランジスタ６６０及びトランジスタ６６２）、１つの容量素子６６４の断面を示す。トランジスタ６６２は酸化物半導体層にチャネルが形成されるトランジスタである。トランジスタ６６２は図１におけるトランジスタ１１１やトランジスタ１１２とすることができる。トランジスタ６６０は酸化物半導体以外の半導体（例えばシリコン等）にチャネルが形成されるトランジスタである。トランジスタ６６０は図１における選択トランジスタ１０３、選択トランジスタ１０４、位相反転素子を構成するトランジスタ（図１（Ｂ）におけるｎチャネル型トランジスタ１３１、ｐチャネル型トランジスタ１３２、ｎチャネル型トランジスタ１３３、ｐチャネル型トランジスタ１３４）とすることができる。容量素子６６４は図１における容量素子１２１、容量素子１２２とすることができる。
【００９５】
図６に示す構成では、トランジスタ６６０のソースとドレインの一方がトランジスタ６６２のソースとドレインの一方と接続され、トランジスタ６６２のソースとドレインの他方が容量素子６６４の一対の電極のうちの一方と接続されている例を示す。このような構成の一例として、トランジスタ６６０を図１における選択トランジスタ１０３とし、トランジスタ６６２を図１におけるトランジスタ１１１とし、容量素子６６４を図１における容量素子１２１とした場合について説明する。
【００９６】
なお、トランジスタ６６０及びトランジスタ６６２は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。
【００９７】
図６におけるトランジスタ６６０は、半導体材料（例えばシリコン等）を含む基板６００に設けられたチャネル形成領域６１６と、チャネル形成領域６１６を挟むように設けられた不純物領域６２０ａ及び不純物領域６２０ｂと、不純物領域６２０ａ及び不純物領域６２０ｂに接する金属化合物領域６２４ａ及び金属化合物領域６２４ｂと、チャネル形成領域６１６上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８上に設けられたゲート電極６１０とを有する。また、基板６００上には素子分離絶縁層６０６が設けられている。
【００９８】
なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
【００９９】
なお、本明細書中において、不純物領域６２０ａ、不純物領域６２０ｂをまとめて、不純物領域６２０と記載する場合がある。本明細書中において、金属化合物領域６２４ａ、金属化合物領域６２４ｂをまとめて、金属化合物領域６２４と記載する場合がある。
【０１００】
トランジスタ６６０上に、絶縁層６２８が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ６６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ６６０の特性を重視する場合には、ゲート電極６１０の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域を含む不純物領域６２０を設けても良い。絶縁層６２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層６２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ６６２のチャネル形成領域（酸化物半導体層６４４）を設けることにより、トランジスタ６６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ６６２を提供することが可能である。
【０１０１】
図６におけるトランジスタ６６２は、絶縁層６２８上に形成された酸化物半導体層６４４と、酸化物半導体層６４４と一部が接する電極６４２ａ及び電極６４２ｂと、酸化物半導体層６４４と電極６４２ａと電極６４２ｂとを覆うゲート絶縁層６４６と、ゲート絶縁層６４６上に酸化物半導体層６４４と重畳するように設けられたゲート電極６４８とを有する。電極６４２ａは、絶縁層６２８に設けられた開口部に形成された電極５０３によってトランジスタ６６０の金属化合物領域６２４ｂと接続されている。
【０１０２】
なお、本明細書中において、電極６４２ａ、電極６４２ｂをまとめて、電極６４２と記載する場合がある。
【０１０３】
ここで、酸化物半導体層６４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層６４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層６４４のアルカリ金属元素の濃度を低減させるとよい。例えば、Ｎａの濃度は５×１０^１６ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とし、Ｌｉの濃度は５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とし、Ｋの濃度は５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。
【０１０４】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていること、廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体層６４４にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ^＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、トランジスタの特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、特に５×１０^１８ａｔｏｍｓ／ｃｍ^３以下である場合には、アルカリ金属元素の濃度を上記の値にすることが強く求められる。
【０１０５】
なお、上述の酸化物半導体層６４４中の水素濃度、アルカリ金属元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、アルカリ金属元素濃度や水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層６４４では、アルカリ金属元素や水素等のドナーに起因するキャリア密度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ６６２を得ることができる。
【０１０６】
図６における容量素子６６４は、絶縁層６２８上に形成された電極６４２ｂと、ゲート絶縁層６４６と、電極６４９とを有する。つまり、容量素子６６４は、電極６４２ｂを一方の電極とし、電極６４９を他方の電極とし、ゲート絶縁層６４６を誘電体層とする。
【０１０７】
トランジスタ６６２の上には、絶縁層６５０が設けられており、絶縁層６５０上には絶縁層６５４が設けられている。そして、絶縁層６５４上には配線６５８が形成される。ここで、配線６５８は、図１に示す回路における信号ＩＮが入力される配線とすることができる。
【０１０８】
配線６５８は、絶縁層６５４、絶縁層６５０、ゲート絶縁層６４６に形成された開口部５０１において、電極５０４と接続されている。また、電極５０４は、絶縁層６２８に設けられた開口部に形成された電極５０２によって、トランジスタ６６０の金属化合物領域６２４ａと接続されている。こうして、配線６５８は、トランジスタ６６０のソースまたはドレインの一方と電気的に接続されている。
【０１０９】
なお、開示する発明に係る記憶素子の構成は、図６に示されるものに限定されない。図６に示される構成において電極の接続関係等の詳細については適宜変更することができる。
【０１１０】
例えば、図６に示す構成では、酸化物半導体層６４４が電極６４２の下に配置される例を示した。しかしこれに限定されず、酸化物半導体層６４４を電極６４２の上に設けてもよい。酸化物半導体層６４４を電極６４２の上に設けた例を図７に示す。なお、図７において図６と同じ部分は同じ符号を用いて示す。
【０１１１】
図７に示した構成において、電極６４２ａ及び電極６４２ｂの端部は、テーパー形状であることが好ましい。電極６４２ａ及び電極６４２ｂの端部をテーパー形状とすることにより、酸化物半導体層６４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、電極６４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１１２】
なお、酸化物半導体層６４４の全体がゲート電極６４８や配線６５８と重なる（ゲート電極６４８や配線６５８で覆われる）構成とすることによって、上方からの光が酸化物半導体層６４４に入ることを抑制することもできる。こうして、酸化物半導体層６４４の光劣化を抑制することができる。
【０１１３】
また、図６や図７に示す構成では、ゲート電極６４８が酸化物半導体層６４４の上に配置される例を示した。しかしこれに限定されず、ゲート電極６４８は酸化物半導体層６４４の下に設けてもよい。ゲート電極６４８を酸化物半導体層６４４の下に設けた例を図８に示す。なお、図８において図６や図７と同じ部分は同じ符号を用いて示す。
【０１１４】
図８において、電極６４２ａはゲート絶縁層６４６に設けられた開口部において電極５０３と接続されている。
【０１１５】
図８に示した構成において、ゲート電極６４８及び電極６４９の端部は、テーパー形状であることが好ましい。ゲート電極６４８及び電極６４９の端部をテーパー形状とすることにより、ゲート絶縁層６４６の被覆性を向上して、電極６４２ａとゲート電極６４８とのショートや、電極６４２ｂとゲート電極６４８及び電極６４９とのショート等を防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。
【０１１６】
また、図８に示す構成において、酸化物半導体層６４４を電極６４２の上に設けてもよい。図８に示した構成において、酸化物半導体層６４４を電極６４２の上に設けた例を図９に示す。なお、図９において図６乃至図８と同じ部分は同じ符号を用いて示す。
【０１１７】
図８及び図９では、ゲート電極６４８が酸化物半導体層６４４の下方に配置される構成を示した。この構成において、酸化物半導体層６４４の全体がゲート電極６４８と重なることによって、下方からの光が酸化物半導体層６４４に入ることを抑制することができる。こうして、酸化物半導体層６４４の光劣化を抑制することができる。更に、酸化物半導体層６４４の全体が配線６５８と重なる（配線６５８で覆われる）構成とすることによって、上方からの光が酸化物半導体層６４４に入ることを抑制することもできる。こうして、酸化物半導体層６４４の光劣化を更に抑制することができる。
【０１１８】
また、図６と図８に示した構成（酸化物半導体層６４４の上に電極６４２ａおよび電極６４２ｂが配置される構成）において、酸化物半導体層６４４と電極６４２ａおよび電極６４２ｂとの間に、ソース領域及びドレイン領域となる酸化物導電層を設けることもできる。図６のトランジスタ６６２に酸化物導電層を設けたトランジスタを図１７（Ａ）及び図１７（Ｂ）に示す。なお、図１７においてトランジスタ６６２以外の構成は記載を省略した。
【０１１９】
図１７（Ａ）と図１７（Ｂ）のトランジスタは、酸化物半導体層６４４と電極６４２ａ及び電極６４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ及び酸化物導電層４０４ｂが形成されている。図１７（Ａ）と図１７（Ｂ）では作製工程により酸化物導電層４０４ａ及び酸化物導電層４０４ｂの形状が異なる例である。
【０１２０】
図１７（Ａ）のトランジスタでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって加工して島状の酸化物半導体層６４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上に電極６４２ａ及び電極６４２ｂを形成した後、電極６４２ａ及び電極６４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、酸化物導電層４０４ｂを形成する。
【０１２１】
図１７（Ｂ）のトランジスタでは、島状の酸化物半導体層６４４を形成し、その上に酸化物導電膜を形成し、当該酸化物導電膜上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、酸化物導電層４０４ｂ、電極６４２ａ、及び電極６４２ｂを形成する。
【０１２２】
なお、酸化物導電層４０４ａ及び酸化物導電層４０４ｂを形成するためのエッチング処理の際、酸化物半導体層６４４が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０１２３】
酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０１２４】
金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができる。そのため、上記酸化物導電層を酸化物半導体層６４４と電極６４２ａ及び電極６４２ｂとの間に設けることで、電極６４２ａ及び電極６４２ｂと酸化物導電層との接触抵抗を低減できる。こうして、ソース及びドレインの低抵抗化図ることができ、トランジスタ６６２の高速動作を実現することができる。また、トランジスタ６６２の耐圧を向上させることもできる。
【０１２５】
また、図６乃至図９に示した構成では、容量素子６６４の誘電体層としてトランジスタ６６２のゲート絶縁層６４６を用いる例を示したが、これに限定されない。容量素子６６４の誘電体層としてゲート絶縁層６４６とは異なる絶縁層を用いても良い。また、図６乃至図９に示した構成では、容量素子６６４の一対の電極のうちの一方として、トランジスタ６６２のソース電極またはドレイン電極として機能する電極６４２ｂを用いる例を示したが、これに限定されない。容量素子６６４の一対の電極のうちの一方として、電極６４２ｂとは異なる電極、例えば電極６４２ｂとは異なる層に形成された電極を用いても良い。また、図６乃至図９に示した構成では、容量素子６６４の一対の電極のうちの他方として、トランジスタ６６２のゲート電極６４８と同じ層に形成された電極６４９を用いる例を示したが、これに限定されない。容量素子６６４の一対の電極のうちの他方として、ゲート電極６４８とは異なる層に形成された電極を用いても良い。
【０１２６】
図６乃至図９に示した構成では、トランジスタ６６０が半導体基板に形成される例を示した。しかしこれに限定されない。トランジスタ６６０はＳＯＩ基板上に形成してもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、トランジスタ６６０は、絶縁表面を有する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたものであってもよい。
【０１２７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２８】
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る記憶素子の作製方法について、図１０乃至図１５を参照して説明する。
【０１２９】
図６に示した記憶素子の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ６６０の作製方法について図１０及び図１１を参照して説明し、その後、上部のトランジスタ６６２及び容量素子６６４の作製方法について図１２乃至図１５を参照して説明する。
【０１３０】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板６００を用意する（図１０（Ａ）参照）。半導体材料を含む基板６００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板６００として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板６００として、特にシリコンなどの単結晶半導体基板を用いる場合には、記憶素子の読み出し動作を高速化することができるため好適である。
【０１３１】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ６６０のチャネル形成領域６１６となる領域に、導電型を付与する不純物元素を添加しても良い。ここでは、トランジスタ６６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板６００中に生じる欠陥の改善等を図るのが望ましい。
【０１３２】
基板６００上には、素子分離絶縁層を形成するためのマスクとなる保護層６０２を形成する（図１０（Ａ）参照）。保護層６０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１３３】
次に、保護層６０２をマスクとして基板６００のエッチングを行い、基板６００の保護層６０２に覆われていない領域（露出している領域）の一部を除去する。（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１３４】
次に、基板６００を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで素子分離絶縁層６０６を形成する（図１０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域６０４が形成される。なお、保護層６０２をマスクとした基板６００のエッチング後、または素子分離絶縁層６０６の形成後には、保護層６０２を除去する。
【０１３５】
次に、半導体領域６０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１３６】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域６０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１３７】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一例について示すものとする。
【０１３８】
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層６０８及びゲート電極６１０を形成する（図１０（Ｄ）参照）。
【０１３９】
次に、半導体領域６０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域６１６及び不純物領域６２０ａ、不純物領域６２０ｂを形成する（図１０（Ｅ）参照）。なお、ここでは、トランジスタ６６０はｎチャネル型トランジスタとし、ｎチャネル型トランジスタを形成するために半導体領域６０４にリンやヒ素などの導電型を付与する不純物元素を添加している。しかしながら、トランジスタ６６０をｐチャネル型トランジスタとする場合には、半導体領域６０４に硼素（Ｂ）やアルミニウム（Ａｌ）などの導電型を付与する不純物元素を添加して、チャネル形成領域６１６及び不純物領域６２０ａ、不純物領域６２０ｂを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃度は適宜設定することができるが、トランジスタ６６０が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１４０】
なお、ゲート電極６１０の周囲にサイドウォール絶縁層を形成して、導電型を付与する不純物元素が異なる濃度で添加された複数の不純物領域（例えば、サイドウォール絶縁層と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域）を半導体領域６０４に形成しても良い。
【０１４１】
次に、ゲート電極６１０、不純物領域６２０ａ及び不純物領域６２０ｂを覆うように金属層６２２を形成する（図１１（Ａ）参照）。金属層６２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層６２２は、半導体領域６０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１４２】
次に、熱処理を施して、金属層６２２と半導体領域６０４の表面の半導体材料とを反応させる。これにより、不純物領域６２０ａ及び不純物領域６２０ｂに接する金属化合物領域６２４ａ及び金属化合物領域６２４ｂが形成される（図１１（Ａ）参照）。なお、ゲート電極６１０として多結晶シリコンなどを用いる場合には、ゲート電極６１０の金属層６２２と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソース及びドレイン等の電気抵抗を十分に低減し、トランジスタ６６０の素子特性を向上させることができる。
【０１４３】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物領域６２４ａ及び金属化合物領域６２４ｂを形成した後には、金属層６２２は除去する。
【０１４４】
こうして、半導体材料を含む基板６００を用いたトランジスタ６６０が形成される（図１１（Ｂ）参照）。このようなトランジスタ６６０は高速動作が可能であるという特徴を有する。このため、トランジスタ６６０を用いることで、記憶素子は情報の読み出しを高速に行うことができる。
【０１４５】
次に、上述の工程により形成されたトランジスタ６６０を覆うように、絶縁層６２８を形成する（図１１（Ｃ）参照）。絶縁層６２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層６２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層６２８には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層６２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層６２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層６２８を２層以上の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層との積層構造としても良い。
【０１４６】
絶縁層６２８に金属化合物領域６２４ａ及び金属化合物領域６２４ｂに達する開口部を形成し、導電層を用いて電極５０２及び電極５０３を形成する。導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１４７】
その後、トランジスタ６６２及び容量素子６６４の形成前の処理として、絶縁層６２８の表面にＣＭＰ処理を施す（図１１（Ｃ）参照）。ＣＭＰ処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ６６２の特性を向上させるために絶縁層６２８の表面、電極５０２の表面、及び電極５０３の表面は可能な限り平坦にしておくことが望ましく、例えば絶縁層６２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１４８】
なお、図１０及び図１１を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶素子を実現することも可能である。
【０１４９】
〈上部のトランジスタの作製方法〉
次に、上部トランジスタ６６２及び容量素子６６４の作製方法について説明する。図６に示した構成に対応する作製方法を図１２を参照して説明する。図７に示した構成に対応する作製方法を図１３を参照して説明する。図８に示した構成に対応する作製方法を図１４を参照して説明する。図９に示した構成に対応する作製方法を図１５を参照して説明する。
【０１５０】
最初に、図６に示した構成に対応する作製方法を図１２を参照して説明する。
【０１５１】
絶縁層６２８、電極５０２及び電極５０３上に酸化物半導体層を形成し、当該酸化物半導体層を選択的にエッチングして酸化物半導体層６４４を形成する（図１２（Ａ）参照）。
【０１５２】
酸化物半導体層６４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１５３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１５４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１５６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５７】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１５９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１６０】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１６１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１６２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１６３】
なお、Ｒａは、ＪＩＳＢ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１６４】
【数１】

【０１６５】
なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１６６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１６７】
酸化物半導体層６４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、更に好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層６４４を形成することが可能である。
【０１６８】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を用いて酸化物半導体層６４４を形成することもできる。Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いることができる。
【０１６９】
酸化物半導体層６４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１７０】
酸化物半導体層６４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上、４００℃以下となるように被処理物を熱する。または、酸化物半導体層６４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層６４４を形成する。被処理物を熱しながら酸化物半導体層６４４を形成することにより、酸化物半導体層６４４に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層６４４の損傷を軽減することができる。処理室内の水分を除去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層６４４中の不純物濃度を低減できる。
【０１７１】
酸化物半導体層６４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、酸化物半導体層６４４の膜厚分布も均一となるため好ましい。
【０１７２】
なお、酸化物半導体層６４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層６２８の表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１７３】
本実施の形態では、酸化物半導体層６４４をＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層６４４の膜厚は１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚は異なるから、酸化物半導体層６４４の膜厚は用いる材料等に応じて選択することができる。なお、上記のように絶縁層６２８の表面を可能な限り平坦にしておくことにより、厚みの小さい酸化物半導体層６４４であっても、酸化物半導体層６４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層６４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層６４４の断面形状が平坦でない場合と比較して、トランジスタ６６２のリーク電流を低減することができる。
【０１７４】
酸化物半導体層６４４の形成後には、酸化物半導体層６４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層６４４中の、過剰な水素（水や水酸基を含む）を除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１７５】
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１７６】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７７】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。
【０１７８】
なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。更に当該熱処理によって、酸化物半導体層６４４が酸素を過剰に含む状態とすることが望ましい。過剰に含まれる酸素は酸化物半導体層６４４の格子間に存在する。なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７９】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。このような熱処理は、酸化物半導体層の形成後や後に形成するゲート絶縁層６４６の形成後、ゲート電極６４８の形成後、などのタイミングにおいて行うことも可能である。また、このような熱処理は、一回に限らず複数回行っても良い。
【０１８０】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１８１】
次いで、酸化物半導体層６４４上に導電層を形成し、当該導電層を選択的にエッチングして、電極６４２ａ、電極６４２ｂ、電極５０４を形成する（図１２（Ｂ）参照）。なお、電極６４２ａは電極５０３と接続するように設けられる。電極５０４は電極５０２と接するように設けられる。
【０１８２】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１８３】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形状を有する電極６４２ａ、電極６４２ｂへの加工が容易であるというメリットがある。
【０１８４】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１８５】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成される電極６４２ａ、及び電極６４２ｂの端部がテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
【０１８６】
上部のトランジスタ６６２のチャネル長（Ｌ）は、電極６４２ａ、及び電極６４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスクを形成するための露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ６６２のチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
【０１８７】
また、電極６４２ｂは容量素子６６４の一対の電極のうち一方の電極となる。
【０１８８】
なお、絶縁層６２８の上には、トランジスタ６６２の下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１８９】
次に、電極６４２ａ、電極６４２ｂ、電極５０４、酸化物半導体層６４４を覆うようにゲート絶縁層６４６を形成する（図１２（Ｃ）参照）。
【０１９０】
ゲート絶縁層６４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。ゲート絶縁層６４６は、酸化物半導体層６４４に接することになるから、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層６４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層６４６は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層６４６の厚さは特に限定されないが、記憶素子を微細化する場合にはゲート絶縁層６４６を薄くするのが望ましい。例えば、ゲート絶縁層６４６として酸化シリコンを用いる場合には、ゲート絶縁層６４６の厚さは１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１９１】
上述のように、ゲート絶縁層６４６を薄くすると、トンネル効果などに起因するトランジスタ６６２のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層６４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層６４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層６４６を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９２】
ゲート絶縁層６４６の形成後には、酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。第２の熱処理を行うことによって、酸化物半導体層６４４に酸素を供給する。
【０１９３】
なお、本実施の形態では、ゲート絶縁層６４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極６４８の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良い。
【０１９４】
また、酸素雰囲気下で第２の熱処理を行う代わりに、酸化物半導体層６４４に隣接する絶縁層（例えば、ゲート絶縁層６４６）として酸素を含む層を形成した後、窒素雰囲気下等で熱処理を行うことによって、当該絶縁層から酸化物半導体層６４４に酸素を供給してもよい。
【０１９５】
また、酸素雰囲気下で第２の熱処理を行う代わりに、ドーピングによって酸化物半導体層６４４に酸素を添加してもよい。
【０１９６】
以上のように、脱水化処理、脱水素化処理を行った後に、酸化物半導体層６４４に酸素を供給することによって、酸化物半導体層６４４中の酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができる。なお、酸化物半導体層６４４が酸素を過剰に含む状態とすることが望ましい。過剰に含まれる酸素は酸化物半導体層６４４の格子間に存在する。
【０１９７】
また、ゲート絶縁層６４６は容量素子６６４の誘電体層となる。
【０１９８】
なお、酸化物半導体層６４４に接する絶縁層（例えば図６及び図７に示した構成では、当該絶縁層は、ゲート絶縁層６４６と、絶縁層６２８であり、図８及び図９に示した構成では、ゲート絶縁層６４６と、絶縁層６５０である。）は、第１３族元素及び酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。
【０１９９】
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２００】
例えば、ガリウムを含有する酸化物半導体層６４４に接して絶縁層を形成する場合に、当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層６４４と絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層６４４と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層６４４と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層６４４への水の侵入防止という点においても好ましい。
【０２０１】
また、酸化物半導体層６４４に接する絶縁層はその一部の領域または全領域を、酸素雰囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２０２】
例えば、酸化物半導体層６４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０３】
また、酸化物半導体層６４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０４】
また、酸化物半導体層６４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０５】
酸素ドープ処理を行うことにより、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
【０２０６】
なお、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸化物半導体層６４４に接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半導体層６４４に接する絶縁層のうち、上層及び下層に位置する絶縁層に用い、酸化物半導体層６４４を挟む構成とすることで、上記効果をより高めることができる。
【０２０７】
また、酸化物半導体層６４４の上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２０８】
また、酸化物半導体層６４４に接する絶縁層は、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層６４４の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層６４４の下層を、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良いし、酸化物半導体層６４４の上層及び下層の両方を、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。
【０２０９】
次に、ゲート絶縁層６４６上にゲート電極６４８及び電極６４９を形成する（図１２（Ｃ）参照）。
【０２１０】
ゲート電極６４８及び電極６４９は、ゲート絶縁層６４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極６４８及び電極６４９となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。材料等の詳細は、電極６４２ａまたは電極６４２ｂなどの場合と同様であり、これらの記載を参酌できる。
【０２１１】
また、電極６４９は容量素子６６４の一対の電極のうちの他方の電極となる。
【０２１２】
以上により、高純度化された酸化物半導体層６４４を用いたトランジスタ６６２と、容量素子６６４とが完成する（図１２（Ｃ）参照）。上述した作製方法により、酸化物半導体層６４４は水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物半導体層６４４は、ｉ型化（真性化）または実質的にｉ型化されており、このような酸化物半導体層６４４をチャネル形成領域に用いることで、極めて優れたオフ電流特性のトランジスタ６６２を得ることができる。
【０２１３】
次に、ゲート絶縁層６４６、ゲート電極６４８、及び電極６４９上に、絶縁層６５０及び絶縁層６５４を形成する（図１２（Ｄ）参照）。絶縁層６５０及び絶縁層６５４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層６５０及び絶縁層６５４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
【０２１４】
なお、絶縁層６５４には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層６５４の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０２１５】
なお、絶縁層６５４は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層６５４を形成することで、記憶素子を微細化した場合などにおいても、絶縁層６５４上に、電極や配線などを好適に形成することができるためである。なお、絶縁層６５４の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０２１６】
次に、絶縁層６５０及び絶縁層６５４に、電極５０４に達する開口部５０１を形成する。その後、配線６５８を形成する（図１２（Ｄ）参照）。配線６５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極６４２ａ、電極６４２ｂなどと同様である。なお、開口部５０１において電極を形成し、当該電極と接するように配線６５８を形成しても良い。
【０２１７】
以上の工程より、図６に示すような構成の記憶素子を作製することができる。
【０２１８】
次に、図７に示した構成に対応する作製方法を図１３を参照して説明する。
【０２１９】
図１２に示した作製方法と図１３に示した作製方法とでは、酸化物半導体層６４４と電極６４２の作製方法が異なる。図１３に示した作製方法において、酸化物半導体層６４４と電極６４２の作製方法以外の作製方法は図１２に示した作製方法と同様であるため説明は省略する。
【０２２０】
電極５０２、電極５０３及び絶縁層６２８上に導電層を形成し、当該導電層を選択的にエッチングして、電極６４２ａ、電極６４２ｂ、電極５０４を形成する（図１３（Ａ）参照）。当該導電層は、図１２に示した作製方法において、電極６４２ａ、電極６４２ｂ、電極５０４を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２１】
次いで、電極６４２ａ、電極６４２ｂ、電極５０４上に酸化物半導体層６４４を形成する（図１３（Ｂ）参照）。酸化物半導体層６４４は、図１２に示した作製方法において酸化物半導体層６４４を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２２】
次に、電極６４２ａ、電極６４２ｂ、電極５０４、酸化物半導体層６４４を覆うようにゲート絶縁層６４６を形成する（図１３（Ｃ）参照）。これ以降の作製工程は図１２で示した工程と同様であるため説明は省略する。
【０２２３】
以上の工程より、図７に示すような構成の記憶素子を作製することができる。
【０２２４】
次に、図８に示した構成に対応する作製方法を図１４を参照して説明する。
【０２２５】
図１２に示した作製方法と図１４に示した作製方法とでは、ゲート電極６４８、電極６４９、電極５０４、ゲート絶縁層６４６の作製方法が異なる。図１４に示した作製方法において、それ以外の作製方法以外の作製方法は図１２に示した作製方法と同様であるため説明は省略する。
【０２２６】
電極５０２、電極５０３及び絶縁層６２８上に導電層を形成し、当該導電層を選択的にエッチングして、ゲート電極６４８、電極６４９、電極５０４を形成する（図１４（Ａ）参照）。当該導電層は、図１２に示した作製方法において、ゲート電極６４８、電極６４９を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２７】
次いで、ゲート電極６４８、電極６４９、電極５０４を覆うようにゲート絶縁層６４６を形成する（図１４（Ｂ）参照）。ゲート絶縁層６４６は図１２に示した作製方法においてゲート絶縁層６４６を形成するために用いた材料と同様の材料を用いて、同様の方法で作製することができるので説明は省略する。
【０２２８】
次いで、ゲート絶縁層６４６上に、酸化物半導体層６４４を形成する（図１４（Ｂ）参照）。酸化物半導体層６４４は、図１２に示した作製方法において酸化物半導体層６４４を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２９】
次に、酸化物半導体層６４４上に導電層を形成し、当該導電層を選択的にエッチングして、電極６４２ａ、電極６４２ｂを形成する（図１４（Ｃ）参照）。当該導電層は、図１２に示した作製方法において、電極６４２ａ、電極６４２ｂを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２３０】
これ以降の作製工程は図１２で示した工程と同様であるため説明は省略する。
【０２３１】
以上の工程より、図８に示すような構成の記憶素子を作製することができる。
【０２３２】
次に、図９に示した構成に対応する作製方法を図１５を参照して説明する。
【０２３３】
図１４に示した作製方法と図１５に示した作製方法とでは、酸化物半導体層６４４と電極６４２の作製方法が異なる。図１５に示した作製方法において、酸化物半導体層６４４と電極６４２の作製方法以外の作製方法は図１４に示した作製方法と同様であるため説明は省略する。
【０２３４】
ゲート絶縁層６４６上に、導電層を形成し、当該導電層を選択的にエッチングして、電極６４２ａ、電極６４２ｂを形成する（図１５（Ｂ）参照）。当該導電層は、図１４に示した作製方法において、電極６４２ａ、電極６４２ｂを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２３５】
次いで、電極６４２ａ、電極６４２ｂ上に酸化物半導体層６４４を形成する（図１５（Ｃ）参照）。酸化物半導体層６４４は、図１４に示した作製方法において酸化物半導体層６４４を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２３６】
これ以降の作製工程は図１４で示した工程と同様であるため説明は省略する。
【０２３７】
以上の工程より、図９に示すような構成の記憶素子を作製することができる。
【０２３８】
なお、図１２乃至図１５を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶素子を実現することも可能である。
【０２３９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４０】
（実施の形態７）
トランジスタ６６２の酸化物半導体層６４４の一形態を、図１６を用いて説明する。
【０２４１】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２４２】
絶縁層６２８上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７は、ＰＣＶＤ法またはスパッタリング法を用いて形成された５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層とする。当該酸化物絶縁層としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
【０２４３】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０２４４】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０２４５】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１６（Ａ）参照）。
【０２４６】
成膜時の基板温度や第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２４７】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。
【０２４８】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する第２の酸化物半導体膜にプリカーサの整列が起きる。
【０２４９】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０２５０】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１６（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことができる。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２５１】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２５２】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１６（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２５３】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２５４】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２５５】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ；ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２５６】
なお、第１及び第２の結晶性酸化物半導体層は、上述の実施の形態において示した酸化物半導体によって形成することができる。
【０２５７】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０２５８】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、図６乃至図９に示した酸化物半導体層６４４として用いることができる。
【０２５９】
また、酸化物半導体層６４４として本実施の形態の酸化物半導体積層を用いたトランジスタにおいては、電流は、主として酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０２６０】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０２６１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２６２】
（実施の形態８）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０２６３】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２６４】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２６５】
ＣＡＡＣに酸素が含まれている場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２６６】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２６７】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２６８】
ＣＡＡＣに含まれる結晶構造の一例について図１９乃至図２１を用いて詳細に説明する。なお、特に断りがない限り、図１９乃至図２１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１９において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２６９】
図１９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１９（Ａ）に示す小グループは電荷が０である。
【０２７０】
図１９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１９（Ｂ）に示す構造をとりうる。図１９（Ｂ）に示す小グループは電荷が０である。
【０２７１】
図１９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１９（Ｃ）に示す小グループは電荷が０である。
【０２７２】
図１９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１９（Ｄ）に示す小グループは電荷が＋１となる。
【０２７３】
図１９（Ｅ）に、２個のＺｎを含む小グループを示す。図１９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１９（Ｅ）に示す小グループは電荷が−１となる。
【０２７４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２７５】
ここで、これらの小グループ同士が結合する規則について説明する。図１９（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）いずれかと結合することになる。
【０２７６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２７７】
図２０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２７８】
図２０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２７９】
図２０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２８０】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２８１】
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２８２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０２８３】
例えば、図２１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２８４】
図２１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２８５】
図２１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２１（Ｃ）は、図２１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２８６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２８７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２８８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２８９】
（実施の形態９）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２９０】
半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０２９１】
【数２】

【０２９２】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０２９３】
【数３】

【０２９４】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。
【０２９５】
【数４】

【０２９６】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。
上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下のようになる。
【０２９７】
【数５】

【０２９８】
数５の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉ_ｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。
【０２９９】
このようにして求めた欠陥密度等をもとに数２および数３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。
【０３００】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。
【０３０１】
【数６】

【０３０２】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。
【０３０３】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図２２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３０４】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。
【０３０５】
図２２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。
【０３０６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２３乃至図２５に示す。なお、計算に用いたトランジスタの断面構造を図２６に示す。図２６に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。
【０３０７】
図２６（Ａ）に示すトランジスタは、下地絶縁層８１０１と、下地絶縁層８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート電極８１０５を有する。ゲート電極８１０５の幅を３３ｎｍとする。
【０３０８】
ゲート電極８１０５と半導体領域８１０３ｂの間には、ゲート絶縁層８１０４を有し、また、ゲート電極８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート電極８１０５の上部には、ゲート電極８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３０９】
図２６（Ｂ）に示すトランジスタは、下地絶縁層８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート電極８１０５とゲート絶縁層８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図２６（Ａ）に示すトランジスタと同じである。
【０３１０】
図２６（Ａ）に示すトランジスタと図２６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２６（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２６（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２６（Ｂ）に示す半導体層において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート電極８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。
【０３１１】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。図２３は、図２６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉ_ｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３１２】
図２３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉ_ｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉ_ｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は記憶素子等で必要とされる１０μＡを超えることが示された。
【０３１３】
図２４は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧Ｖ_ｇ依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
【０３１４】
また、図２５は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。
【０３１５】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３１６】
なお、移動度μのピークは、図２３では８０ｃｍ^２／Ｖｓ程度であるが、図２４では６０ｃｍ^２／Ｖｓ程度、図２５では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は記憶素子等で必要とされる１０μＡを超えることが示された。
【０３１７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３１８】
（実施の形態１０）
本実施の形態は、酸化物半導体層にチャネルが形成されるトランジスタの一例として、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタについて、より詳細に説明する。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネルが形成されるトランジスタは、該酸化物半導体層となる酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３１９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３２０】
例えば、図２７（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。
【０３２１】
図２７（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２７（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。
【０３２２】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２７（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。
【０３２３】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３２４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３２５】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２７（Ａ）と図２７（Ｂ）の対比からも確認することができる。
【０３２６】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３２７】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３２８】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３２９】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３３０】
まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。なお、Ｖ_ｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３３１】
同様に、まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３３２】
試料１のプラスＢＴ試験の結果を図２８（Ａ）に、マイナスＢＴ試験の結果を図２８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（Ｂ）に示す。
【０３３３】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３３４】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３３５】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３３６】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３３７】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、ＢｒｕｋｅｒＡＸＳ社製Ｘ線回折装置Ｄ８ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３３８】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３３９】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３４０】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３４１】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３４２】
図３０に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３４３】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３４４】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３４５】
図３１に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３４６】
具体的には、図３１に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３４７】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３４８】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３４９】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３５０】
図３２に、Ｉ_ｄ（実線）および電界効果移動度（点線）のＶ_ｇ依存性を示す。また、図３３（Ａ）に基板温度としきい値電圧の関係を、図３３（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３５１】
図３３（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３５２】
また、図３３（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３５３】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３５４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【実施例１】
【０３５５】
本実施例では、チャネルが形成される酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタの一例について、図３４などを用いて説明する。
【０３５６】
図３４は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３４（Ａ）にトランジスタの上面図を示す。また、図３４（Ｂ）は図３４（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０３５７】
図３４（Ｂ）に示すトランジスタは、基板８５００と、基板８５００上に設けられた下地絶縁膜８５０２と、下地絶縁膜８５０２の周辺に設けられた保護絶縁膜８５０４と、下地絶縁膜８５０２および保護絶縁膜８５０４上に設けられた高抵抗領域８５０６ａおよび低抵抗領域８５０６ｂを有する酸化物半導体層８５０６と、酸化物半導体層８５０６上に設けられたゲート絶縁層８５０８と、ゲート絶縁層８５０８を介して酸化物半導体層８５０６と重畳して設けられたゲート電極８５１０と、ゲート電極８５１０の側面と接して設けられた側壁絶縁膜８５１２と、少なくとも低抵抗領域８５０６ｂと接して設けられた一対の電極８５１４と、少なくとも酸化物半導体層８５０６、ゲート電極８５１０および一対の電極８５１４を覆って設けられた層間絶縁膜８５１６と、層間絶縁膜８５１６に設けられた開口部を介して少なくとも一対の電極８５１４の一方と接続して設けられた配線８５１８と、を有する。
【０３５８】
なお、図示しないが、層間絶縁膜８５１６および配線８５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜８５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３５９】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０３６０】
本実施例では、上記実施例とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、チャネルが形成される酸化物半導体層として用いたトランジスタの一例について示す。
【０３６１】
図３５は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３５（Ａ）はトランジスタの上面図である。また、図３５（Ｂ）は図３５（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０３６２】
図３５（Ｂ）に示すトランジスタは、基板８６００と、基板８６００上に設けられた下地絶縁膜８６０２と、下地絶縁膜８６０２上に設けられた酸化物半導体層８６０６と、酸化物半導体層８６０６と接する一対の電極８６１４と、酸化物半導体層８６０６および一対の電極８６１４上に設けられたゲート絶縁層８６０８と、ゲート絶縁層８６０８を介して酸化物半導体層８６０６と重畳して設けられたゲート電極８６１０と、ゲート絶縁層８６０８およびゲート電極８６１０を覆って設けられた層間絶縁膜８６１６と、層間絶縁膜８６１６に設けられた開口部を介して一対の電極８６１４と接続する配線８６１８と、層間絶縁膜８６１６および配線８６１８を覆って設けられた保護膜８６２０と、を有する。
【０３６３】
基板８６００としてはガラス基板を、下地絶縁膜８６０２としては酸化シリコン膜を、酸化物半導体層８６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極８６１４としてはタングステン膜を、ゲート絶縁層８６０８としては酸化シリコン膜を、ゲート電極８６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜８６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線８６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜８６２０としてはポリイミド膜を、それぞれ用いた。
【０３６４】
なお、図３５（Ａ）に示す構造のトランジスタにおいて、ゲート電極８６１０と一対の電極８６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層８６０６に対する一対の電極８６１４のはみ出しをｄＷと呼ぶ。
【０３６５】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例３】
【０３６６】
本発明の一態様に係る信号処理回路を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０３６７】
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０３６８】
図１８（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一態様に係る信号処理回路は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子書籍を提供することができる。また、可撓性を有する基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
【０３６９】
図１８（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３７０】
図１８（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い表示装置を提供することができる。また、可撓性を有する基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図１８（Ｃ）に示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。
【０３７１】
図１８（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る信号処理回路は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１８（Ｄ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３７２】
図１８（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る信号処理回路は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯電話を提供することができる。
【０３７３】
図１８（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１８（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る信号処理回路は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯情報端末を提供することができる。
【０３７４】
本実施例は、上記実施例及び実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３７５】
１００記憶素子
１０１位相反転素子
１０２位相反転素子
１０３選択トランジスタ
１０４選択トランジスタ
１１１トランジスタ
１１２トランジスタ
１２１容量素子
１２２容量素子
１３１ｎチャネル型トランジスタ
１３２ｐチャネル型トランジスタ
１３３ｎチャネル型トランジスタ
１３４ｐチャネル型トランジスタ
１５０信号処理回路
１５１演算回路
１５２演算回路
１５３記憶装置
１５４記憶装置
１５５記憶装置
１５６制御装置
１５７電源制御回路
４０１スイッチング素子
４０２記憶素子
４０３記憶素子群
４３７絶縁層
４５３酸化物半導体層
５０１開口部
５０２電極
５０３電極
５０４電極
６００基板
６０２保護層
６０４半導体領域
６０６素子分離絶縁層
６０８ゲート絶縁層
６１０ゲート電極
６１６チャネル形成領域
６２０不純物領域
６２２金属層
６２４金属化合物領域
６２８絶縁層
６４２電極
６４４酸化物半導体層
６４６ゲート絶縁層
６４８ゲート電極
６４９電極
６５０絶縁層
６５４絶縁層
６５８配線
６６０トランジスタ
６６２トランジスタ
６６４容量素子
９００基板
９０１ＡＬＵ
９０２ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９０３Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９０４Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９０５Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９０６Ｒｅｇｉｓｔｅｒ
９０７Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９０８Ｂｕｓ・Ｉ／Ｆ
９０９ＲＯＭ
９２０ＲＯＭ・Ｉ／Ｆ
４０４ａ酸化物導電層
４０４ｂ酸化物導電層
４５０ａ結晶性酸化物半導体層
４５０ｂ結晶性酸化物半導体層
６２０ａ不純物領域
６２０ｂ不純物領域
６２４ａ金属化合物領域
６２４ｂ金属化合物領域
６４２ａ電極
６４２ｂ電極
７００１筐体
７００２表示部
７０１１筐体
７０１２表示部
７０１３支持台
７０２１筐体
７０２２表示部
７０３１筐体
７０３２筐体
７０３３表示部
７０３４表示部
７０３５マイクロホン
７０３６スピーカー
７０３７操作キー
７０３８スタイラス
７０４１筐体
７０４２表示部
７０４３音声入力部
７０４４音声出力部
７０４５操作キー
７０４６受光部
７０５１筐体
７０５２表示部
７０５３操作キー
８１０１下地絶縁層
８１０２埋め込み絶縁物
８１０３ａ半導体領域
８１０３ｂ半導体領域
８１０３ｃ半導体領域
８１０４ゲート絶縁層
８１０５ゲート電極
８１０６ａ側壁絶縁物
８１０６ｂ側壁絶縁物
８１０７絶縁物
８１０８ａソース
８１０８ｂドレイン
８５００基板
８５０２下地絶縁膜
８５０４保護絶縁膜
８５０６酸化物半導体層
８５０６ａ高抵抗領域
８５０６ｂ低抵抗領域
８５０８ゲート絶縁層
８５１０ゲート電極
８５１２側壁絶縁膜
８５１４電極
８５１６層間絶縁膜
８５１８配線
８６００基板
８６０２下地絶縁膜
８６０６酸化物半導体層
８６０８ゲート絶縁層
８６１０ゲート電極
８６１４電極
８６１６層間絶縁膜
８６１８配線
８６２０保護膜

【特許請求の範囲】
【請求項１】
演算回路と、前記演算回路からのデータを記憶する記憶装置とを有し、
前記記憶装置は複数の記憶素子を有し、
前記複数の記憶素子はそれぞれ、第１の位相反転素子と、第２の位相反転素子と、第１の選択トランジスタと、第２の選択トランジスタと、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子とを有し、
前記第１のトランジスタと前記第２のトランジスタとは、酸化物半導体層にチャネルが形成されるトランジスタであり、
前記複数の記憶素子それぞれにおいて、データの電位は、オン状態となった前記第１の選択トランジスタ及び前記第２のトランジスタを介して前記第１の位相反転素子の入力端子に与えられ、前記第１の位相反転素子の出力端子の電位がオン状態となった前記第２の選択トランジスタを介して出力信号として出力され、
前記第１の位相反転素子の出力端子の電位はオン状態となった前記第１のトランジスタを介して前記第２の位相反転素子の入力端子に与えられ、
前記第２の位相反転素子の出力端子の電位はオン状態となった前記第２のトランジスタを介して前記第１の位相反転素子の入力端子に与えられ、
前記第１のトランジスタと前記第２の位相反転素子の入力端子の間には、前記第１の容量素子の一対の電極のうちの一方の電極が電気的に接続され、
前記第２のトランジスタと前記第１の位相反転素子の入力端子の間には、前記第２の容量素子の一対の電極のうちの一方の電極が電気的に接続される信号処理回路。
【請求項２】
請求項１において、
前記第１の位相反転素子及び前記第２の位相反転素子は、インバータまたはクロックドインバータである信号処理回路。
【請求項３】
請求項１または請求項２において、
前記酸化物半導層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体でなる信号処理回路。
【請求項４】
演算回路と、前記演算回路からのデータを記憶する記憶装置とを有し、
前記記憶装置は複数の記憶素子を有し、
前記複数の記憶素子はそれぞれ、第１の位相反転素子と、第２の位相反転素子と、第１の選択トランジスタと、第２の選択トランジスタと、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子とを有し、
前記第１のトランジスタと前記第２のトランジスタとは、酸化物半導体層にチャネルが形成されるトランジスタであり、
前記複数の記憶素子それぞれにおいて、データの電位は、オン状態となった前記第１の選択トランジスタ及び前記第２のトランジスタを介して前記第１の位相反転素子の入力端子に与えられ、前記第１の位相反転素子の出力端子の電位がオン状態となった前記第２の選択トランジスタを介して出力信号として出力され、
前記第１の位相反転素子の出力端子の電位はオン状態となった前記第１のトランジスタを介して前記第２の位相反転素子の入力端子に与えられ、
前記第２の位相反転素子の出力端子の電位はオン状態となった前記第２のトランジスタを介して前記第１の位相反転素子の入力端子に与えられ、
前記第１のトランジスタと前記第２の位相反転素子の入力端子の間には、前記第１の容量素子の一対の電極のうちの一方の電極が電気的に接続され、
前記第２のトランジスタと前記第１の位相反転素子の入力端子の間には、前記第２の容量素子の一対の電極のうちの一方の電極が電気的に接続され、
前記演算回路及び前記記憶装置への電源電圧の供給が行われ前記第１の位相反転素子及び前記第２の位相反転素子に電源電圧が供給されているとき、前記第１のトランジスタ及び前記第２のトランジスタをオン状態とした状態で、前記第１の選択トランジスタをオン状態として、前記演算回路から前記記憶装置にデータを入力して前記第１の位相反転素子の入力端子に前記データを入力した後、前記第１の選択トランジスタをオフ状態とし、
前記演算回路及び前記記憶装置への電源電圧の供給を停止して前記第１の位相反転素子及び前記第２の位相反転素子への電源電圧の供給を停止する前に、前記第１のトランジスタ及び前記第２のトランジスタをオフ状態にし、
前記演算回路及び前記記憶装置への電源電圧の供給を再開して前記第１の位相反転素子及び前記第２の位相反転素子に電源電圧を供給した後、前記第１のトランジスタ及び前記第２のトランジスタをオン状態とする信号処理回路の駆動方法。
【請求項５】
請求項４において、
前記第１のトランジスタと前記第２のトランジスタは、一方がオン状態のとき他方もオン状態となるように制御される信号処理回路の駆動方法。
【請求項６】
請求項４または請求項５において、
前記第１のトランジスタと前記第２のトランジスタが同じ導電型のトランジスタであり、
前記第１のトランジスタのゲートに入力される第１の制御信号と、前記第２のトランジスタのゲートに入力される第２の制御信号とは、同じ信号を用いる信号処理回路の駆動方法。

【図１】