【課題】ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路を提供する。
【解決手段】ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備える。 （もっと読む）

【課題】トランジスタのしきい値電圧の変動を抑制し、表示パネルに実装するドライバＩ
Ｃの接点数を削減し、表示装置の低消費電力化を達成し、表示装置の大型化又は高精細化
を達成することを目的とする。
【解決手段】劣化しやすいトランジスタのゲート電極を、第１のスイッチングトランジス
タを介して高電位が供給される配線、及び第２のスイッチングトランジスタを介して低電
位が供給される配線に接続し、第１のスイッチングトランジスタのゲート電極にクロック
信号を入力し、第２のスイッチングトランジスタのゲート電極に反転クロック信号を入力
することで、劣化しやすいトランジスタのゲート電極に高電位、又は低電位を交互に供給
する。 （もっと読む）

【課題】ＣＭＬレベルのデータを出力するラッチ回路を使用した分周回路の出力をＣＭＯＳレベルで扱うためにはレベル変換が必要となる。そのため、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路が望まれる。
【解決手段】ラッチ回路では、差動入力データを受け付けるＮチャンネル型ＭＯＳトランジスタのドレイン端子とＰチャンネル型ＭＯＳトランジスタのゲート端子にクロスして接続している。このようにして、ＣＭＬレベルのデータをＣＭＯＳレベルのデータに変換する。 （もっと読む）

【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。 （もっと読む）

【課題】比較的短い時間間隔で、ラッチ情報をラッチすることが可能で、より低コスト化を図ることが可能となる単チャンネルラッチ回路を提供する。
【解決手段】入力トランジスタと、前記入力トランジスタの第２電極と第１ラッチ制御線との間に接続される保持容量と、第１電極が前記第１ラッチ制御線に接続され、ゲートが前記入力トランジスタの第２電極に接続される第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が第２ラッチ制御線に接続される第２トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタの第２電極に接続されると共に、第２電極が出力端子に接続される第３トランジスタと、前記第１トランジスタの第２電極と前記第２トランジスタの第２電極との間に接続される容量と、前記第１トランジスタの第２電極と前記第１ラッチ制御線との間に接続されるダイオードとを有する。 （もっと読む）

【課題】本発明は、低漏出のデータ保持回路のためのシステム及び方法を提供する。
【解決手段】集積回路は、第１の回路と、スリープトランジスタ回路とを有する。第１の回路は、入力信号を受信して、その入力信号を処理する。第１の回路は、また、漏れの少ないスリープ状態でデータを保持する。スリープトランジスタ回路は、第１の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第１の回路でデータを保持している間、スリープ信号に基づいて、漏れが少なくなるようスリープ状態で第１の回路の電力消費を低減する。 （もっと読む）

【課題】消費電力を低減し、誤動作を防止することができるフリップフロップ回路を設計するための設計装置を提供することを課題とする。
【解決手段】第１の入力信号、第１のイネーブル信号及び第１のクロック信号を入力する第１のフリップフロップ回路の第１の設計データに対して、第１のクロック信号の周波数の２倍以上の周波数のクロック信号で第１の静的タイミング解析を行う第１の静的タイミング解析部（Ｓ１１）と、第１の静的タイミング解析の結果が合格の場合には、第１の設計データを入力し、第１のフリップフロップ回路を第２のフリップフロップ回路に変換した第２の設計データを生成する第１の変換部（Ｓ１３）とを有し、第１のフリップフロップ回路はクロックゲーティング回路を有さず、第２のフリップフロップ回路はクロックゲーティング回路を有する設計装置が提供される。 （もっと読む）

【課題】動作電流を変えても直流出力電圧の変わらない差動論理回路及び分周回路、さらには、周波数シンセサイザにおける動作電流の調整方法を提供する。
【解決手段】複数対の差動論理信号を入力し論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、差動信号出力端子に接続された負荷回路と、負荷回路に接続され、一対の差動信号出力端子の直流出力電圧が一定の電圧になるように負荷回路の負荷を制御する負荷制御回路と、を備える。 （もっと読む）

【課題】入力データの取り込みを誤りなくできるデータ取込保持装置を提供する。
【解決手段】パルス発生手段２０からのラッチ用パルスＰＬＳのパルス幅区間で入力データを取り込んで保持する第１のデータ取込記憶部を備える保持手段を備える。パルス発生手段２０は、第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部２３１を備え、クロック信号ＣＬＫから、第２のデータ取込記憶部２３１における入力データの取込時間分のパルス幅区間のパルス信号ＰＬＳを生成し、ラッチ用パルスとして、第１のデータ取込記憶部に供給する。 （もっと読む）

【課題】小さい面積で十分な遅延時間を確保する。
【解決手段】 入力に基づいて充電点に充電を行う第１のトランジスタと前記入力に基づいて放電点から放電を行う第２のトランジスタとにより構成される第１のインバータ（ＰＴ２１，ＮＴ２１）と、前記充電点と前記放電点との間に、ドレイン・ソース路が並列に設けられたＰ型の第３のトランジスタ及びＮ型の第４のトランジスタ（ＰＴ２２，ＮＴ２２）と、前記充電点又は前記放電点の電位を反転させて前記第３及び第４のトランジスタのゲートに供給して、前記充電点又は前記放電点から前記入力の遅延信号を得る第２のインバータ（ＩＮＶ２１）とを具備したことを特徴とする。 （もっと読む）

【課題】出力信号に発生するスキューを防止することができるリセットセットフリップフロップ回路を提供すること
【解決手段】本発明にかかるリセットセットフリップフロップ回路は、電源１１０と出力端子３１０の間に設けられたスイッチ１０１と、接地１１１と出力端子３１０の間に設けられたスイッチ１０２と、電源１１０と前記出力端子３１１の間に設けられたスイッチ１０３と、接地１１１と出力端子３１１の間に設けられたスイッチ１０４を備える。各スイッチは、制御回路２００のセット入力に入力される信号がハイレベルでありかつリセット入力に入力される信号がロウレベルである場合は、スイッチ１０１とスイッチ１０４をオン状態に制御する。セット入力に入力される信号がロウレベルでありかつリセット入力に入力される信号がハイレベルである場合は、スイッチ１０２とスイッチ１０３をオン状態に制御する。 （もっと読む）

【課題】ソフトエラーに対する耐性向上と回路規模の縮小を両立させることができない。
【解決手段】クロック調整回路７は、入力クロック信号ＣＬＫのハイ状態とロウ状態の比
率を、１つのマスタラッチ１のデータ保持時間帯を狭めるように調整し、ハイ状態（マスタラッチ１のデータ保持時間）を可及的に狭めて出力する。インバータ６はクロック調整回路７の出力を極性反転する。マスタラッチ１のトランスファーゲート４およびスレーブラッチ２−１〜２−３のトランスファーゲート５−１〜５−３は、クロック調整回路７およびインバータ６の出力により、データの通過を制御する。スレーブラッチ２−１〜２−３の出力は３入力多数決回路３で多数決をとられた後に出力信号Ｑとなる。 （もっと読む）

【課題】ＳＥＴ回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有せず、使用時に少ない電力しか消費しない、ＤＥＴ記憶セルを提供すること。
【解決手段】パルス発生器（５）と記憶素子（６）とを有する記憶セル（１）が提供される。記憶素子入力（７）は、データ入力信号（ＤＩＮ）を受信するように接続される。記憶素子出力（９）は、データ出力信号（ＤＯＵＴ）を提供するように接続される。記憶素子（６）は、パルス発生器（５）から受信した記憶制御信号（ＳＣ）に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器（５）は、立ち上がり及び立ち下がりクロック信号エッジ（１３、１４）を有するクロック信号（ＣＫ）を受信するように接続され、かつ、記憶制御信号（ＳＣ）内に制御パルス（１５、１６）を提供するように構成される。各制御パルス（１５、１６）は、リーディング・エッジ（１７）及びトレーリング・エッジ（１８）を有する。制御パルス（１５、１６）は、そのリーディング・エッジ（１７）上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、パルス発生器（５）が、立ち上がりクロック信号エッジ（１３）を受信したときに立ち上がりエッジ制御パルス（１５）を始動し、立ち下がりクロック信号エッジ（１４）を受信したときに立ち下がりエッジ制御パルス（１６）を始動するように構成されたことである。このようにすることで、組合せ論理回路、及び、１つのレベル型又はシングル・エッジ・トリガ型記憶素子（６）のみを用いて、デュアル・エッジ・トリガ型フリップフロップを作ることができる。記憶セル（１）は、低電力消費であり、スキャン・テストを容易にし、広範囲な設計ツール及びテスト装置で用いることができる。 （もっと読む）

【課題】不揮発であってデータ読み出し動作の信頼性の向上が図れるラッチ回路を提供する。
【解決手段】ラッチ回路は、インバーター回路１１０，１２０と、インバーター回路１１０の出力とインバーター回路１２０の入力とを接続するスイッチ１６２と、インバーター回路１２０の出力とインバーター回路１１０の入力とを接続するスイッチ１６４と、インバーター回路１１０の入力に一端が接続されかつインバーター回路１１０の出力に他端が接続された強誘電体キャパシター１３２と、インバーター回路１２０の入力に一端が接続されかつインバーター回路１２０の出力に他端が接続された強誘電体キャパシター１３４と、インバーター回路１１０の入力と強誘電体キャパシターの一端との間のノードに一端が接続されたキャパシター１４２と、インバーター回路１２０の入力と強誘電体キャパシター１３４の一端との間のノードに一端が接続されたキャパシター１４４とを含む。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【解決手段】クロック・ゲーティング・セルは、入力イネーブル・ロジック及び出力ロジック回路と接続しているラッチを備え、ラッチは、出力ロジック回路の入力ノードでプル・アップ及び／またはプル・ダウン回路、及びクロック・ゲーティングセルが有効である場合、プル・アップ及び／またはプル・ダウン回路によって、出力ロジック回路入力ノードの早期充電または早期放電を防止する回路を備えている。 （もっと読む）

【課題】信号シフト装置、シフトレジスタ及び電子機器において、安定した動作制御を行う。
【解決手段】シフト回路２１_ｋは、電圧適正化回路２２を備える。閾値電圧検出部３２は、トランジスタＴ１４のゲート閾値電圧Ｖthを検出し、閾値電圧保持部３３は、このゲート閾値電圧Ｖthを保持する。電圧加算部３４は、（Ｎ＋１）端子に供給されたＳ(N+1)信号によってコンデンサＣ２１，Ｃ２２の容量に応じた電圧をゲート閾値電圧Ｖthに加算してトランジスタＴ１４がオンするためのゲート電位を生成する。 （もっと読む）

ラッチは、３つの回路を含んでいる。第１の回路は、第１の入力（Ｄ）及び第１のクロック位相（ＣＫ）がともにロウであるときに第１の出力（ＱＢ）を第１のレベルに、Ｄ及びＣＫがともにハイであるときに第２のレベルに駆動し、異なったロジックレベルがＤ及びＣＫに印加されたときにハイインピーダンス（ＨＩ−Ｚ）を与える。第２の回路は、第３の入力（ＤＢ）及び相補的クロック位相（ＣＫＢ）がともにロウであるときに第２の出力（Ｑ）を第１のレベルに、ＤＢ及びＣＫＢがともにハイであるときに第２のレベルに駆動し、異なったロジックレベルがＤＢ及びＣＫＢに印加されたときにＨＩ−Ｚを与える。第３の回路は、第１及び第２の回路がＱ及びＱＢにＨＩ−Ｚを与えるときにＱ及びＱＢの電圧を維持する。そのようなラッチで構成された奇数ドライバは、出力パルス幅を入力期間の整数倍に限定することなく、５０％デューティサイクル動作を生成する。
（もっと読む）

【課題】遅延時間の非対称性を無くし且つ入力から出力までの遅延時間を短縮したフリップフロップ回路を提供する。
【解決手段】フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。 （もっと読む）

【課題】電流論理型のフリップフロップ回路を利用した周波数分周器において、装置において、高速動作と広い動作周波数範囲のトレードオフ関係を緩和する。
【解決手段】ラッチペア部Ｌを第１ラッチペア部Ｌ１と第２ラッチペア部Ｌ２に分ける。第２ラッチペア部Ｌ２に対しては、動作電流制御部ＣＣを設ける。動作電流制御部ＣＣは、クロック CLKの周波数が低いほど第２ラッチペア部Ｌ２に対する動作電流を増やすように制御する。第３のスイッチＳＷ３がオフ時には、この電流制御による変動分を相殺するように、動作電流均衡制御部ＢＣは、第１ラッチペア部Ｌ１やサンプルペア部Ｓに対する動作電流を低減することで、データの出力振幅が一定となるようにする。 （もっと読む）