ラッチ回路及び半導体装置
【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路に関する。また、該ラッチ回路を有する半導体装置に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００２】
ラッチ回路は、特定の論理状態（以下、データともいう）を一時的に保持することが可能な回路であり、各種半導体装置内において利用されている。例えば、半導体装置内に設けられた記憶回路に対してデータの書き込み又は読み出しを行う際に、当該データを一時的に保持する回路として利用されている。
【０００３】
上述したラッチ回路は、論理ゲートを用いて構成することが可能である。例えば、図２６（Ａ）に示すＳＲラッチ回路、図２６（Ｃ）に示す／ＳＲラッチ回路、図２６（Ｅ）に示すＪＫラッチ回路、図２６（Ｇ）に示すゲーテッドＳＲラッチ回路、及び図２６（Ｉ）に示すＤラッチ回路などが知られている。なお、図２６（Ｂ）は、図２６（Ａ）に示すＳＲラッチ回路の真理値表を示す図であり、図２６（Ｄ）は、図２６（Ｃ）に示す／ＳＲラッチ回路の真理値表を示す図であり、図２６（Ｆ）は、図２６（Ｅ）に示すＪＫラッチ回路の真理値表を示す図であり、図２６（Ｈ）は、図２６（Ｇ）に示すゲーテッドＳＲラッチ回路の真理値表を示す図であり、図２６（Ｊ）は、図２６（Ｉ）に示すＤラッチ回路の真理値表を示す図である。
【０００４】
図２６に示すような論理ゲートによって構成されるラッチ回路では、電源供給が停止されると保持データが消失する。また、当該ラッチ回路を構成するために多数の半導体素子（トランジスタなど）が必要とされる。
【０００５】
他方、不揮発性の強誘電体素子を用いてラッチ回路を構成することも可能である（特許文献１参照）。この場合、電源供給が停止された状態においても当該強誘電体素子においてデータを保持することが可能である。しかしながら、当該強誘電体素子は、書き換え回数の増大に伴うデータ保持特性の劣化が顕在化しやすい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２１２４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した点に鑑み、本発明の一態様は、新規のラッチ回路を提供することを目的とする。具体的には、本発明の一態様は、電源供給が停止された状態であってもデータの保持が可能なラッチ回路を提供することを目的の一とする。また、本発明の一態様は、従来のラッチ回路よりも半導体素子数が低減されたラッチ回路を提供することを目的の一とする。また、本発明の一態様は、データ保持特性の劣化が抑制されたラッチ回路を提供することを目的の一とする。なお、本発明の一態様は、上述した目的の少なくとも一を達成することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、酸化物半導体によってチャネル領域が形成されるトランジスタを用いてラッチ回路を構成することを要旨とする。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【０００９】
具体的には、本発明の一態様は、図１に示すラッチ回路である。図１に示すラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持するラッチ回路である。
【００１０】
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの不純物濃度が低減されたｉ型（真性）半導体又はｉ型に限りなく近い酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）であることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００１１】
また、アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、ナトリウム（Ｎａ）は酸化物半導体に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、特に５×１０１８（ａｔｏｍｓ／ｃｍ３）以下である場合には、アルカリ金属の濃度を低減することが強く求められる。具体的には、当該酸化物半導体には、二次イオン質量分析法によって得られる濃度の最低値が、ナトリウム（Ｎａ）は５×１０１６（ａｔｏｍｓ／ｃｍ３）以下、好ましくは１×１０１６（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であること、リチウム（Ｌｉ）は５×１０１５（ａｔｏｍｓ／ｃｍ３）以下、好ましくは１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であること、及びカリウム（Ｋ）は５×１０１５（ａｔｏｍｓ／ｃｍ３）以下、好ましくは１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であることが求められる。
【００１２】
ここで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１３】
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、及びＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。
【００１４】
また、本明細書において、酸化物半導体は、例えば、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を指す。
【発明の効果】
【００１５】
本発明の一態様のラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続され、且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータの保持が可能である。
【００１６】
また、本発明の一態様のラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタを活用してデータの保持を行う。そのため、論理ゲートを組み合わせて構成されるラッチ回路と比較してトランジスタ数を低減することが可能である。
【００１７】
また、本発明の一態様のラッチ回路は、強誘電体素子を用いずに構成される。そのため、データ保持特性の劣化を抑制することが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様のラッチ回路を示す図。
【図２】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図３】（Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。
【図４】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図５】トランジスタの特性を示す図。
【図６】トランジスタの特性を示す図。
【図７】トランジスタの特性を示す図。
【図８】トランジスタの特性を示す図。
【図９】（Ａ）ＳＲラッチ回路の具体例を示す回路図、（Ｂ）ＳＲラッチ回路の真理値表を示す図。
【図１０】３種のトランジスタのＶｇ−Ｉｄ特性を示す図。
【図１１】図９（Ａ）に示す回路の、（Ａ）Ｓ端子及びＲ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１２】（Ａ）ＳＲラッチ回路の具体例を示す回路図、（Ｂ）ＳＲラッチ回路の真理値表を示す図。
【図１３】図１２（Ａ）に示す回路の、（Ａ）Ｓ端子及びＲ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１４】（Ａ）／ＳＲラッチ回路の具体例を示す回路図、（Ｂ）／ＳＲラッチ回路の真理値表を示す図。
【図１５】図１４（Ａ）に示す回路の、（Ａ）／Ｓ端子及び／Ｒ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１６】（Ａ）／ＳＲラッチ回路の具体例を示す回路図、（Ｂ）／ＳＲラッチ回路の真理値表を示す図。
【図１７】図１６（Ａ）に示す回路の、（Ａ）／Ｓ端子及び／Ｒ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１８】（Ａ）ＪＫラッチ回路の具体例を示す回路図、（Ｂ）ＪＫラッチ回路の真理値表を示す図。
【図１９】図１８（Ａ）に示す回路の、（Ａ）Ｊ端子、Ｋ端子、及びＣＫ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２０】（Ａ）ゲーテッドＳＲラッチ回路の具体例を示す回路図、（Ｂ）ゲーテッドＳＲラッチ回路の真理値表を示す図。
【図２１】図２０（Ａ）に示す回路の、（Ａ）Ｓ端子、Ｒ端子、及びＥ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２２】（Ａ）ゲーテッドＳＲラッチ回路の具体例を示す回路図、（Ｂ）ゲーテッドＳＲラッチ回路の真理値表を示す図。
【図２３】図２２（Ａ）に示す回路の、（Ａ）Ｓ端子、Ｒ端子、及びＥ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２４】（Ａ）Ｄラッチ回路の具体例を示す回路図、（Ｂ）Ｄラッチ回路の真理値表を示す図。
【図２５】図２４（Ａ）に示す回路の、（Ａ）Ｄ端子及びＥ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２６】（Ａ）従来のＳＲラッチ回路を示す図、（Ｂ）ＳＲラッチ回路の真理値表を示す図、（Ｃ）従来の／ＳＲラッチ回路を示す図、（Ｄ）／ＳＲラッチ回路の真理値表を示す図、（Ｅ）従来のＪＫラッチ回路を示す図、（Ｆ）ＪＫラッチ回路の真理値表を示す図、（Ｇ）従来のゲーテッドＳＲラッチ回路を示す図、（Ｈ）ゲーテッドＳＲラッチ回路の真理値表を示す図、（Ｉ）従来のＤラッチ回路を示す図、（Ｊ）Ｄラッチ回路の真理値表を示す図。
【図２７】トランジスタの具体例を示す図。
【図２８】（Ａ）〜（Ｈ）トランジスタの具体的な作製工程の一例を示す図。
【図２９】（Ａ）〜（Ｇ）トランジスタの具体的な作製工程の一例を示す図。
【図３０】（Ａ）〜（Ｄ）トランジスタの具体的な作製工程の一例を示す図。
【図３１】トランジスタの変形例を示す図。
【図３２】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図３３】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図３４】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図３５】トランジスタの変形例を示す図。
【図３６】トランジスタの変形例を示す図。
【図３７】（Ａ）〜（Ｃ）酸化物半導体層の作製工程の変形例を示す図。
【図３８】（Ａ）半導体装置の構成例を示す図、（Ｂ）メモリセルの具体例を示す図、（Ｃ）メモリセルの具体例を示す図。
【図３９】（Ａ）〜（Ｅ）酸化物材料の結晶構造を説明する図。
【図４０】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図４１】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図４２】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図４３】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４４】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４５】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４６】（Ａ）、（Ｂ）計算に用いたトランジスタの断面構造を説明する図である。
【図４７】（Ａ）、（Ｂ）本発明の一態様であるトランジスタの上面図および断面図。
【図４８】（Ａ）、（Ｂ）試料１乃至試料６に対応するトランジスタの構造を示す上面図および断面図。
【図４９】（Ａ）〜（Ｃ）試料３および試料４であるトランジスタのＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５０】（Ａ）、（Ｂ）試料１であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５１】（Ａ）、（Ｂ）試料４であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５２】試料４であるトランジスタの測定温度によるＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５３】（Ａ）、（Ｂ）試料４であるトランジスタのしきい値電圧および電界効果移動度と基板温度との関係を示す図。
【図５４】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤスペクトルを示す図。
【図５５】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタのオフ電流を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
＜酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流＞
まず、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）を測定した結果について示す。
【００２１】
まず、上記測定に用いたトランジスタの作製方法について図２を参照して説明する。
【００２２】
始めに、ガラス基板５０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸化窒化シリコン層の積層からなる下地層５１をＣＶＤ法により形成した（図２（Ａ）参照）。
【００２３】
次いで、当該下地層５１上に膜厚１００ｎｍのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２を形成した（図２（Ｂ）参照）。
【００２４】
次いで、下地層５１上及びゲート層５２上に膜厚１００ｎｍの酸化窒化シリコン層からなるゲート絶縁層５３をＣＶＤ法により形成した（図２（Ｃ）参照）。
【００２５】
次いで、ゲート絶縁層５３上に膜厚２５ｎｍの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層５４を形成した（図２（Ｄ）参照）。
【００２６】
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行った。
【００２７】
次いで、フォトリソグラフィ法を用いてゲート絶縁層５３を選択的にエッチングした（図示しない）。なお、当該エッチング工程は、ゲート層５２と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００２８】
次いで、ゲート絶縁層５３及び酸化物半導体層５４上に膜厚１００ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層５５ａ及びドレイン層５５ｂを形成した（図２（Ｅ）参照）。
【００２９】
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
【００３０】
次いで、ゲート絶縁層５３、酸化物半導体層５４、ソース層５５ａ、及びドレイン層５５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層５６を形成した。さらに、保護絶縁層５６をフォトリソグラフィ法を用いて選択的にエッチングした（図２（Ｆ）参照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００３１】
次いで、保護絶縁層５６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層５７を形成した（図２（Ｇ）参照）。さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層５７を焼き固めた。
【００３２】
次いで、平坦化絶縁層５７上に膜厚２００ｎｍのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２に接続する導電層（図示しない）、ソース層５５ａに接続する導電層５８ａ、及びドレイン層５５ｂに接続する導電層５８ｂを形成した（図２（Ｈ）参照）。
【００３３】
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
【００３４】
以上の工程によって、上記測定に用いたトランジスタを作製した。
【００３５】
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。
【００３６】
特性評価用回路による電流測定について、図３を用いて説明する。図３は、特性評価用回路を説明するための図である。
【００３７】
まず、特性評価用回路の回路構成について図３（Ａ）を用いて説明する。図３（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【００３８】
図３（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【００３９】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【００４０】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、Ｎチャネル型の電界効果トランジスタである。
【００４１】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【００４２】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【００４３】
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【００４４】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【００４５】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【００４６】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【００４７】
ここでは、トランジスタ８１１として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【００４８】
また、トランジスタ８１４及びトランジスタ８１５として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【００４９】
なお、少なくともトランジスタ８１２は、図３（Ｂ）に示すようにゲート層５２及びソース層５５ａと、ゲート層５２及びドレイン層５５ｂとが重畳せず、幅１μｍのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【００５０】
【表１】
【００５１】
図３（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【００５２】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【００５３】
次に、図３（Ａ）に示す特性評価回路のリーク電流測定方法について、図３（Ｃ）を用いて説明する。図３（Ｃ）は、図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【００５４】
図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【００５５】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【００５６】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【００５７】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【００５８】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
【００５９】
【数１】
【００６０】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【００６１】
【数２】
【００６２】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【００６３】
【数３】
【００６４】
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【００６５】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図４を用いて説明する。
【００６６】
図４（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図４（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【００６７】
また、図５に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図５では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【００６８】
また、図６乃至図８に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６乃至図８に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【００６９】
以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【００７０】
＜本明細書で開示されるラッチ回路について＞
本明細書で開示されるラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続され、且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータの保持が可能である。また、当該ラッチ回路は、強誘電体素子を用いずに構成される。そのため、データ保持特性の劣化を抑制することが可能である。
【００７１】
＜具体例＞
上述したラッチ回路の具体例について図９〜図２５を参照して説明する。
【００７２】
＜ＳＲラッチ回路の具体例１＞
図９（Ａ）は、ＳＲラッチ回路の具体例を示す回路図である。図９（Ａ）に示すＳＲラッチ回路は、入力端子がＲｅｓｅｔ端子（図９（Ａ）に示すＳＲラッチ回路の第１の入力端子、以下、Ｒ端子ともいう）に電気的に接続されたインバータ２０と、ゲートがＲ端子に電気的に接続され、ソース及びドレインの一方がＳｅｔ端子（図９（Ａ）に示すＳＲラッチ回路の第２の入力端子、以下、Ｓ端子ともいう）に電気的に接続され、ソース及びドレインの他方がＱ端子（図９（Ａ）に示すＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ２１と、ゲートがＳ端子に電気的に接続され、ソース及びドレインの一方がインバータ２０の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ２２とを有する。なお、トランジスタ２１、２２は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ２１のソース及びドレインの他方、トランジスタ２２のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図９（Ｂ）は、ＳＲラッチ回路の真理値表を示す図である。
【００７３】
ここで、図９（Ａ）に示した回路がＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ２１、２２としてＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。図１０は、当該Ｖｇ−Ｉｄ特性が異なる３種のトランジスタのＶｇ−Ｉｄ特性を示す図である。ここで、３種のＶｇ−Ｉｄ特性を有するトランジスタのそれぞれは、しきい値電圧が０．６Ｖの酸化物半導体によってチャネル領域が形成されるトランジスタ（ＯＳ＿Ｖｔｈ＝０．６Ｖ）、しきい値電圧が１．６Ｖの酸化物半導体によってチャネル領域が形成されるトランジスタ（ＯＳ＿Ｖｔｈ＝１．６Ｖ）、又はシリコンによってチャネル領域が形成されるトランジスタ（Ｓｉ）を想定したものである。
【００７４】
図１１（Ａ）は、特定期間においてＳ端子及びＲ端子に入力される電位を示す図である。なお、図１１（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１１（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１１（Ｂ）には、トランジスタ２１、２２として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００７５】
図１１（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図９（Ｂ）に示すＳＲラッチ回路の真理値表に従って図９（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１１（Ｂ）に示す２×１０−４ｓ〜３×１０−４ｓ及び６×１０−４ｓ〜７×１０−４ｓの期間において、０Ｖ近傍の電位を保持できないことが確認された。
【００７６】
以上より、図９（Ａ）に示す回路は、トランジスタ２１、２２として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＳＲラッチ回路として適用可能であることが確認できた。
【００７７】
また、図９（Ａ）に示す回路は、図２６（Ａ）に示したＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってＳＲラッチ回路を実現することが可能である。
【００７８】
＜ＳＲラッチ回路の具体例２＞
図１２（Ａ）は、図９（Ａ）とは異なるＳＲラッチ回路の具体例を示す回路図である。図１２（Ａ）に示すＳＲラッチ回路は、第１の入力端子がＲ端子（図１２（Ａ）に示すＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＳ端子（図１２（Ａ）に示すＳＲラッチ回路の第２の入力端子）に電気的に接続されたＯＲゲート３０と、ゲートがＯＲゲート３０の出力端子に電気的に接続され、ソース及びドレインの一方がＳ端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図１２（Ａ）に示すＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ３１とを有する。なお、トランジスタ３１は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ３１のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１２（Ｂ）は、ＳＲラッチ回路の真理値表を示す図である。
【００７９】
ここで、図１２（Ａ）に示した回路がＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ３１として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００８０】
図１３（Ａ）は、特定期間においてＳ端子及びＲ端子に入力される電位を示す図である。なお、図１３（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１３（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１３（Ｂ）には、トランジスタ３１として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００８１】
図１３（Ｂ）に示すように、全ての場合において論理「１」の保持を行う際（４×１０−４ｓ又は８×１０―４ｓ）に、Ｑ端子の出力電位の大幅な低下が見られる。すなわち、全ての場合において、論理「１」の保持が困難であることが示された。ただし、しきい値電圧が１．６Ｖの酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタを適用した場合は、論理「１」の保持期間においてもＱ端子の出力電位が１Ｖ程度を維持する。そのため、論理「０」及び論理「１」の判別しきい値を０．５Ｖ程度とし、且つ酸化物半導体によってチャネル領域が形成されるトランジスタをトランジスタ３１として適用することで図１２（Ａ）に示す回路は、ＳＲラッチ回路として動作する可能性がある回路であることが確認された。
【００８２】
以上より、図１２（Ａ）に示す回路は、トランジスタ３１として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＳＲラッチ回路となりうる回路であることが確認できた。
【００８３】
また、図１２（Ａ）に示す回路は、図２６（Ａ）に示したＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってＳＲラッチ回路を実現する可能性を有する回路である。
【００８４】
＜／ＳＲラッチ回路の具体例１＞
図１４（Ａ）は、／ＳＲラッチ回路の具体例を示す回路図である。図１４（Ａ）に示す／ＳＲラッチ回路は、入力端子が／Ｓ端子（図１４（Ａ）に示す／ＳＲラッチ回路の第１の入力端子）に電気的に接続されたインバータ４０と、入力端子が／Ｒ端子（図１４（Ａ）に示す／ＳＲラッチ回路の第２の入力端子）に電気的に接続されたインバータ４１と、ゲートがインバータ４０の出力端子に電気的に接続され、ソース及びドレインの一方が／Ｒ端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図１４（Ａ）に示す／ＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ４２と、ゲートがインバータ４１の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ４０の出力端子及びトランジスタ４２のゲートに電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ４３とを有する。なお、トランジスタ４２、４３は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ４２のソース及びドレインの他方、トランジスタ４３のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１４（Ｂ）は、／ＳＲラッチ回路の真理値表を示す図である。
【００８５】
ここで、図１４（Ａ）に示した回路が／ＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ４２、４３として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００８６】
図１５（Ａ）は、特定期間において／Ｓ端子及び／Ｒ端子に入力される電位を示す図である。なお、図１５（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１５（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１５（Ｂ）には、トランジスタ４２、４３として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００８７】
図１５（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図１４（Ｂ）に示す／ＳＲラッチ回路の真理値表に従って図１４（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１５（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓ及び８×１０−４ｓ〜９×１０−４ｓの期間において、０Ｖ近傍の電位を保持できないことが確認された。
【００８８】
以上より、図１４（Ａ）に示す回路は、トランジスタ４２、４３として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合に／ＳＲラッチ回路として適用可能であることが確認できた。
【００８９】
また、図１４（Ａ）に示す回路は、図２６（Ｃ）に示した／ＳＲラッチ回路よりもトランジスタ数が低減された回路構成によって／ＳＲラッチ回路を実現することが可能である。
【００９０】
＜／ＳＲラッチ回路の具体例２＞
図１６（Ａ）は、／ＳＲラッチ回路の具体例を示す回路図である。図１６（Ａ）に示す／ＳＲラッチ回路は、第１の入力端子が／Ｓ端子（図１６（Ａ）に示す／ＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子が／Ｒ端子（図１６（Ａ）に示す／ＳＲラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート６０と、ゲートがＮＡＮＤゲート６０の出力端子に電気的に接続され、ソース及びドレインの一方が／Ｒ端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図１６（Ａ）に示す／ＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ６１とを有する。なお、トランジスタ６１は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ６１のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１６（Ｂ）は、／ＳＲラッチ回路の真理値表を示す図である。
【００９１】
ここで、図１６（Ａ）に示した回路が／ＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ６１として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００９２】
図１７（Ａ）は、特定期間において／Ｓ端子及び／Ｒ端子に入力される電位を示す図である。なお、図１７（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１７（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１７（Ｂ）には、トランジスタ６１として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００９３】
図１７（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」及び論理「１」の判別しきい値を２Ｖ程度に設定することによって図１６（Ｂ）に示す／ＳＲラッチ回路の真理値表に従って図１６（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１７（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓ及び８×１０−４ｓ〜９×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【００９４】
以上より、図１６（Ａ）に示す回路は、トランジスタ６１として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合に／ＳＲラッチ回路として適用可能であることが確認できた。
【００９５】
また、図１６（Ａ）に示す回路は、図２６（Ｃ）に示した／ＳＲラッチ回路よりもトランジスタ数が低減された回路構成によって／ＳＲラッチ回路を実現することが可能である。
【００９６】
＜ＪＫラッチ回路の具体例＞
図１８（Ａ）は、ＪＫラッチ回路の具体例を示す回路図である。図１８（Ａ）に示すＪＫラッチ回路は、第１の入力端子がＣＫ端子（図１８（Ａ）に示すＪＫラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＪ端子（図１８（Ａ）に示すＪＫラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート７０と、第１の入力端子がＣＫ端子に電気的に接続され、第２の入力端子がＫ端子（図１８（Ａ）に示すＪＫラッチ回路の第３の入力端子）に電気的に接続され、第３の入力端子がＱ端子（図１８（Ａ）に示すＪＫラッチ回路の出力端子）に電気的に接続されたＮＡＮＤゲート７１と、入力端子がＮＡＮＤゲート７０の出力端子に電気的に接続されたインバータ７２と、入力端子がＮＡＮＤゲート７１の出力端子に電気的に接続されたインバータ７３と、ゲートがインバータ７２の出力端子に電気的に接続され、ソース及びドレインの一方がＮＡＮＤゲート７１の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ７４と、ゲートがインバータ７３の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ７２の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ７５と、入力端子がＱ端子に電気的に接続され、出力端子がＮＡＮＤゲート７０の第３の入力端子に電気的に接続されたインバータ７６とを有する。なお、トランジスタ７４、７５は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ７４のソース及びドレインの他方、トランジスタ７５のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１８（Ｂ）は、ＪＫラッチ回路の真理値表を示す図である。
【００９７】
ここで、図１８（Ａ）に示した回路がＪＫラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ７４、７５として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００９８】
図１９（Ａ）は、特定期間においてＪ端子、Ｋ端子、及びＣＫ端子に入力される電位を示す図である。なお、図１９（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１９（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１９（Ｂ）には、トランジスタ７４、７５として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００９９】
図１９（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」及び論理「１」の判別しきい値を２Ｖ程度に設定することによって図１８（Ｂ）に示すＪＫラッチ回路の真理値表に従って図１８（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１９（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【０１００】
以上より、図１８（Ａ）に示す回路は、トランジスタ７４、７５として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＪＫラッチ回路として適用可能であることが確認できた。
【０１０１】
＜ゲーテッドＳＲラッチ回路の具体例１＞
図２０（Ａ）は、ゲーテッドＳＲラッチ回路の具体例を示す回路図である。図２０（Ａ）に示すゲーテッドＳＲラッチ回路は、第１の入力端子がＥ端子（図２０（Ａ）に示すゲーテッドＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＲ端子（図２０（Ａ）に示すゲーテッドＳＲラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート８０と、第１の入力端子がＥ端子に電気的に接続され、第２の入力端子がＳ端子（図２０（Ａ）に示すゲーテッドＳＲラッチ回路の第３の入力端子）に電気的に接続されたＮＡＮＤゲート８１と、入力端子がＮＡＮＤゲート８０の出力端子に電気的に接続されたインバータ８２と、入力端子がＮＡＮＤゲート８１の出力端子に電気的に接続されたインバータ８３と、ゲートがインバータ８２の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ８３の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ８４と、ゲートがインバータ８３の出力端子に電気的に接続され、ソース及びドレインの一方がＮＡＮＤゲート８０の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ８５とを有する。なお、トランジスタ８４、８５は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ８４のソース及びドレインの他方、トランジスタ８５のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図２０（Ｂ）は、ゲーテッドＳＲラッチ回路の真理値表を示す図である。
【０１０２】
ここで、図２０（Ａ）に示した回路がゲーテッドＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ８４、８５として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【０１０３】
図２１（Ａ）は、特定期間においてＳ端子、Ｒ端子、及びＥ端子に入力される電位を示す図である。なお、図２１（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図２１（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図２１（Ｂ）には、トランジスタ８４、８５として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【０１０４】
図２１（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図２０（Ｂ）に示すゲーテッドＳＲラッチ回路の真理値表に従って図２０（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図２１（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【０１０５】
以上より、図２０（Ａ）に示す回路は、トランジスタ８４、８５として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にゲーテッドＳＲラッチ回路として適用可能であることが確認できた。
【０１０６】
また、図２０（Ａ）に示す回路は、図２６（Ｇ）に示したゲーテッドＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってゲーテッドＳＲラッチ回路を実現することが可能である。
【０１０７】
＜ゲーテッドＳＲラッチ回路の具体例２＞
図２２（Ａ）は、ゲーテッドＳＲラッチ回路の具体例を示す回路図である。図２２（Ａ）に示すゲーテッドＳＲラッチ回路は、第１の入力端子がＥ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＳ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート９０と、第１の入力端子がＥ端子に電気的に接続され、第２の入力端子がＲ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の第３の入力端子）に電気的に接続されたＮＡＮＤゲート９１と、第１の入力端子がＮＡＮＤゲート９０の出力端子に電気的に接続され、第２の入力端子がＮＡＮＤゲート９１の出力端子に電気的に接続されたＮＡＮＤゲート９２と、ゲートがＮＡＮＤゲート９２の出力端子に電気的に接続され、ソース及びドレインの一方がＮＡＮＤゲート９１の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ９３とを有する。なお、トランジスタ９３は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ９３のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図２２（Ｂ）は、ゲーテッドＳＲラッチ回路の真理値表を示す図である。
【０１０８】
ここで、図２２（Ａ）に示した回路がゲーテッドＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ９３として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【０１０９】
図２３（Ａ）は、特定期間においてＳ端子、Ｒ端子、及びＥ端子に入力される電位を示す図である。なお、図２３（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図２３（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図２３（Ｂ）には、トランジスタ９３として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【０１１０】
図２３（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」及び論理「１」の判別しきい値を２Ｖ程度に設定することによって図２２（Ｂ）に示すゲーテッドＳＲラッチ回路の真理値表に従って図２２（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図２３（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【０１１１】
以上より、図２２（Ａ）に示す回路は、トランジスタ９３として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にゲーテッドＳＲラッチ回路として適用可能であることが確認できた。
【０１１２】
また、図２２（Ａ）に示す回路は、図２６（Ｇ）に示したゲーテッドＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってゲーテッドＳＲラッチ回路を実現することが可能である。
【０１１３】
＜Ｄラッチ回路の具体例＞
図２４（Ａ）は、Ｄラッチ回路の具体例を示す回路図である。図２４（Ａ）に示すＤラッチ回路は、ゲートがＥ端子（図２４（Ａ）に示すＤラッチ回路の第１の入力端子）に電気的に接続され、ソース及びドレインの一方がＤ端子（図２４（Ａ）に示すＤラッチ回路の第２の入力端子）に電気的に接続され、ソース及びドレインの他方がＱ端子（図２４（Ａ）に示すＤラッチ回路の出力端子）に電気的に接続されたトランジスタ９９のみからなる。なお、トランジスタ９９は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ９９のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図２４（Ｂ）は、Ｄラッチ回路の真理値表を示す図である。
【０１１４】
ここで、図２４（Ａ）に示した回路がＤラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ９９として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【０１１５】
図２５（Ａ）は、特定期間においてＤ端子及びＥ端子に入力される電位を示す図である。なお、図２５（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図２５（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図２５（Ｂ）には、トランジスタ９９として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【０１１６】
図２５（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図２４（Ｂ）に示すＤラッチ回路の真理値表に従って図２４（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「１」の保持が困難であることが確認された。具体的には、図２５（Ｂ）に示す２×１０−４ｓ〜３×１０−４ｓ及び６×１０−４ｓ〜７×１０−４ｓの期間において、論理「１」に相当する電位を保持できないことが確認された。
【０１１７】
以上より、図２４（Ａ）に示す回路は、トランジスタ９９として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＤラッチ回路として適用可能であることが確認できた。
【０１１８】
また、図２４（Ａ）に示す回路は、図２６（Ｉ）に示したＤラッチ回路よりもトランジスタ数が低減された回路構成によってＤラッチ回路を実現することが可能である。
【０１１９】
＜ラッチ回路を構成するトランジスタの具体例＞
上述のラッチ回路が有するトランジスタの具体例について説明する。具体的には、論理ゲートを構成するトランジスタを単結晶シリコンなどの半導体材料を含む基板を用いて形成し、当該トランジスタ上に酸化物半導体によってチャネル領域が形成されるトランジスタを形成する場合の一例について示す。
【０１２０】
図２７は、ラッチ回路が有するトランジスタの一例を示す図である。図２７に示すトランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル領域１１６と、チャネル領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート層１１０と、不純物領域１１４ａと電気的に接続するソース層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン層１３０ｂとを有する。
【０１２１】
なお、ゲート層１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂが存在し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース層１３０ａ、ドレイン層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一方と電気的に接続されている。つまり、ソース層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
【０１２２】
図２７に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース層１４２ａと、ドレイン層１４２ｂとを有する。
【０１２３】
ここで、ゲート層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート層１３６ｄと同様に、トランジスタ１６０が有する、ソース層１３０ａに接する電極層１３６ａ及びドレイン層１３０ｂに接する電極層１３６ｂが形成されている。
【０１２４】
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース層１４２ａ及びドレイン層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース層１４２ａに接する電極層１５０ｄ、ドレイン層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ及び電極層１３６ｂに接する電極層１５０ｂが形成されている。
【０１２５】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
【０１２６】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
【０１２７】
図２７に示すように、トランジスタ１６０が有するドレイン層１３０ｂは、上層領域に設けられた電極層１３６ｂ、電極層１５０ｂ、電極層１５４ｂ、及び電極層１５０ｄを介してトランジスタ１６４が有するソース層１４２ａに電気的に接続している。
【０１２８】
＜作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する。以下では、はじめにトランジスタ１６０の作製方法について図２８を参照して説明し、その後、トランジスタ１６４の作製方法について図２９および図３０を参照して説明する。
【０１２９】
まず、半導体材料を含む基板１００を用意する（図２８（Ａ）参照）。半導体材料を含む基板１００としては、シリコン及び炭化シリコンなどの単結晶半導体基板若しくは多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、又はＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
【０１３０】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１３１】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図２８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１３２】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２８（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１３３】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１３４】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
【０１３５】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１３６】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート層１１０を形成する（図２８（Ｃ）参照）。
【０１３７】
次に、ゲート層１１０を覆う絶縁層１１２を形成する（図２８（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図２８（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル領域１１６が形成される（図２８（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
【０１３８】
次に、サイドウォール絶縁層１１８を形成する（図２８（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート層１１０の上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
【０１３９】
次に、ゲート層１１０、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図２８（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート層１１０、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図２８（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１４０】
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図２８（Ｆ）参照）。なお、ゲート層１１０として多結晶シリコンなどを用いる場合には、ゲート層１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１４１】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
【０１４２】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図２８（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
【０１４３】
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース層１３０ａ、ドレイン層１３０ｂを形成する（図２８（Ｈ）参照）。ソース層１３０ａ及びドレイン層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１４４】
なお、ソース層１３０ａ及びドレイン層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層１３０ａ及びドレイン層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１４５】
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース層１３０ａ及びドレイン層１３０ｂのみを示しているが、この工程において、配線として機能する電極層などをあわせて形成することができる。ソース層１３０ａ及びドレイン層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【０１４６】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。
【０１４７】
次に、図２９および図３０を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工程について説明する。なお、図２９および図３０は、層間絶縁層１２８上の各種電極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在するトランジスタ１６０等については省略している。
【０１４８】
まず、層間絶縁層１２８、ソース層１３０ａおよびドレイン層１３０ｂ上に絶縁層１３２を形成する（図２９（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
【０１４９】
次に、絶縁層１３２に対し、ソース層１３０ａおよびドレイン層１３０ｂにまで達する開口を形成する。この際、後にゲート層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図２９（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１５０】
より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース層１３０ａ、ドレイン層１３０ｂなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１５１】
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを形成する（図２９（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１５２】
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図２９（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
【０１５３】
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図２９（Ｅ）参照）。
【０１５４】
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、及びＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。ここでは、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。
【０１５５】
酸化物半導体層１４０をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
【０１５６】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。なお、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができる。
【０１５７】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【０１５８】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１５９】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
【０１６０】
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
【０１６１】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
【０１６２】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１６３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
【０１６４】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【０１６５】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
【０１６６】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１６７】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【０１６８】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６９】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
【０１７０】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【０１７１】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
【０１７２】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
【０１７３】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【０１７４】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１７５】
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１７６】
次に、酸化物半導体層１４０に接するように、ソース層１４２ａ及びドレイン層１４２ｂを形成する（図２９（Ｆ）参照）。ソース層１４２ａ及びドレイン層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
【０１７７】
当該導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１７８】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１７９】
また、酸化物半導体層１４０とソース層１４２ａの間、又は酸化物半導体層１４０とドレイン層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層１４２ａ及びドレイン層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
【０１８０】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１８１】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１８２】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図２９（Ｇ）参照）。
【０１８３】
保護絶縁層１４４は、スパッタリング法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１８４】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
【０１８５】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
【０１８６】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
【０１８７】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
【０１８８】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
【０１８９】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１９０】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図３０（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
【０１９１】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極層１３６ａ、電極層１３６ｂ、ソース層１４２ａ、ドレイン層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図３０（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１９２】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、ソース層１４２ａ、ドレイン層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１９３】
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅを形成する（図３０（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１９４】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｄを形成する（図３０（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
【０１９５】
＜トランジスタの変形例＞
図３１乃至図３６は、トランジスタ１６４の変形例を示す図である。
【０１９６】
図３１には、酸化物半導体層１４０の下にゲート層１３６ｄを有し、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において接する構成のトランジスタ１６４を示す。
【０１９７】
図３１に示す構成と図２７に示す構成の大きな相違点として、ソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図２７に示す構成では、酸化物半導体層１４０の上側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接するのに対して、図３１に示す構成では、酸化物半導体層１４０の下側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７と同様である。
【０１９８】
具体的には、図３１に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
【０１９９】
図３２には、酸化物半導体層１４０の上にゲート層１３６ｄを有するトランジスタ１６４を示す。ここで、図３２（Ａ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図３２（Ｂ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
【０２００】
図２７又は図３１に示す構成と図３２に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート層１３６ｄを有する点である。また、図３２（Ａ）に示す構成と図３２（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７などと同様である。
【０２０１】
具体的には、図３２（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート層１３６ｄと、を有する。
【０２０２】
また、図３２（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０、ソース層１４２ａ、及びドレイン層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０２０３】
なお、図３２に示す構成では、図２７に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図２７などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
【０２０４】
図３３には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０２０５】
図３３（Ａ）に示す構成と図３３（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７などと同様である。
【０２０６】
具体的には、図３３（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
【０２０７】
また、図３３（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、を有する。
【０２０８】
なお、図３３に示す構成においても、図２７に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０２０９】
図３４には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０２１０】
図３４（Ａ）に示す構成と図３４（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７などと同様である。
【０２１１】
具体的には、図３４（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０２１２】
また、図３４（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられたゲート層１３６ｄと、を有する。なお、ゲート層１３６ｄは、ゲート絶縁層１３８を介して、酸化物半導体層１４０と重畳する領域に設けられる。
【０２１３】
なお、図３４に示す構成においても、図２７に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０２１４】
また、図２７に示すトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図３５、３６は、図２７のトランジスタ１６４に酸化物導電層を設けたトランジスタを示す図である。
【０２１５】
図３５、３６のトランジスタ１６４は、酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層１６２ａ、１６２ｂが形成されている。図３５、３６のトランジスタ１６４の違いは、作製工程により酸化物導電層１６２ａ、１６２ｂの形状が異なる点である。
【０２１６】
図３５のトランジスタ１６４では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４０と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース層１４２ａ、ドレイン層１４２ｂを形成した後、ソース層１４２ａ、ドレイン層１４２ｂをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１６２ｂを形成する。
【０２１７】
図３６のトランジスタ１６４では、酸化物半導体層１４０上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１６２ｂ、ソース層１４２ａ、ドレイン層１４２ｂを形成する。
【０２１８】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２１９】
酸化物導電層１６２ａ、１６２ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２２０】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４０とソース層１４２ａ、ドレイン層１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６４が高速動作をすることができる。
【０２２１】
また、このような構成とすることによって、トランジスタ１６４の耐圧を向上させることができる。
【０２２２】
なお、図３５、３６では、図２７に示したトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成について示したが、図３１、３２、３３、３４に示したトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成とすることも可能である。
【０２２３】
なお、ここでは、トランジスタ１６０上にトランジスタ１６４を積層して形成する例について説明したが、トランジスタ１６０及びトランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ１６０及びトランジスタ１６４を形成することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設けても良い。
【０２２４】
＜酸化物半導体層の作製工程の変形例＞
上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図３７を用いて説明する。
【０２２５】
当該酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する。
【０２２６】
絶縁層４００上に絶縁層４３７を形成する。ここでは、絶縁層４３７として、ＰＥＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シリコン層から選ばれた一層またはこれらの積層を用いることができる。
【０２２７】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０２２８】
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
【０２２９】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図３７（Ａ）参照）。
【０２３０】
成膜時における基板温度や第１の加熱処理の温度にもよるが、成膜や第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２３１】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２３２】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する第２の酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２３３】
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
【０２３４】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図３７（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２３５】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に行うことが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２３６】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図３７（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２３７】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２３８】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２３９】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０２４０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２４１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２４２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２４３】
Ｉｎ−Ｚｎ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｕ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０２４４】
また、酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＭＯ３（ＺｎＯ）ｍのＭは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０２４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２４６】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２４７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２４８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０２４９】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０２５０】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０２５１】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２５２】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０２５３】
【数４】
【０２５４】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０２５５】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有している。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２５６】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２５７】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２５８】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２５９】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２６０】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２６１】
次に、ＣＡＡＣに含まれる結晶構造の一例について図３９乃至図４１を用いて詳細に説明する。なお、特に断りがない限り、図３９乃至図４１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図３９において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２６２】
図３９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図３９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図３９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図３９（Ａ）に示す小グループは電荷が０である。
【０２６３】
図３９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図３９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図３９（Ｂ）に示す構造をとりうる。図３９（Ｂ）に示す小グループは電荷が０である。
【０２６４】
図３９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図３９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図３９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図３９（Ｃ）に示す小グループは電荷が０である。
【０２６５】
図３９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図３９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図３９（Ｄ）に示す小グループは電荷が＋１となる。
【０２６６】
図３９（Ｅ）に、２個のＺｎを含む小グループを示す。図３９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図３９（Ｅ）に示す小グループは電荷が−１となる。
【０２６７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２６８】
ここで、これらの小グループ同士が結合する規則について説明する。図３９（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向にて近接する４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向に近接する４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。小グループ同士の結合に寄与するＯは４配位なので、Ｏの下方向にある近接金属原子の数と、Ｏの上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２６９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２７０】
図４０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図４０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図４０（Ｃ）は、図４０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２７１】
図４０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図４０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図４０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２７２】
図４０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２７３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図３９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２７４】
具体的には、図４０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２７５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０２７６】
例えば、図４１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。
【０２７７】
図４１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２７８】
図４１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図４１（Ｃ）は、図４１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２７９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２８０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図４１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２８１】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０２８２】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０２８３】
ここで、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２８４】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、
【０２８５】
【数５】
【０２８６】
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、
【０２８７】
【数６】
【０２８８】
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
【０２８９】
【数７】
【０２９０】
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、
【０２９１】
【数８】
となる。数８の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２９２】
このようにして求めた欠陥密度等をもとに数５および数６よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２９３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、
【０２９４】
【数９】
【０２９５】
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数９の第２項が増加するため、移動度μ１は低下することがわかる。
【０２９６】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図４２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２９７】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２９８】
図４２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２９９】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図４３乃至図４５に示す。なお、計算に用いたトランジスタの断面構造を図４６に示す。図４６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域７０３ａおよび半導体領域７０３ｃを有する。半導体領域７０３ａおよび半導体領域７０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３００】
図４６（Ａ）に示すトランジスタは、下地絶縁層７０１と、下地絶縁層７０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成される。トランジスタは半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域７０３ｂと、ゲート７０５を有する。ゲート７０５の幅を３３ｎｍとする。
【０３０１】
ゲート７０５と半導体領域７０３ｂの間には、ゲート絶縁層７０４を有し、また、ゲート７０５の両側面には側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂ、ゲート７０５の上部には、ゲート７０５と他の配線との短絡を防止するための絶縁物７０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域７０３ａおよび半導体領域７０３ｃに接して、ソース７０８ａおよびドレイン７０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３０２】
図４６（Ｂ）に示すトランジスタは、下地絶縁層７０１と、酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成され、半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれた真性の半導体領域７０３ｂと、幅３３ｎｍのゲート７０５とゲート絶縁層７０４と側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂと絶縁物７０７とソース７０８ａおよびドレイン７０８ｂを有する点で図４６（Ａ）に示すトランジスタと同じである。
【０３０３】
図４６（Ａ）に示すトランジスタと図４６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂの下の半導体領域の導電型である。図４６（Ａ）に示すトランジスタでは、側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域７０３ａおよび半導体領域７０３ｃであるが、図４６（Ｂ）に示すトランジスタでは、真性の半導体領域７０３ｂである。すなわち、図４６（Ｂ）に示す半導体層において、半導体領域７０３ａ（半導体領域７０３ｃ）とゲート７０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物７０６ａ（側壁絶縁物７０６ｂ）の幅と同じである。
【０３０４】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図４３は、図４６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３０５】
図４３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４３（Ｂ）は１０ｎｍとしたものであり、図４３（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３０６】
図４４は、図４６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４４（Ｂ）は１０ｎｍとしたものであり、図４４（Ｃ）は５ｎｍとしたものである。
【０３０７】
また、図４５は、図４６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４５（Ｂ）は１０ｎｍとしたものであり、図４５（Ｃ）は５ｎｍとしたものである。
【０３０８】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３０９】
なお、移動度μのピークは、図４３では８０ｃｍ２／Ｖｓ程度であるが、図４４では６０ｃｍ２／Ｖｓ程度、図４５では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３１０】
次に、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３１１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３１２】
例えば、図４９は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３１３】
図４９（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度のピークは１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図４９（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度のピークは３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３１４】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図４９（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３１５】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３１６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３１７】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図４９（Ａ）と図４９（Ｂ）の対比からも確認することができる。
【０３１８】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。
【０３１９】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３２０】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは±１．０Ｖ未満を得ることができる。
【０３２１】
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３２２】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３２３】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３２４】
試料１のプラスＢＴ試験の結果を図５０（Ａ）に、マイナスＢＴ試験の結果を図５０（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図５１（Ａ）に、マイナスＢＴ試験の結果を図５１（Ｂ）に示す。
【０３２５】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３２６】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
【０３２７】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３２８】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３２９】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３３０】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３３１】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３３２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３３３】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３３４】
図５４に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３３５】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３３６】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３３７】
図５５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。具体的には、図５５に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３３８】
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３３９】
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３４０】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３４１】
図５２に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図５３（Ａ）に基板温度としきい値電圧の関係を、図５３（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３４２】
図５３（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
【０３４３】
また、図５３（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３４４】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３４５】
次に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図４７を用いて説明する。
【０３４６】
図４７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図４７（Ａ）にトランジスタの上面図を示す。また、図４７（Ｂ）に図４７（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３４７】
図４７（Ｂ）に示すトランジスタは、基板７５０と、基板７５０上に設けられた下地絶縁層７５２と、下地絶縁層７５２の周辺に設けられた保護絶縁層７５４と、下地絶縁層７５２および保護絶縁層７５４上に設けられた高抵抗領域７５６ａおよび低抵抗領域７５６ｂを有する酸化物半導体層７５６と、酸化物半導体層７５６上に設けられたゲート絶縁層７５８と、ゲート絶縁層７５８を介して酸化物半導体層７５６と重畳して設けられたゲート電極７６０と、ゲート電極７６０の側面と接して設けられた側壁絶縁物７６２と、少なくとも低抵抗領域７５６ｂと接して設けられた一対の電極７６４と、少なくとも酸化物半導体層７５６、ゲート電極７６０および一対の電極７６４を覆って設けられた層間絶縁層７６６と、層間絶縁層７６６に設けられた開口部を介して少なくとも一対の電極７６４の一方と接続して設けられた配線７６８と、を有する。
【０３４８】
なお、図示しないが、層間絶縁層７６６および配線７６８を覆って設けられた保護層を有していても構わない。該保護層を設けることで、層間絶縁層７６６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３４９】
次に、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
【０３５０】
図４８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図４８（Ａ）はトランジスタの上面図である。また、図４８（Ｂ）は図４８（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３５１】
図４８（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁層６１６と、層間絶縁層６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁層６１６および配線６１８を覆って設けられた保護層６２０と、を有する。
【０３５２】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体層６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護層６２０としてはポリイミド膜を、それぞれ用いた。
【０３５３】
なお、図４８（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０３５４】
＜ラッチ回路の利用例＞
図３８（Ａ）は、上述したラッチ回路を利用した半導体装置の一例を示す図である。図３８（Ａ）に示す半導体装置は、複数のメモリセルが配設されたメモリセルアレイ２００と、メモリセルアレイ２００の特定行を選択する行選択回路２０１と、メモリセルアレイ２００の特定列を選択する列選択回路２０２と、行選択回路２０１及び列選択回路２０２によって選択された複数のメモリセルのいずれか一の書き込みデータ又は読み出しデータを一時的に保持するデータラッチ回路２０３とを有する。なお、データラッチ回路２０３は、上述したラッチ回路を複数用いて構成されている。そのため、データラッチ回路２０３の回路規模を縮小（トランジスタ数を低減）することが可能である。これにより、当該半導体装置の回路規模を低減することが可能である。
【０３５５】
また、当該半導体装置においてメモリセルアレイ２００に含まれる複数のメモリセルを酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成することも可能である。
【０３５６】
図３８（Ｂ）は、当該メモリセルの具体例を示す回路図である。図３８（Ｂ）に示すメモリセルは、ゲートが書き込みワード線３０５に電気的に接続され、ソース及びドレインの一方が書き込みビット線３０８に電気的に接続されたトランジスタ３０１と、ゲートがトランジスタ３０１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線３０７に電気的に接続され、ソース及びドレインの他方が固定電位線３０９に電気的に接続されたトランジスタ３０３と、一方の電極がトランジスタ３０１のソース及びドレインの他方並びにトランジスタ３０３のゲートに電気的に接続され、他方の電極が読み出しワード線３０６に電気的に接続された容量素子３０４と、を有する。なお、ノードＸは、トランジスタ３０１のソース及びドレインの他方、トランジスタ３０３のゲート、及び容量素子３０４の一方の電極が電気的に接続するノードである。また、固定電位線３０９に供給される電位として、接地電位（ＧＮＤ）又は０（Ｖ）などを適用することが可能である。また、トランジスタ３０１は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタであるが、トランジスタ３０３のチャネル領域を形成する半導体材料は特に限定されない。
【０３５７】
図３８（Ｂ）に示すメモリセルでは、ノードＸの電位に応じて、トランジスタ３０３のスイッチングを制御することが可能である。加えて、ノードＸの電位は、読み出しワード線３０６との容量結合によって制御することが可能である。そのため、図３８（Ｂ）に示すメモリセルでは、多値の情報を記憶することが可能である。すなわち、読み出しワード線３０６の電位が異なる複数の条件においてトランジスタ３０３の状態（オン状態又はオフ状態）を判別することで、ノードＸの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ３０３を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図３８（Ｂ）に示すメモリセルは、２値の情報を保持するメモリセルとして使用することもできる。
【０３５８】
図３８（Ｃ）は、図３８（Ｂ）とは異なるメモリセルの具体例を示す回路図である。図３８（Ｃ）に示すメモリセルは、一列に配設されたｎ個のメモリセルのうちの一である。メモリセルは、ゲートが書き込みワード線３１４に電気的に接続され、ソース及びドレインの一方がビット線３１５に電気的に接続されたトランジスタ３１１と、ゲートがトランジスタ３１１のソース及びドレインの他方に電気的に接続されたトランジスタ３１２と、一方の電極がトランジスタ３１１のソース及びドレインの他方並びにトランジスタ３１２のゲートに電気的に接続され、他方の電極が読み出しワード線３１６に電気的に接続された容量素子３１３と、を有する。また、ｋ番目（ｋは、２以上ｎ未満の自然数）に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの一方は、ｋ−１番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、ｋ＋１番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの一方に電気的に接続される。なお、１番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの一方は、出力端子として機能する。また、ｎ番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの他方は接地される。なお、ノードＹは、トランジスタ３１１のソース及びドレインの他方、トランジスタ３１２のゲート、及び容量素子３１３の一方の電極が電気的に接続するノードである。なお、当該メモリセルが有するトランジスタ３１１は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタであるが、当該メモリセルが有するトランジスタ３１２のチャネル領域を形成する半導体材料は特に限定されない。
【０３５９】
図３８（Ｃ）に示すメモリセルでは、ノードＹの電位に応じて、トランジスタ３１２のスイッチングを制御することが可能である。加えて、ノードＹの電位は、読み出しワード線３１６との容量結合によって制御することが可能である。なお、図３８（Ｃ）に示すメモリセルを有する半導体装置においては、一列に配設されたｎ個のメモリセルのいずれか一に保持されたデータの読み出しを行う際に、当該メモリセル以外のｎ−１個のメモリセルの読み出しワード線３１６の電位をハイレベルに上昇させる。これにより、当該メモリセル以外のｎ−１個のメモリセルが有するトランジスタ３１２がオン状態となる。そのため、当該メモリセルが有するトランジスタ３１２のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該メモリセルが有するトランジスタ３１２の状態（オン状態又はオフ状態）を判別することでデータが得られる。具体的には、当該メモリセルが有するトランジスタ３１２を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどでデータが得られる。なお、図３８（Ｃ）に示すメモリセルにおいて多値のデータを判別する場合は、読み出しワード線３１６の電位が異なる複数の条件においてトランジスタ３１２の状態（オン状態又はオフ状態）を判別する必要がある。また、図３８（Ｃ）に示すメモリセルは、２値の情報を保持するメモリセルとして使用することもできる。
【０３６０】
図３８（Ｂ）、（Ｃ）に示したメモリセルは、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの他方に電気的に接続され且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータの保持を行うメモリセルである。上述したように、酸化物半導体によってチャネル領域が形成されるトランジスタは、オフ電流（リーク電流）の値が極めて低い。そのため、当該メモリセルは、保持特性に優れるメモリセルである。また、当該メモリセルを有するメモリセルアレイ２００は、データラッチ回路２０３と共に共通の工程によって同一基板上に作製することが可能である。そのため、当該半導体装置の作製プロセスを低減することが可能である。その結果、製造コストを低減すること、歩留まりを向上させることなどが可能である。
【符号の説明】
【０３６１】
１０ トランジスタ
１１ ノード
２０ インバータ
２１ トランジスタ
２２ トランジスタ
３０ ＯＲゲート
３１ トランジスタ
４０ インバータ
４１ インバータ
４２ トランジスタ
４３ トランジスタ
５０ 基板
５１ 下地層
５２ ゲート層
５３ ゲート絶縁層
５４ 酸化物半導体層
５５ａ ソース層
５５ｂ ドレイン層
５６ 保護絶縁層
５７ 平坦化絶縁層
５８ａ 導電層
５８ｂ 導電層
６０ ＮＡＮＤゲート
６１ トランジスタ
７０ ＮＡＮＤゲート
７１ ＮＡＮＤゲート
７２ インバータ
７３ インバータ
７４ トランジスタ
７５ トランジスタ
７６ インバータ
８０ ＮＡＮＤゲート
８１ ＮＡＮＤゲート
８２ インバータ
８３ インバータ
８４ トランジスタ
８５ トランジスタ
９０ ＮＡＮＤゲート
９１ ＮＡＮＤゲート
９２ ＮＡＮＤゲート
９３ トランジスタ
９９ トランジスタ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース層
１３０ｂ ドレイン層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｄ ゲート層
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース層
１４２ｂ ドレイン層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６２ａ 酸化物導電層
１６２ｂ 酸化物導電層
１６４ トランジスタ
２００ メモリセルアレイ
２０１ 行選択回路
２０２ 列選択回路
２０３ データラッチ回路
３０１ トランジスタ
３０３ トランジスタ
３０４ 容量素子
３０５ 書き込みワード線
３０６ 読み出しワード線
３０７ 読み出しビット線
３０８ 書き込みビット線
３０９ 固定電位線
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３１４ 書き込みワード線
３１５ ビット線
３１６ 読み出しワード線
４００ 絶縁層
４３７ 絶縁層
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
６００ 基板
６０２ 下地絶縁層
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁層
６１８ 配線
６２０ 保護層
７０１ 下地絶縁層
７０２ 絶縁物
７０３ａ 半導体領域
７０３ｂ 半導体領域
７０３ｃ 半導体領域
７０４ ゲート絶縁層
７０５ ゲート
７０６ａ 側壁絶縁物
７０６ｂ 側壁絶縁物
７０７ 絶縁物
７０８ａ ソース
７０８ｂ ドレイン
７５０ 基板
７５２ 下地絶縁層
７５４ 保護絶縁層
７５６ 酸化物半導体層
７５６ａ 高抵抗領域
７５６ｂ 低抵抗領域
７５８ ゲート絶縁層
７６０ ゲート電極
７６２ 側壁絶縁物
７６４ 電極
７６６ 層間絶縁層
７６８ 配線
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
【技術分野】
【０００１】
本発明は、ラッチ回路に関する。また、該ラッチ回路を有する半導体装置に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００２】
ラッチ回路は、特定の論理状態（以下、データともいう）を一時的に保持することが可能な回路であり、各種半導体装置内において利用されている。例えば、半導体装置内に設けられた記憶回路に対してデータの書き込み又は読み出しを行う際に、当該データを一時的に保持する回路として利用されている。
【０００３】
上述したラッチ回路は、論理ゲートを用いて構成することが可能である。例えば、図２６（Ａ）に示すＳＲラッチ回路、図２６（Ｃ）に示す／ＳＲラッチ回路、図２６（Ｅ）に示すＪＫラッチ回路、図２６（Ｇ）に示すゲーテッドＳＲラッチ回路、及び図２６（Ｉ）に示すＤラッチ回路などが知られている。なお、図２６（Ｂ）は、図２６（Ａ）に示すＳＲラッチ回路の真理値表を示す図であり、図２６（Ｄ）は、図２６（Ｃ）に示す／ＳＲラッチ回路の真理値表を示す図であり、図２６（Ｆ）は、図２６（Ｅ）に示すＪＫラッチ回路の真理値表を示す図であり、図２６（Ｈ）は、図２６（Ｇ）に示すゲーテッドＳＲラッチ回路の真理値表を示す図であり、図２６（Ｊ）は、図２６（Ｉ）に示すＤラッチ回路の真理値表を示す図である。
【０００４】
図２６に示すような論理ゲートによって構成されるラッチ回路では、電源供給が停止されると保持データが消失する。また、当該ラッチ回路を構成するために多数の半導体素子（トランジスタなど）が必要とされる。
【０００５】
他方、不揮発性の強誘電体素子を用いてラッチ回路を構成することも可能である（特許文献１参照）。この場合、電源供給が停止された状態においても当該強誘電体素子においてデータを保持することが可能である。しかしながら、当該強誘電体素子は、書き換え回数の増大に伴うデータ保持特性の劣化が顕在化しやすい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２１２４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した点に鑑み、本発明の一態様は、新規のラッチ回路を提供することを目的とする。具体的には、本発明の一態様は、電源供給が停止された状態であってもデータの保持が可能なラッチ回路を提供することを目的の一とする。また、本発明の一態様は、従来のラッチ回路よりも半導体素子数が低減されたラッチ回路を提供することを目的の一とする。また、本発明の一態様は、データ保持特性の劣化が抑制されたラッチ回路を提供することを目的の一とする。なお、本発明の一態様は、上述した目的の少なくとも一を達成することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、酸化物半導体によってチャネル領域が形成されるトランジスタを用いてラッチ回路を構成することを要旨とする。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【０００９】
具体的には、本発明の一態様は、図１に示すラッチ回路である。図１に示すラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持するラッチ回路である。
【００１０】
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの不純物濃度が低減されたｉ型（真性）半導体又はｉ型に限りなく近い酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）であることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００１１】
また、アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、ナトリウム（Ｎａ）は酸化物半導体に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、特に５×１０１８（ａｔｏｍｓ／ｃｍ３）以下である場合には、アルカリ金属の濃度を低減することが強く求められる。具体的には、当該酸化物半導体には、二次イオン質量分析法によって得られる濃度の最低値が、ナトリウム（Ｎａ）は５×１０１６（ａｔｏｍｓ／ｃｍ３）以下、好ましくは１×１０１６（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であること、リチウム（Ｌｉ）は５×１０１５（ａｔｏｍｓ／ｃｍ３）以下、好ましくは１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であること、及びカリウム（Ｋ）は５×１０１５（ａｔｏｍｓ／ｃｍ３）以下、好ましくは１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であることが求められる。
【００１２】
ここで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１３】
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、及びＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。
【００１４】
また、本明細書において、酸化物半導体は、例えば、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を指す。
【発明の効果】
【００１５】
本発明の一態様のラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続され、且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータの保持が可能である。
【００１６】
また、本発明の一態様のラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタを活用してデータの保持を行う。そのため、論理ゲートを組み合わせて構成されるラッチ回路と比較してトランジスタ数を低減することが可能である。
【００１７】
また、本発明の一態様のラッチ回路は、強誘電体素子を用いずに構成される。そのため、データ保持特性の劣化を抑制することが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様のラッチ回路を示す図。
【図２】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図３】（Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。
【図４】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図５】トランジスタの特性を示す図。
【図６】トランジスタの特性を示す図。
【図７】トランジスタの特性を示す図。
【図８】トランジスタの特性を示す図。
【図９】（Ａ）ＳＲラッチ回路の具体例を示す回路図、（Ｂ）ＳＲラッチ回路の真理値表を示す図。
【図１０】３種のトランジスタのＶｇ−Ｉｄ特性を示す図。
【図１１】図９（Ａ）に示す回路の、（Ａ）Ｓ端子及びＲ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１２】（Ａ）ＳＲラッチ回路の具体例を示す回路図、（Ｂ）ＳＲラッチ回路の真理値表を示す図。
【図１３】図１２（Ａ）に示す回路の、（Ａ）Ｓ端子及びＲ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１４】（Ａ）／ＳＲラッチ回路の具体例を示す回路図、（Ｂ）／ＳＲラッチ回路の真理値表を示す図。
【図１５】図１４（Ａ）に示す回路の、（Ａ）／Ｓ端子及び／Ｒ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１６】（Ａ）／ＳＲラッチ回路の具体例を示す回路図、（Ｂ）／ＳＲラッチ回路の真理値表を示す図。
【図１７】図１６（Ａ）に示す回路の、（Ａ）／Ｓ端子及び／Ｒ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図１８】（Ａ）ＪＫラッチ回路の具体例を示す回路図、（Ｂ）ＪＫラッチ回路の真理値表を示す図。
【図１９】図１８（Ａ）に示す回路の、（Ａ）Ｊ端子、Ｋ端子、及びＣＫ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２０】（Ａ）ゲーテッドＳＲラッチ回路の具体例を示す回路図、（Ｂ）ゲーテッドＳＲラッチ回路の真理値表を示す図。
【図２１】図２０（Ａ）に示す回路の、（Ａ）Ｓ端子、Ｒ端子、及びＥ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２２】（Ａ）ゲーテッドＳＲラッチ回路の具体例を示す回路図、（Ｂ）ゲーテッドＳＲラッチ回路の真理値表を示す図。
【図２３】図２２（Ａ）に示す回路の、（Ａ）Ｓ端子、Ｒ端子、及びＥ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２４】（Ａ）Ｄラッチ回路の具体例を示す回路図、（Ｂ）Ｄラッチ回路の真理値表を示す図。
【図２５】図２４（Ａ）に示す回路の、（Ａ）Ｄ端子及びＥ端子に入力される電位を示す図、（Ｂ）Ｑ端子から出力される電位を示す図。
【図２６】（Ａ）従来のＳＲラッチ回路を示す図、（Ｂ）ＳＲラッチ回路の真理値表を示す図、（Ｃ）従来の／ＳＲラッチ回路を示す図、（Ｄ）／ＳＲラッチ回路の真理値表を示す図、（Ｅ）従来のＪＫラッチ回路を示す図、（Ｆ）ＪＫラッチ回路の真理値表を示す図、（Ｇ）従来のゲーテッドＳＲラッチ回路を示す図、（Ｈ）ゲーテッドＳＲラッチ回路の真理値表を示す図、（Ｉ）従来のＤラッチ回路を示す図、（Ｊ）Ｄラッチ回路の真理値表を示す図。
【図２７】トランジスタの具体例を示す図。
【図２８】（Ａ）〜（Ｈ）トランジスタの具体的な作製工程の一例を示す図。
【図２９】（Ａ）〜（Ｇ）トランジスタの具体的な作製工程の一例を示す図。
【図３０】（Ａ）〜（Ｄ）トランジスタの具体的な作製工程の一例を示す図。
【図３１】トランジスタの変形例を示す図。
【図３２】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図３３】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図３４】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図３５】トランジスタの変形例を示す図。
【図３６】トランジスタの変形例を示す図。
【図３７】（Ａ）〜（Ｃ）酸化物半導体層の作製工程の変形例を示す図。
【図３８】（Ａ）半導体装置の構成例を示す図、（Ｂ）メモリセルの具体例を示す図、（Ｃ）メモリセルの具体例を示す図。
【図３９】（Ａ）〜（Ｅ）酸化物材料の結晶構造を説明する図。
【図４０】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図４１】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図４２】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図４３】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４４】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４５】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４６】（Ａ）、（Ｂ）計算に用いたトランジスタの断面構造を説明する図である。
【図４７】（Ａ）、（Ｂ）本発明の一態様であるトランジスタの上面図および断面図。
【図４８】（Ａ）、（Ｂ）試料１乃至試料６に対応するトランジスタの構造を示す上面図および断面図。
【図４９】（Ａ）〜（Ｃ）試料３および試料４であるトランジスタのＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５０】（Ａ）、（Ｂ）試料１であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５１】（Ａ）、（Ｂ）試料４であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５２】試料４であるトランジスタの測定温度によるＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図５３】（Ａ）、（Ｂ）試料４であるトランジスタのしきい値電圧および電界効果移動度と基板温度との関係を示す図。
【図５４】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤスペクトルを示す図。
【図５５】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタのオフ電流を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
＜酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流＞
まず、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）を測定した結果について示す。
【００２１】
まず、上記測定に用いたトランジスタの作製方法について図２を参照して説明する。
【００２２】
始めに、ガラス基板５０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸化窒化シリコン層の積層からなる下地層５１をＣＶＤ法により形成した（図２（Ａ）参照）。
【００２３】
次いで、当該下地層５１上に膜厚１００ｎｍのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２を形成した（図２（Ｂ）参照）。
【００２４】
次いで、下地層５１上及びゲート層５２上に膜厚１００ｎｍの酸化窒化シリコン層からなるゲート絶縁層５３をＣＶＤ法により形成した（図２（Ｃ）参照）。
【００２５】
次いで、ゲート絶縁層５３上に膜厚２５ｎｍの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層５４を形成した（図２（Ｄ）参照）。
【００２６】
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行った。
【００２７】
次いで、フォトリソグラフィ法を用いてゲート絶縁層５３を選択的にエッチングした（図示しない）。なお、当該エッチング工程は、ゲート層５２と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００２８】
次いで、ゲート絶縁層５３及び酸化物半導体層５４上に膜厚１００ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層５５ａ及びドレイン層５５ｂを形成した（図２（Ｅ）参照）。
【００２９】
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
【００３０】
次いで、ゲート絶縁層５３、酸化物半導体層５４、ソース層５５ａ、及びドレイン層５５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層５６を形成した。さらに、保護絶縁層５６をフォトリソグラフィ法を用いて選択的にエッチングした（図２（Ｆ）参照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００３１】
次いで、保護絶縁層５６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層５７を形成した（図２（Ｇ）参照）。さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層５７を焼き固めた。
【００３２】
次いで、平坦化絶縁層５７上に膜厚２００ｎｍのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２に接続する導電層（図示しない）、ソース層５５ａに接続する導電層５８ａ、及びドレイン層５５ｂに接続する導電層５８ｂを形成した（図２（Ｈ）参照）。
【００３３】
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
【００３４】
以上の工程によって、上記測定に用いたトランジスタを作製した。
【００３５】
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。
【００３６】
特性評価用回路による電流測定について、図３を用いて説明する。図３は、特性評価用回路を説明するための図である。
【００３７】
まず、特性評価用回路の回路構成について図３（Ａ）を用いて説明する。図３（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【００３８】
図３（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【００３９】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【００４０】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、Ｎチャネル型の電界効果トランジスタである。
【００４１】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【００４２】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【００４３】
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【００４４】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【００４５】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【００４６】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【００４７】
ここでは、トランジスタ８１１として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【００４８】
また、トランジスタ８１４及びトランジスタ８１５として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【００４９】
なお、少なくともトランジスタ８１２は、図３（Ｂ）に示すようにゲート層５２及びソース層５５ａと、ゲート層５２及びドレイン層５５ｂとが重畳せず、幅１μｍのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【００５０】
【表１】
【００５１】
図３（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【００５２】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【００５３】
次に、図３（Ａ）に示す特性評価回路のリーク電流測定方法について、図３（Ｃ）を用いて説明する。図３（Ｃ）は、図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【００５４】
図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【００５５】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【００５６】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【００５７】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【００５８】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
【００５９】
【数１】
【００６０】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【００６１】
【数２】
【００６２】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【００６３】
【数３】
【００６４】
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【００６５】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図４を用いて説明する。
【００６６】
図４（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図４（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【００６７】
また、図５に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図５では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【００６８】
また、図６乃至図８に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６乃至図８に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【００６９】
以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【００７０】
＜本明細書で開示されるラッチ回路について＞
本明細書で開示されるラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続され、且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータの保持が可能である。また、当該ラッチ回路は、強誘電体素子を用いずに構成される。そのため、データ保持特性の劣化を抑制することが可能である。
【００７１】
＜具体例＞
上述したラッチ回路の具体例について図９〜図２５を参照して説明する。
【００７２】
＜ＳＲラッチ回路の具体例１＞
図９（Ａ）は、ＳＲラッチ回路の具体例を示す回路図である。図９（Ａ）に示すＳＲラッチ回路は、入力端子がＲｅｓｅｔ端子（図９（Ａ）に示すＳＲラッチ回路の第１の入力端子、以下、Ｒ端子ともいう）に電気的に接続されたインバータ２０と、ゲートがＲ端子に電気的に接続され、ソース及びドレインの一方がＳｅｔ端子（図９（Ａ）に示すＳＲラッチ回路の第２の入力端子、以下、Ｓ端子ともいう）に電気的に接続され、ソース及びドレインの他方がＱ端子（図９（Ａ）に示すＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ２１と、ゲートがＳ端子に電気的に接続され、ソース及びドレインの一方がインバータ２０の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ２２とを有する。なお、トランジスタ２１、２２は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ２１のソース及びドレインの他方、トランジスタ２２のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図９（Ｂ）は、ＳＲラッチ回路の真理値表を示す図である。
【００７３】
ここで、図９（Ａ）に示した回路がＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ２１、２２としてＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。図１０は、当該Ｖｇ−Ｉｄ特性が異なる３種のトランジスタのＶｇ−Ｉｄ特性を示す図である。ここで、３種のＶｇ−Ｉｄ特性を有するトランジスタのそれぞれは、しきい値電圧が０．６Ｖの酸化物半導体によってチャネル領域が形成されるトランジスタ（ＯＳ＿Ｖｔｈ＝０．６Ｖ）、しきい値電圧が１．６Ｖの酸化物半導体によってチャネル領域が形成されるトランジスタ（ＯＳ＿Ｖｔｈ＝１．６Ｖ）、又はシリコンによってチャネル領域が形成されるトランジスタ（Ｓｉ）を想定したものである。
【００７４】
図１１（Ａ）は、特定期間においてＳ端子及びＲ端子に入力される電位を示す図である。なお、図１１（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１１（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１１（Ｂ）には、トランジスタ２１、２２として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００７５】
図１１（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図９（Ｂ）に示すＳＲラッチ回路の真理値表に従って図９（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１１（Ｂ）に示す２×１０−４ｓ〜３×１０−４ｓ及び６×１０−４ｓ〜７×１０−４ｓの期間において、０Ｖ近傍の電位を保持できないことが確認された。
【００７６】
以上より、図９（Ａ）に示す回路は、トランジスタ２１、２２として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＳＲラッチ回路として適用可能であることが確認できた。
【００７７】
また、図９（Ａ）に示す回路は、図２６（Ａ）に示したＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってＳＲラッチ回路を実現することが可能である。
【００７８】
＜ＳＲラッチ回路の具体例２＞
図１２（Ａ）は、図９（Ａ）とは異なるＳＲラッチ回路の具体例を示す回路図である。図１２（Ａ）に示すＳＲラッチ回路は、第１の入力端子がＲ端子（図１２（Ａ）に示すＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＳ端子（図１２（Ａ）に示すＳＲラッチ回路の第２の入力端子）に電気的に接続されたＯＲゲート３０と、ゲートがＯＲゲート３０の出力端子に電気的に接続され、ソース及びドレインの一方がＳ端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図１２（Ａ）に示すＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ３１とを有する。なお、トランジスタ３１は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ３１のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１２（Ｂ）は、ＳＲラッチ回路の真理値表を示す図である。
【００７９】
ここで、図１２（Ａ）に示した回路がＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ３１として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００８０】
図１３（Ａ）は、特定期間においてＳ端子及びＲ端子に入力される電位を示す図である。なお、図１３（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１３（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１３（Ｂ）には、トランジスタ３１として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００８１】
図１３（Ｂ）に示すように、全ての場合において論理「１」の保持を行う際（４×１０−４ｓ又は８×１０―４ｓ）に、Ｑ端子の出力電位の大幅な低下が見られる。すなわち、全ての場合において、論理「１」の保持が困難であることが示された。ただし、しきい値電圧が１．６Ｖの酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタを適用した場合は、論理「１」の保持期間においてもＱ端子の出力電位が１Ｖ程度を維持する。そのため、論理「０」及び論理「１」の判別しきい値を０．５Ｖ程度とし、且つ酸化物半導体によってチャネル領域が形成されるトランジスタをトランジスタ３１として適用することで図１２（Ａ）に示す回路は、ＳＲラッチ回路として動作する可能性がある回路であることが確認された。
【００８２】
以上より、図１２（Ａ）に示す回路は、トランジスタ３１として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＳＲラッチ回路となりうる回路であることが確認できた。
【００８３】
また、図１２（Ａ）に示す回路は、図２６（Ａ）に示したＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってＳＲラッチ回路を実現する可能性を有する回路である。
【００８４】
＜／ＳＲラッチ回路の具体例１＞
図１４（Ａ）は、／ＳＲラッチ回路の具体例を示す回路図である。図１４（Ａ）に示す／ＳＲラッチ回路は、入力端子が／Ｓ端子（図１４（Ａ）に示す／ＳＲラッチ回路の第１の入力端子）に電気的に接続されたインバータ４０と、入力端子が／Ｒ端子（図１４（Ａ）に示す／ＳＲラッチ回路の第２の入力端子）に電気的に接続されたインバータ４１と、ゲートがインバータ４０の出力端子に電気的に接続され、ソース及びドレインの一方が／Ｒ端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図１４（Ａ）に示す／ＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ４２と、ゲートがインバータ４１の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ４０の出力端子及びトランジスタ４２のゲートに電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ４３とを有する。なお、トランジスタ４２、４３は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ４２のソース及びドレインの他方、トランジスタ４３のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１４（Ｂ）は、／ＳＲラッチ回路の真理値表を示す図である。
【００８５】
ここで、図１４（Ａ）に示した回路が／ＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ４２、４３として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００８６】
図１５（Ａ）は、特定期間において／Ｓ端子及び／Ｒ端子に入力される電位を示す図である。なお、図１５（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１５（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１５（Ｂ）には、トランジスタ４２、４３として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００８７】
図１５（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図１４（Ｂ）に示す／ＳＲラッチ回路の真理値表に従って図１４（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１５（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓ及び８×１０−４ｓ〜９×１０−４ｓの期間において、０Ｖ近傍の電位を保持できないことが確認された。
【００８８】
以上より、図１４（Ａ）に示す回路は、トランジスタ４２、４３として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合に／ＳＲラッチ回路として適用可能であることが確認できた。
【００８９】
また、図１４（Ａ）に示す回路は、図２６（Ｃ）に示した／ＳＲラッチ回路よりもトランジスタ数が低減された回路構成によって／ＳＲラッチ回路を実現することが可能である。
【００９０】
＜／ＳＲラッチ回路の具体例２＞
図１６（Ａ）は、／ＳＲラッチ回路の具体例を示す回路図である。図１６（Ａ）に示す／ＳＲラッチ回路は、第１の入力端子が／Ｓ端子（図１６（Ａ）に示す／ＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子が／Ｒ端子（図１６（Ａ）に示す／ＳＲラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート６０と、ゲートがＮＡＮＤゲート６０の出力端子に電気的に接続され、ソース及びドレインの一方が／Ｒ端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図１６（Ａ）に示す／ＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ６１とを有する。なお、トランジスタ６１は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ６１のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１６（Ｂ）は、／ＳＲラッチ回路の真理値表を示す図である。
【００９１】
ここで、図１６（Ａ）に示した回路が／ＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ６１として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００９２】
図１７（Ａ）は、特定期間において／Ｓ端子及び／Ｒ端子に入力される電位を示す図である。なお、図１７（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１７（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１７（Ｂ）には、トランジスタ６１として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００９３】
図１７（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」及び論理「１」の判別しきい値を２Ｖ程度に設定することによって図１６（Ｂ）に示す／ＳＲラッチ回路の真理値表に従って図１６（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１７（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓ及び８×１０−４ｓ〜９×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【００９４】
以上より、図１６（Ａ）に示す回路は、トランジスタ６１として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合に／ＳＲラッチ回路として適用可能であることが確認できた。
【００９５】
また、図１６（Ａ）に示す回路は、図２６（Ｃ）に示した／ＳＲラッチ回路よりもトランジスタ数が低減された回路構成によって／ＳＲラッチ回路を実現することが可能である。
【００９６】
＜ＪＫラッチ回路の具体例＞
図１８（Ａ）は、ＪＫラッチ回路の具体例を示す回路図である。図１８（Ａ）に示すＪＫラッチ回路は、第１の入力端子がＣＫ端子（図１８（Ａ）に示すＪＫラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＪ端子（図１８（Ａ）に示すＪＫラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート７０と、第１の入力端子がＣＫ端子に電気的に接続され、第２の入力端子がＫ端子（図１８（Ａ）に示すＪＫラッチ回路の第３の入力端子）に電気的に接続され、第３の入力端子がＱ端子（図１８（Ａ）に示すＪＫラッチ回路の出力端子）に電気的に接続されたＮＡＮＤゲート７１と、入力端子がＮＡＮＤゲート７０の出力端子に電気的に接続されたインバータ７２と、入力端子がＮＡＮＤゲート７１の出力端子に電気的に接続されたインバータ７３と、ゲートがインバータ７２の出力端子に電気的に接続され、ソース及びドレインの一方がＮＡＮＤゲート７１の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ７４と、ゲートがインバータ７３の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ７２の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ７５と、入力端子がＱ端子に電気的に接続され、出力端子がＮＡＮＤゲート７０の第３の入力端子に電気的に接続されたインバータ７６とを有する。なお、トランジスタ７４、７５は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ７４のソース及びドレインの他方、トランジスタ７５のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図１８（Ｂ）は、ＪＫラッチ回路の真理値表を示す図である。
【００９７】
ここで、図１８（Ａ）に示した回路がＪＫラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ７４、７５として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【００９８】
図１９（Ａ）は、特定期間においてＪ端子、Ｋ端子、及びＣＫ端子に入力される電位を示す図である。なお、図１９（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図１９（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図１９（Ｂ）には、トランジスタ７４、７５として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【００９９】
図１９（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」及び論理「１」の判別しきい値を２Ｖ程度に設定することによって図１８（Ｂ）に示すＪＫラッチ回路の真理値表に従って図１８（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図１９（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【０１００】
以上より、図１８（Ａ）に示す回路は、トランジスタ７４、７５として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＪＫラッチ回路として適用可能であることが確認できた。
【０１０１】
＜ゲーテッドＳＲラッチ回路の具体例１＞
図２０（Ａ）は、ゲーテッドＳＲラッチ回路の具体例を示す回路図である。図２０（Ａ）に示すゲーテッドＳＲラッチ回路は、第１の入力端子がＥ端子（図２０（Ａ）に示すゲーテッドＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＲ端子（図２０（Ａ）に示すゲーテッドＳＲラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート８０と、第１の入力端子がＥ端子に電気的に接続され、第２の入力端子がＳ端子（図２０（Ａ）に示すゲーテッドＳＲラッチ回路の第３の入力端子）に電気的に接続されたＮＡＮＤゲート８１と、入力端子がＮＡＮＤゲート８０の出力端子に電気的に接続されたインバータ８２と、入力端子がＮＡＮＤゲート８１の出力端子に電気的に接続されたインバータ８３と、ゲートがインバータ８２の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ８３の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ８４と、ゲートがインバータ８３の出力端子に電気的に接続され、ソース及びドレインの一方がＮＡＮＤゲート８０の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子に電気的に接続されたトランジスタ８５とを有する。なお、トランジスタ８４、８５は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ８４のソース及びドレインの他方、トランジスタ８５のソース及びドレインの他方、並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図２０（Ｂ）は、ゲーテッドＳＲラッチ回路の真理値表を示す図である。
【０１０２】
ここで、図２０（Ａ）に示した回路がゲーテッドＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ８４、８５として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【０１０３】
図２１（Ａ）は、特定期間においてＳ端子、Ｒ端子、及びＥ端子に入力される電位を示す図である。なお、図２１（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図２１（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図２１（Ｂ）には、トランジスタ８４、８５として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【０１０４】
図２１（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図２０（Ｂ）に示すゲーテッドＳＲラッチ回路の真理値表に従って図２０（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図２１（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【０１０５】
以上より、図２０（Ａ）に示す回路は、トランジスタ８４、８５として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にゲーテッドＳＲラッチ回路として適用可能であることが確認できた。
【０１０６】
また、図２０（Ａ）に示す回路は、図２６（Ｇ）に示したゲーテッドＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってゲーテッドＳＲラッチ回路を実現することが可能である。
【０１０７】
＜ゲーテッドＳＲラッチ回路の具体例２＞
図２２（Ａ）は、ゲーテッドＳＲラッチ回路の具体例を示す回路図である。図２２（Ａ）に示すゲーテッドＳＲラッチ回路は、第１の入力端子がＥ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の第１の入力端子）に電気的に接続され、第２の入力端子がＳ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の第２の入力端子）に電気的に接続されたＮＡＮＤゲート９０と、第１の入力端子がＥ端子に電気的に接続され、第２の入力端子がＲ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の第３の入力端子）に電気的に接続されたＮＡＮＤゲート９１と、第１の入力端子がＮＡＮＤゲート９０の出力端子に電気的に接続され、第２の入力端子がＮＡＮＤゲート９１の出力端子に電気的に接続されたＮＡＮＤゲート９２と、ゲートがＮＡＮＤゲート９２の出力端子に電気的に接続され、ソース及びドレインの一方がＮＡＮＤゲート９１の出力端子に電気的に接続され、ソース及びドレインの他方がＱ端子（図２２（Ａ）に示すゲーテッドＳＲラッチ回路の出力端子）に電気的に接続されたトランジスタ９３とを有する。なお、トランジスタ９３は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ９３のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図２２（Ｂ）は、ゲーテッドＳＲラッチ回路の真理値表を示す図である。
【０１０８】
ここで、図２２（Ａ）に示した回路がゲーテッドＳＲラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ９３として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【０１０９】
図２３（Ａ）は、特定期間においてＳ端子、Ｒ端子、及びＥ端子に入力される電位を示す図である。なお、図２３（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図２３（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図２３（Ｂ）には、トランジスタ９３として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【０１１０】
図２３（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」及び論理「１」の判別しきい値を２Ｖ程度に設定することによって図２２（Ｂ）に示すゲーテッドＳＲラッチ回路の真理値表に従って図２２（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「０」の保持が困難であることが確認された。具体的には、図２３（Ｂ）に示す４×１０−４ｓ〜５×１０−４ｓの期間において、論理「０」に相当する電位を保持できないことが確認された。
【０１１１】
以上より、図２２（Ａ）に示す回路は、トランジスタ９３として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にゲーテッドＳＲラッチ回路として適用可能であることが確認できた。
【０１１２】
また、図２２（Ａ）に示す回路は、図２６（Ｇ）に示したゲーテッドＳＲラッチ回路よりもトランジスタ数が低減された回路構成によってゲーテッドＳＲラッチ回路を実現することが可能である。
【０１１３】
＜Ｄラッチ回路の具体例＞
図２４（Ａ）は、Ｄラッチ回路の具体例を示す回路図である。図２４（Ａ）に示すＤラッチ回路は、ゲートがＥ端子（図２４（Ａ）に示すＤラッチ回路の第１の入力端子）に電気的に接続され、ソース及びドレインの一方がＤ端子（図２４（Ａ）に示すＤラッチ回路の第２の入力端子）に電気的に接続され、ソース及びドレインの他方がＱ端子（図２４（Ａ）に示すＤラッチ回路の出力端子）に電気的に接続されたトランジスタ９９のみからなる。なお、トランジスタ９９は、チャネル領域が酸化物半導体（ＯＳ）によって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ９９のソース及びドレインの他方並びにＱ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図２４（Ｂ）は、Ｄラッチ回路の真理値表を示す図である。
【０１１４】
ここで、図２４（Ａ）に示した回路がＤラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ９９として図１０に示したＶｇ−Ｉｄ特性が異なる３種のトランジスタのそれぞれを適用した場合におけるＱ端子の出力信号を計算した。当該３種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。
【０１１５】
図２５（Ａ）は、特定期間においてＤ端子及びＥ端子に入力される電位を示す図である。なお、図２５（Ａ）において電圧５Ｖが論理「１」に相当し、電圧０Ｖが論理「０」に相当する。図２５（Ｂ）は、当該特定期間におけるＱ端子の出力電位を示す図である。なお、図２５（Ｂ）には、トランジスタ９９として、上述した３種のトランジスタのそれぞれを適用した場合のＱ端子の出力電位を示している。
【０１１６】
図２５（Ｂ）に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、図２４（Ｂ）に示すＤラッチ回路の真理値表に従って図２４（Ａ）に示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したＶｇ−Ｉｄ特性を示すトランジスタの場合は、論理「１」の保持が困難であることが確認された。具体的には、図２５（Ｂ）に示す２×１０−４ｓ〜３×１０−４ｓ及び６×１０−４ｓ〜７×１０−４ｓの期間において、論理「１」に相当する電位を保持できないことが確認された。
【０１１７】
以上より、図２４（Ａ）に示す回路は、トランジスタ９９として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にＤラッチ回路として適用可能であることが確認できた。
【０１１８】
また、図２４（Ａ）に示す回路は、図２６（Ｉ）に示したＤラッチ回路よりもトランジスタ数が低減された回路構成によってＤラッチ回路を実現することが可能である。
【０１１９】
＜ラッチ回路を構成するトランジスタの具体例＞
上述のラッチ回路が有するトランジスタの具体例について説明する。具体的には、論理ゲートを構成するトランジスタを単結晶シリコンなどの半導体材料を含む基板を用いて形成し、当該トランジスタ上に酸化物半導体によってチャネル領域が形成されるトランジスタを形成する場合の一例について示す。
【０１２０】
図２７は、ラッチ回路が有するトランジスタの一例を示す図である。図２７に示すトランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル領域１１６と、チャネル領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート層１１０と、不純物領域１１４ａと電気的に接続するソース層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン層１３０ｂとを有する。
【０１２１】
なお、ゲート層１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂが存在し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース層１３０ａ、ドレイン層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一方と電気的に接続されている。つまり、ソース層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
【０１２２】
図２７に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース層１４２ａと、ドレイン層１４２ｂとを有する。
【０１２３】
ここで、ゲート層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート層１３６ｄと同様に、トランジスタ１６０が有する、ソース層１３０ａに接する電極層１３６ａ及びドレイン層１３０ｂに接する電極層１３６ｂが形成されている。
【０１２４】
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース層１４２ａ及びドレイン層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース層１４２ａに接する電極層１５０ｄ、ドレイン層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ及び電極層１３６ｂに接する電極層１５０ｂが形成されている。
【０１２５】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
【０１２６】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
【０１２７】
図２７に示すように、トランジスタ１６０が有するドレイン層１３０ｂは、上層領域に設けられた電極層１３６ｂ、電極層１５０ｂ、電極層１５４ｂ、及び電極層１５０ｄを介してトランジスタ１６４が有するソース層１４２ａに電気的に接続している。
【０１２８】
＜作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する。以下では、はじめにトランジスタ１６０の作製方法について図２８を参照して説明し、その後、トランジスタ１６４の作製方法について図２９および図３０を参照して説明する。
【０１２９】
まず、半導体材料を含む基板１００を用意する（図２８（Ａ）参照）。半導体材料を含む基板１００としては、シリコン及び炭化シリコンなどの単結晶半導体基板若しくは多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、又はＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
【０１３０】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１３１】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図２８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１３２】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２８（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１３３】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１３４】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
【０１３５】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１３６】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート層１１０を形成する（図２８（Ｃ）参照）。
【０１３７】
次に、ゲート層１１０を覆う絶縁層１１２を形成する（図２８（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図２８（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル領域１１６が形成される（図２８（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
【０１３８】
次に、サイドウォール絶縁層１１８を形成する（図２８（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート層１１０の上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
【０１３９】
次に、ゲート層１１０、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図２８（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート層１１０、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図２８（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１４０】
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図２８（Ｆ）参照）。なお、ゲート層１１０として多結晶シリコンなどを用いる場合には、ゲート層１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１４１】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
【０１４２】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図２８（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
【０１４３】
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース層１３０ａ、ドレイン層１３０ｂを形成する（図２８（Ｈ）参照）。ソース層１３０ａ及びドレイン層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１４４】
なお、ソース層１３０ａ及びドレイン層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層１３０ａ及びドレイン層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１４５】
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース層１３０ａ及びドレイン層１３０ｂのみを示しているが、この工程において、配線として機能する電極層などをあわせて形成することができる。ソース層１３０ａ及びドレイン層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【０１４６】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。
【０１４７】
次に、図２９および図３０を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工程について説明する。なお、図２９および図３０は、層間絶縁層１２８上の各種電極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在するトランジスタ１６０等については省略している。
【０１４８】
まず、層間絶縁層１２８、ソース層１３０ａおよびドレイン層１３０ｂ上に絶縁層１３２を形成する（図２９（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
【０１４９】
次に、絶縁層１３２に対し、ソース層１３０ａおよびドレイン層１３０ｂにまで達する開口を形成する。この際、後にゲート層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図２９（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１５０】
より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース層１３０ａ、ドレイン層１３０ｂなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１５１】
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを形成する（図２９（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１５２】
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図２９（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
【０１５３】
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図２９（Ｅ）参照）。
【０１５４】
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、及びＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。ここでは、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。
【０１５５】
酸化物半導体層１４０をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
【０１５６】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。なお、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができる。
【０１５７】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【０１５８】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１５９】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
【０１６０】
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
【０１６１】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
【０１６２】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１６３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
【０１６４】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【０１６５】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
【０１６６】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１６７】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【０１６８】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６９】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
【０１７０】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【０１７１】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
【０１７２】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
【０１７３】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【０１７４】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１７５】
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１７６】
次に、酸化物半導体層１４０に接するように、ソース層１４２ａ及びドレイン層１４２ｂを形成する（図２９（Ｆ）参照）。ソース層１４２ａ及びドレイン層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
【０１７７】
当該導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１７８】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１７９】
また、酸化物半導体層１４０とソース層１４２ａの間、又は酸化物半導体層１４０とドレイン層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層１４２ａ及びドレイン層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
【０１８０】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１８１】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１８２】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図２９（Ｇ）参照）。
【０１８３】
保護絶縁層１４４は、スパッタリング法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１８４】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
【０１８５】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
【０１８６】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
【０１８７】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
【０１８８】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
【０１８９】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１９０】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図３０（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
【０１９１】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極層１３６ａ、電極層１３６ｂ、ソース層１４２ａ、ドレイン層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図３０（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１９２】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、ソース層１４２ａ、ドレイン層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１９３】
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅを形成する（図３０（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１９４】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｄを形成する（図３０（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
【０１９５】
＜トランジスタの変形例＞
図３１乃至図３６は、トランジスタ１６４の変形例を示す図である。
【０１９６】
図３１には、酸化物半導体層１４０の下にゲート層１３６ｄを有し、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において接する構成のトランジスタ１６４を示す。
【０１９７】
図３１に示す構成と図２７に示す構成の大きな相違点として、ソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図２７に示す構成では、酸化物半導体層１４０の上側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接するのに対して、図３１に示す構成では、酸化物半導体層１４０の下側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７と同様である。
【０１９８】
具体的には、図３１に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
【０１９９】
図３２には、酸化物半導体層１４０の上にゲート層１３６ｄを有するトランジスタ１６４を示す。ここで、図３２（Ａ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図３２（Ｂ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
【０２００】
図２７又は図３１に示す構成と図３２に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート層１３６ｄを有する点である。また、図３２（Ａ）に示す構成と図３２（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７などと同様である。
【０２０１】
具体的には、図３２（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート層１３６ｄと、を有する。
【０２０２】
また、図３２（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０、ソース層１４２ａ、及びドレイン層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０２０３】
なお、図３２に示す構成では、図２７に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図２７などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
【０２０４】
図３３には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０２０５】
図３３（Ａ）に示す構成と図３３（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７などと同様である。
【０２０６】
具体的には、図３３（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
【０２０７】
また、図３３（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、を有する。
【０２０８】
なお、図３３に示す構成においても、図２７に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０２０９】
図３４には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０２１０】
図３４（Ａ）に示す構成と図３４（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図２７などと同様である。
【０２１１】
具体的には、図３４（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０２１２】
また、図３４（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられたゲート層１３６ｄと、を有する。なお、ゲート層１３６ｄは、ゲート絶縁層１３８を介して、酸化物半導体層１４０と重畳する領域に設けられる。
【０２１３】
なお、図３４に示す構成においても、図２７に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０２１４】
また、図２７に示すトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図３５、３６は、図２７のトランジスタ１６４に酸化物導電層を設けたトランジスタを示す図である。
【０２１５】
図３５、３６のトランジスタ１６４は、酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層１６２ａ、１６２ｂが形成されている。図３５、３６のトランジスタ１６４の違いは、作製工程により酸化物導電層１６２ａ、１６２ｂの形状が異なる点である。
【０２１６】
図３５のトランジスタ１６４では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４０と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース層１４２ａ、ドレイン層１４２ｂを形成した後、ソース層１４２ａ、ドレイン層１４２ｂをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１６２ｂを形成する。
【０２１７】
図３６のトランジスタ１６４では、酸化物半導体層１４０上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１６２ｂ、ソース層１４２ａ、ドレイン層１４２ｂを形成する。
【０２１８】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２１９】
酸化物導電層１６２ａ、１６２ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２２０】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４０とソース層１４２ａ、ドレイン層１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６４が高速動作をすることができる。
【０２２１】
また、このような構成とすることによって、トランジスタ１６４の耐圧を向上させることができる。
【０２２２】
なお、図３５、３６では、図２７に示したトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成について示したが、図３１、３２、３３、３４に示したトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成とすることも可能である。
【０２２３】
なお、ここでは、トランジスタ１６０上にトランジスタ１６４を積層して形成する例について説明したが、トランジスタ１６０及びトランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ１６０及びトランジスタ１６４を形成することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設けても良い。
【０２２４】
＜酸化物半導体層の作製工程の変形例＞
上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図３７を用いて説明する。
【０２２５】
当該酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する。
【０２２６】
絶縁層４００上に絶縁層４３７を形成する。ここでは、絶縁層４３７として、ＰＥＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シリコン層から選ばれた一層またはこれらの積層を用いることができる。
【０２２７】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０２２８】
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
【０２２９】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図３７（Ａ）参照）。
【０２３０】
成膜時における基板温度や第１の加熱処理の温度にもよるが、成膜や第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２３１】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２３２】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する第２の酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２３３】
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
【０２３４】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図３７（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２３５】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に行うことが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２３６】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図３７（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２３７】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２３８】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２３９】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０２４０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２４１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２４２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２４３】
Ｉｎ−Ｚｎ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｕ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０２４４】
また、酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＭＯ３（ＺｎＯ）ｍのＭは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０２４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２４６】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２４７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２４８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０２４９】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０２５０】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０２５１】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２５２】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０２５３】
【数４】
【０２５４】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０２５５】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有している。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２５６】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２５７】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２５８】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２５９】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２６０】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２６１】
次に、ＣＡＡＣに含まれる結晶構造の一例について図３９乃至図４１を用いて詳細に説明する。なお、特に断りがない限り、図３９乃至図４１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図３９において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２６２】
図３９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図３９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図３９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図３９（Ａ）に示す小グループは電荷が０である。
【０２６３】
図３９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図３９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図３９（Ｂ）に示す構造をとりうる。図３９（Ｂ）に示す小グループは電荷が０である。
【０２６４】
図３９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図３９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図３９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図３９（Ｃ）に示す小グループは電荷が０である。
【０２６５】
図３９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図３９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図３９（Ｄ）に示す小グループは電荷が＋１となる。
【０２６６】
図３９（Ｅ）に、２個のＺｎを含む小グループを示す。図３９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図３９（Ｅ）に示す小グループは電荷が−１となる。
【０２６７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２６８】
ここで、これらの小グループ同士が結合する規則について説明する。図３９（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向にて近接する４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向に近接する４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。小グループ同士の結合に寄与するＯは４配位なので、Ｏの下方向にある近接金属原子の数と、Ｏの上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２６９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２７０】
図４０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図４０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図４０（Ｃ）は、図４０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２７１】
図４０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図４０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図４０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２７２】
図４０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２７３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図３９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２７４】
具体的には、図４０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２７５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０２７６】
例えば、図４１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。
【０２７７】
図４１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２７８】
図４１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図４１（Ｃ）は、図４１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２７９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２８０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図４１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２８１】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０２８２】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０２８３】
ここで、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２８４】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、
【０２８５】
【数５】
【０２８６】
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、
【０２８７】
【数６】
【０２８８】
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
【０２８９】
【数７】
【０２９０】
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、
【０２９１】
【数８】
となる。数８の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２９２】
このようにして求めた欠陥密度等をもとに数５および数６よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２９３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、
【０２９４】
【数９】
【０２９５】
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数９の第２項が増加するため、移動度μ１は低下することがわかる。
【０２９６】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図４２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２９７】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２９８】
図４２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２９９】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図４３乃至図４５に示す。なお、計算に用いたトランジスタの断面構造を図４６に示す。図４６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域７０３ａおよび半導体領域７０３ｃを有する。半導体領域７０３ａおよび半導体領域７０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３００】
図４６（Ａ）に示すトランジスタは、下地絶縁層７０１と、下地絶縁層７０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成される。トランジスタは半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域７０３ｂと、ゲート７０５を有する。ゲート７０５の幅を３３ｎｍとする。
【０３０１】
ゲート７０５と半導体領域７０３ｂの間には、ゲート絶縁層７０４を有し、また、ゲート７０５の両側面には側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂ、ゲート７０５の上部には、ゲート７０５と他の配線との短絡を防止するための絶縁物７０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域７０３ａおよび半導体領域７０３ｃに接して、ソース７０８ａおよびドレイン７０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３０２】
図４６（Ｂ）に示すトランジスタは、下地絶縁層７０１と、酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成され、半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれた真性の半導体領域７０３ｂと、幅３３ｎｍのゲート７０５とゲート絶縁層７０４と側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂと絶縁物７０７とソース７０８ａおよびドレイン７０８ｂを有する点で図４６（Ａ）に示すトランジスタと同じである。
【０３０３】
図４６（Ａ）に示すトランジスタと図４６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂの下の半導体領域の導電型である。図４６（Ａ）に示すトランジスタでは、側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域７０３ａおよび半導体領域７０３ｃであるが、図４６（Ｂ）に示すトランジスタでは、真性の半導体領域７０３ｂである。すなわち、図４６（Ｂ）に示す半導体層において、半導体領域７０３ａ（半導体領域７０３ｃ）とゲート７０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物７０６ａ（側壁絶縁物７０６ｂ）の幅と同じである。
【０３０４】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図４３は、図４６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３０５】
図４３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４３（Ｂ）は１０ｎｍとしたものであり、図４３（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３０６】
図４４は、図４６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４４（Ｂ）は１０ｎｍとしたものであり、図４４（Ｃ）は５ｎｍとしたものである。
【０３０７】
また、図４５は、図４６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４５（Ｂ）は１０ｎｍとしたものであり、図４５（Ｃ）は５ｎｍとしたものである。
【０３０８】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３０９】
なお、移動度μのピークは、図４３では８０ｃｍ２／Ｖｓ程度であるが、図４４では６０ｃｍ２／Ｖｓ程度、図４５では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３１０】
次に、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３１１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３１２】
例えば、図４９は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３１３】
図４９（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度のピークは１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図４９（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度のピークは３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３１４】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図４９（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３１５】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３１６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３１７】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図４９（Ａ）と図４９（Ｂ）の対比からも確認することができる。
【０３１８】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。
【０３１９】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３２０】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは±１．０Ｖ未満を得ることができる。
【０３２１】
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３２２】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３２３】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３２４】
試料１のプラスＢＴ試験の結果を図５０（Ａ）に、マイナスＢＴ試験の結果を図５０（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図５１（Ａ）に、マイナスＢＴ試験の結果を図５１（Ｂ）に示す。
【０３２５】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３２６】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
【０３２７】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３２８】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３２９】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３３０】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３３１】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３３２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３３３】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３３４】
図５４に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３３５】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３３６】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３３７】
図５５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。具体的には、図５５に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３３８】
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３３９】
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３４０】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３４１】
図５２に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図５３（Ａ）に基板温度としきい値電圧の関係を、図５３（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３４２】
図５３（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
【０３４３】
また、図５３（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３４４】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３４５】
次に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図４７を用いて説明する。
【０３４６】
図４７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図４７（Ａ）にトランジスタの上面図を示す。また、図４７（Ｂ）に図４７（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３４７】
図４７（Ｂ）に示すトランジスタは、基板７５０と、基板７５０上に設けられた下地絶縁層７５２と、下地絶縁層７５２の周辺に設けられた保護絶縁層７５４と、下地絶縁層７５２および保護絶縁層７５４上に設けられた高抵抗領域７５６ａおよび低抵抗領域７５６ｂを有する酸化物半導体層７５６と、酸化物半導体層７５６上に設けられたゲート絶縁層７５８と、ゲート絶縁層７５８を介して酸化物半導体層７５６と重畳して設けられたゲート電極７６０と、ゲート電極７６０の側面と接して設けられた側壁絶縁物７６２と、少なくとも低抵抗領域７５６ｂと接して設けられた一対の電極７６４と、少なくとも酸化物半導体層７５６、ゲート電極７６０および一対の電極７６４を覆って設けられた層間絶縁層７６６と、層間絶縁層７６６に設けられた開口部を介して少なくとも一対の電極７６４の一方と接続して設けられた配線７６８と、を有する。
【０３４８】
なお、図示しないが、層間絶縁層７６６および配線７６８を覆って設けられた保護層を有していても構わない。該保護層を設けることで、層間絶縁層７６６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３４９】
次に、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
【０３５０】
図４８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図４８（Ａ）はトランジスタの上面図である。また、図４８（Ｂ）は図４８（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３５１】
図４８（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁層６１６と、層間絶縁層６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁層６１６および配線６１８を覆って設けられた保護層６２０と、を有する。
【０３５２】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体層６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護層６２０としてはポリイミド膜を、それぞれ用いた。
【０３５３】
なお、図４８（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０３５４】
＜ラッチ回路の利用例＞
図３８（Ａ）は、上述したラッチ回路を利用した半導体装置の一例を示す図である。図３８（Ａ）に示す半導体装置は、複数のメモリセルが配設されたメモリセルアレイ２００と、メモリセルアレイ２００の特定行を選択する行選択回路２０１と、メモリセルアレイ２００の特定列を選択する列選択回路２０２と、行選択回路２０１及び列選択回路２０２によって選択された複数のメモリセルのいずれか一の書き込みデータ又は読み出しデータを一時的に保持するデータラッチ回路２０３とを有する。なお、データラッチ回路２０３は、上述したラッチ回路を複数用いて構成されている。そのため、データラッチ回路２０３の回路規模を縮小（トランジスタ数を低減）することが可能である。これにより、当該半導体装置の回路規模を低減することが可能である。
【０３５５】
また、当該半導体装置においてメモリセルアレイ２００に含まれる複数のメモリセルを酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成することも可能である。
【０３５６】
図３８（Ｂ）は、当該メモリセルの具体例を示す回路図である。図３８（Ｂ）に示すメモリセルは、ゲートが書き込みワード線３０５に電気的に接続され、ソース及びドレインの一方が書き込みビット線３０８に電気的に接続されたトランジスタ３０１と、ゲートがトランジスタ３０１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線３０７に電気的に接続され、ソース及びドレインの他方が固定電位線３０９に電気的に接続されたトランジスタ３０３と、一方の電極がトランジスタ３０１のソース及びドレインの他方並びにトランジスタ３０３のゲートに電気的に接続され、他方の電極が読み出しワード線３０６に電気的に接続された容量素子３０４と、を有する。なお、ノードＸは、トランジスタ３０１のソース及びドレインの他方、トランジスタ３０３のゲート、及び容量素子３０４の一方の電極が電気的に接続するノードである。また、固定電位線３０９に供給される電位として、接地電位（ＧＮＤ）又は０（Ｖ）などを適用することが可能である。また、トランジスタ３０１は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタであるが、トランジスタ３０３のチャネル領域を形成する半導体材料は特に限定されない。
【０３５７】
図３８（Ｂ）に示すメモリセルでは、ノードＸの電位に応じて、トランジスタ３０３のスイッチングを制御することが可能である。加えて、ノードＸの電位は、読み出しワード線３０６との容量結合によって制御することが可能である。そのため、図３８（Ｂ）に示すメモリセルでは、多値の情報を記憶することが可能である。すなわち、読み出しワード線３０６の電位が異なる複数の条件においてトランジスタ３０３の状態（オン状態又はオフ状態）を判別することで、ノードＸの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ３０３を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図３８（Ｂ）に示すメモリセルは、２値の情報を保持するメモリセルとして使用することもできる。
【０３５８】
図３８（Ｃ）は、図３８（Ｂ）とは異なるメモリセルの具体例を示す回路図である。図３８（Ｃ）に示すメモリセルは、一列に配設されたｎ個のメモリセルのうちの一である。メモリセルは、ゲートが書き込みワード線３１４に電気的に接続され、ソース及びドレインの一方がビット線３１５に電気的に接続されたトランジスタ３１１と、ゲートがトランジスタ３１１のソース及びドレインの他方に電気的に接続されたトランジスタ３１２と、一方の電極がトランジスタ３１１のソース及びドレインの他方並びにトランジスタ３１２のゲートに電気的に接続され、他方の電極が読み出しワード線３１６に電気的に接続された容量素子３１３と、を有する。また、ｋ番目（ｋは、２以上ｎ未満の自然数）に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの一方は、ｋ−１番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、ｋ＋１番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの一方に電気的に接続される。なお、１番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの一方は、出力端子として機能する。また、ｎ番目に配設されたメモリセルが有するトランジスタ３１２のソース及びドレインの他方は接地される。なお、ノードＹは、トランジスタ３１１のソース及びドレインの他方、トランジスタ３１２のゲート、及び容量素子３１３の一方の電極が電気的に接続するノードである。なお、当該メモリセルが有するトランジスタ３１１は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタであるが、当該メモリセルが有するトランジスタ３１２のチャネル領域を形成する半導体材料は特に限定されない。
【０３５９】
図３８（Ｃ）に示すメモリセルでは、ノードＹの電位に応じて、トランジスタ３１２のスイッチングを制御することが可能である。加えて、ノードＹの電位は、読み出しワード線３１６との容量結合によって制御することが可能である。なお、図３８（Ｃ）に示すメモリセルを有する半導体装置においては、一列に配設されたｎ個のメモリセルのいずれか一に保持されたデータの読み出しを行う際に、当該メモリセル以外のｎ−１個のメモリセルの読み出しワード線３１６の電位をハイレベルに上昇させる。これにより、当該メモリセル以外のｎ−１個のメモリセルが有するトランジスタ３１２がオン状態となる。そのため、当該メモリセルが有するトランジスタ３１２のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該メモリセルが有するトランジスタ３１２の状態（オン状態又はオフ状態）を判別することでデータが得られる。具体的には、当該メモリセルが有するトランジスタ３１２を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどでデータが得られる。なお、図３８（Ｃ）に示すメモリセルにおいて多値のデータを判別する場合は、読み出しワード線３１６の電位が異なる複数の条件においてトランジスタ３１２の状態（オン状態又はオフ状態）を判別する必要がある。また、図３８（Ｃ）に示すメモリセルは、２値の情報を保持するメモリセルとして使用することもできる。
【０３６０】
図３８（Ｂ）、（Ｃ）に示したメモリセルは、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの他方に電気的に接続され且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータの保持を行うメモリセルである。上述したように、酸化物半導体によってチャネル領域が形成されるトランジスタは、オフ電流（リーク電流）の値が極めて低い。そのため、当該メモリセルは、保持特性に優れるメモリセルである。また、当該メモリセルを有するメモリセルアレイ２００は、データラッチ回路２０３と共に共通の工程によって同一基板上に作製することが可能である。そのため、当該半導体装置の作製プロセスを低減することが可能である。その結果、製造コストを低減すること、歩留まりを向上させることなどが可能である。
【符号の説明】
【０３６１】
１０ トランジスタ
１１ ノード
２０ インバータ
２１ トランジスタ
２２ トランジスタ
３０ ＯＲゲート
３１ トランジスタ
４０ インバータ
４１ インバータ
４２ トランジスタ
４３ トランジスタ
５０ 基板
５１ 下地層
５２ ゲート層
５３ ゲート絶縁層
５４ 酸化物半導体層
５５ａ ソース層
５５ｂ ドレイン層
５６ 保護絶縁層
５７ 平坦化絶縁層
５８ａ 導電層
５８ｂ 導電層
６０ ＮＡＮＤゲート
６１ トランジスタ
７０ ＮＡＮＤゲート
７１ ＮＡＮＤゲート
７２ インバータ
７３ インバータ
７４ トランジスタ
７５ トランジスタ
７６ インバータ
８０ ＮＡＮＤゲート
８１ ＮＡＮＤゲート
８２ インバータ
８３ インバータ
８４ トランジスタ
８５ トランジスタ
９０ ＮＡＮＤゲート
９１ ＮＡＮＤゲート
９２ ＮＡＮＤゲート
９３ トランジスタ
９９ トランジスタ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース層
１３０ｂ ドレイン層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｄ ゲート層
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース層
１４２ｂ ドレイン層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６２ａ 酸化物導電層
１６２ｂ 酸化物導電層
１６４ トランジスタ
２００ メモリセルアレイ
２０１ 行選択回路
２０２ 列選択回路
２０３ データラッチ回路
３０１ トランジスタ
３０３ トランジスタ
３０４ 容量素子
３０５ 書き込みワード線
３０６ 読み出しワード線
３０７ 読み出しビット線
３０８ 書き込みビット線
３０９ 固定電位線
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３１４ 書き込みワード線
３１５ ビット線
３１６ 読み出しワード線
４００ 絶縁層
４３７ 絶縁層
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
６００ 基板
６０２ 下地絶縁層
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁層
６１８ 配線
６２０ 保護層
７０１ 下地絶縁層
７０２ 絶縁物
７０３ａ 半導体領域
７０３ｂ 半導体領域
７０３ｃ 半導体領域
７０４ ゲート絶縁層
７０５ ゲート
７０６ａ 側壁絶縁物
７０６ｂ 側壁絶縁物
７０７ 絶縁物
７０８ａ ソース
７０８ｂ ドレイン
７５０ 基板
７５２ 下地絶縁層
７５４ 保護絶縁層
７５６ 酸化物半導体層
７５６ａ 高抵抗領域
７５６ｂ 低抵抗領域
７５８ ゲート絶縁層
７６０ ゲート電極
７６２ 側壁絶縁物
７６４ 電極
７６６ 層間絶縁層
７６８ 配線
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
【特許請求の範囲】
【請求項１】
出力端子を備えたラッチ回路であって、
酸化物半導体によってチャネル領域が形成されるトランジスタを有し、
前記トランジスタのソース及びドレインの一方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項２】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
入力端子が前記ラッチ回路の第１の入力端子に電気的に接続されたインバータと、
ゲートが前記ラッチ回路の第１の入力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの一方が前記インバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域は、酸化物半導体によって形成され、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項３】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続されたＯＲゲートと、
ゲートが前記ＯＲゲートの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項４】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
入力端子が前記ラッチ回路の第１の入力端子に電気的に接続された第１のインバータと、
入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第２のインバータと、
ゲートが前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項５】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続されたＮＡＮＤゲートと、
ゲートが前記ＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項６】
第１乃至第３の入力端子及び出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第１のＮＡＮＤゲートと、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第３の入力端子に電気的に接続され、第３の入力端子が前記ラッチ回路の出力端子に電気的に接続された第２のＮＡＮＤゲートと、
入力端子が前記第１のＮＡＮＤゲートの出力端子に電気的に接続された第１のインバータと、
入力端子が前記第２のＮＡＮＤゲートに電気的に接続された第２のインバータと、
ゲートが前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第２のＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、
入力端子が前記ラッチ回路の出力端子に電気的に接続され、出力端子が前記第１のＮＡＮＤゲートの第３の入力端子に電気的に接続された第３のインバータと、を有し、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項７】
第１乃至第３の入力端子及び出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第１のＮＡＮＤゲートと、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第３の入力端子に電気的に接続された第２のＮＡＮＤゲートと、
入力端子が前記第１のＮＡＮＤゲートの出力端子に電気的に接続された第１のインバータと、
入力端子が前記第２のＮＡＮＤゲートの出力端子に電気的に接続された第２のインバータと、
ゲートが前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第１のＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項８】
第１乃至第３の入力端子及び出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第１のＮＡＮＤゲートと、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第３の入力端子に電気的に接続された第２のＮＡＮＤゲートと、
第１の入力端子が第１のＮＡＮＤゲートの出力端子に電気的に接続され、第２の入力端子が前記第２のＮＡＮＤゲートに電気的に接続された第３のＮＡＮＤゲートと、
ゲートが前記第３のＮＡＮＤゲートに電気的に接続され、ソース及びドレインの一方が前記第２のＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項９】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
ゲートが前記ラッチ回路の第１の入力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタのみを有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載のラッチ回路を有する半導体装置。
【請求項１】
出力端子を備えたラッチ回路であって、
酸化物半導体によってチャネル領域が形成されるトランジスタを有し、
前記トランジスタのソース及びドレインの一方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項２】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
入力端子が前記ラッチ回路の第１の入力端子に電気的に接続されたインバータと、
ゲートが前記ラッチ回路の第１の入力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの一方が前記インバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域は、酸化物半導体によって形成され、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項３】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続されたＯＲゲートと、
ゲートが前記ＯＲゲートの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項４】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
入力端子が前記ラッチ回路の第１の入力端子に電気的に接続された第１のインバータと、
入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第２のインバータと、
ゲートが前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項５】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続されたＮＡＮＤゲートと、
ゲートが前記ＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項６】
第１乃至第３の入力端子及び出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第１のＮＡＮＤゲートと、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第３の入力端子に電気的に接続され、第３の入力端子が前記ラッチ回路の出力端子に電気的に接続された第２のＮＡＮＤゲートと、
入力端子が前記第１のＮＡＮＤゲートの出力端子に電気的に接続された第１のインバータと、
入力端子が前記第２のＮＡＮＤゲートに電気的に接続された第２のインバータと、
ゲートが前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第２のＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、
入力端子が前記ラッチ回路の出力端子に電気的に接続され、出力端子が前記第１のＮＡＮＤゲートの第３の入力端子に電気的に接続された第３のインバータと、を有し、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項７】
第１乃至第３の入力端子及び出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第１のＮＡＮＤゲートと、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第３の入力端子に電気的に接続された第２のＮＡＮＤゲートと、
入力端子が前記第１のＮＡＮＤゲートの出力端子に電気的に接続された第１のインバータと、
入力端子が前記第２のＮＡＮＤゲートの出力端子に電気的に接続された第２のインバータと、
ゲートが前記第１のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第１のトランジスタと、
ゲートが前記第２のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第１のＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの他方、前記第２のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第１のトランジスタ及び前記第２のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項８】
第１乃至第３の入力端子及び出力端子を備えたラッチ回路であって、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第２の入力端子に電気的に接続された第１のＮＡＮＤゲートと、
第１の入力端子が前記ラッチ回路の第１の入力端子に電気的に接続され、第２の入力端子が前記ラッチ回路の第３の入力端子に電気的に接続された第２のＮＡＮＤゲートと、
第１の入力端子が第１のＮＡＮＤゲートの出力端子に電気的に接続され、第２の入力端子が前記第２のＮＡＮＤゲートに電気的に接続された第３のＮＡＮＤゲートと、
ゲートが前記第３のＮＡＮＤゲートに電気的に接続され、ソース及びドレインの一方が前記第２のＮＡＮＤゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項９】
第１及び第２の入力端子並びに出力端子を備えたラッチ回路であって、
ゲートが前記ラッチ回路の第１の入力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第２の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタのみを有し、
前記トランジスタのチャネル領域は、酸化物半導体によって形成され、
前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載のラッチ回路を有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図４０】
【図４１】
【公開番号】特開２０１２−２５７１８８（Ｐ２０１２−２５７１８８Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１８０４７７（Ｐ２０１１−１８０４７７）
【出願日】平成２３年８月２２日（２０１１．８．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年８月２２日（２０１１．８．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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