【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【解決手段】第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。 （もっと読む）

【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】演算部と、メモリと、演算部及びメモリを制御する制御部と、を有し、制御部は、揮発性の記憶回路と揮発性の記憶回路に保持されたデータを記憶するための第１の不揮発性の記憶回路との組を複数有し、メモリは、第２の不揮発性の記憶回路を複数有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子とを有する。 （もっと読む）

【課題】リフレッシュ動作の回数を減らすことで、消費電力を抑える。また、先に書き込んだデータを破壊することなく、データを読み出す。
【解決手段】ソースまたはドレインの一方となる第１の電極と、ソースまたはドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソースまたはドレインの一方となる第３の電極と、ソースまたはドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置とする。 （もっと読む）

【課題】記憶内容に対する保持特性の改善を図ることが可能な半導体装置を提供する。また、半導体装置における消費電力の低減を図る。
【解決手段】チャネル形成領域に、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用い、且つ、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。また、ゲート電極用のトレンチを有することで、ソース電極とドレイン電極との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

メモリデバイスを有するシステムにおいて、あるイベントがシステム操作中に検出される。メモリデバイスは、そのイベントの検出に応じて、メモリデバイスの使用に起因する劣化を反転させるために加熱される。別のシステムにおいて、メモリデバイスは、そのシステムの別のメモリデバイス内でのデータアクセス操作と同時に使用に起因する劣化を回復させるために加熱される。第１および第２のメモリデバイスと連結されたメモリコントローラを有する別のシステムにおいては、データは、メンテナンス操作が第１のメモリデバイス内において必要であると決定することに応じて、第１のメモリデバイスから第２のメモリデバイスに退避される。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

コンピューティングシステムが少なくとも１つの機能的ユニット及び少なくとも１つの機能的ユニットに接続された磁気ランダムアクセスメモリ(MRAM)ブロックを含む。MRAMブロックは少なくとも１つの機能的ユニットのパワーダウン状態の間、少なくとも１つの機能的ユニットの機能的状態を格納するように構成される。
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【課題】電力停止の場合にＤＲＡＭセルの状態を記憶し、電力投入又は電力回復の場合にゲートからＤＲＡＭセル上にこの状態を回復するフローティングゲートを有するＤＲＡＭセルを提供する。
【解決手段】表面を備えた第１の導電型の半導体基板を有するコンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭ。基板の表面上には、第２導電型の第１領域が存在する。基板の表面上には、第１領域から離間して、第２導電型の第２領域が存在する。基板の第１領域と第２領域との間には、第１導電型の本体領域が存在する。本体領域は、この表面と、１又はそれ以上の絶縁領域と、第１及び第２の領域とによって、境界が形成される。ＤＲＡＭは、更に、この表面から絶縁されて第１領域と第２領域との間に位置決めされたフローティングゲートを有する。フローティングゲートには、制御ゲートが容量的に結合されている。 （もっと読む）

【課題】標準的なＣＭＯＳＩＣの製造工程で電気的な書換えが可能な不揮発性メモリの形成が可能となり、集積回路の調整用等として汎用性に優れる不揮発性メモリ用素子を提供する。
【解決手段】浮遊ゲートＦＧをそれぞれ具備するＰＭＯＳトランジスタＴｒ１、ＰＭＯＳトランジスタＴｒ２及びＮＭＯＳトランジスタＴｒ３を形成するとともに、ＰＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とを互いに分離されたウェル上に形成した。 （もっと読む）

【課題】読み出しマージンを大きくとることができ、且つ、ワード線，ビット線の制御をＶｃｃレベルで行うことができる書き換え可能な不揮発性メモリセルを提供する。
【解決手段】記憶トランジスタ（ｎＭＯＳトランジスタ）をサイドスペーサに電荷を注入することによりしきい値を制御可能なトランジスタで構成したインバータをクロス接続してフリップフロップを構成する。一方の記憶トランジスタに書き込みを行うときは、ソース線を介して記憶トランジスタのソースに高電圧を供給するとともに、反対側のインバータの負荷トランジスタを介して記憶トランジスタのゲートに高電圧を供給する。この書き込みを消去するときは、ソース線を介して記憶トランジスタのソースに高電圧を供給する。 （もっと読む）

【課題】集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルを提供する。
【解決手段】集積されたＤＲＡＭ−ＮＶＲＡＭ（１７０、１７１）すなわち多値メモリセルは、共有される縦型ゲート（１２０）と浮遊プレート（１１５、１１６）を有するデバイスを含む縦型ＤＲＡＭデバイスで構成される。浮遊プレート（１１５、１１６）デバイスは、２つの機能の間の柱状部にある共有された浮遊ボディによって、セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１）の電荷記憶特性を高める。このメモリセルは、柱状部を構成するトレンチを有する基板（１００）に形成される。セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１、１０３）を制御するために、柱状部の一方の側面の縦型ワード線／ゲート（１３１、１３０）が用いられる。柱状部の他方の側面の縦型捕獲層（１１５、１１６）は、浮遊プレートデバイスの一部として、１以上の電荷を記憶し、またＤＲＡＭと浮遊プレートデバイスとの間の浮遊ボディを通じてＤＲＡＭ機能の特性を高める。縦型ＮＶＲＡＭワード線／制御ゲート（１２０）は、捕獲層に沿って形成され、近傍の浮遊プレートデバイス（１１５、１１６）に共有される。 （もっと読む）

【課題】ラジカル酸化(Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ)によるデュアルゲート誘電体構造を有する半導体素子の製造方法を提供することを目的とする。
【解決方法】半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に窒化膜を形成する工程と、所定領域の前記窒化膜を選択的にエッチングする工程と、前記エッチングされた窒化膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、前記酸化膜上にゲート導電膜を形成する工程と、該ゲート導電膜と、前記酸化膜と、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程とを含み、前記所定領域に前記絶縁膜及び前記酸化膜が積層されて第１ゲート誘電体構造を形成し、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造を形成する構成とした。 （もっと読む）