記憶装置
【課題】リフレッシュ動作の回数を減らすことで、消費電力を抑える。また、先に書き込んだデータを破壊することなく、データを読み出す。
【解決手段】ソースまたはドレインの一方となる第１の電極と、ソースまたはドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソースまたはドレインの一方となる第３の電極と、ソースまたはドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置とする。
【解決手段】ソースまたはドレインの一方となる第１の電極と、ソースまたはドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソースまたはドレインの一方となる第３の電極と、ソースまたはドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置に関する。特に本発明はデータを保持するメモリセルの構成に関する。
【背景技術】
【０００２】
半導体特性を利用した記憶装置（以下、記憶装置という）は、複数の電子機器に組み込まれ、多くの製品化がなされている。記憶装置としては、揮発性メモリと不揮発性メモリに大別することができる。揮発性メモリとしては、レジスタ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が挙げられ、不揮発性メモリとしては、ＦｌａｓｈＥＥＰＲＯＭ（フラッシュメモリ）が挙げられる。
【０００３】
ＳＲＡＭはフリップフロップなどの回路を用いて記憶内容を保持するため、１メモリセルあたりに素子の数が多くなり（例えば、１メモリセルあたりトランジスタが６個）、記憶容量あたりの単価が高くなるという問題がある。
【０００４】
一方、ＤＲＡＭは、トランジスタ及び容量素子でメモリセルを構成する単純な構造を有している。そのため他の揮発性メモリに比べ、メモリセルを構成するための半導体素子の数が少なく、単位面積あたりの記憶容量を高めることができ、低コスト化を実現できる。しかしながらＤＲＡＭは、一度記憶したデータを読み出す際にデータが消えてしまうといった点、一定期間経過するとトランジスタからの電荷のリークによって記憶したデータが消えてしまう点、といった欠点があり、１秒間に数十回の定期的なリフレッシュ動作が必要となっている。定期的なリフレッシュ動作は、消費電力の増加を招いてしまう。
【０００５】
特許文献１には、揮発性メモリと不揮発性メモリを組み合わせることで、リフレッシュ動作をなくすことができるＤＲＡＭの構成について記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３０８６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
不揮発性メモリであるフラッシュメモリでは、フローティングゲート（電荷蓄積層ともいう）に電荷を蓄積する際に、印加される電圧の絶対値が、２０Ｖ前後と、揮発性メモリに比べて大きい電圧が必要になる。印加する電圧値が大きいと、繰り返しで動作させる際の消費電力が増加してしまう。そのため消費電力を低下させることを優先するために、低い電圧で動作することの可能な構成である、トランジスタ及び容量素子でメモリセルを構成する単純な構造のＤＲＡＭの構成が多く採用されている。
【０００８】
しかしながら、低電圧での動作が可能なトランジスタ及び容量素子でメモリセルを構成する単純な構造のＤＲＡＭの構成では、データを読み出す際に先に書き込んだデータを破壊する構成となるため、同じデータであっても再度書き込む必要が生じてしまう。従って定期的にリフレッシュ動作による消費電力の増加が問題となる。
【０００９】
上述の課題に鑑み、本発明の一態様は、リフレッシュ動作の回数を減らすことのできる記憶装置の提供を目的の一つとする。また、本発明の一態様は、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置の提供を目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置である。
【００１１】
本発明の一態様は、ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されており、第１のチャネル形成領域を有する活性層と第１のゲート電極とが重畳する面積は、第２のチャネル形成領域を有する活性層と第２のゲート電極または第３のゲート電極が重畳する面積よりも小さい記憶装置である。
【００１２】
本発明の一態様において、第１のトランジスタの第１のチャネル形成領域を有する活性層は、ドーパントが添加されることで低抵抗化された領域を有し、当該領域により、第１のゲート電極と、第１の電極及び第２の電極と、が離間して設けられている記憶装置である。
【００１３】
本発明の一態様において、第１のトランジスタは、第２のトランジスタとは異なる層に設けられている記憶装置である。
【００１４】
本発明の一態様において、第２のゲート電極と第２のチャネル形成領域が有する活性層とが重畳する面積は、第３のゲート電極と第２のチャネル形成領域が有する活性層とが重畳する面積よりも大きい記憶装置である。
【００１５】
本発明の一態様において、第１の電極は、第３の電極に電気的に接続される記憶装置である。
【００１６】
本発明の一態様において、酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置である。
【発明の効果】
【００１７】
本発明の一態様により、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる記憶装置の提供をすることができる。また、本発明の一態様により、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置の提供をすることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１を説明する図。
【図２】実施の形態１を説明する図。
【図３】実施の形態２を説明する図。
【図４】実施の形態２を説明する図。
【図５】実施の形態２を説明する図。
【図６】実施の形態３を説明する図。
【図７】実施の形態４を説明する図。
【図８】実施の形態４を説明する図。
【図９】実施の形態５を説明する図。
【図１０】実施の形態６を説明する図。
【図１１】実施の形態７を説明する図。
【図１２】実施例１を説明する図。
【図１３】実施例１を説明する図。
【図１４】実施例１を説明する図。
【図１５】実施例１を説明する図。
【図１６】酸化物半導体の一例。
【図１７】酸化物半導体の一例。
【図１８】酸化物半導体の一例。
【図１９】ゲート電圧と電界効果移動度の関係。
【図２０】ゲート電圧とドレイン電流の関係。
【図２１】ゲート電圧とドレイン電流の関係。
【図２２】ゲート電圧とドレイン電流の関係。
【図２３】トランジスタの特性。
【図２４】トランジスタの特性。
【図２５】トランジスタの特性。
【図２６】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２０】
なお、各実施の形態及び実施例の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２１】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２２】
（実施の形態１）
図１（Ａ）に、本発明の記憶装置の最小単位に当たるメモリセルの、回路図の一例を示す。図１（Ａ）に示すメモリセル１００は、スイッチング素子として機能する第１のトランジスタ１０１と、記憶素子として機能する第２のトランジスタ１０２と、を有する。なお第１のトランジスタ１０１は、スイッチング素子として機能することで、第２のトランジスタ１０２の第２のゲート電極に、入力用データ線の電位の供給をする。
【００２３】
スイッチング素子として機能する第１のトランジスタ１０１は、ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料で形成された第１のチャネル形成領域と、第１のゲート電極とを有する。第１のトランジスタ１０１は、真性キャリア密度がシリコンよりも低い半導体材料を第１のチャネル形成領域に用いることで、オフ電流を十分低減することができる。
【００２４】
記憶素子として機能する第２のトランジスタ１０２は、ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２のチャネル形成領域と、第２のゲート電極と、第３のゲート電極とを有する。第２のチャネル形成領域は、第２のゲート電極と第３のゲート電極の間に位置する。なお第２のチャネル形成領域は、第１のチャネル形成領域と同様に、真性キャリア密度がシリコンよりも低い半導体材料で形成されることが好ましい。なお、第２のチャネル形成領域は、第２のゲート電極と第３のゲート電極の間に位置することができる半導体材料であれば、特に材料は限定されない。
【００２５】
第１のチャネル形成領域及び第２のチャネル形成領域に用いられる、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）によって作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンの成膜温度は約１５００℃、窒化ガリウムの成膜温度は約１１００℃であるが、酸化物半導体の成膜温度は、３００〜５００℃（ガラス転移温度以下、最大でも７００℃程度）と低く、安価で入手しやすいガラス基板上への成膜が可能である。また、基板の大型化にも対応が可能である。また第２のトランジスタ１０２における第２のチャネル形成領域を、第２のゲート電極と第３のゲート電極の間に位置するよう作製することも可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、４５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【００２６】
なお酸化物半導体は、真性（Ｉ型ともいう）、又は実質的に真性である半導体であり、キャリアの数が極めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である材料を、用いる。
【００２７】
上記酸化物半導体をチャネル形成領域に含むトランジスタのオフ電流は、チャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下、好ましくはチャネル幅１μｍあたり１０ｙＡ（１×１０−２３Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｙＡ（１×１０−２４Ａ）以下とすることができる。従って、例えば第２のトランジスタ１０２の第２のゲート電極における静電容量が１ｆＦとし、第２のトランジスタ１０２のオフ電流を１ｙＡとすると、１０年に１回程度のリフレッシュ動作でもデータの保持を可能にすることができる。
【００２８】
また上記酸化物半導体としては、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体を用いることもできる。例えば、基板温度を１００℃以上５００℃以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することで、層表面に垂直に配向した結晶を含む酸化物半導体層を形成することができる。上記層表面に垂直に配向した結晶を含む酸化物半導体層を用いることで、例えば光によるトランジスタの電気特性の変化を抑制することができる。
【００２９】
以下の説明では第１のチャネル形成領域及び第２のチャネル形成領域に用いられる半導体材料として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。なお図面において、酸化物半導体をチャネル形成領域に用いたトランジスタであることを明確にするためにトランジスタを示す回路記号には”ＯＳ”の文字を付している。
【００３０】
なお、図１（Ａ）では、メモリセル１００がスイッチング素子として機能する第１のトランジスタ１０１を一つだけ有する構成を示しているが、特にこの構成に限定されない。本発明の一態様では、スイッチング素子として機能する第１のトランジスタ１０１が各メモリセルに最低限１つ設けられていれば良く、上記第１のトランジスタ１０１の数は複数であっても良い。
【００３１】
また、本発明の一態様では、少なくとも、スイッチング素子として機能する第１のトランジスタ１０１の第１のチャネル形成領域が、上述したワイドギャップ半導体材料を用いて形成される構成であればよい。なお記憶素子として機能する第２のトランジスタ１０２の第２のチャネル形成領域に、第１のチャネル形成領域と同じ半導体材料である、酸化物半導体を用いる構成としても良い。第１のチャネル形成領域と第２のチャネル形成領域とを同じ半導体材料である酸化物半導体で形成することで、トランジスタを作製する際のプロセスを一部共通化することができる。或いは、記憶素子として機能する第２のトランジスタ１０２の第２のチャネル形成領域に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体材料が用いられていても良い。
【００３２】
次いで、図１（Ａ）に示したメモリセル１００における、第１のトランジスタ１０１、第２のトランジスタ１０２の接続関係について説明する。
【００３３】
第１のトランジスタ１０１の第１のゲート電極は、書き込み用ワード線ＷＬ（配線１０３）に接続されている。そして、第１のトランジスタ１０１は、ソース及びドレインの一方となる第１の電極が、入力用データ線Ｄｉｎ（配線１０４、ビット線ともいう）に接続され、ソース及びドレインの他方となる第２の電極が、第２のトランジスタ１０２の第２のゲート電極に接続されている。また、第２のトランジスタ１０２の第３のゲート電極は、読み出し用ワード線ＲＬ（配線１０５）に接続されている。そして、第２のトランジスタ１０２は、ソース及びドレインの一方となる第３の電極が出力用データ線Ｄｏｕｔ（配線１０６）に接続され、ソース及びドレインの他方となる第４の電極がグラウンド電位などの固定電位が与えられている電源線ＧＮＤ（配線１０７）に接続されている。
【００３４】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を含むＡとＢとの間の部分が概略同じ電位となる場合を表すものとする。
【００３５】
次いで、図１（Ｂ）に、図１（Ａ）に示した回路構成を有するメモリセル１００の、断面図の一例を示す。図１（Ｂ）では、スイッチング素子として機能する第１のトランジスタ１０１と、記憶素子として機能する第２のトランジスタ１０２とが、絶縁表面を有する基板１１０上に形成されている様子を示している。特に図１（Ｂ）では、一例として、第２のトランジスタ１０２上に第１のトランジスタ１０１を形成する構成を示している。当該構成によってメモリセルの集積度を高めることができる。また図１（Ｂ）に示す構成以外にも第１のトランジスタ１０１及び第２のトランジスタ１０２を構成する半導体材料及び電極材料を同じ層に形成することで、トランジスタを作製する際のプロセスを一部共通化することができる。
【００３６】
図１（Ｂ）で第２のトランジスタ１０２は、絶縁表面を有する基板１１０上に、第３のゲート電極１２１と、第３のゲート電極１２１上の絶縁膜１２２と、絶縁膜１２２を間に挟んで第３のゲート電極１２１と重なる、チャネル形成領域を有する酸化物半導体膜１２３と、酸化物半導体膜１２３上の第３の電極１２４、第４の電極１２５と、酸化物半導体膜１２３、第３の電極１２４及び第４の電極１２５上の絶縁膜１２７と、絶縁膜１２７上において酸化物半導体膜１２３と重なっている第２のゲート電極１２６と、絶縁膜１２７上の第２のゲート電極１２６が設けられる以外の領域での凹凸を平坦化するための絶縁膜１２８と、を有している。
【００３７】
また図１（Ｂ）で第１のトランジスタ１０１は、平坦化された絶縁膜１２８上に、チャネル形成領域を有する酸化物半導体膜１１１と、酸化物半導体膜１１１上の第１の電極１１２、第２の電極１１３と、酸化物半導体膜１１１、第１の電極１１２及び第２の電極１１３上の絶縁膜１１４と、絶縁膜１１４上において酸化物半導体膜１１１と重なっている第１のゲート電極１１５と、絶縁膜１１４上の第１のゲート電極１１５が設けられる以外の領域での凹凸を平坦化するための絶縁膜１１６と、を有している。また図１（Ｂ）では、第２のゲート電極１２６と第２の電極１１３とが直接接続するよう設けられている。なお図１（Ｂ）では基板１１０上の第２のトランジスタ１０２上に第１のトランジスタ１０１を設ける構成について示したが、基板上の第１のトランジスタ１０１上に第２のトランジスタ１０２を設ける構成としてもよい。
【００３８】
次いで、図２（Ａ）、（Ｂ）を用いて、記憶素子として機能する第２のトランジスタ１０２の動作について、第２のトランジスタ１０２がｎチャネル型であり、なおかつ２値のデータを扱う場合を例に挙げて説明する。なお、図２（Ａ）には、第２のトランジスタ１０２の回路図を示しており、第２のゲート電極の電位をＶｃｇ、第３のゲート電極の電位をＶｂｇ、第３の電極（以下、ドレイン電極ともいう）の電位をＶｄ、第４の電極（以下ソース電極ともいう）の電位をＶｓとして、第２のトランジスタ１０２が有する各電極の電位を表記している。
【００３９】
また図２（Ａ）、（Ｂ）の説明で第２のトランジスタ１０２の閾値電圧は、第３のゲート電極とソース電極との間の電圧に応じて、閾値電圧Ｖｔｈ０または閾値電圧Ｖｔｈ１の２値で変化するものとして説明する。ここで閾値電圧Ｖｔｈ０と閾値電圧Ｖｔｈ１との関係は、０＜Ｖｔｈ１＜Ｖｔｈ０である。なお、閾値電圧Ｖｔｈ０は、第３のゲート電極の電位Ｖｂｇがグラウンド電位Ｖｇｎｄと同じか、それよりも低い電位のときの、第２のトランジスタ１０２の閾値電圧に相当するものとして説明する。従って例えば、第３のゲート電極の電位ＶｂｇがＶｇｎｄに設定された場合、第２のトランジスタ１０２の閾値電圧は閾値電圧Ｖｔｈ０となる。なお、閾値電圧Ｖｔｈ１は、各電位の関係をＶｇｎｄ＜Ｖｓｓ＜Ｖｄｄで表す場合、第３のゲート電極の電位ＶｂｇがＶｓｓ以上で、Ｖｄｄよりも低い電位のときの、第２のトランジスタ１０２の閾値電圧に相当する。従って例えば、第３のゲート電極の電位ＶｂｇがＶｓｓに設定された場合、第２のトランジスタ１０２の閾値電圧は閾値電圧Ｖｔｈ０よりマイナス側にシフトした閾値電圧Ｖｔｈ１となる。なお電位Ｖｄｄは第２のトランジスタ１０２の第２のゲート電極の電位Ｖｃｇをグラウンド電位Ｖｇｎｄとしてもオンになる電位である。
【００４０】
まず、データの書き込み時における、第２のトランジスタ１０２の動作について説明する。書き込み時において、第２のトランジスタ１０２は、閾値電圧Ｖｔｈ０となるよう第３のゲート電極とソース電極との間に電圧が印加される。そして書き込み時における第２のゲート電極とソース電極の電位の関係は、Ｖｃｇ−Ｖｓ≦Ｖｔｈ０となるようＶｃｇの電位を設定しておく。このとき、第２のトランジスタ１０２は書き込み時においてオフであり、ドレイン電極はハイインピーダンスの状態にある。
【００４１】
第２のゲート電極の電位Ｖｃｇは、データの書き込み時において、書き込むデータの値に従って電位の高低が設定される。具体的に２値のデータを扱う場合、第２のゲート電極には、高電位ＶＨか、または低電位ＶＬの、いずれかが与えられる。なお高電位ＶＨ及び低電位ＶＬは、ＶＨ−Ｖｓ≦Ｖｔｈ０、ＶＬ−Ｖｓ≦Ｖｔｈ０であり、且つＶＨ−Ｖｓ＞Ｖｔｈ１、ＶＬ−Ｖｓ＞Ｖｔｈ１となる電位とする。
【００４２】
次いで、データの保持時における第２のトランジスタ１０２の動作について説明する。保持時において、スイッチング素子として機能する第１のトランジスタ１０１はオフである。上述したように第１のトランジスタ１０１はオフ電流が著しく低いので、第２のゲート電極の電位Ｖｃｇは、書き込み時において設定された電位を一定期間保持する。
【００４３】
次いで、データの読み出し時における第２のトランジスタ１０２の動作について説明する。読み出し時において、第２のトランジスタ１０２は、閾値電圧Ｖｔｈ１となるよう第３のゲート電極とソース電極との間に電圧が印加される。従って上述したように、第３のゲート電極の電位Ｖｂｇを電位Ｖｓｓに設定すればよい。
【００４４】
データの読み出し時では、直前に行われたデータの書き込み時において、第２のゲート電極の電位Ｖｃｇに高電位ＶＨか低電位ＶＬが与えられている。データの読み出し時、第２のゲート電極の電位Ｖｃｇが高電位ＶＨの場合、第２のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ１よりも高くなることで、ソース電極とドレイン電極間の抵抗値が下がることにより、第２のトランジスタ１０２がオンになる。よって、ソース電極の電位Ｖｓは、ドレイン電極に与えられる。一方データの読み出し時、第２のゲート電極の電位Ｖｃｇが低電位ＶＬの場合、第２のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ１よりも低くなることで、第２のトランジスタ１０２はオフのままである。よって、ソース電極とドレイン電極間の抵抗値が高く、ドレイン電極はハイインピーダンスの状態のままである。
【００４５】
従って、ドレイン電極の電位Ｖｄは、直前に行われたデータの書き込み時において、第２のゲート電極に与えられた電位の高さに連動している。図２（Ｂ）に、読み出し時における、第２のゲート電極の電位Ｖｃｇと、第２のトランジスタ１０２のドレイン電流Ｉｄの関係を示す。曲線１３０は、閾値電圧がＶｔｈ１に設定されている場合の、電位Ｖｃｇとドレイン電流Ｉｄの関係を示しており、曲線１３１は、閾値電圧がＶｔｈ０に設定されている場合の、電位Ｖｃｇとドレイン電流Ｉｄの関係を示している。
【００４６】
第３のゲート電極の電位Ｖｂｇがグラウンド電位Ｖｇｎｄで第２のトランジスタ１０２の閾値電圧がＶｔｈ０の場合、第２のゲート電極の電位Ｖｃｇが高電位ＶＨに設定されるとドレイン電流Ｉｄ０’が得られる。また第３のゲート電極の電位Ｖｂｇがグラウンド電位Ｖｇｎｄで第２のトランジスタ１０２の閾値電圧がＶｔｈ０の場合、第２のゲート電極の電位Ｖｃｇが低電位ＶＬに設定されるとドレイン電流Ｉｄ０が得られる。ドレイン電流Ｉｄ０’及びドレイン電流Ｉｄ０は曲線１３１からわかるように小さい値のため、第２のトランジスタ１０２の閾値電圧がＶｔｈ０の場合、すなわち読み出し時以外ではソース電極とドレイン電極間の抵抗値が高い状態となる。
【００４７】
一方で第３のゲート電極の電位Ｖｂｇが電位Ｖｓｓで第２のトランジスタ１０２の閾値電圧がＶｔｈ１の場合、第２のゲート電極の電位Ｖｃｇが高電位ＶＨに設定されるとドレイン電流Ｉｄ１’が得られる。また第３のゲート電極の電位Ｖｂｇが電位Ｖｓｓで第２のトランジスタ１０２の閾値電圧がＶｔｈ１の場合、第２のゲート電極の電位Ｖｃｇが低電位ＶＬに設定されるとドレイン電流Ｉｄ１が得られる。ドレイン電流Ｉｄ１は曲線１３０からわかるように小さい値、ドレイン電流Ｉｄ１’は曲線１３０からわかるように大きい値のため、第２のトランジスタ１０２の閾値電圧がＶｔｈ１の場合、すなわち読み出し時ではドレイン電流もしくはドレイン電極の電位Ｖｄの値を読み取ることで、書き込まれたデータの値を把握することができる。
【００４８】
なお本実施の形態では、２値のデータを扱う場合について説明したが、本発明の記憶装置では、３値以上の多値のデータを扱うことも可能である。
【００４９】
本発明の一態様では、高純度化された酸化物半導体膜をトランジスタのチャネル形成領域として用いたスイッチング素子によって、データの書き込み及び読み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数Ｖ程度であり、消費電力を格段に小さく抑えることができる。また高純度化された酸化物半導体膜をトランジスタのチャネル形成領域として用いることで、一度書き込んだデータの保持を極めて長くとることができる。よって、書き込んだデータを一定期間毎に再度書き込むリフレッシュ動作の回数を減らすことができる。書き込み及び読み出しに要する電圧の低電圧化及びリフレッシュ動作の回数削減によって、本実施の構成は消費電力の削減を図ることができる。また書き込んだデータの読み出しに際し、先に書き込んだデータを破壊することなく、データを読み出すことができる。よって、再度同じデータを書き込む必要がないため、その分の消費電力を削減することが可能である。
【００５０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００５１】
（実施の形態２）
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。
【００５２】
図３に、複数のメモリセル１００Ａ乃至１００Ｃがマトリクス状に接続されたＮＯＲ型の記憶装置のセルアレイの回路図を、一例として示す。図３に示す記憶装置が有する各メモリセル１００Ａ乃至１００Ｃの構成については、実施の形態１において、図１（Ａ）で説明した内容を参酌することができる。
【００５３】
具体的に、メモリセル１００Ａ乃至１００Ｃは、第２のトランジスタ１０２Ａ乃至１０２Ｃの第２のゲート電極への電位の供給を制御することができる、スイッチング素子として機能する第１のトランジスタ１０１Ａ乃至１０１Ｃと、記憶素子として機能する第２のトランジスタ１０２Ａ乃至１０２Ｃと、を有する。
【００５４】
図３に示すセルアレイでは、複数の入力用データ線Ｄｉｎ、複数の出力用データ線Ｄｏｕｔ、複数の書き込み用ワード線ＷＬ、複数の読み出し用ワード線ＲＬなどの各種配線が設けられており、セルアレイの駆動回路からの信号または電源電位が、これら配線を介して各メモリセル１００Ａ乃至１００Ｃに供給される。よって、上記配線の数は、メモリセル１００Ａ乃至１００Ｃの数及び配置によって決めることができる。具体的に、図３に示すセルアレイの場合、３行×１列のメモリセルがマトリクス状に接続されており、少なくとも、入力用データ線Ｄｉｎ、出力用データ線Ｄｏｕｔ、書き込み用ワード線ＷＬ１〜ＷＬ３、読み出し用ワード線ＲＬ１〜ＲＬ３が、セルアレイ内に配置されている場合を例示している。
【００５５】
上記配線と、メモリセル１００Ａ乃至１００Ｃ内の回路素子との接続構造について、入力用データ線Ｄｉｎ、出力用データ線Ｄｏｕｔ、書き込み用ワード線ＷＬ１、読み出し用ワード線ＲＬ１に接続されているメモリセル１００Ａ乃至１００Ｃのひとつを例に挙げ、説明する。第１のトランジスタ１０１Ａの第１のゲート電極は、書き込み用ワード線ＷＬ１に接続されている。そして、第１のトランジスタ１０１Ａは、第１の電極が入力用データ線Ｄｉｎに接続され、第２の電極が、第２のトランジスタ１０２Ａの第２のゲート電極に接続されている。また、第２のトランジスタ１０２Ａの第３のゲート電極は、読み出し用ワード線ＲＬ１に接続されている。そして、第２のトランジスタ１０２Ａは、ドレイン電極が出力用データ線Ｄｏｕｔに接続され、ソース電極がグラウンド電位などの固定電位が与えられている電源線ＧＮＤに接続されている。
【００５６】
次いで、図３に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作について、図４を用いて説明する。図４は、各配線に入力される信号の電位の時間変化を示すタイミングチャートであり、第１のトランジスタ１０１Ａ乃至１０１Ｃ及び第２のトランジスタ１０２Ａ乃至１０２Ｃが共にｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
【００５７】
まず、データの書き込み時における記憶装置の動作について説明する。書き込み時において、書き込み用ワード線ＷＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ゲート電極に与えられることで、書き込み用ワード線ＷＬ１にゲート電極が接続されている第１のトランジスタ１０１Ａが、オンになる。一方、読み出し用ワード線ＲＬ１には、図２（Ａ）、（Ｂ）で説明したように第２のトランジスタ１０２Ａの閾値電圧がＶｔｈ０となる電位が入力されており、読み出し用ワード線ＲＬ１に第３のゲート電極が接続されている第２のトランジスタ１０２Ａはオフを維持する。
【００５８】
そして、入力用データ線Ｄｉｎに、データを情報として含む信号が入力される。図４では、入力用データ線Ｄｉｎに、ハイレベルまたはローレベルの電位を有する信号が入力されている場合を例示している。また、２値のデータを扱う場合は、入力用データ線Ｄｉｎに入力される信号の電位が電源電圧に相当する電位（例えばＶｄｄとＶｓｓ）の２値であれば良いが、３値以上の多値のデータを扱う場合は、その扱うデータに用いられている基数に合わせて、電位のレベルの数を決めればよい。
【００５９】
入力用データ線Ｄｉｎに入力されている電位は、オンの第１のトランジスタ１０１Ａを介して、第２のトランジスタ１０２Ａが有する第２のゲート電極に与えられる。そして、第２のゲート電極の電位に従って、第２のトランジスタ１０２Ａの閾値電圧がＶｔｈ０にシフトした際の第２のトランジスタ１０２Ａのオン又はオフの状態が決まる。
【００６０】
書き込み用ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、書き込み用ワード線ＷＬ１にゲート電極が接続されている第１のトランジスタ１０１Ａがオフになる。そして、書き込み用ワード線ＷＬ２、書き込み用ワード線ＷＬ３に、パルスを有する信号が順に入力され、書き込み用ワード線ＷＬ２を有するメモリセル、書き込み用ワード線ＷＬ３を有するメモリセルにおいて、上述した動作が同様に繰り返される。
【００６１】
次いで、データの保持時における記憶装置の動作について説明する。保持時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、第１のトランジスタ１０１Ａ乃至１０１Ｃがオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。第１のトランジスタ１０１Ａ乃至１０１Ｃは、上述したようにオフ電流が著しく低いので、第２のゲート電極の電位は、書き込み時において設定されたレベルを保持する。また、全ての読み出し用ワード線ＲＬ１〜ＲＬ３には、図２（Ａ）、（Ｂ）で説明したように第２のトランジスタ１０２Ａ乃至１０２Ｃの閾値電圧がＶｔｈ０となる電位が入力されており、読み出し用ワード線ＲＬ１〜ＲＬ３に第３のゲート電極が接続されている第２のトランジスタ１０２Ａ乃至１０２Ｃはオフを維持する。
【００６２】
図４のタイミングチャートではデータを保持する動作を説明するために保持期間を設けている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。
【００６３】
次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、保持時と同様に、第１のトランジスタ１０１Ａ乃至１０１Ｃがオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。
【００６４】
一方、読み出し時において、読み出し用ワード線ＲＬ１〜ＲＬ３には、パルスを有する信号が順に入力される。具体的には、まず、読み出し用ワード線ＲＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的には、図２（Ａ）、（Ｂ）で説明したように第２のトランジスタ１０２Ａの閾値電圧がＶｔｈ１となる電位が入力される。第２のトランジスタ１０２Ａでは、閾値電圧がＶｔｈ１となると、直前の書き込み時において第２のゲート電極に書き込まれた電位に従って、そのドレイン電流、またはソース電極とドレイン電極間の抵抗値が定まる。
【００６５】
そして、第２のトランジスタ１０２Ａのドレイン電流、またはソース電極とドレイン電極間の抵抗値が、情報として含まれる電位、すなわち第２のトランジスタ１０２Ａが有するドレイン電極の電位が、出力用データ線Ｄｏｕｔを介して駆動回路に供給される。
【００６６】
なお、出力用データ線Ｄｏｕｔに供給される電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じ値のデータが記憶されているならば、当該メモリセルに接続された全ての出力用データ線には、同じレベルの電位が供給されているはずである。しかし、実際には、第１のトランジスタ１０１Ａ乃至１０１Ｃまたは第２のトランジスタ１０２Ａ乃至１０２Ｃの特性が、メモリセル間においてばらついている場合があるため、読み出されるはずのデータが全て同じ値であっても、出力用データ線Ｄｏｕｔに供給される電位にばらつきが生じ、その分布に幅を有することがある。よって、出力用データ線Ｄｏｕｔに供給される電位に多少のばらつきが生じていても、上記電位から、読み出されたデータを情報として含み、なおかつ、所望の仕様に合わせて振幅、波形が処理された信号を形成することができる読み出し回路を、駆動回路として記憶装置に設ける。
【００６７】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセルにおいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。
【００６８】
なお本実施の形態の構成では、一度書き込んだデータを一定期間保持することが可能である。そこで、図３に示す回路図において入力用データ線Ｄｉｎ及び出力用データ線Ｄｏｕｔは、共通の配線とすることも可能である。具体的な回路図について図５に示す。図５の構成とすることで配線数を削減することができ、メモリセルの高密度化を図ることができる。
【００６９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００７０】
（実施の形態３）
本実施の形態では、記憶装置におけるメモリセルの上面図、回路図、及び断面図について、図６（Ａ）乃至（Ｃ）を参照して説明する。
【００７１】
図６（Ａ）にはメモリセルの平面図を示している。図６（Ｂ）には図６（Ａ）に示した平面図に対応する回路図を示している。図６（Ｃ）には図６（Ａ）のＡ−Ａ’、Ｂ−Ｂ’における断面図を示している。図６（Ａ）乃至（Ｃ）において付した符号は、図１（Ａ）、（Ｂ）と同様であり、それぞれ第１のトランジスタ１０１及び第２のトランジスタ１０２の配置について示している。なお図６（Ａ）乃至（Ｃ）では、入力用データ線及び出力用データ線について、共通化した構成について示している。
【００７２】
図６（Ａ）及び（Ｃ）に示す第１のトランジスタ１０１及び第２のトランジスタ１０２では、特に第１のトランジスタ１０１が有する第１のゲート電極、第２のトランジスタ１０２が有する第２のゲート電極及び第３のゲート電極の大きさを異ならせて示している。
【００７３】
具体的には、第２のチャネル形成領域を有する活性層と重畳する第２のゲート電極の面積をＳ２、第２のチャネル形成領域を有する活性層と重畳する第３のゲート電極の面積をＳ３とすると、Ｓ３＜Ｓ２とすることが好ましい。特にＳ２を大きく取ることで第２のゲート電極における電荷の保持能力を高めることができる。
【００７４】
また、第１のチャネル形成領域を有する活性層と重畳する第１のゲート電極の面積をＳ１とすると、前述のＳ２、Ｓ３と比較してＳ１＜Ｓ３＜Ｓ２とすることが好ましい。特にＳ１を小さく取ることで、書き込み用ワード線ＷＬの寄生容量を小さくすることができるため、充放電に要する電荷分の消費電力を低減することができる。
【００７５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００７６】
（実施の形態４）
本実施の形態では、上記実施の形態の記憶装置に適用可能なトランジスタの構成例について説明する。本実施の形態では特に、上記実施の形態で説明した構成において第１のトランジスタ１０１を微細化して形成する際の構成例、及び作製工程の一例について示す。
【００７７】
特に本実施の形態で説明する第１のトランジスタの構成では、酸化物半導体をチャネル形成領域に有する活性層のうちソース領域及びドレイン領域となる領域を、酸化物半導体中に不純物を導入してチャネル形成領域よりも低抵抗化させて形成する構成について説明する。なお不純物領域の抵抗値は、チャネル形成領域の抵抗値よりも低い値となる。
【００７８】
図７（Ａ）乃至（Ｄ）は、本実施の形態における第１のトランジスタの１０１の構成となる、トランジスタの断面図である。図７（Ａ）乃至（Ｄ）に示すトランジスタの構造は、いずれもトップゲート構造である。図７（Ａ）乃至（Ｄ）に示すように、第１のトランジスタ１０１の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、第１のトランジスタと書き込み用ワード線ＷＬとの間の寄生容量を小さくできる。その結果、充放電の消費電力を低減することができる。
【００７９】
図７（Ａ）に示すトランジスタは、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０７＿Ａと、を含む。
【００８０】
半導体層６０３＿Ａは、離間して設けられた高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａと、を含む。高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの間の領域がチャネル形成領域になる。半導体層６０３＿Ａは、例えば絶縁層６０１＿Ａの上に設けられる。なお高濃度領域はドーパントが高濃度に添加されることで低抵抗化された領域であり、低濃度領域はドーパントが低濃度に添加されることで低抵抗化された領域である。
【００８１】
導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、例えば半導体層６０３＿Ａの一部に接する。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの側面は、テーパ状であり、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの一部にそれぞれ重畳する。
【００８２】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に設けられる。
【００８３】
導電層６０７＿Ａは、絶縁層６０６＿Ａを介して高濃度領域６０４ａ＿Ａと高濃度領域６０４ｂ＿Ａとの間の半導体層６０３＿Ａに重畳する。絶縁層６０６＿Ａを介して導電層６０７＿Ａと重畳する半導体層６０３＿Ａの領域がチャネル形成領域になる。
【００８４】
また、図７（Ｂ）に示すトランジスタは、図７（Ａ）に示す構造に加え、サイドウォールとなる絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを含み、さらに、半導体層６０３＿Ａは、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの間に低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａを含む。
【００８５】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する側面に接する。
【００８６】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａに重畳する。また、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａの不純物濃度は、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの不純物濃度よりも低い。
【００８７】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【００８８】
図７（Ｃ）に示すトランジスタは、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０７＿Ｂと、を含む。
【００８９】
導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂは、絶縁層６０１＿Ｂの上に設けられ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂに電気的に接続される。導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂは、例えば高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの一部に接する。また、導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂの側面はテーパ状であり、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの一部に重畳する。
【００９０】
半導体層６０３＿Ｂは、離間して設けられた高濃度領域６０４ａ＿Ｂと高濃度領域６０４ｂ＿Ｂとの間に設けられている。半導体層６０３＿Ｂは、チャネル形成領域になる。半導体層６０３＿Ｂは、例えば導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａ並びに絶縁層６０１＿Ｂの上に設けられる。
【００９１】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂ、高濃度領域６０４ａ＿Ｂ、及び高濃度領域６０４ｂ＿Ｂの上に設けられる。
【００９２】
導電層６０７＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。絶縁層６０６＿Ｂを介して導電層６０７＿Ｂと重畳する半導体層６０３＿Ｂの領域がチャネル形成領域になる。
【００９３】
また、図７（Ｄ）に示すトランジスタは、図７（Ｃ）に示す構造に加え、サイドウォールとなる絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを含み、さらに、半導体層６０３＿Ｂは、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの間に低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを含む。
【００９４】
絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、互いに対向する一対の側面に接する。
【００９５】
低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ａ＿Ｂ及び６０９ｂ＿Ｂに重畳する。また、低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂの不純物濃度は、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの不純物濃度よりも低い。
【００９６】
低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【００９７】
さらに、図７（Ａ）乃至図７（Ｄ）に示す各構成要素について説明する。
【００９８】
絶縁層６０１＿Ａ及び絶縁層６０１＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層または積層して用いることができる。また、絶縁層６０１＿Ａ及び絶縁層６０１＿Ｂは、平坦性を有する表面に加工して用いることのできる材料であることが好ましい。
【００９９】
半導体層６０３＿Ａ及び半導体層６０３＿Ｂは、トランジスタのチャネル形成層としての機能を有する。半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。
【０１００】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１０１】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１０２】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【０１０３】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
【０１０４】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０よりも大きい数）で表記される材料の層を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１０５】
高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ａ＿Ｂは、トランジスタのソースまたはドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
【０１０６】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂの抵抗値は、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの抵抗値よりも高く、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを高抵抗不純物領域ともいう。
【０１０７】
高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに含まれるドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数が挙げられる。
【０１０８】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１９ｃｍ−３以上であることが好ましい。
【０１０９】
また、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１８ｃｍ−３以上５×１０１９ｃｍ−３未満であることが好ましい。
【０１１０】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、チャネル形成領域より結晶性が低くてもよい。
【０１１１】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料であり、ウルツ鉱構造の結晶が含まれていてもよい。このとき、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、好ましくは１×１０２０ｃｍ−３以上７原子％未満の窒素を含むとウルツ鉱構造になりやすい。
【０１１２】
上記不純物領域をＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料であり、ウルツ鉱構造の結晶を含む構造にすることによって、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値が低くなる。
【０１１３】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１１４】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【０１１５】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１１６】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとして好ましい。
【０１１７】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な材料の層の積層によって、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することもできる。例えばＣｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層によって導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することによって、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに接する絶縁層との密着性を高めることができる。
【０１１８】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層の積層によって絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成することもできる。
【０１１９】
また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
【０１２０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりもアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０１２１】
導電層６０７＿Ａ及び導電層６０７＿Ｂは、電界効果トランジスタのゲートとしての機能を有する。なお、電界効果トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０１２２】
導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な材料の層の積層によって、導電層６０７＿Ａ及び導電層６０７＿Ｂを構成することもできる。
【０１２３】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性の金属酸化物は、窒素を含んでいてもよい。窒素を含ませることによって、導電性を高めることができる。
【０１２４】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０７＿Ａ及び導電層６０７＿Ｂとして好ましい。
【０１２５】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂとしては、例えば絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層を用いることができる。また、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに適用可能な材料の層の積層によって絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを構成してもよい。
【０１２６】
さらに、本実施の形態のトランジスタの作製方法例として、図７（Ａ）に示すトランジスタの作製方法例について、図８（Ａ）乃至図８（Ｅ）を用いて説明する。図８（Ａ）乃至図８（Ｅ）は、本実施の形態におけるトランジスタの作製方法例を説明するための断面図である。
【０１２７】
まず、図８（Ａ）に示すように、第１の絶縁層として形成された絶縁層６０１＿Ａの上に半導体層６０３＿Ａを形成する。
【０１２８】
さらに、半導体層６０３＿Ａの一例として、結晶性を向上させることのできる酸化物半導体層の形成方法例について以下に説明する。
【０１２９】
酸化物半導体層の形成方法例は、絶縁層６０１＿Ａの上に半導体膜を形成する工程と、１回以上の熱処理を行う工程と、を含む。なお、半導体層６０３＿Ａの形成方法例において、該半導体膜の一部を除去する工程を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成前までであれば特に限定されない。また、熱処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。
【０１３０】
絶縁層６０１＿Ａの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層６０３＿Ａに適用可能な材料の膜を形成することによって半導体膜を形成する。このとき、膜形成面側（基板側）の温度を１００℃以上５００℃以下にする。
【０１３１】
熱処理を行う工程としては、例えば４００℃以上７５０℃以下の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成した後であれば、加熱処理Ａを行うタイミングは特に限定されない。
【０１３２】
加熱処理Ａによって、半導体膜の表面から結晶化が起こり、半導体膜の表面から内部に向かって結晶成長する。
【０１３３】
上記工程によって、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する半導体膜（ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を形成することができる。
【０１３４】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射によって、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１３５】
また、加熱処理Ａを行った後、加熱処理Ａを行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用によって、半導体層６０３＿Ａに酸素が供給され、半導体層６０３＿Ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０１３６】
次に、図８（Ｂ）に示すように、半導体層６０３＿Ａの一部の上に第１の導電膜を形成し、該第１の導電膜の一部をエッチングすることによって導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａを形成する。
【０１３７】
例えば、スパッタリング法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を形成することによって第１の導電膜を形成することができる。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることによって第１の導電膜を形成することもできる。
【０１３８】
また、上記導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程によって膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。
【０１３９】
次に、図８（Ｃ）に示すように、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に第２の絶縁膜を形成することによって、絶縁層６０６＿Ａを形成する。
【０１４０】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することによって第２の絶縁膜を形成することができる。また、絶縁層６０６＿Ａに適用可能な材料の膜を積層させることによって第２の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することによって、絶縁層６０６＿Ａを緻密にすることができ、絶縁層６０６＿Ａの絶縁耐圧を向上させることができる。
【０１４１】
次に、図８（Ｄ）に示すように、絶縁層６０６＿Ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることによって、導電層６０７＿Ａを形成する。
【０１４２】
例えば、スパッタリング法を用いて導電層６０７＿Ａに適用可能な材料の膜を形成することによって第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。
【０１４３】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることによって、形成される膜の上記不純物濃度を低減することができる。
【０１４４】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことによって、水素、水分などの不純物を脱離することができる。
【０１４５】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、膜形成面側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことによって、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１４６】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボポンプを用いて成膜室内の残留水分を除去することもできる。
【０１４７】
さらに、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０１４８】
以上の工程によって、半導体層６０３＿Ａを高純度化させることができる。
【０１４９】
次に、図８（Ｅ）に示すように、半導体層６０３＿Ａにドーパントを添加することによって、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａを形成する。
【０１５０】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１５１】
添加するドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数を用いることができる。
【０１５２】
なお、半導体層６０３＿Ａにドーパントを添加した後に加熱処理を行ってもよい。
【０１５３】
以上が図７（Ａ）に示すトランジスタの作製方法例である。
【０１５４】
本実施の形態では、第１のトランジスタ１０１の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、第１のトランジスタと書き込み用ワード線ＷＬとの間の寄生容量を小さくできる。その結果、充放電に要する消費電力を低減することができる。
【０１５５】
なお本実施の形態とは異なる構成として、酸化物半導体を用いたトランジスタにおけるソース領域またはドレイン領域として機能する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．）。
【０１５６】
しかしながら上記作製方法では、ゲート絶縁膜となる絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜となる絶縁層を部分的に除去する必要がある。よって、ゲート絶縁膜となる絶縁層が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０１５７】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０１５８】
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０１５９】
しかし、本実施の形態の構成のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、絶縁層を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０１６０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１６１】
（実施の形態５）
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０１６２】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドの中から選ばれた一種又は複数種を有することが好ましい。
【０１６３】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０１６４】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【０１６５】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【０１６６】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１６７】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１６８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【０１６９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１７０】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０１７１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１７２】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０１７３】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０１７４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７５】
（実施の形態６）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳについて説明する。
【０１７６】
ＣＡＡＣ−ＯＳは新規な酸化物半導体である。ＣＡＡＣ−ＯＳは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。
【０１７７】
そして、ＣＡＡＣ−ＯＳは、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。
【０１７８】
さらに、ＣＡＡＣ−ＯＳは、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転している）。
【０１７９】
ＣＡＡＣ−ＯＳとは、広義には、非単結晶である。
【０１８０】
そして、ＣＡＡＣ−ＯＳは、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。
【０１８１】
さらに、ＣＡＡＣ−ＯＳは、ｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物である。
【０１８２】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。
【０１８３】
また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１８４】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。
【０１８５】
また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。
【０１８６】
若しくは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１８７】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１８８】
例えば、膜状に形成されたＣＡＡＣ−ＯＳを、膜表面または支持する基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
【０１８９】
さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる。
【０１９０】
図１６乃至図１８を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
【０１９１】
なお、図１６乃至図１８において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０１９２】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０１９３】
図１６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１９４】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１９５】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１９６】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１９７】
図１６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１９８】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１９９】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０２００】
図１６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０２０１】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０２０２】
図１６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０２０３】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０２０４】
構造Ｄの小グループは電荷が＋１となる。
【０２０５】
図１６（Ｅ）に、２個のＺｎを含む構造Ｅを示す。
【０２０６】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０２０７】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２０８】
ここで、これらの小グループ同士が結合する規則について説明する。
【０２０９】
図１６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。
【０２１０】
図１６（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。
【０２１１】
図１６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。
【０２１２】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０２１３】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０２１４】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０２１５】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２１６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０２１７】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２１８】
図１７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０２１９】
図１７（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０２２０】
なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２２１】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０２２２】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０２２３】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０２２４】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２２５】
中グループＡは、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成し、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０２２６】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０２２７】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２２８】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０２２９】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０２３０】
この中グループが複数結合して大グループを構成する。
【０２３１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０２３２】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０２３３】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０２３４】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０２３５】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２３６】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０２３７】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２３８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２３９】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０２４０】
例えば、図１８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０２４１】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０２４２】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０２４３】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２４４】
この中グループが複数結合して大グループを構成する。
【０２４５】
図１８（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０２４６】
なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２４７】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０２４８】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２４９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２５０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５１】
（実施の形態７）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０２５２】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２５３】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、式（１）で表される。
【０２５４】
【数１】
【０２５５】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２５６】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、式（２）で表される。
【０２５７】
【数２】
【０２５８】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０２５９】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２６０】
線形領域におけるドレイン電流Ｉｄは、式（３）で表される。
【０２６１】
【数３】
【０２６２】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０２６３】
また、Ｖｄはドレイン電圧である。
【０２６４】
式（３）の両辺をＶｇで割り、更に両辺の対数を取ると、式（４）で表される。
【０２６５】
【数４】
【０２６６】
式（３）の右辺はＶｇの関数である。
【０２６７】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから平均欠陥密度Ｎが求められる。
【０２６８】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、平均欠陥密度を評価できる。
【０２６９】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは平均欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７０】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０２７１】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０２７２】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、式（５）で表される。
【０２７４】
【数５】
【０２７５】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０２７６】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７７】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果Ｅを図１９に示す。
【０２７８】
なお、計算にはシノプシス社製のデバイスシミュレーションソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２７９】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０２８０】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２８１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０２８２】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２８３】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０２８４】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８５】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０２８６】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０２８７】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０２８８】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０２８９】
また、ゲート電極の側壁にサイドウォールを有する。
【０２９０】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０２９１】
計算にはシノプシス社製のデバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２９２】
図２０は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０２９３】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２９４】
図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２９５】
図２０（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。
【０２９６】
図２０（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。
【０２９７】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２９８】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２９９】
図２１は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０３００】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３０１】
図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３０２】
図２１（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。
【０３０３】
図２１（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。
【０３０４】
図２２は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０３０５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３０６】
図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３０７】
図２２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。
【０３０８】
図２２（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。
【０３０９】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３１０】
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０３１１】
また、オフ電流も同様な傾向がある。
【０３１２】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０３１３】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３１４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３１５】
（実施の形態８）
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０３１６】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０３１７】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０３１８】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０３１９】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０３２０】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０３２１】
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０３２２】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０３２３】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０３２４】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０３２５】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０３２６】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０３２７】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０３２８】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０３２９】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０３３０】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０３３１】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０３３２】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３３３】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０３３４】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０３３５】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３３６】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０３３７】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０３３８】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０３３９】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０３４０】
（サンプルＡ〜Ｃのトランジスタの特性）
図２３（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０３４１】
図２３（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０３４２】
図２３（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０３４３】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０３４４】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０３４５】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０３４６】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０３４７】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０３４８】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０３４９】
また、図２３（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０３５０】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０３５１】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０３５２】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０３５３】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０３５４】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
【０３５５】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３５６】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３５７】
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０３５８】
次に、Ｖｇｓを０Ｖとした。
【０３５９】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３６０】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０３６１】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３６２】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３６３】
次に、ゲート絶縁膜に印加されるＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０３６４】
次に、Ｖｇｓを０Ｖとした。
【０３６５】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３６６】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０３６７】
図２４（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２４（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０３６８】
図２５（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２５（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０３６９】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２４（Ａ）及び図２５（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０３７０】
特に、図２４（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０３７１】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０３７２】
図２６はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０３７３】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３７４】
なお、図２６ではチャネル幅１μｍの場合における電流量を図示している。
【０３７５】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０３７６】
基板温度が８５℃（１０００／Ｔが約３．６６）のとき１×１０−２０Ａ以下となっていた。
【０３７７】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３７８】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０３７９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３８０】
（実施の形態９）
本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。
【０３８１】
図９に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図９に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０３８２】
図９に示す記憶装置３００は、セルアレイ３０１と、駆動回路３０２とを有している。駆動回路３０２は、ワード線の電位を制御するワード線駆動回路３０４と、セルアレイ３０１において選択されたメモリセルにおけるデータの書き込み及び読み出しを制御するデータ線駆動回路３０５とを有する。さらに、駆動回路３０２は、ワード線駆動回路３０４、データ線駆動回路３０５の動作を制御する制御回路３０６を有している。また駆動回路３０２においてデータ線駆動回路３０５内には、書き込んだデータを定期的にリフレッシュするためのリフレッシュ回路を有する（図示せず）。
【０３８３】
また、図９に示す記憶装置３００では、ワード線駆動回路３０４が、デコーダ３０７と、レベルシフタ３０８と、バッファ３０９とを有している。データ線駆動回路３０５が、デコーダ３１０と、セレクタ３１２と、セルアレイ３０１から読み出されたデータを情報として含む信号を生成する読み出し回路３０３と、を有している。
【０３８４】
なお、本発明の一態様に係る記憶装置３００は、少なくともセルアレイ３０１をその構成に含んでいればよい。更に、本発明の一態様に係る記憶装置３００は、セルアレイ３０１に駆動回路３０２の一部又は全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
【０３８５】
また、セルアレイ３０１、ワード線駆動回路３０４、データ線駆動回路３０５、制御回路３０６は、全て一の基板を用いて形成されていても良いし、いずれか１つ又は全てが互いに異なる基板を用いて形成されていても良い。
【０３８６】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路３０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
【０３８７】
記憶装置３００に、セルアレイ３０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力されると、制御回路３０６は、列方向のアドレスＡｘをデータ線駆動回路３０５に送り、行方向のアドレスＡｙをワード線駆動回路３０４に送る。また、制御回路３０６は、記憶装置３００に入力されたデータを情報として含む信号ＤＡＴＡを、データ線駆動回路３０５に送る。
【０３８８】
セルアレイ３０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路３０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）などによって選択される。
【０３８９】
信号ＷＥによって書き込み動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、セルアレイ３０１に入力される。一方、データ線駆動回路３０５では、制御回路３０６からの指示に従って、デコーダ３１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、セレクタ３１２に入力される。セレクタ３１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応するメモリセルにサンプリングした信号を入力する。
【０３９０】
また、信号ＲＥによって読み出し動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、セルアレイ３０１に入力される。一方、読み出し回路３０３では、制御回路３０６からの指示に従って、デコーダ３０７によって選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
【０３９１】
本実施の形態に示すメモリセルは、先の実施の形態に係る記憶装置である。このため、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる記憶装置である。また、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置である。
【０３９２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３９３】
（実施の形態１０）
本実施の形態では、上記実施の形態で説明した、読み出し回路の具体的な構成の一例について説明する。
【０３９４】
セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にはばらつきが生じており、その電位の分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。
【０３９５】
図１０に、読み出し回路の一例を回路図で示す。図１０に示す読み出し回路は、セルアレイから読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図１０に示す読み出し回路は、オペアンプ２６２を有している。
【０３９６】
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン端子が接続されており、なおかつ、ゲート電極及びドレイン端子にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース端子が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図１０では、ゲート電極とドレイン端子が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
【０３９７】
また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がデータ線にそれぞれ接続されている。そして、データ線の電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給が制御される。
【０３９８】
データ線に接続されたトランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１によって抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割によって得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
【０３９９】
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかによって、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それによって、間接的にデータを情報として含む信号を得ることができる。
【０４００】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきによって、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
【０４０１】
また、図１０では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
【０４０２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０４０３】
（実施の形態１１）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の記憶装置を適用する場合について説明する。
【０４０４】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０４０５】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０４０６】
図１１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７で接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０４０７】
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０４０８】
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０４０９】
図１１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０によって行うことができる。筐体７７１およびリモコン操作機７８０の内部には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０４１０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる電子機器が実現できる。また、先に書き込んだデータを破壊することなく、データを読み出すことができる電子機器が実現できる。
【実施例１】
【０４１１】
本実施例では、上記実施の形態で説明した記憶装置を携帯電話機、情報処理機能を強化したスマートフォンとよばれる携帯電話機、電子書籍などの携帯型の電子機器（携帯機器）に応用した場合の例を示す。このような携帯機器においては、現状、画像データの一時的な記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
【０４１２】
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時的な記憶に用いた場合以下の欠点がある。ＳＲＡＭは応答速度が速いという利点がある。通常のＳＲＡＭは図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、メモリセルをワード線駆動回路８０７、データ線駆動回路８０８にて駆動している。図１２（Ａ）に示すＳＲＡＭの回路では、トランジスタ８０３とトランジスタ８０５、及びトランジスタ８０４とトランジスタ８０６がインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６つのトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０４１３】
またＤＲＡＭは、メモリセルが図１２（Ｂ）に示されるようにトランジスタ８１１及び容量素子８１２によって構成され、メモリセルをワード線駆動回路８１３、データ線駆動回路８１４にて駆動している。１つのメモリセルが１つのトランジスタと１つの容量素子の構成になっており、ＳＲＡＭに比べて、セル面積が小さい。ＤＲＡＭのセル面積は通常１０Ｆ２以下である。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生する。
【０４１４】
上記実施の形態で説明した記憶装置は、メモリセルの面積を１０Ｆ２前後とすることができ、且つ頻繁なリフレッシュ動作は不要である。従って上記実施の形態で説明した記憶装置の構成を採用することによって、セル面積の縮小と消費電力の低減を図ることができる。
【０４１５】
図１３は携帯電話機のブロック図の一例である。図１３に示す携帯電話機９００はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７及びキーボード９１８で構成されている。ディスプレイ９１３は、表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９を有している。メモリ回路９１２に上記実施の形態で説明した記憶装置を採用することによって１ビットあたりメモリ単価と消費電力を低減することが可能になる。
【０４１６】
図１４はメモリ回路９１２のブロック図の一例である。メモリ回路９１２は上記実施の形態で説明した記憶装置によるメモリ９２２、９２３、スイッチ９２４、９２５およびメモリコントローラ９２１で構成されている。
【０４１７】
まず、ある画像データが受信またはアプリケーションプロセッサ９０６によって、形成される。この形成された画像データは、スイッチ９２４を介してメモリ９２２に記憶される。そしてスイッチ９２４を介して、ディスプレイコントローラ９１１を介してディスプレイ９１３に送られ、表示される。そのまま、画像データに変更が無ければ通常３０〜６０Ｈｚ程度の周期でメモリ９２２から画像データが読み出され、スイッチ９２５を介して、ディスプレイコントローラ９１１に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ９０６は新たな画像データを形成し、その画像データはスイッチ９２４を介してメモリ９２３に記憶される。この間も定期的にメモリ９２２からスイッチ９２５を介して画像データは読み出されている。メモリ９２３に新たな画像データが記憶し終わると、ディスプレイ９１３の次のフレームからメモリ９２３に記憶されたデータは読み出され、スイッチ９２５、ディスプレイコントローラ９１１を介して、ディスプレイ９１３に画像データが送られ、表示がおこなわれる。この読み出しはさらに次の画像データがメモリ９２２に記憶されるまで継続される。このようにメモリ９２２、９２３は交互にデータを書き込み、読み出すことによって、ディスプレイ９１３の表示をおこなう。
【０４１８】
なおメモリ９２２、メモリ９２３はそれぞれ別のメモリチップには限定されず、１つのメモリチップを分割して使用してもよい。
【０４１９】
メモリ９２２、メモリ９２３に上記実施の形態で説明した記憶装置の構成を使用することで、単価を下げ、消費電力を削減することができる。
【０４２０】
図１５は電子書籍のブロック図である。図１５に示す電子書籍９３０は、バッテリー９３１、電源回路９３２、マイクロプロセッサ９３３、フラッシュメモリ９３４、音声回路９３５、キーボード９３６、メモリ回路９３７、タッチパネル９３８、ディスプレイ９３９、ディスプレイコントローラ９４０によって構成される。上記実施の形態で説明した記憶装置はメモリ回路９３７に使用することができる。メモリ回路９３７は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。この情報を長期に保存する場合にはフラッシュメモリ９３４にコピーしても良い。
【０４２１】
図１５に示す構成においても、上記実施の形態で説明した記憶装置を採用することによってメモリ単価を下げ、消費電力を低減することが可能となる。
【符号の説明】
【０４２２】
１００ メモリセル
１００Ａ メモリセル
１００Ｃ メモリセル
１０１ トランジスタ
１０１Ａ トランジスタ
１０１Ｃ トランジスタ
１０２ トランジスタ
１０２Ａ トランジスタ
１０２Ｃ トランジスタ
１０３ 配線
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１１０ 基板
１１１ 酸化物半導体膜
１１２ 電極
１１３ 電極
１１４ 絶縁膜
１１５ ゲート電極
１１６ 絶縁膜
１２１ ゲート電極
１２２ 絶縁膜
１２３ 酸化物半導体膜
１２４ 電極
１２５ 電極
１２６ ゲート電極
１２７ 絶縁膜
１２８ 絶縁膜
１３０ 曲線
１３１ 曲線
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
３００ 記憶装置
３０１ セルアレイ
３０２ 駆動回路
３０３ 回路
３０４ ワード線駆動回路
３０５ データ線駆動回路
３０６ 制御回路
３０７ デコーダ
３０８ レベルシフタ
３０９ バッファ
３１０ デコーダ
３１２ セレクタ
６０１＿Ａ 絶縁層
６０１＿Ｂ 絶縁層
６０３＿Ａ 半導体層
６０３＿Ｂ 半導体層
６０４ａ＿Ａ 高濃度領域
６０４ａ＿Ｂ 高濃度領域
６０４ｂ＿Ａ 高濃度領域
６０４ｂ＿Ｂ 高濃度領域
６０５ａ＿Ａ 導電層
６０５ａ＿Ｂ 導電層
６０５ｂ＿Ａ 導電層
６０５ｂ＿Ｂ 導電層
６０６＿Ａ 絶縁層
６０６＿Ｂ 絶縁層
６０７＿Ａ 導電層
６０７＿Ｂ 導電層
６０８ａ＿Ａ 低濃度領域
６０８ａ＿Ｂ 低濃度領域
６０８ｂ＿Ａ 低濃度領域
６０８ｂ＿Ｂ 低濃度領域
６０９ａ＿Ａ 絶縁層
６０９ａ＿Ｂ 絶縁層
６０９ｂ＿Ａ 絶縁層
６０９ｂ＿Ｂ 絶縁層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ ワード線駆動回路
８０８ データ線駆動回路
８１１ トランジスタ
８１２ 容量素子
８１３ ワード線駆動回路
８１４ データ線駆動回路
９００ 携帯電話機
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９２１ メモリコントローラ
９２２ メモリ
９２３ メモリ
９２４ スイッチ
９２５ スイッチ
９３０ 電子書籍
９３１ バッテリー
９３２ 電源回路
９３３ マイクロプロセッサ
９３４ フラッシュメモリ
９３５ 音声回路
９３６ キーボード
９３７ メモリ回路
９３８ タッチパネル
９３９ ディスプレイ
９４０ ディスプレイコントローラ
Ｉｄ 電流
Ｉｄ０ 電流
Ｉｄ１ 電流
Ｖｔｈ０ 閾値電圧
Ｖｔｈ１ 閾値電圧
Ｄｏｕｔ 複数の出力用データ線
ＷＬ 書き込み用ワード線
ＷＬ１ 書き込み用ワード線
ＷＬ２ 書き込み用ワード線
ＷＬ３ 書き込み用ワード線
ＲＬ 読み出し用ワード線
ＲＬ１ 読み出し用ワード線
ＲＬ３ 読み出し用ワード線
【技術分野】
【０００１】
本発明は記憶装置に関する。特に本発明はデータを保持するメモリセルの構成に関する。
【背景技術】
【０００２】
半導体特性を利用した記憶装置（以下、記憶装置という）は、複数の電子機器に組み込まれ、多くの製品化がなされている。記憶装置としては、揮発性メモリと不揮発性メモリに大別することができる。揮発性メモリとしては、レジスタ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が挙げられ、不揮発性メモリとしては、ＦｌａｓｈＥＥＰＲＯＭ（フラッシュメモリ）が挙げられる。
【０００３】
ＳＲＡＭはフリップフロップなどの回路を用いて記憶内容を保持するため、１メモリセルあたりに素子の数が多くなり（例えば、１メモリセルあたりトランジスタが６個）、記憶容量あたりの単価が高くなるという問題がある。
【０００４】
一方、ＤＲＡＭは、トランジスタ及び容量素子でメモリセルを構成する単純な構造を有している。そのため他の揮発性メモリに比べ、メモリセルを構成するための半導体素子の数が少なく、単位面積あたりの記憶容量を高めることができ、低コスト化を実現できる。しかしながらＤＲＡＭは、一度記憶したデータを読み出す際にデータが消えてしまうといった点、一定期間経過するとトランジスタからの電荷のリークによって記憶したデータが消えてしまう点、といった欠点があり、１秒間に数十回の定期的なリフレッシュ動作が必要となっている。定期的なリフレッシュ動作は、消費電力の増加を招いてしまう。
【０００５】
特許文献１には、揮発性メモリと不揮発性メモリを組み合わせることで、リフレッシュ動作をなくすことができるＤＲＡＭの構成について記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３０８６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
不揮発性メモリであるフラッシュメモリでは、フローティングゲート（電荷蓄積層ともいう）に電荷を蓄積する際に、印加される電圧の絶対値が、２０Ｖ前後と、揮発性メモリに比べて大きい電圧が必要になる。印加する電圧値が大きいと、繰り返しで動作させる際の消費電力が増加してしまう。そのため消費電力を低下させることを優先するために、低い電圧で動作することの可能な構成である、トランジスタ及び容量素子でメモリセルを構成する単純な構造のＤＲＡＭの構成が多く採用されている。
【０００８】
しかしながら、低電圧での動作が可能なトランジスタ及び容量素子でメモリセルを構成する単純な構造のＤＲＡＭの構成では、データを読み出す際に先に書き込んだデータを破壊する構成となるため、同じデータであっても再度書き込む必要が生じてしまう。従って定期的にリフレッシュ動作による消費電力の増加が問題となる。
【０００９】
上述の課題に鑑み、本発明の一態様は、リフレッシュ動作の回数を減らすことのできる記憶装置の提供を目的の一つとする。また、本発明の一態様は、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置の提供を目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置である。
【００１１】
本発明の一態様は、ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されており、第１のチャネル形成領域を有する活性層と第１のゲート電極とが重畳する面積は、第２のチャネル形成領域を有する活性層と第２のゲート電極または第３のゲート電極が重畳する面積よりも小さい記憶装置である。
【００１２】
本発明の一態様において、第１のトランジスタの第１のチャネル形成領域を有する活性層は、ドーパントが添加されることで低抵抗化された領域を有し、当該領域により、第１のゲート電極と、第１の電極及び第２の電極と、が離間して設けられている記憶装置である。
【００１３】
本発明の一態様において、第１のトランジスタは、第２のトランジスタとは異なる層に設けられている記憶装置である。
【００１４】
本発明の一態様において、第２のゲート電極と第２のチャネル形成領域が有する活性層とが重畳する面積は、第３のゲート電極と第２のチャネル形成領域が有する活性層とが重畳する面積よりも大きい記憶装置である。
【００１５】
本発明の一態様において、第１の電極は、第３の電極に電気的に接続される記憶装置である。
【００１６】
本発明の一態様において、酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置である。
【発明の効果】
【００１７】
本発明の一態様により、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる記憶装置の提供をすることができる。また、本発明の一態様により、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置の提供をすることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１を説明する図。
【図２】実施の形態１を説明する図。
【図３】実施の形態２を説明する図。
【図４】実施の形態２を説明する図。
【図５】実施の形態２を説明する図。
【図６】実施の形態３を説明する図。
【図７】実施の形態４を説明する図。
【図８】実施の形態４を説明する図。
【図９】実施の形態５を説明する図。
【図１０】実施の形態６を説明する図。
【図１１】実施の形態７を説明する図。
【図１２】実施例１を説明する図。
【図１３】実施例１を説明する図。
【図１４】実施例１を説明する図。
【図１５】実施例１を説明する図。
【図１６】酸化物半導体の一例。
【図１７】酸化物半導体の一例。
【図１８】酸化物半導体の一例。
【図１９】ゲート電圧と電界効果移動度の関係。
【図２０】ゲート電圧とドレイン電流の関係。
【図２１】ゲート電圧とドレイン電流の関係。
【図２２】ゲート電圧とドレイン電流の関係。
【図２３】トランジスタの特性。
【図２４】トランジスタの特性。
【図２５】トランジスタの特性。
【図２６】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２０】
なお、各実施の形態及び実施例の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２１】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２２】
（実施の形態１）
図１（Ａ）に、本発明の記憶装置の最小単位に当たるメモリセルの、回路図の一例を示す。図１（Ａ）に示すメモリセル１００は、スイッチング素子として機能する第１のトランジスタ１０１と、記憶素子として機能する第２のトランジスタ１０２と、を有する。なお第１のトランジスタ１０１は、スイッチング素子として機能することで、第２のトランジスタ１０２の第２のゲート電極に、入力用データ線の電位の供給をする。
【００２３】
スイッチング素子として機能する第１のトランジスタ１０１は、ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料で形成された第１のチャネル形成領域と、第１のゲート電極とを有する。第１のトランジスタ１０１は、真性キャリア密度がシリコンよりも低い半導体材料を第１のチャネル形成領域に用いることで、オフ電流を十分低減することができる。
【００２４】
記憶素子として機能する第２のトランジスタ１０２は、ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２のチャネル形成領域と、第２のゲート電極と、第３のゲート電極とを有する。第２のチャネル形成領域は、第２のゲート電極と第３のゲート電極の間に位置する。なお第２のチャネル形成領域は、第１のチャネル形成領域と同様に、真性キャリア密度がシリコンよりも低い半導体材料で形成されることが好ましい。なお、第２のチャネル形成領域は、第２のゲート電極と第３のゲート電極の間に位置することができる半導体材料であれば、特に材料は限定されない。
【００２５】
第１のチャネル形成領域及び第２のチャネル形成領域に用いられる、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）によって作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンの成膜温度は約１５００℃、窒化ガリウムの成膜温度は約１１００℃であるが、酸化物半導体の成膜温度は、３００〜５００℃（ガラス転移温度以下、最大でも７００℃程度）と低く、安価で入手しやすいガラス基板上への成膜が可能である。また、基板の大型化にも対応が可能である。また第２のトランジスタ１０２における第２のチャネル形成領域を、第２のゲート電極と第３のゲート電極の間に位置するよう作製することも可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、４５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【００２６】
なお酸化物半導体は、真性（Ｉ型ともいう）、又は実質的に真性である半導体であり、キャリアの数が極めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である材料を、用いる。
【００２７】
上記酸化物半導体をチャネル形成領域に含むトランジスタのオフ電流は、チャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下、好ましくはチャネル幅１μｍあたり１０ｙＡ（１×１０−２３Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｙＡ（１×１０−２４Ａ）以下とすることができる。従って、例えば第２のトランジスタ１０２の第２のゲート電極における静電容量が１ｆＦとし、第２のトランジスタ１０２のオフ電流を１ｙＡとすると、１０年に１回程度のリフレッシュ動作でもデータの保持を可能にすることができる。
【００２８】
また上記酸化物半導体としては、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体を用いることもできる。例えば、基板温度を１００℃以上５００℃以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することで、層表面に垂直に配向した結晶を含む酸化物半導体層を形成することができる。上記層表面に垂直に配向した結晶を含む酸化物半導体層を用いることで、例えば光によるトランジスタの電気特性の変化を抑制することができる。
【００２９】
以下の説明では第１のチャネル形成領域及び第２のチャネル形成領域に用いられる半導体材料として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。なお図面において、酸化物半導体をチャネル形成領域に用いたトランジスタであることを明確にするためにトランジスタを示す回路記号には”ＯＳ”の文字を付している。
【００３０】
なお、図１（Ａ）では、メモリセル１００がスイッチング素子として機能する第１のトランジスタ１０１を一つだけ有する構成を示しているが、特にこの構成に限定されない。本発明の一態様では、スイッチング素子として機能する第１のトランジスタ１０１が各メモリセルに最低限１つ設けられていれば良く、上記第１のトランジスタ１０１の数は複数であっても良い。
【００３１】
また、本発明の一態様では、少なくとも、スイッチング素子として機能する第１のトランジスタ１０１の第１のチャネル形成領域が、上述したワイドギャップ半導体材料を用いて形成される構成であればよい。なお記憶素子として機能する第２のトランジスタ１０２の第２のチャネル形成領域に、第１のチャネル形成領域と同じ半導体材料である、酸化物半導体を用いる構成としても良い。第１のチャネル形成領域と第２のチャネル形成領域とを同じ半導体材料である酸化物半導体で形成することで、トランジスタを作製する際のプロセスを一部共通化することができる。或いは、記憶素子として機能する第２のトランジスタ１０２の第２のチャネル形成領域に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体材料が用いられていても良い。
【００３２】
次いで、図１（Ａ）に示したメモリセル１００における、第１のトランジスタ１０１、第２のトランジスタ１０２の接続関係について説明する。
【００３３】
第１のトランジスタ１０１の第１のゲート電極は、書き込み用ワード線ＷＬ（配線１０３）に接続されている。そして、第１のトランジスタ１０１は、ソース及びドレインの一方となる第１の電極が、入力用データ線Ｄｉｎ（配線１０４、ビット線ともいう）に接続され、ソース及びドレインの他方となる第２の電極が、第２のトランジスタ１０２の第２のゲート電極に接続されている。また、第２のトランジスタ１０２の第３のゲート電極は、読み出し用ワード線ＲＬ（配線１０５）に接続されている。そして、第２のトランジスタ１０２は、ソース及びドレインの一方となる第３の電極が出力用データ線Ｄｏｕｔ（配線１０６）に接続され、ソース及びドレインの他方となる第４の電極がグラウンド電位などの固定電位が与えられている電源線ＧＮＤ（配線１０７）に接続されている。
【００３４】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を含むＡとＢとの間の部分が概略同じ電位となる場合を表すものとする。
【００３５】
次いで、図１（Ｂ）に、図１（Ａ）に示した回路構成を有するメモリセル１００の、断面図の一例を示す。図１（Ｂ）では、スイッチング素子として機能する第１のトランジスタ１０１と、記憶素子として機能する第２のトランジスタ１０２とが、絶縁表面を有する基板１１０上に形成されている様子を示している。特に図１（Ｂ）では、一例として、第２のトランジスタ１０２上に第１のトランジスタ１０１を形成する構成を示している。当該構成によってメモリセルの集積度を高めることができる。また図１（Ｂ）に示す構成以外にも第１のトランジスタ１０１及び第２のトランジスタ１０２を構成する半導体材料及び電極材料を同じ層に形成することで、トランジスタを作製する際のプロセスを一部共通化することができる。
【００３６】
図１（Ｂ）で第２のトランジスタ１０２は、絶縁表面を有する基板１１０上に、第３のゲート電極１２１と、第３のゲート電極１２１上の絶縁膜１２２と、絶縁膜１２２を間に挟んで第３のゲート電極１２１と重なる、チャネル形成領域を有する酸化物半導体膜１２３と、酸化物半導体膜１２３上の第３の電極１２４、第４の電極１２５と、酸化物半導体膜１２３、第３の電極１２４及び第４の電極１２５上の絶縁膜１２７と、絶縁膜１２７上において酸化物半導体膜１２３と重なっている第２のゲート電極１２６と、絶縁膜１２７上の第２のゲート電極１２６が設けられる以外の領域での凹凸を平坦化するための絶縁膜１２８と、を有している。
【００３７】
また図１（Ｂ）で第１のトランジスタ１０１は、平坦化された絶縁膜１２８上に、チャネル形成領域を有する酸化物半導体膜１１１と、酸化物半導体膜１１１上の第１の電極１１２、第２の電極１１３と、酸化物半導体膜１１１、第１の電極１１２及び第２の電極１１３上の絶縁膜１１４と、絶縁膜１１４上において酸化物半導体膜１１１と重なっている第１のゲート電極１１５と、絶縁膜１１４上の第１のゲート電極１１５が設けられる以外の領域での凹凸を平坦化するための絶縁膜１１６と、を有している。また図１（Ｂ）では、第２のゲート電極１２６と第２の電極１１３とが直接接続するよう設けられている。なお図１（Ｂ）では基板１１０上の第２のトランジスタ１０２上に第１のトランジスタ１０１を設ける構成について示したが、基板上の第１のトランジスタ１０１上に第２のトランジスタ１０２を設ける構成としてもよい。
【００３８】
次いで、図２（Ａ）、（Ｂ）を用いて、記憶素子として機能する第２のトランジスタ１０２の動作について、第２のトランジスタ１０２がｎチャネル型であり、なおかつ２値のデータを扱う場合を例に挙げて説明する。なお、図２（Ａ）には、第２のトランジスタ１０２の回路図を示しており、第２のゲート電極の電位をＶｃｇ、第３のゲート電極の電位をＶｂｇ、第３の電極（以下、ドレイン電極ともいう）の電位をＶｄ、第４の電極（以下ソース電極ともいう）の電位をＶｓとして、第２のトランジスタ１０２が有する各電極の電位を表記している。
【００３９】
また図２（Ａ）、（Ｂ）の説明で第２のトランジスタ１０２の閾値電圧は、第３のゲート電極とソース電極との間の電圧に応じて、閾値電圧Ｖｔｈ０または閾値電圧Ｖｔｈ１の２値で変化するものとして説明する。ここで閾値電圧Ｖｔｈ０と閾値電圧Ｖｔｈ１との関係は、０＜Ｖｔｈ１＜Ｖｔｈ０である。なお、閾値電圧Ｖｔｈ０は、第３のゲート電極の電位Ｖｂｇがグラウンド電位Ｖｇｎｄと同じか、それよりも低い電位のときの、第２のトランジスタ１０２の閾値電圧に相当するものとして説明する。従って例えば、第３のゲート電極の電位ＶｂｇがＶｇｎｄに設定された場合、第２のトランジスタ１０２の閾値電圧は閾値電圧Ｖｔｈ０となる。なお、閾値電圧Ｖｔｈ１は、各電位の関係をＶｇｎｄ＜Ｖｓｓ＜Ｖｄｄで表す場合、第３のゲート電極の電位ＶｂｇがＶｓｓ以上で、Ｖｄｄよりも低い電位のときの、第２のトランジスタ１０２の閾値電圧に相当する。従って例えば、第３のゲート電極の電位ＶｂｇがＶｓｓに設定された場合、第２のトランジスタ１０２の閾値電圧は閾値電圧Ｖｔｈ０よりマイナス側にシフトした閾値電圧Ｖｔｈ１となる。なお電位Ｖｄｄは第２のトランジスタ１０２の第２のゲート電極の電位Ｖｃｇをグラウンド電位Ｖｇｎｄとしてもオンになる電位である。
【００４０】
まず、データの書き込み時における、第２のトランジスタ１０２の動作について説明する。書き込み時において、第２のトランジスタ１０２は、閾値電圧Ｖｔｈ０となるよう第３のゲート電極とソース電極との間に電圧が印加される。そして書き込み時における第２のゲート電極とソース電極の電位の関係は、Ｖｃｇ−Ｖｓ≦Ｖｔｈ０となるようＶｃｇの電位を設定しておく。このとき、第２のトランジスタ１０２は書き込み時においてオフであり、ドレイン電極はハイインピーダンスの状態にある。
【００４１】
第２のゲート電極の電位Ｖｃｇは、データの書き込み時において、書き込むデータの値に従って電位の高低が設定される。具体的に２値のデータを扱う場合、第２のゲート電極には、高電位ＶＨか、または低電位ＶＬの、いずれかが与えられる。なお高電位ＶＨ及び低電位ＶＬは、ＶＨ−Ｖｓ≦Ｖｔｈ０、ＶＬ−Ｖｓ≦Ｖｔｈ０であり、且つＶＨ−Ｖｓ＞Ｖｔｈ１、ＶＬ−Ｖｓ＞Ｖｔｈ１となる電位とする。
【００４２】
次いで、データの保持時における第２のトランジスタ１０２の動作について説明する。保持時において、スイッチング素子として機能する第１のトランジスタ１０１はオフである。上述したように第１のトランジスタ１０１はオフ電流が著しく低いので、第２のゲート電極の電位Ｖｃｇは、書き込み時において設定された電位を一定期間保持する。
【００４３】
次いで、データの読み出し時における第２のトランジスタ１０２の動作について説明する。読み出し時において、第２のトランジスタ１０２は、閾値電圧Ｖｔｈ１となるよう第３のゲート電極とソース電極との間に電圧が印加される。従って上述したように、第３のゲート電極の電位Ｖｂｇを電位Ｖｓｓに設定すればよい。
【００４４】
データの読み出し時では、直前に行われたデータの書き込み時において、第２のゲート電極の電位Ｖｃｇに高電位ＶＨか低電位ＶＬが与えられている。データの読み出し時、第２のゲート電極の電位Ｖｃｇが高電位ＶＨの場合、第２のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ１よりも高くなることで、ソース電極とドレイン電極間の抵抗値が下がることにより、第２のトランジスタ１０２がオンになる。よって、ソース電極の電位Ｖｓは、ドレイン電極に与えられる。一方データの読み出し時、第２のゲート電極の電位Ｖｃｇが低電位ＶＬの場合、第２のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ１よりも低くなることで、第２のトランジスタ１０２はオフのままである。よって、ソース電極とドレイン電極間の抵抗値が高く、ドレイン電極はハイインピーダンスの状態のままである。
【００４５】
従って、ドレイン電極の電位Ｖｄは、直前に行われたデータの書き込み時において、第２のゲート電極に与えられた電位の高さに連動している。図２（Ｂ）に、読み出し時における、第２のゲート電極の電位Ｖｃｇと、第２のトランジスタ１０２のドレイン電流Ｉｄの関係を示す。曲線１３０は、閾値電圧がＶｔｈ１に設定されている場合の、電位Ｖｃｇとドレイン電流Ｉｄの関係を示しており、曲線１３１は、閾値電圧がＶｔｈ０に設定されている場合の、電位Ｖｃｇとドレイン電流Ｉｄの関係を示している。
【００４６】
第３のゲート電極の電位Ｖｂｇがグラウンド電位Ｖｇｎｄで第２のトランジスタ１０２の閾値電圧がＶｔｈ０の場合、第２のゲート電極の電位Ｖｃｇが高電位ＶＨに設定されるとドレイン電流Ｉｄ０’が得られる。また第３のゲート電極の電位Ｖｂｇがグラウンド電位Ｖｇｎｄで第２のトランジスタ１０２の閾値電圧がＶｔｈ０の場合、第２のゲート電極の電位Ｖｃｇが低電位ＶＬに設定されるとドレイン電流Ｉｄ０が得られる。ドレイン電流Ｉｄ０’及びドレイン電流Ｉｄ０は曲線１３１からわかるように小さい値のため、第２のトランジスタ１０２の閾値電圧がＶｔｈ０の場合、すなわち読み出し時以外ではソース電極とドレイン電極間の抵抗値が高い状態となる。
【００４７】
一方で第３のゲート電極の電位Ｖｂｇが電位Ｖｓｓで第２のトランジスタ１０２の閾値電圧がＶｔｈ１の場合、第２のゲート電極の電位Ｖｃｇが高電位ＶＨに設定されるとドレイン電流Ｉｄ１’が得られる。また第３のゲート電極の電位Ｖｂｇが電位Ｖｓｓで第２のトランジスタ１０２の閾値電圧がＶｔｈ１の場合、第２のゲート電極の電位Ｖｃｇが低電位ＶＬに設定されるとドレイン電流Ｉｄ１が得られる。ドレイン電流Ｉｄ１は曲線１３０からわかるように小さい値、ドレイン電流Ｉｄ１’は曲線１３０からわかるように大きい値のため、第２のトランジスタ１０２の閾値電圧がＶｔｈ１の場合、すなわち読み出し時ではドレイン電流もしくはドレイン電極の電位Ｖｄの値を読み取ることで、書き込まれたデータの値を把握することができる。
【００４８】
なお本実施の形態では、２値のデータを扱う場合について説明したが、本発明の記憶装置では、３値以上の多値のデータを扱うことも可能である。
【００４９】
本発明の一態様では、高純度化された酸化物半導体膜をトランジスタのチャネル形成領域として用いたスイッチング素子によって、データの書き込み及び読み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数Ｖ程度であり、消費電力を格段に小さく抑えることができる。また高純度化された酸化物半導体膜をトランジスタのチャネル形成領域として用いることで、一度書き込んだデータの保持を極めて長くとることができる。よって、書き込んだデータを一定期間毎に再度書き込むリフレッシュ動作の回数を減らすことができる。書き込み及び読み出しに要する電圧の低電圧化及びリフレッシュ動作の回数削減によって、本実施の構成は消費電力の削減を図ることができる。また書き込んだデータの読み出しに際し、先に書き込んだデータを破壊することなく、データを読み出すことができる。よって、再度同じデータを書き込む必要がないため、その分の消費電力を削減することが可能である。
【００５０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００５１】
（実施の形態２）
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。
【００５２】
図３に、複数のメモリセル１００Ａ乃至１００Ｃがマトリクス状に接続されたＮＯＲ型の記憶装置のセルアレイの回路図を、一例として示す。図３に示す記憶装置が有する各メモリセル１００Ａ乃至１００Ｃの構成については、実施の形態１において、図１（Ａ）で説明した内容を参酌することができる。
【００５３】
具体的に、メモリセル１００Ａ乃至１００Ｃは、第２のトランジスタ１０２Ａ乃至１０２Ｃの第２のゲート電極への電位の供給を制御することができる、スイッチング素子として機能する第１のトランジスタ１０１Ａ乃至１０１Ｃと、記憶素子として機能する第２のトランジスタ１０２Ａ乃至１０２Ｃと、を有する。
【００５４】
図３に示すセルアレイでは、複数の入力用データ線Ｄｉｎ、複数の出力用データ線Ｄｏｕｔ、複数の書き込み用ワード線ＷＬ、複数の読み出し用ワード線ＲＬなどの各種配線が設けられており、セルアレイの駆動回路からの信号または電源電位が、これら配線を介して各メモリセル１００Ａ乃至１００Ｃに供給される。よって、上記配線の数は、メモリセル１００Ａ乃至１００Ｃの数及び配置によって決めることができる。具体的に、図３に示すセルアレイの場合、３行×１列のメモリセルがマトリクス状に接続されており、少なくとも、入力用データ線Ｄｉｎ、出力用データ線Ｄｏｕｔ、書き込み用ワード線ＷＬ１〜ＷＬ３、読み出し用ワード線ＲＬ１〜ＲＬ３が、セルアレイ内に配置されている場合を例示している。
【００５５】
上記配線と、メモリセル１００Ａ乃至１００Ｃ内の回路素子との接続構造について、入力用データ線Ｄｉｎ、出力用データ線Ｄｏｕｔ、書き込み用ワード線ＷＬ１、読み出し用ワード線ＲＬ１に接続されているメモリセル１００Ａ乃至１００Ｃのひとつを例に挙げ、説明する。第１のトランジスタ１０１Ａの第１のゲート電極は、書き込み用ワード線ＷＬ１に接続されている。そして、第１のトランジスタ１０１Ａは、第１の電極が入力用データ線Ｄｉｎに接続され、第２の電極が、第２のトランジスタ１０２Ａの第２のゲート電極に接続されている。また、第２のトランジスタ１０２Ａの第３のゲート電極は、読み出し用ワード線ＲＬ１に接続されている。そして、第２のトランジスタ１０２Ａは、ドレイン電極が出力用データ線Ｄｏｕｔに接続され、ソース電極がグラウンド電位などの固定電位が与えられている電源線ＧＮＤに接続されている。
【００５６】
次いで、図３に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作について、図４を用いて説明する。図４は、各配線に入力される信号の電位の時間変化を示すタイミングチャートであり、第１のトランジスタ１０１Ａ乃至１０１Ｃ及び第２のトランジスタ１０２Ａ乃至１０２Ｃが共にｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
【００５７】
まず、データの書き込み時における記憶装置の動作について説明する。書き込み時において、書き込み用ワード線ＷＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ゲート電極に与えられることで、書き込み用ワード線ＷＬ１にゲート電極が接続されている第１のトランジスタ１０１Ａが、オンになる。一方、読み出し用ワード線ＲＬ１には、図２（Ａ）、（Ｂ）で説明したように第２のトランジスタ１０２Ａの閾値電圧がＶｔｈ０となる電位が入力されており、読み出し用ワード線ＲＬ１に第３のゲート電極が接続されている第２のトランジスタ１０２Ａはオフを維持する。
【００５８】
そして、入力用データ線Ｄｉｎに、データを情報として含む信号が入力される。図４では、入力用データ線Ｄｉｎに、ハイレベルまたはローレベルの電位を有する信号が入力されている場合を例示している。また、２値のデータを扱う場合は、入力用データ線Ｄｉｎに入力される信号の電位が電源電圧に相当する電位（例えばＶｄｄとＶｓｓ）の２値であれば良いが、３値以上の多値のデータを扱う場合は、その扱うデータに用いられている基数に合わせて、電位のレベルの数を決めればよい。
【００５９】
入力用データ線Ｄｉｎに入力されている電位は、オンの第１のトランジスタ１０１Ａを介して、第２のトランジスタ１０２Ａが有する第２のゲート電極に与えられる。そして、第２のゲート電極の電位に従って、第２のトランジスタ１０２Ａの閾値電圧がＶｔｈ０にシフトした際の第２のトランジスタ１０２Ａのオン又はオフの状態が決まる。
【００６０】
書き込み用ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、書き込み用ワード線ＷＬ１にゲート電極が接続されている第１のトランジスタ１０１Ａがオフになる。そして、書き込み用ワード線ＷＬ２、書き込み用ワード線ＷＬ３に、パルスを有する信号が順に入力され、書き込み用ワード線ＷＬ２を有するメモリセル、書き込み用ワード線ＷＬ３を有するメモリセルにおいて、上述した動作が同様に繰り返される。
【００６１】
次いで、データの保持時における記憶装置の動作について説明する。保持時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、第１のトランジスタ１０１Ａ乃至１０１Ｃがオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。第１のトランジスタ１０１Ａ乃至１０１Ｃは、上述したようにオフ電流が著しく低いので、第２のゲート電極の電位は、書き込み時において設定されたレベルを保持する。また、全ての読み出し用ワード線ＲＬ１〜ＲＬ３には、図２（Ａ）、（Ｂ）で説明したように第２のトランジスタ１０２Ａ乃至１０２Ｃの閾値電圧がＶｔｈ０となる電位が入力されており、読み出し用ワード線ＲＬ１〜ＲＬ３に第３のゲート電極が接続されている第２のトランジスタ１０２Ａ乃至１０２Ｃはオフを維持する。
【００６２】
図４のタイミングチャートではデータを保持する動作を説明するために保持期間を設けている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。
【００６３】
次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、保持時と同様に、第１のトランジスタ１０１Ａ乃至１０１Ｃがオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。
【００６４】
一方、読み出し時において、読み出し用ワード線ＲＬ１〜ＲＬ３には、パルスを有する信号が順に入力される。具体的には、まず、読み出し用ワード線ＲＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的には、図２（Ａ）、（Ｂ）で説明したように第２のトランジスタ１０２Ａの閾値電圧がＶｔｈ１となる電位が入力される。第２のトランジスタ１０２Ａでは、閾値電圧がＶｔｈ１となると、直前の書き込み時において第２のゲート電極に書き込まれた電位に従って、そのドレイン電流、またはソース電極とドレイン電極間の抵抗値が定まる。
【００６５】
そして、第２のトランジスタ１０２Ａのドレイン電流、またはソース電極とドレイン電極間の抵抗値が、情報として含まれる電位、すなわち第２のトランジスタ１０２Ａが有するドレイン電極の電位が、出力用データ線Ｄｏｕｔを介して駆動回路に供給される。
【００６６】
なお、出力用データ線Ｄｏｕｔに供給される電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じ値のデータが記憶されているならば、当該メモリセルに接続された全ての出力用データ線には、同じレベルの電位が供給されているはずである。しかし、実際には、第１のトランジスタ１０１Ａ乃至１０１Ｃまたは第２のトランジスタ１０２Ａ乃至１０２Ｃの特性が、メモリセル間においてばらついている場合があるため、読み出されるはずのデータが全て同じ値であっても、出力用データ線Ｄｏｕｔに供給される電位にばらつきが生じ、その分布に幅を有することがある。よって、出力用データ線Ｄｏｕｔに供給される電位に多少のばらつきが生じていても、上記電位から、読み出されたデータを情報として含み、なおかつ、所望の仕様に合わせて振幅、波形が処理された信号を形成することができる読み出し回路を、駆動回路として記憶装置に設ける。
【００６７】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセルにおいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。
【００６８】
なお本実施の形態の構成では、一度書き込んだデータを一定期間保持することが可能である。そこで、図３に示す回路図において入力用データ線Ｄｉｎ及び出力用データ線Ｄｏｕｔは、共通の配線とすることも可能である。具体的な回路図について図５に示す。図５の構成とすることで配線数を削減することができ、メモリセルの高密度化を図ることができる。
【００６９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００７０】
（実施の形態３）
本実施の形態では、記憶装置におけるメモリセルの上面図、回路図、及び断面図について、図６（Ａ）乃至（Ｃ）を参照して説明する。
【００７１】
図６（Ａ）にはメモリセルの平面図を示している。図６（Ｂ）には図６（Ａ）に示した平面図に対応する回路図を示している。図６（Ｃ）には図６（Ａ）のＡ−Ａ’、Ｂ−Ｂ’における断面図を示している。図６（Ａ）乃至（Ｃ）において付した符号は、図１（Ａ）、（Ｂ）と同様であり、それぞれ第１のトランジスタ１０１及び第２のトランジスタ１０２の配置について示している。なお図６（Ａ）乃至（Ｃ）では、入力用データ線及び出力用データ線について、共通化した構成について示している。
【００７２】
図６（Ａ）及び（Ｃ）に示す第１のトランジスタ１０１及び第２のトランジスタ１０２では、特に第１のトランジスタ１０１が有する第１のゲート電極、第２のトランジスタ１０２が有する第２のゲート電極及び第３のゲート電極の大きさを異ならせて示している。
【００７３】
具体的には、第２のチャネル形成領域を有する活性層と重畳する第２のゲート電極の面積をＳ２、第２のチャネル形成領域を有する活性層と重畳する第３のゲート電極の面積をＳ３とすると、Ｓ３＜Ｓ２とすることが好ましい。特にＳ２を大きく取ることで第２のゲート電極における電荷の保持能力を高めることができる。
【００７４】
また、第１のチャネル形成領域を有する活性層と重畳する第１のゲート電極の面積をＳ１とすると、前述のＳ２、Ｓ３と比較してＳ１＜Ｓ３＜Ｓ２とすることが好ましい。特にＳ１を小さく取ることで、書き込み用ワード線ＷＬの寄生容量を小さくすることができるため、充放電に要する電荷分の消費電力を低減することができる。
【００７５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００７６】
（実施の形態４）
本実施の形態では、上記実施の形態の記憶装置に適用可能なトランジスタの構成例について説明する。本実施の形態では特に、上記実施の形態で説明した構成において第１のトランジスタ１０１を微細化して形成する際の構成例、及び作製工程の一例について示す。
【００７７】
特に本実施の形態で説明する第１のトランジスタの構成では、酸化物半導体をチャネル形成領域に有する活性層のうちソース領域及びドレイン領域となる領域を、酸化物半導体中に不純物を導入してチャネル形成領域よりも低抵抗化させて形成する構成について説明する。なお不純物領域の抵抗値は、チャネル形成領域の抵抗値よりも低い値となる。
【００７８】
図７（Ａ）乃至（Ｄ）は、本実施の形態における第１のトランジスタの１０１の構成となる、トランジスタの断面図である。図７（Ａ）乃至（Ｄ）に示すトランジスタの構造は、いずれもトップゲート構造である。図７（Ａ）乃至（Ｄ）に示すように、第１のトランジスタ１０１の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、第１のトランジスタと書き込み用ワード線ＷＬとの間の寄生容量を小さくできる。その結果、充放電の消費電力を低減することができる。
【００７９】
図７（Ａ）に示すトランジスタは、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０７＿Ａと、を含む。
【００８０】
半導体層６０３＿Ａは、離間して設けられた高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａと、を含む。高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの間の領域がチャネル形成領域になる。半導体層６０３＿Ａは、例えば絶縁層６０１＿Ａの上に設けられる。なお高濃度領域はドーパントが高濃度に添加されることで低抵抗化された領域であり、低濃度領域はドーパントが低濃度に添加されることで低抵抗化された領域である。
【００８１】
導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、例えば半導体層６０３＿Ａの一部に接する。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの側面は、テーパ状であり、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの一部にそれぞれ重畳する。
【００８２】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に設けられる。
【００８３】
導電層６０７＿Ａは、絶縁層６０６＿Ａを介して高濃度領域６０４ａ＿Ａと高濃度領域６０４ｂ＿Ａとの間の半導体層６０３＿Ａに重畳する。絶縁層６０６＿Ａを介して導電層６０７＿Ａと重畳する半導体層６０３＿Ａの領域がチャネル形成領域になる。
【００８４】
また、図７（Ｂ）に示すトランジスタは、図７（Ａ）に示す構造に加え、サイドウォールとなる絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを含み、さらに、半導体層６０３＿Ａは、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの間に低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａを含む。
【００８５】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する側面に接する。
【００８６】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａに重畳する。また、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａの不純物濃度は、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの不純物濃度よりも低い。
【００８７】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【００８８】
図７（Ｃ）に示すトランジスタは、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０７＿Ｂと、を含む。
【００８９】
導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂは、絶縁層６０１＿Ｂの上に設けられ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂに電気的に接続される。導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂは、例えば高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの一部に接する。また、導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂの側面はテーパ状であり、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの一部に重畳する。
【００９０】
半導体層６０３＿Ｂは、離間して設けられた高濃度領域６０４ａ＿Ｂと高濃度領域６０４ｂ＿Ｂとの間に設けられている。半導体層６０３＿Ｂは、チャネル形成領域になる。半導体層６０３＿Ｂは、例えば導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａ並びに絶縁層６０１＿Ｂの上に設けられる。
【００９１】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂ、高濃度領域６０４ａ＿Ｂ、及び高濃度領域６０４ｂ＿Ｂの上に設けられる。
【００９２】
導電層６０７＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。絶縁層６０６＿Ｂを介して導電層６０７＿Ｂと重畳する半導体層６０３＿Ｂの領域がチャネル形成領域になる。
【００９３】
また、図７（Ｄ）に示すトランジスタは、図７（Ｃ）に示す構造に加え、サイドウォールとなる絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを含み、さらに、半導体層６０３＿Ｂは、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの間に低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを含む。
【００９４】
絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、互いに対向する一対の側面に接する。
【００９５】
低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ａ＿Ｂ及び６０９ｂ＿Ｂに重畳する。また、低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂの不純物濃度は、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの不純物濃度よりも低い。
【００９６】
低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【００９７】
さらに、図７（Ａ）乃至図７（Ｄ）に示す各構成要素について説明する。
【００９８】
絶縁層６０１＿Ａ及び絶縁層６０１＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層または積層して用いることができる。また、絶縁層６０１＿Ａ及び絶縁層６０１＿Ｂは、平坦性を有する表面に加工して用いることのできる材料であることが好ましい。
【００９９】
半導体層６０３＿Ａ及び半導体層６０３＿Ｂは、トランジスタのチャネル形成層としての機能を有する。半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。
【０１００】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１０１】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１０２】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【０１０３】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
【０１０４】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０よりも大きい数）で表記される材料の層を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１０５】
高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ａ＿Ｂは、トランジスタのソースまたはドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
【０１０６】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂの抵抗値は、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの抵抗値よりも高く、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを高抵抗不純物領域ともいう。
【０１０７】
高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに含まれるドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数が挙げられる。
【０１０８】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１９ｃｍ−３以上であることが好ましい。
【０１０９】
また、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１８ｃｍ−３以上５×１０１９ｃｍ−３未満であることが好ましい。
【０１１０】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、チャネル形成領域より結晶性が低くてもよい。
【０１１１】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料であり、ウルツ鉱構造の結晶が含まれていてもよい。このとき、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、好ましくは１×１０２０ｃｍ−３以上７原子％未満の窒素を含むとウルツ鉱構造になりやすい。
【０１１２】
上記不純物領域をＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料であり、ウルツ鉱構造の結晶を含む構造にすることによって、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値が低くなる。
【０１１３】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１１４】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【０１１５】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１１６】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとして好ましい。
【０１１７】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な材料の層の積層によって、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することもできる。例えばＣｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層によって導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することによって、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに接する絶縁層との密着性を高めることができる。
【０１１８】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層の積層によって絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成することもできる。
【０１１９】
また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
【０１２０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりもアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０１２１】
導電層６０７＿Ａ及び導電層６０７＿Ｂは、電界効果トランジスタのゲートとしての機能を有する。なお、電界効果トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０１２２】
導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な材料の層の積層によって、導電層６０７＿Ａ及び導電層６０７＿Ｂを構成することもできる。
【０１２３】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性の金属酸化物は、窒素を含んでいてもよい。窒素を含ませることによって、導電性を高めることができる。
【０１２４】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０７＿Ａ及び導電層６０７＿Ｂとして好ましい。
【０１２５】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂとしては、例えば絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層を用いることができる。また、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに適用可能な材料の層の積層によって絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを構成してもよい。
【０１２６】
さらに、本実施の形態のトランジスタの作製方法例として、図７（Ａ）に示すトランジスタの作製方法例について、図８（Ａ）乃至図８（Ｅ）を用いて説明する。図８（Ａ）乃至図８（Ｅ）は、本実施の形態におけるトランジスタの作製方法例を説明するための断面図である。
【０１２７】
まず、図８（Ａ）に示すように、第１の絶縁層として形成された絶縁層６０１＿Ａの上に半導体層６０３＿Ａを形成する。
【０１２８】
さらに、半導体層６０３＿Ａの一例として、結晶性を向上させることのできる酸化物半導体層の形成方法例について以下に説明する。
【０１２９】
酸化物半導体層の形成方法例は、絶縁層６０１＿Ａの上に半導体膜を形成する工程と、１回以上の熱処理を行う工程と、を含む。なお、半導体層６０３＿Ａの形成方法例において、該半導体膜の一部を除去する工程を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成前までであれば特に限定されない。また、熱処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。
【０１３０】
絶縁層６０１＿Ａの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層６０３＿Ａに適用可能な材料の膜を形成することによって半導体膜を形成する。このとき、膜形成面側（基板側）の温度を１００℃以上５００℃以下にする。
【０１３１】
熱処理を行う工程としては、例えば４００℃以上７５０℃以下の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成した後であれば、加熱処理Ａを行うタイミングは特に限定されない。
【０１３２】
加熱処理Ａによって、半導体膜の表面から結晶化が起こり、半導体膜の表面から内部に向かって結晶成長する。
【０１３３】
上記工程によって、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する半導体膜（ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を形成することができる。
【０１３４】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射によって、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１３５】
また、加熱処理Ａを行った後、加熱処理Ａを行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用によって、半導体層６０３＿Ａに酸素が供給され、半導体層６０３＿Ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０１３６】
次に、図８（Ｂ）に示すように、半導体層６０３＿Ａの一部の上に第１の導電膜を形成し、該第１の導電膜の一部をエッチングすることによって導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａを形成する。
【０１３７】
例えば、スパッタリング法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を形成することによって第１の導電膜を形成することができる。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることによって第１の導電膜を形成することもできる。
【０１３８】
また、上記導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程によって膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。
【０１３９】
次に、図８（Ｃ）に示すように、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に第２の絶縁膜を形成することによって、絶縁層６０６＿Ａを形成する。
【０１４０】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することによって第２の絶縁膜を形成することができる。また、絶縁層６０６＿Ａに適用可能な材料の膜を積層させることによって第２の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することによって、絶縁層６０６＿Ａを緻密にすることができ、絶縁層６０６＿Ａの絶縁耐圧を向上させることができる。
【０１４１】
次に、図８（Ｄ）に示すように、絶縁層６０６＿Ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることによって、導電層６０７＿Ａを形成する。
【０１４２】
例えば、スパッタリング法を用いて導電層６０７＿Ａに適用可能な材料の膜を形成することによって第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。
【０１４３】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることによって、形成される膜の上記不純物濃度を低減することができる。
【０１４４】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことによって、水素、水分などの不純物を脱離することができる。
【０１４５】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、膜形成面側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことによって、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１４６】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボポンプを用いて成膜室内の残留水分を除去することもできる。
【０１４７】
さらに、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０１４８】
以上の工程によって、半導体層６０３＿Ａを高純度化させることができる。
【０１４９】
次に、図８（Ｅ）に示すように、半導体層６０３＿Ａにドーパントを添加することによって、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａを形成する。
【０１５０】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１５１】
添加するドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数を用いることができる。
【０１５２】
なお、半導体層６０３＿Ａにドーパントを添加した後に加熱処理を行ってもよい。
【０１５３】
以上が図７（Ａ）に示すトランジスタの作製方法例である。
【０１５４】
本実施の形態では、第１のトランジスタ１０１の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、第１のトランジスタと書き込み用ワード線ＷＬとの間の寄生容量を小さくできる。その結果、充放電に要する消費電力を低減することができる。
【０１５５】
なお本実施の形態とは異なる構成として、酸化物半導体を用いたトランジスタにおけるソース領域またはドレイン領域として機能する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．）。
【０１５６】
しかしながら上記作製方法では、ゲート絶縁膜となる絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜となる絶縁層を部分的に除去する必要がある。よって、ゲート絶縁膜となる絶縁層が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０１５７】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０１５８】
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０１５９】
しかし、本実施の形態の構成のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、絶縁層を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０１６０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１６１】
（実施の形態５）
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０１６２】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドの中から選ばれた一種又は複数種を有することが好ましい。
【０１６３】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０１６４】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【０１６５】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【０１６６】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１６７】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１６８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【０１６９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１７０】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０１７１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１７２】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０１７３】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０１７４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７５】
（実施の形態６）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳについて説明する。
【０１７６】
ＣＡＡＣ−ＯＳは新規な酸化物半導体である。ＣＡＡＣ−ＯＳは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。
【０１７７】
そして、ＣＡＡＣ−ＯＳは、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。
【０１７８】
さらに、ＣＡＡＣ−ＯＳは、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転している）。
【０１７９】
ＣＡＡＣ−ＯＳとは、広義には、非単結晶である。
【０１８０】
そして、ＣＡＡＣ−ＯＳは、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。
【０１８１】
さらに、ＣＡＡＣ−ＯＳは、ｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物である。
【０１８２】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。
【０１８３】
また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１８４】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。
【０１８５】
また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。
【０１８６】
若しくは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１８７】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１８８】
例えば、膜状に形成されたＣＡＡＣ−ＯＳを、膜表面または支持する基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
【０１８９】
さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる。
【０１９０】
図１６乃至図１８を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
【０１９１】
なお、図１６乃至図１８において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０１９２】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０１９３】
図１６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１９４】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１９５】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１９６】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１９７】
図１６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１９８】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１９９】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０２００】
図１６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０２０１】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０２０２】
図１６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０２０３】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０２０４】
構造Ｄの小グループは電荷が＋１となる。
【０２０５】
図１６（Ｅ）に、２個のＺｎを含む構造Ｅを示す。
【０２０６】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０２０７】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２０８】
ここで、これらの小グループ同士が結合する規則について説明する。
【０２０９】
図１６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。
【０２１０】
図１６（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。
【０２１１】
図１６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。
【０２１２】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０２１３】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０２１４】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０２１５】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２１６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０２１７】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２１８】
図１７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０２１９】
図１７（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０２２０】
なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２２１】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０２２２】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０２２３】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０２２４】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２２５】
中グループＡは、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成し、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０２２６】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０２２７】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２２８】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０２２９】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０２３０】
この中グループが複数結合して大グループを構成する。
【０２３１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０２３２】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０２３３】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０２３４】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０２３５】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２３６】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０２３７】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２３８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２３９】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０２４０】
例えば、図１８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０２４１】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０２４２】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０２４３】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２４４】
この中グループが複数結合して大グループを構成する。
【０２４５】
図１８（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０２４６】
なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２４７】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０２４８】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２４９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２５０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５１】
（実施の形態７）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０２５２】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２５３】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、式（１）で表される。
【０２５４】
【数１】
【０２５５】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２５６】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、式（２）で表される。
【０２５７】
【数２】
【０２５８】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０２５９】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２６０】
線形領域におけるドレイン電流Ｉｄは、式（３）で表される。
【０２６１】
【数３】
【０２６２】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０２６３】
また、Ｖｄはドレイン電圧である。
【０２６４】
式（３）の両辺をＶｇで割り、更に両辺の対数を取ると、式（４）で表される。
【０２６５】
【数４】
【０２６６】
式（３）の右辺はＶｇの関数である。
【０２６７】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから平均欠陥密度Ｎが求められる。
【０２６８】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、平均欠陥密度を評価できる。
【０２６９】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは平均欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７０】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０２７１】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０２７２】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、式（５）で表される。
【０２７４】
【数５】
【０２７５】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０２７６】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７７】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果Ｅを図１９に示す。
【０２７８】
なお、計算にはシノプシス社製のデバイスシミュレーションソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２７９】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０２８０】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２８１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０２８２】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２８３】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０２８４】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８５】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０２８６】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０２８７】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０２８８】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０２８９】
また、ゲート電極の側壁にサイドウォールを有する。
【０２９０】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０２９１】
計算にはシノプシス社製のデバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２９２】
図２０は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０２９３】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２９４】
図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２９５】
図２０（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。
【０２９６】
図２０（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。
【０２９７】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２９８】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２９９】
図２１は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０３００】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３０１】
図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３０２】
図２１（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。
【０３０３】
図２１（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。
【０３０４】
図２２は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０３０５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３０６】
図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３０７】
図２２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。
【０３０８】
図２２（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。
【０３０９】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３１０】
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０３１１】
また、オフ電流も同様な傾向がある。
【０３１２】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０３１３】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３１４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３１５】
（実施の形態８）
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０３１６】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０３１７】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０３１８】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０３１９】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０３２０】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０３２１】
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０３２２】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０３２３】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０３２４】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０３２５】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０３２６】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０３２７】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０３２８】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０３２９】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０３３０】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０３３１】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０３３２】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３３３】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０３３４】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０３３５】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３３６】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０３３７】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０３３８】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０３３９】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０３４０】
（サンプルＡ〜Ｃのトランジスタの特性）
図２３（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０３４１】
図２３（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０３４２】
図２３（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０３４３】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０３４４】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０３４５】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０３４６】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０３４７】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０３４８】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０３４９】
また、図２３（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０３５０】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０３５１】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０３５２】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０３５３】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０３５４】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
【０３５５】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３５６】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３５７】
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０３５８】
次に、Ｖｇｓを０Ｖとした。
【０３５９】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３６０】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０３６１】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３６２】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３６３】
次に、ゲート絶縁膜に印加されるＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０３６４】
次に、Ｖｇｓを０Ｖとした。
【０３６５】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３６６】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０３６７】
図２４（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２４（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０３６８】
図２５（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２５（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０３６９】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２４（Ａ）及び図２５（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０３７０】
特に、図２４（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０３７１】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０３７２】
図２６はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０３７３】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３７４】
なお、図２６ではチャネル幅１μｍの場合における電流量を図示している。
【０３７５】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０３７６】
基板温度が８５℃（１０００／Ｔが約３．６６）のとき１×１０−２０Ａ以下となっていた。
【０３７７】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３７８】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０３７９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３８０】
（実施の形態９）
本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。
【０３８１】
図９に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図９に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０３８２】
図９に示す記憶装置３００は、セルアレイ３０１と、駆動回路３０２とを有している。駆動回路３０２は、ワード線の電位を制御するワード線駆動回路３０４と、セルアレイ３０１において選択されたメモリセルにおけるデータの書き込み及び読み出しを制御するデータ線駆動回路３０５とを有する。さらに、駆動回路３０２は、ワード線駆動回路３０４、データ線駆動回路３０５の動作を制御する制御回路３０６を有している。また駆動回路３０２においてデータ線駆動回路３０５内には、書き込んだデータを定期的にリフレッシュするためのリフレッシュ回路を有する（図示せず）。
【０３８３】
また、図９に示す記憶装置３００では、ワード線駆動回路３０４が、デコーダ３０７と、レベルシフタ３０８と、バッファ３０９とを有している。データ線駆動回路３０５が、デコーダ３１０と、セレクタ３１２と、セルアレイ３０１から読み出されたデータを情報として含む信号を生成する読み出し回路３０３と、を有している。
【０３８４】
なお、本発明の一態様に係る記憶装置３００は、少なくともセルアレイ３０１をその構成に含んでいればよい。更に、本発明の一態様に係る記憶装置３００は、セルアレイ３０１に駆動回路３０２の一部又は全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
【０３８５】
また、セルアレイ３０１、ワード線駆動回路３０４、データ線駆動回路３０５、制御回路３０６は、全て一の基板を用いて形成されていても良いし、いずれか１つ又は全てが互いに異なる基板を用いて形成されていても良い。
【０３８６】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路３０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
【０３８７】
記憶装置３００に、セルアレイ３０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力されると、制御回路３０６は、列方向のアドレスＡｘをデータ線駆動回路３０５に送り、行方向のアドレスＡｙをワード線駆動回路３０４に送る。また、制御回路３０６は、記憶装置３００に入力されたデータを情報として含む信号ＤＡＴＡを、データ線駆動回路３０５に送る。
【０３８８】
セルアレイ３０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路３０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）などによって選択される。
【０３８９】
信号ＷＥによって書き込み動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、セルアレイ３０１に入力される。一方、データ線駆動回路３０５では、制御回路３０６からの指示に従って、デコーダ３１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、セレクタ３１２に入力される。セレクタ３１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応するメモリセルにサンプリングした信号を入力する。
【０３９０】
また、信号ＲＥによって読み出し動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、セルアレイ３０１に入力される。一方、読み出し回路３０３では、制御回路３０６からの指示に従って、デコーダ３０７によって選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
【０３９１】
本実施の形態に示すメモリセルは、先の実施の形態に係る記憶装置である。このため、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる記憶装置である。また、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置である。
【０３９２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３９３】
（実施の形態１０）
本実施の形態では、上記実施の形態で説明した、読み出し回路の具体的な構成の一例について説明する。
【０３９４】
セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にはばらつきが生じており、その電位の分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。
【０３９５】
図１０に、読み出し回路の一例を回路図で示す。図１０に示す読み出し回路は、セルアレイから読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図１０に示す読み出し回路は、オペアンプ２６２を有している。
【０３９６】
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン端子が接続されており、なおかつ、ゲート電極及びドレイン端子にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース端子が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図１０では、ゲート電極とドレイン端子が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
【０３９７】
また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がデータ線にそれぞれ接続されている。そして、データ線の電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給が制御される。
【０３９８】
データ線に接続されたトランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１によって抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割によって得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
【０３９９】
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかによって、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それによって、間接的にデータを情報として含む信号を得ることができる。
【０４００】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきによって、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
【０４０１】
また、図１０では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
【０４０２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０４０３】
（実施の形態１１）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の記憶装置を適用する場合について説明する。
【０４０４】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０４０５】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０４０６】
図１１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７で接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０４０７】
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０４０８】
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０４０９】
図１１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０によって行うことができる。筐体７７１およびリモコン操作機７８０の内部には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０４１０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる電子機器が実現できる。また、先に書き込んだデータを破壊することなく、データを読み出すことができる電子機器が実現できる。
【実施例１】
【０４１１】
本実施例では、上記実施の形態で説明した記憶装置を携帯電話機、情報処理機能を強化したスマートフォンとよばれる携帯電話機、電子書籍などの携帯型の電子機器（携帯機器）に応用した場合の例を示す。このような携帯機器においては、現状、画像データの一時的な記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
【０４１２】
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時的な記憶に用いた場合以下の欠点がある。ＳＲＡＭは応答速度が速いという利点がある。通常のＳＲＡＭは図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、メモリセルをワード線駆動回路８０７、データ線駆動回路８０８にて駆動している。図１２（Ａ）に示すＳＲＡＭの回路では、トランジスタ８０３とトランジスタ８０５、及びトランジスタ８０４とトランジスタ８０６がインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６つのトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０４１３】
またＤＲＡＭは、メモリセルが図１２（Ｂ）に示されるようにトランジスタ８１１及び容量素子８１２によって構成され、メモリセルをワード線駆動回路８１３、データ線駆動回路８１４にて駆動している。１つのメモリセルが１つのトランジスタと１つの容量素子の構成になっており、ＳＲＡＭに比べて、セル面積が小さい。ＤＲＡＭのセル面積は通常１０Ｆ２以下である。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生する。
【０４１４】
上記実施の形態で説明した記憶装置は、メモリセルの面積を１０Ｆ２前後とすることができ、且つ頻繁なリフレッシュ動作は不要である。従って上記実施の形態で説明した記憶装置の構成を採用することによって、セル面積の縮小と消費電力の低減を図ることができる。
【０４１５】
図１３は携帯電話機のブロック図の一例である。図１３に示す携帯電話機９００はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７及びキーボード９１８で構成されている。ディスプレイ９１３は、表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９を有している。メモリ回路９１２に上記実施の形態で説明した記憶装置を採用することによって１ビットあたりメモリ単価と消費電力を低減することが可能になる。
【０４１６】
図１４はメモリ回路９１２のブロック図の一例である。メモリ回路９１２は上記実施の形態で説明した記憶装置によるメモリ９２２、９２３、スイッチ９２４、９２５およびメモリコントローラ９２１で構成されている。
【０４１７】
まず、ある画像データが受信またはアプリケーションプロセッサ９０６によって、形成される。この形成された画像データは、スイッチ９２４を介してメモリ９２２に記憶される。そしてスイッチ９２４を介して、ディスプレイコントローラ９１１を介してディスプレイ９１３に送られ、表示される。そのまま、画像データに変更が無ければ通常３０〜６０Ｈｚ程度の周期でメモリ９２２から画像データが読み出され、スイッチ９２５を介して、ディスプレイコントローラ９１１に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ９０６は新たな画像データを形成し、その画像データはスイッチ９２４を介してメモリ９２３に記憶される。この間も定期的にメモリ９２２からスイッチ９２５を介して画像データは読み出されている。メモリ９２３に新たな画像データが記憶し終わると、ディスプレイ９１３の次のフレームからメモリ９２３に記憶されたデータは読み出され、スイッチ９２５、ディスプレイコントローラ９１１を介して、ディスプレイ９１３に画像データが送られ、表示がおこなわれる。この読み出しはさらに次の画像データがメモリ９２２に記憶されるまで継続される。このようにメモリ９２２、９２３は交互にデータを書き込み、読み出すことによって、ディスプレイ９１３の表示をおこなう。
【０４１８】
なおメモリ９２２、メモリ９２３はそれぞれ別のメモリチップには限定されず、１つのメモリチップを分割して使用してもよい。
【０４１９】
メモリ９２２、メモリ９２３に上記実施の形態で説明した記憶装置の構成を使用することで、単価を下げ、消費電力を削減することができる。
【０４２０】
図１５は電子書籍のブロック図である。図１５に示す電子書籍９３０は、バッテリー９３１、電源回路９３２、マイクロプロセッサ９３３、フラッシュメモリ９３４、音声回路９３５、キーボード９３６、メモリ回路９３７、タッチパネル９３８、ディスプレイ９３９、ディスプレイコントローラ９４０によって構成される。上記実施の形態で説明した記憶装置はメモリ回路９３７に使用することができる。メモリ回路９３７は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。この情報を長期に保存する場合にはフラッシュメモリ９３４にコピーしても良い。
【０４２１】
図１５に示す構成においても、上記実施の形態で説明した記憶装置を採用することによってメモリ単価を下げ、消費電力を低減することが可能となる。
【符号の説明】
【０４２２】
１００ メモリセル
１００Ａ メモリセル
１００Ｃ メモリセル
１０１ トランジスタ
１０１Ａ トランジスタ
１０１Ｃ トランジスタ
１０２ トランジスタ
１０２Ａ トランジスタ
１０２Ｃ トランジスタ
１０３ 配線
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１１０ 基板
１１１ 酸化物半導体膜
１１２ 電極
１１３ 電極
１１４ 絶縁膜
１１５ ゲート電極
１１６ 絶縁膜
１２１ ゲート電極
１２２ 絶縁膜
１２３ 酸化物半導体膜
１２４ 電極
１２５ 電極
１２６ ゲート電極
１２７ 絶縁膜
１２８ 絶縁膜
１３０ 曲線
１３１ 曲線
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
３００ 記憶装置
３０１ セルアレイ
３０２ 駆動回路
３０３ 回路
３０４ ワード線駆動回路
３０５ データ線駆動回路
３０６ 制御回路
３０７ デコーダ
３０８ レベルシフタ
３０９ バッファ
３１０ デコーダ
３１２ セレクタ
６０１＿Ａ 絶縁層
６０１＿Ｂ 絶縁層
６０３＿Ａ 半導体層
６０３＿Ｂ 半導体層
６０４ａ＿Ａ 高濃度領域
６０４ａ＿Ｂ 高濃度領域
６０４ｂ＿Ａ 高濃度領域
６０４ｂ＿Ｂ 高濃度領域
６０５ａ＿Ａ 導電層
６０５ａ＿Ｂ 導電層
６０５ｂ＿Ａ 導電層
６０５ｂ＿Ｂ 導電層
６０６＿Ａ 絶縁層
６０６＿Ｂ 絶縁層
６０７＿Ａ 導電層
６０７＿Ｂ 導電層
６０８ａ＿Ａ 低濃度領域
６０８ａ＿Ｂ 低濃度領域
６０８ｂ＿Ａ 低濃度領域
６０８ｂ＿Ｂ 低濃度領域
６０９ａ＿Ａ 絶縁層
６０９ａ＿Ｂ 絶縁層
６０９ｂ＿Ａ 絶縁層
６０９ｂ＿Ｂ 絶縁層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ ワード線駆動回路
８０８ データ線駆動回路
８１１ トランジスタ
８１２ 容量素子
８１３ ワード線駆動回路
８１４ データ線駆動回路
９００ 携帯電話機
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９２１ メモリコントローラ
９２２ メモリ
９２３ メモリ
９２４ スイッチ
９２５ スイッチ
９３０ 電子書籍
９３１ バッテリー
９３２ 電源回路
９３３ マイクロプロセッサ
９３４ フラッシュメモリ
９３５ 音声回路
９３６ キーボード
９３７ メモリ回路
９３８ タッチパネル
９３９ ディスプレイ
９４０ ディスプレイコントローラ
Ｉｄ 電流
Ｉｄ０ 電流
Ｉｄ１ 電流
Ｖｔｈ０ 閾値電圧
Ｖｔｈ１ 閾値電圧
Ｄｏｕｔ 複数の出力用データ線
ＷＬ 書き込み用ワード線
ＷＬ１ 書き込み用ワード線
ＷＬ２ 書き込み用ワード線
ＷＬ３ 書き込み用ワード線
ＲＬ 読み出し用ワード線
ＲＬ１ 読み出し用ワード線
ＲＬ３ 読み出し用ワード線
【特許請求の範囲】
【請求項１】
ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１の活性層に第１の絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、
ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２の活性層が第２のゲート電極に接する第２の絶縁膜と第３のゲート電極に接する第３の絶縁膜との間に設けられた第２のトランジスタと、
を有するメモリセルを複数有し、
前記第１の活性層及び前記第２の活性層は、酸化物半導体を含んでおり、
前記第２の電極は、前記第２のゲート電極に直接接続されている記憶装置。
【請求項２】
ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１の活性層に第１の絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、
ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２の活性層が第２のゲート電極に接する第２の絶縁膜と第３のゲート電極に接する第３の絶縁膜との間に設けられた第２のトランジスタと、
を有するメモリセルを複数有し、
前記第１の活性層及び前記第２の活性層は、酸化物半導体を含んでおり、
前記第２の電極は、前記第２のゲート電極に直接接続されており、
前記第１の活性層と前記第１のゲート電極とが重畳する面積は、前記第２の活性層と前記第２のゲート電極または前記第３のゲート電極が重畳する面積よりも小さい記憶装置。
【請求項３】
請求項１または請求項２において、前記第１のトランジスタの前記第１の活性層は、ドーパントを含む領域を有する記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記第１のトランジスタは、前記第２のトランジスタとは異なる層に設けられている記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記第２のゲート電極と前記第２の活性層とが重畳する面積は、前記第３のゲート電極と前記第２の活性層とが重畳する面積よりも大きい記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記第１の電極は、前記第３の電極に電気的に接続される記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置。
【請求項１】
ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１の活性層に第１の絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、
ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２の活性層が第２のゲート電極に接する第２の絶縁膜と第３のゲート電極に接する第３の絶縁膜との間に設けられた第２のトランジスタと、
を有するメモリセルを複数有し、
前記第１の活性層及び前記第２の活性層は、酸化物半導体を含んでおり、
前記第２の電極は、前記第２のゲート電極に直接接続されている記憶装置。
【請求項２】
ソース及びドレインの一方となる第１の電極と、ソース及びドレインの他方となる第２の電極と、第１の活性層に第１の絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、
ソース及びドレインの一方となる第３の電極と、ソース及びドレインの他方となる第４の電極と、第２の活性層が第２のゲート電極に接する第２の絶縁膜と第３のゲート電極に接する第３の絶縁膜との間に設けられた第２のトランジスタと、
を有するメモリセルを複数有し、
前記第１の活性層及び前記第２の活性層は、酸化物半導体を含んでおり、
前記第２の電極は、前記第２のゲート電極に直接接続されており、
前記第１の活性層と前記第１のゲート電極とが重畳する面積は、前記第２の活性層と前記第２のゲート電極または前記第３のゲート電極が重畳する面積よりも小さい記憶装置。
【請求項３】
請求項１または請求項２において、前記第１のトランジスタの前記第１の活性層は、ドーパントを含む領域を有する記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記第１のトランジスタは、前記第２のトランジスタとは異なる層に設けられている記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記第２のゲート電極と前記第２の活性層とが重畳する面積は、前記第３のゲート電極と前記第２の活性層とが重畳する面積よりも大きい記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記第１の電極は、前記第３の電極に電気的に接続される記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図１７】
【図１８】
【公開番号】特開２０１２−２５６８３０（Ｐ２０１２−２５６８３０Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−２７５１８３（Ｐ２０１１−２７５１８３）
【出願日】平成２３年１２月１６日（２０１１．１２．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年１２月１６日（２０１１．１２．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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