【課題】リフレッシュビジーレイトが小さく、あるいは、データ保持時の消費電流が低く、小型化に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介してボディ領域上に設けられたゲート電極とを含むメモリセル、メモリセルのドレイン層に接続されたビット線、メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、ワード線に接続されたワード線ドライバを備え、ワード線ドライバは、ゲート絶縁膜を介して電子価電子帯トンネリングによって第１の論理データを前記メモリセルへ書き込む。 （もっと読む）

【課題】リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
【解決手段】このメモリは、フローティングボディを含む複数のメモリセル、ドレイン層に接続された複数のビット線、ゲート電極に接続された複数のワード線および、メモリセルから論理データを読み出し、あるいは、書き込むセンスアンプを備え、メモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、ボディ内の蓄積電荷の多い状態を示す第１の論理データを記憶するメモリセルに所定電流よりも多い第１の電流を流し、ボディ内の蓄積電荷の少ない状態を示す第２の論理データを記憶するメモリセルに所定電流よりも少ない第２の電流を流すバイポーラ作用を生じさせるように単数または複数のビット線および複数のワード線を同時に駆動することによって、複数のメモリセルを同時にリフレッシュする。 （もっと読む）

【課題】リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ソース層と、ドレイン層と、ボディと、ボディの第１面と第２面に面する第１および第２のゲート電極と、ゲート電極を駆動するドライバと、センスアンプとを備え、リフレッシュ動作のうち第１のリフレッシュでは、第１のゲート電位は読出し／書込み時の第１のゲート電位と同極性の電位であり、第２のゲート電位は読出し／書込み時の第１のゲート電位と逆極性の電位であり、第２のリフレッシュ動作では、第１のゲート電位は読出し／書込み時の第１のゲート電位と逆極性の電位であり、第２のゲート電位は読出し／書込み時の第１のゲート電位に対して逆極性の電位であり、第１のリフレッシュ動作における第２のゲート電位は、第２のリフレッシュ動作における第２のゲート電位よりもソース層の電位に近い。 （もっと読む）

【課題】 書込み動作のマージンを改善させることができる１−トランジスタ型ＤＲＡＭの駆動方法を提供する。
【解決手段】 １−トランジスタ型ＤＲＡＭ駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、ワードラインが活性化され、ソースラインの電圧はグラウンド電圧に転移され、ビットラインはプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、ワードラインが負の電圧に転移されて、バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、ソースラインがプリチャージされて、データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行う。 （もっと読む）

【課題】リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層内に設けられたソース層、ドレイン層、ボディ領域と、ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の面に設けられた第１のゲート電極と、ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第２の面に設けられた第２のゲート電極とを備え、リフレッシュ動作時に、ソース層の電位を基準として互いに逆極性の電圧を第１および第２のゲート電極に印加することによって、ドレイン／ソースからボディ領域へ第１の電流を流し、かつ、ボディ領域から第２のゲート電極へ第２の電流を流し、リフレッシュ動作の１周期内における第１の電流に基づく電荷の量と第２の電流に基づく電荷の量とがほぼ等しくなる平衡状態へメモリセルを遷移させる。 （もっと読む）

【課題】リフレッシュ動作において無駄な電力消費を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルと、ワード線と、ｎ本のビット線と、センスアンプと、ワード線のそれぞれに対応して設けられ、かつ、ｋ本（ｋ≦ｎ）のビット線ごとに対応して設けられ、対応するメモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、リフレッシュセルに接続されたリフレッシュビット線と、リフレッシュビット線に接続され、リフレッシュデータを読み出すリフレッシュセンスアンプと、リフレッシュセンスアンプに対応して設けられ、リフレッシュセンスアンプで読み出されたリフレッシュデータに応じてメモリセルに対してリフレッシュ動作を実行するリフレッシュ選択部とを備えている。 （もっと読む）

【課題】 消費電力が抑制された半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、データの読み出しおよびデータの書き込みおよびリフレッシュを含む動作が行われる第１モードと、データの読み出しおよびデータの書き込み無しにリフレッシュが自律的に繰り返される第２モードと、を有する。素子分離領域１２は、半導体基板１１の表面に形成され、素子領域を区画し、表面に絶縁膜３１を有し、内部において導電体３２を含む。複数のメモリセルは、素子領域に形成され、それぞれがキャパシタ１４とＭＯＳトランジスタ１６とを含む。電位発生回路４は、導電体に第１モードにおいて第１電位を印加し、第２モードにおいて第１電位より高い第２電位を印加する。 （もっと読む）

【課題】データ読み出し動作における誤動作を防止する。
【解決手段】ＳＯＩ基板上に形成され、ゲート電極がワード線に接続され、ドレイン領域がビット線に接続され、ソース領域が接地されたＭＯＳＦＥＴから成るメモリセルに書き込まれたデータを読み出す動作が、ゲート電極に印加されるゲート電圧Ｖｇ、ドレイン領域に印加されるドレイン電圧Ｖｄ、メモリセルにおけるボディ領域に所定量のホールが蓄積された時のＭＯＳＦＥＴの閾値電圧Ｖth１、ボディ領域に所定量より少ないホールが蓄積された時のＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０の関係が成立するバイアス条件で行われることを特徴とする。 （もっと読む）

【課題】信号振幅が小さい場合でも高速読み出しが可能にする。
【解決手段】メモリセル１が、第２ビット線ＢＬ＿と電圧供給線ＣＳＬとの間に縦続接続されている第１アンプトランジスタＡＴ１及び第１読み出しトランジスタＲＴ１と、第１ビット線ＢＬと電圧供給線ＣＳＬとの間に縦続接続されている第２アンプトランジスタＡＴ２及び第２読み出しトランジスタＲＴ２と、第１アンプトランジスタＡＴの制御ノードと第１ビット線ＢＬとの間に接続されている第１書き込みトランジスタＷＴ１と、第２アンプトランジスタＡＴ２の制御ノードと第２ビット線ＢＬ＿との間に接続されている第２書き込みトランジスタＷＴ２とを有する。第１及び第２読み出しトランジスタＲＴ１,２の各制御ノードが読み出しワード線ＲＷＬに接続され、第１及び第２書き込みトランジスタＷＴ１,２の各制御ノードが書き込みワード線ＷＷＬに接続されている。 （もっと読む）

【課題】 情報の読み出し時に、チャネル領域からの多数キャリアの放出による情報の変化と情報の保持時間の短縮を防止し、高速動作の可能な半導体記憶装置を提供する。
【解決手段】 半導体基板３上にチャネル領域４を直立に設け、このチャネル領域４の少なくとも一端にソース／ドレイン層５（６）を設け、チャネル領域４の両側面にゲート絶縁膜７、８を介して第１及び第２のゲート電極９、１０を設ける。そして、チャネル領域４に情報の書き込みを行い、その情報の読み出しは、チャネル領域４とソース／ドレイン層５、６間のｐｎ接合を逆方向バイアス状態にしておき、第１及び第２のゲート電極９、１０に所定電位を印加することにより両ゲート電極９、１０間に流れるトンネル電流量を検知することによって行う。 （もっと読む）

【課題】 行と列のマトリクスに配置された複数の半導体ダイナミック・ランダム・アクセス・メモリセルを含む半導体メモリアレイを提供する。
【解決手段】 第１の実施例では、本発明はメモリ素子とメモリ素子のメモリセルからデータを読み取る及びメモリセルにデータを書き込む技術を対象としている。この点において、本実施形態の本実施例の１つの実施形態では、メモリ素子及びその素子を動作させる技術は、電荷ポンピング現象の衰弱効果を最小限にする、削減する及び取り除く。本発明の本実施形態は、振幅及び／又は極性の遷移を最小限にする、削減する及び／又は取り除く制御信号を採用する。別の実施形態では、本発明は行と列のマトリクスに配置された複数の半導体ダイナミック・ランダム・アクセス・メモリを含むメモリアレイを含む半導体メモリ素子である。それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルは、ソース領域、ドレイン領域、ソース領域とドレイン領域の間に及びそれらに隣接して配置される電気的浮体領域、及びそのボディ領域から離れ、及びそれと容量結合されたゲートを有するトランジスタを含む。それぞれのトランジスタは、ボディ領域の第１の電荷を表す第１の状態、及びボディ領域の第２の電荷を表す第２のデータ状態を含む。さらに、半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行は、関連する行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線を含む。 （もっと読む）