【課題】書き込み速度を損なうことなく、消費電力の低減された記憶装置を提供する。
【解決手段】書き込み信号に応じて、第１のノードに電源電位を入力するか、電位を保持させるか、接地させるかを選択するコントローラと、一方の電極が前記第１のノードに接続する第１の容量素子と、第１の容量素子の他方の電極に、書き込み信号を遅延して出力する遅延回路と、第１のノードと接続されるゲート電極と、入力データ信号が入力される第１の電極と、入力データ信号を記憶する第２のノードと接続される第２の電極とを備える第１のトランジスタと、第２のノードと接続され、読み出し信号に応じて第２のノードの電位に応じた信号を出力する読み出し回路と、を有し、第２のノードは、一方の電極が接地された第２の容量素子の他方の電極と、読み出し回路が備える第２のトランジスタのゲート電極と、が接続される記憶装置を提供すること。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】高速動作を実現できる記憶装置、或いは、リフレッシュ動作の頻度が低減できる記憶装置を提供する。
【解決手段】セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。そして、スイッチング素子として用いられるトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。 （もっと読む）

【課題】フローティングボディにデータを記憶するメモリセルを備えた半導体装置において、トリガ素子となる能動素子を設けなくともメモリセルの導通、非導通状態を確実に制御する。
【解決手段】ビット線ＢＬと、ワード線ＷＬと、第１の端子がビット線に接続され、第２の端子がワード線に接続されたメモリセル６６と、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路を備える。 （もっと読む）

【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。 （もっと読む）

【課題】データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる記憶装置の提供。
【解決手段】各メモリセルに、第１容量素子と、第２容量素子と、上記第１容量素子及び第２容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を少なくとも有する。また、第１容量素子の容量値が、第２容量素子の容量値の１０００倍以上、好ましくは１００００倍以上となるようにする。そして、通常動作の時に、第１容量素子及び第２容量素子を用いて電荷の保持を行う。また、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、第２容量素子を用いて電荷の保持を行う。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなる。
【解決手段】１つのビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと４乃至６４個のメモリセル（ＣＬ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ１＿ｎ＿ｍとＳＴｒ２＿ｎ＿ｍを有し、また、選択トランジスタＳＴｒ２＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線に出力できる。 （もっと読む）

【課題】電流値変化型メモリセルの読み出し動作時に、ビット線電位を低電圧化しても十分な動作マージンを確保可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、電流値変化型メモリセルＭＣと、ビット線ＢＬと、トランジスタＱ１〜Ｑ４からなるセンスアンプＳＡを備えている。電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。トランジスタＱ３は電位Ｖ２をセンスノードに供給し、トランジスタＱ４は電位Ｖ３をビット線に供給し、ともにプリチャージ制御信号ＰＣに応じて制御される。電位Ｖ２を電位Ｖ３より高く設定し、電位Ｖ１からトランジスタＱ１の閾値電圧Ｖｔ１を引いた所定電位が電位Ｖ３より低く、かつ低電位より高くなるように設定することで、読み出し動作の動作マージンが向上する。 （もっと読む）

【課題】オフ抵抗が極めて高いトランジスタをスイッチング素子として有するメモリセルを構成するに際し、信頼性を高める検査方法および構成を提供する。
【解決手段】メモリセルのトランジスタのしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定することにより、データ保持特性が十分でないメモリセルを排除する。そのためにトランジスタのゲートの電位を適切な電位Ｖ_ＧＭに保持し、また、トランジスタのドレインの電位をＶ_ＧＭ以上の電位にする。この状態でメモリセルに書き込むことにより、トランジスタのソースの電位はしきい値Ｖ_ｔｈを含む式、（Ｖ_ＧＭ−Ｖ_ｔｈ）で表現される。この電位と他の参照電位との大小を比較することによりしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタとは少なくとも一部が重畳する第１のメモリセルと、第３のトランジスタと第４のトランジスタを有し、第３のトランジスタと第４のトランジスタとは少なくとも一部が重畳する第２のメモリセルと、駆動回路と、を有し、第２のメモリセルは、第１のメモリセル上に設けられ、第１のトランジスタは、第１の半導体材料を含んで構成され、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタ、は、第２の半導体材料を含んで構成される半導体装置である。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを２つ用いて形成された記憶ユニットのマトリクスにおいて、第１の記憶セルの書き込みトランジスタのゲートを第１のワード線に、キャパシタの他方の電極を第２のワード線に接続する。また、第２の記憶セルの書き込みトランジスタのゲートを第２のワード線に、キャパシタの他方の電極を第１のワード線に接続する。さらに、集積度を高めるために、各記憶セルの読み出しトランジスタのゲートを互い違いに配置する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】フローティングボディ構造の選択トランジスタを用いたメモリセルに対し、ビット線の電位を適切に制御することによりリーク電流を抑制可能な半導体装置を実現する。
【解決手段】本発明の半導体装置において、キャパシタＣｓと選択トランジスタＱ０とを含むメモリセルＭＣを備え、この選択トランジスタＱ０はフローティングボディ２４を有している。メモリセルＭＣに接続されるビット線ＢＬは、第１の電位設定回路Ｑ１により第１の電位ＶＢＬＰに設定され、さらに読み出し動作に先立って第２の電位設定回路Ｑ３により第１の電位ＶＢＬＰとは異なる第２の電位ＶＢＬＲに設定される。センスアンプ３０は、この状態のビット線ＢＬを介してメモリセルＭＣから読み出される信号を増幅する。第１の電位ＶＢＬＰ及び第２の電位ＶＢＬＲを適切に設定することにより、メモリセルＭＣのリーク電流を抑え、情報保持時間を長くして消費電流を低減可能となる。 （もっと読む）

【課題】フローティングボディＤＲＡＭセルにおいて表面積が縮小された改良型メモリセルを提供する。
【解決手段】ソースＳと、ドレインＤと、ソースＳとドレインＤ間のフローティングボディＦＢとを有するＦＥＴトランジスタと、ＦＥＴトランジスタのフローティングボディへの電荷の注入を制御可能なインジェクタであって、エミッタ１５と、ベースと、ＦＥＴトランジスタのフローティングボディＦＢによって形成されたコレクタとを有するバイポーラトランジスタからなるインジェクタとを備え、バイポーラトランジスタのエミッタ１５が、ＦＥＴトランジスタのソース２２がバイポーラトランジスタのベースとして働くように配置される。複数のメモリセルを備えるメモリアレイ、及びこのようなメモリセルを制御する方法にも適用される。 （もっと読む）

【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】不揮発性メモリは、第１のトランジスタ２０及び第２のトランジスタ２１を有するメモリセルを有し、第１のトランジスタ２０は第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタ２１は酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される。 （もっと読む）

【課題】ＤＲＡＭメモリセルでより小型のトランジスタを使用できる方法を提供する。
【解決手段】ゲート誘電体７によってチャネルから分離されているフロント・コントロール・ゲート８、およびベース基板に配置され、かつ絶縁層（ＢＯＸ）によってチャネル４から分離されているバック・コントロール・ゲート９と、を有するトランジスタからなるＤＲＡＭメモリセルコントロール方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さい。 （もっと読む）

【課題】リテンション時間を高めて消費電力を削減するとともに、回路面積の増大も抑制する。
【解決手段】ワード線とビット線の交点に配列されたメモリセルから読み出された信号をセンスアンプ回路にて検知増幅する。書き込み回路は、複数のメモリセルのうちの第１のメモリセルに保持された第１データを読み出して第１のメモリセルとは別の第２のメモリセルに第１データに対応する第２データを書き込む。データラッチ回路は、第１のメモリセルから読み出されたデータを保持する。論理演算回路は、第２のメモリセルから読み出されたデータとデータラッチ回路に保持されたデータとを入力値とした論理演算を実行して第３データを演算値として出力する。書き戻し回路は、第３データを第１のメモリセルに対し書き戻す。 （もっと読む）

【課題】不良救済効率を改善する。
【解決手段】サブワード線レベルの不良のときとメインワード線レベルの不良のときとで、スペアワード線の選択態様を変更する。スペア判定結果信号ＳＰ２が活性化される時同時にスペア判定結果信号ＳＰ１が活性化される時には、３本のノーマルサブワード線間においてショート不良が存在する。この場合には、スペア判定結果信号ＳＰ１が活性化されるため、ノーマルロウデコーダ２６４が非活性状態であり、スペアメインワード線のみが選択されてスペアサブワード線対により不良救済が実行される。この場合においても、ツインセルモードにしたがってサブワード線を選択することができる。 （もっと読む）

【課題】データ書き込み時のノイズ発生に起因するデータの損失を、少ない消費電力で防止可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】電源供給部２が、メモリセルアレイ１のメモリセルのＭＯＳ型キャパシタのゲート電極に接続されるプレート線ＰＬに、プレート電圧Ｖｐｌを供給し、スイッチ（ｎＭＯＳＱ７）が、メモリセルアレイ１へのアクセス発生時に、プレート線ＰＬを第１電源線に接続することで、データ書き込み時のノイズの影響を除去する。 （もっと読む）

【課題】本発明は、メモリコア領域のセルトランジスタにＦＢＣ技術を実現した半導体メモリ装置及びそのリフレッシュ制御方法を提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）トランジスタからなるメモリセルブロックを含み、リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせて前記メモリセルブロックに格納されたデータを読み出した後、リフレッシュライト信号をイネーブルさせて前記読み出したデータを前記メモリセルブロックに再記入するように構成されることを特徴とする。 （もっと読む）