半導体メモリ装置およびその検査方法
【課題】オフ抵抗が極めて高いトランジスタをスイッチング素子として有するメモリセルを構成するに際し、信頼性を高める検査方法および構成を提供する。
【解決手段】メモリセルのトランジスタのしきい値Ｖｔｈが許容される範囲内にあるか否かを判定することにより、データ保持特性が十分でないメモリセルを排除する。そのためにトランジスタのゲートの電位を適切な電位ＶＧＭに保持し、また、トランジスタのドレインの電位をＶＧＭ以上の電位にする。この状態でメモリセルに書き込むことにより、トランジスタのソースの電位はしきい値Ｖｔｈを含む式、（ＶＧＭ−Ｖｔｈ）で表現される。この電位と他の参照電位との大小を比較することによりしきい値Ｖｔｈが許容される範囲内にあるか否かを判定できる。
【解決手段】メモリセルのトランジスタのしきい値Ｖｔｈが許容される範囲内にあるか否かを判定することにより、データ保持特性が十分でないメモリセルを排除する。そのためにトランジスタのゲートの電位を適切な電位ＶＧＭに保持し、また、トランジスタのドレインの電位をＶＧＭ以上の電位にする。この状態でメモリセルに書き込むことにより、トランジスタのソースの電位はしきい値Ｖｔｈを含む式、（ＶＧＭ−Ｖｔｈ）で表現される。この電位と他の参照電位との大小を比較することによりしきい値Ｖｔｈが許容される範囲内にあるか否かを判定できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
【０００３】
ＤＲＡＭはメモリセルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、現在、市販されているＤＲＡＭでは、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間に無視できないリーク電流が生じるため、データは比較的短時間で失われる。そのため、一定周期（一般的には数十ミリ秒に一度）でデータを再書き込み（リフレッシュ）する必要がある。
【０００４】
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつのメモリセルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。フローティングゲートに蓄えられた電荷は、トランジスタへの電源の供給が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
【０００６】
ＦＧＮＶＭでは、多段階のデータを１つのメモリセルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
【０００７】
しかしながら、ＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあってゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】米国特許公開２００５／０１９９８７９号公報
【特許文献３】米国特許公開２００７／０１９４３７９号公報
【特許文献４】米国特許公開２０１１／０１０１３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件全てを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。
【００１０】
従来のＤＲＡＭは珪素半導体を用いるためにリーク電流が大きく、そのため、１秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、ＳＲＡＭでは、１つのメモリセルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力の点では問題はなかったが、書き換え回数が１０万回以下に制限されていた。
【００１１】
本発明では、データが長期間にわたって確実に保存される信頼性の高い半導体メモリ装置を提供することと、そのための半導体メモリ装置の検査方法を提供することを課題とする。
【００１２】
また、本発明では、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする。また、新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作製方法）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００１３】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位や印加される電位の極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
【００１４】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１５】
本発明の態様の一は、少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、トランジスタのゲートの電位をしきい値以上の第１の電位とし、また、トランジスタのドレインの電位を第１の電位以上に保った状態でメモリセルの容量素子に電荷を蓄積する第１過程と、第１過程の後、トランジスタのソースの電位を測定する第２過程とを有することを特徴とする半導体メモリ装置の検査方法である。
【００１６】
本発明の態様の一は、少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、トランジスタのゲートの電位をトランジスタのしきい値以上の所定の電位にするために、外部よりその電位を供給するための部分（パッド等）を有することを特徴とする半導体メモリ装置である。
【００１７】
上記において、トランジスタのドレインはデータ信号が送られる配線（例えば、ビット線）に、ゲートは行選択信号の送られる配線（例えば、ワード線）に接続されていることが好ましい。
【００１８】
さらに、上記において、トランジスタはＮチャネル型であってもよい。そして、このトランジスタはゲートの電位を適切なものとするとき、ソースとドレイン間の抵抗（以下、オフ抵抗、という）が１×１０１８Ω以上、好ましくは１×１０２４Ω以上となるようにするとよい。あるいは、ゲートの電位を適切なものとするとき、ソースとドレイン間を流れる電流（以下、オフ電流という）が１×１０−１８Ａ以下、好ましくは１×１０−２４Ａ以下となるようにするとよい。
【００１９】
また、メモリセルには、さらに１つ以上のトランジスタ（素子トランジスタ）を有し、容量素子と接続するトランジスタのソースは素子トランジスタのゲートと接続してもよい。
【００２０】
また、上記において、第２過程により、トランジスタのソースの電位が基準の範囲外にあると判断されたメモリセルは、予備のメモリセルに差し替えられる措置が取られてもよい。
【００２１】
また、素子トランジスタの少なくとも１つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶珪素、単結晶ゲルマニウム、単結晶珪素ゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。
【００２２】
近年、発見されたワイドギャップ酸化物半導体（特許文献２、３参照）では、熱励起によるキャリアが極めて少ないため、ドナーやアクセプターの濃度（本明細書では、ドナーやアクセプターとなりうる元素のうち、イオン化したものの濃度を言う。したがって、ドナーやアクセプターに由来するキャリア濃度と同義である）を、例えば、１×１０１４ｃｍ−３以下というように可能な限り低減することで、オフ抵抗を従来の珪素半導体では考えられないような高い値とすること、あるいは、オフ電流を従来の珪素半導体では考えられないような低い値とすることも可能である。
【００２３】
そのような半導体を用いたトランジスタと容量素子とを組み合わせ、トランジスタをスイッチング素子に用いて容量素子に電荷を蓄積する回路を形成すれば、例えば、１０年以上もの長期間にわたり電荷を保持することが可能となる（特許文献４参照）。
【００２４】
例えば、オフ抵抗が１×１０２４Ωとなるトランジスタと容量１×１０−１５Ｆの容量素子とで回路を構成した場合、その時定数は１×１０９秒、すなわち、約３２年である。このことは、容量素子に蓄えられている電荷が初期の量の約３７％まで減少するのに３２年かかるということであり、１０年経過時でも、初期の量の約７３％が保持されているということでもある。
【００２５】
このような電荷の蓄積を利用したメモリセルとしては、図１に示される回路を有するものが考えられる。図１（Ａ）に示すメモリセル１００は、トランジスタ１０１と容量素子１０２を有し、トランジスタ１０１としては、上述のオフ抵抗のきわめて高いものを用いる。また、トランジスタ１０１のソースと容量素子１０２の電極の一方とが接続する部分を、以下、保持ノードＤと呼ぶ。
【００２６】
動作は、従来のＤＲＡＭと同様で、トランジスタ１０１のゲートの電位を適切に設定して、トランジスタ１０１をオンとし、端子Ａに書き込むデータに応じた電位を与え、容量素子１０２にデータに応じた電荷を蓄積する。その後、ゲートの電位を適切に設定して、トランジスタ１０１をオフとし電荷を保存する。読み出す際には、トランジスタ１０１をオンとし、容量素子１０２から流出する電荷による端子Ａの電位の変動を感知して、保存されたデータを知ることができる。
【００２７】
以上の説明から明らかなように、データの読み出しに際して、容量素子１０２に蓄積された電荷が流出するので、読み出しに伴ってデータが喪失されてしまう。そのため、読み出し後はデータを書き込む必要がある。ただし、読み出しをおこなわない限り、容量素子１０２の電荷を極めて長期にわたって保持できるので、公知のＤＲＡＭとは異なり、いわゆるリフレッシュ動作は全くおこなう必要が無いか、その頻度を極めて低くできる。
【００２８】
図１（Ｂ）に示されるメモリセル２００Ｎは、書き込みトランジスタ２０１と容量素子２０２とＮチャネル型素子トランジスタ２０３Ｎを有し、書き込みトランジスタ２０１としては、上述のオフ抵抗のきわめて高いものを用いる。書き込みトランジスタ２０１は、図１（Ａ）に示されるメモリセル１００のトランジスタ１０１に相当する。また、書き込みトランジスタ２０１のソースと素子トランジスタ２０３Ｎのゲートと容量素子２０２の電極の一方とが接続する部分を、以下、保持ノードＤと呼ぶ。
【００２９】
メモリセル２００Ｎのデータの書き込みとその保持は、メモリセル１００と同じである。素子トランジスタ２０３Ｎのゲートの電位は、書き込まれたデータによって異なるので、読み出す際には、端子Ｃ、Ｅ、Ｆの電位を適切に設定することにより、素子トランジスタ２０３Ｎがオンであるかオフであるかを感知することによりおこなう。
【００３０】
以上の説明から明らかなように、データの読み出しに際して、容量素子２０２に蓄積された電荷が流出することはないので、読み出し後もデータが保持されるという特徴がある。
【００３１】
図１（Ｃ）に示されるメモリセル２００Ｐは、書き込みトランジスタ２０１と容量素子２０２と素子トランジスタ２０３Ｐを有し、書き込みトランジスタ２０１としては、上述のオフ抵抗のきわめて高いものを用いる。図１（Ｂ）に示されるメモリセル２００Ｎとは、素子トランジスタとしてＰチャネル型のトランジスタを用いる点で異なる。
【００３２】
このようなメモリセルでメモリ装置を作製すれば、極めて長期間にわたってデータを保持でき、かつ、そのための消費電力を十分に低くできる。
【００３３】
しかしながら、実際にトランジスタや容量素子を製造した場合、全てのトランジスタや容量素子が上記のような特性を示すわけではない。データ保持の際のトランジスタの抵抗が正常なものの１／１０であったり、データを書き込む際のトランジスタの抵抗が高かったり（オン電流が少なかったり）、容量素子の大きさや誘電体の厚さが正常なものと異なっているために、容量素子に十分な量の電荷を蓄積できないことがある。このようにトランジスタや容量素子に問題がある場合は早期にそれを発見することが必要である。
【００３４】
トランジスタや容量素子が明らかに動作しないという場合は、極めて短時間に発見できる。しかしながら、上記の理由のいくつかのために、電荷を保持する期間が正常なものの１０分の１というような場合は、発見することは容易でない。というのもそのことが発覚するには少なくとも１年以上の期間を経過しなければならないからである。
【００３５】
現実には半導体装置の検査は、製造後、それほど時間をかけないで終了することが求められる。製造後、何ヶ月も検査に要するということは、製造コストの著しい上昇を招く。また、そのような不良を排除しないで出荷した場合、データを保持して１０年経過したときに、いくつかのデータが失われているという問題を生じる。すなわち、半導体メモリ装置としての信頼性が低下する。従来は、このような問題に対して有効な対策はなかった。
【００３６】
ところで、ワイドギャップ酸化物半導体を用いて作製されたＮチャネル型トランジスタのゲートの電位（ＶＧ）とドレイン電流（ＩＤ）の関係（ＩＤ−ＶＧ曲線）は、図２（Ａ）に示すようなものである。現実には、１×１０−１３Ａ以下の電流値の測定は困難であるので、図２に示すものは、計算結果をわかりやすく図示したものである。
【００３７】
なお、Ｐチャネル型トランジスタであれば、特性は図２の縦軸に対称なものとなることは当業者であれば容易に理解される。以下では、Ｎチャネル型トランジスタについてのみ記述するが、Ｐチャネル型トランジスタについても同様に適用できる。
【００３８】
例えば、ゲートの電位をＶＧＬとすると、ドレイン電流は１×１０−２４Ａとなり、ゲートの電位をＶＧＨとすると、ドレイン電流は１×１０−５Ａとなる。したがって、トランジスタをオンにして、容量素子に電荷を蓄積するにはゲートの電位をＶＧＨとし、また、トランジスタの絶縁性を高めて容量素子の電荷を保持するにはゲートの電位をＶＧＬとするとよい。
【００３９】
また、トランジスタの特性を示す値として、しきい値（Ｖｔｈ）があるが、ＶＧＨはしきい値より高い値を使用する。そして、しきい値より低い領域（図２（Ａ）においてＡで示す部分）では、ドレイン電流が急激に低下する。この傾きは、トランジスタの特性のひとつで、サブスレショルド値（Ｓ値）と呼ばれ、ドレイン電流が１桁減少するのに必要なゲートの電位の低下量で定義される。
【００４０】
特に、ドナーやアクセプターの量が検出できない程度に低く、かつ、薄膜状の酸化物半導体を使用したトランジスタでは、物理的な下限（室温で５９ｍＶ／ｄｅｃａｄｅ）に極めて近い値が得られる。例えば、Ｓ値が０．１Ｖ／ｄｅｃａｄｅであれば、ゲートの電位をＶＧＬより０．１Ｖだけ高くすれば、ドレイン電流は１０倍となり、ソースドレイン間の抵抗は１０分の１となる。これは電荷を保持する時間が１／１０になることを意味する。
【００４１】
このことは、トランジスタのしきい値が０．１Ｖ変動すれば、保持能力が１０倍あるいは１／１０になるということである。図２（Ｂ）には第１のトランジスタＴ１の特性（実線）と第２のトランジスタＴ２の特性（点線）を示す。両者はしきい値がわずかに違うのであるが、そのことにより、ゲート電位ＶＧＬにおけるドレイン電流は２桁も異なる。
【００４２】
このようにわずかなしきい値の差がデータの保持能力の大きな差となるため、トランジスタのわずかなしきい値の差を判別する必要がある。数多くのメモリセルがマトリクス状に配列した半導体メモリ装置では、個々のトランジスタのしきい値をそれぞれ測定することは現実的ではないので、工夫が必要である。
【００４３】
ところで、トランジスタのしきい値の正確な値が不明であるとき、ゲートをしきい値以上と想定される電位とし、また、ドレインの電位をそれ以上の電位とするとき、保持ノードＤの電位は、ゲートの電位からトランジスタのしきい値を引いた値で安定する。
【００４４】
したがって、ゲートの電位を精密に制御でき、また、保持ノードＤの電位を正確に測定できればトランジスタのしきい値を正確に知ることができる。保持ノードＤの電位がある値以上であるか、未満であるかは、かなりの精度で判定できる。例えば、ゲートの電位をＶ１とし、端子Ａの電位をＶ１より高くするとき、保持ノードＤの測定された電位がＶ０以上であれば、しきい値は（Ｖ１−Ｖ０）以上であると判定できる。
【００４５】
このようにして、半導体メモリ装置内のメモリセルのしきい値が基準の範囲内にあるか否かを効率的に判別することができる。そして、基準の範囲外のメモリセルを予備のメモリセルに置き換える等の措置によって使用しないようにすることにより半導体メモリ装置の信頼性を高めることができる。
【発明の効果】
【００４６】
上記の態様のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。なお、上記の態様の半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がないという特徴も有する。
【００４７】
また、上記に示された態様は、これまでの技術思想にない新規の半導体装置（特に、半導体メモリ装置）であり、また、これまでの技術思想にない新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）である。それらは、省電力や高い集積度といった特徴を呈する。
【００４８】
上記に示した態様のそれぞれは、上記に示した効果の少なくとも１つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。また、本発明の開示する態様を上記の態様のみに限定して解釈すべきではなく、以下の実施の形態で、さらに多様な本発明の態様を開示する。それらは、上記に示した課題の少なくとも１つを解決する。
【図面の簡単な説明】
【００４９】
【図１】半導体メモリセルの例を示す図である。
【図２】トランジスタの特性を説明する図である。
【図３】半導体メモリ装置の検査方法の例を説明する図である。
【図４】半導体メモリ装置の検査方法の例を説明する図である。
【図５】半導体メモリ装置の検査方法の例を説明する図である。
【図６】半導体メモリ装置の例を説明する図である。
【図７】半導体メモリ装置の例を説明する図である。
【図８】半導体メモリ装置の例を説明する図である。
【図９】半導体メモリ装置の例を説明する図である。
【図１０】半導体メモリ装置を用いた電子機器の例を示す図である。
【発明を実施するための形態】
【００５０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５１】
また、以下の実施の形態で開示される構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。なお、以下に記す符号において、符号の後のアンダーバー（＿）に続けて、数字もしくは文字列を記す場合（例えば、”ワード線１０４＿ｎ”）、その数字もしくは文字列は行や列を示すものである。
【００５２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を簡単にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００５３】
（実施の形態１）
本実施の形態では図１（Ａ）に示すメモリセル１００のトランジスタ１０１のしきい値の検査方法について説明する。その前に、メモリセル１００を用いた半導体メモリ装置について簡単に説明する。
【００５４】
図６には、メモリセル１００をマトリクス状に設けた半導体メモリ装置を示す。ここでは、半導体メモリ装置のうち、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列までの６つのメモリセルについてのみ示す。各メモリセル１００は、図１（Ａ）に示したようにトランジスタ１０１と容量素子１０２を有する。
【００５５】
また、各行のトランジスタ１０１のゲート（図１（Ａ）の端子Ｂ）はワード線１０４＿ｎ、１０４＿ｎ＋１、１０４＿ｎ＋２に接続し、各列のトランジスタ１０１のドレイン（図１（Ａ）の端子Ａ）はビット線１０５＿ｍ、１０５＿ｍ＋１に接続する。ビット線１０５＿ｍ、１０５＿ｍ＋１は、その一端で、それぞれ、センスアンプ１０３＿ｍ、１０３＿ｍ＋１の入力端子の１つに接続する。センスアンプ１０３＿ｍ、１０３＿ｍ＋１の他の入力端子には、参照電位ＶＲＥＦが入力される。センスアンプからの出力ＯＵＴ＿ｍ、ＯＵＴ＿ｍ＋１が読み出されたデータとなる。
【００５６】
容量素子１０２の容量は、データの読み出しのエラーを防止するため、ビット線１０５＿ｍあるいは１０５＿ｍ＋１の容量（寄生容量を含む）と比較してある程度大きいことが求められる。容量素子１０２の容量は１×１０−１５Ｆ以上とするとよい。
【００５７】
トランジスタ１０１としては、端子Ｂ（トランジスタ１０１のゲート）を適切な電位ＶＧＬとした際のドレイン電流ＩＤが１×１０−１８Ａ以下、好ましくは、１×１０−２１Ａ以下、より好ましくは１×１０−２４Ａ以下となるものを用いるとよい。例えば、図２（Ａ）に示されるような特性のものを用いるとよい。
【００５８】
そのようなトランジスタは、例えば、ドナーあるいはアクセプター濃度が１×１０１４ｃｍ−３以下、好ましくは、１×１０１１ｃｍ−３以下で、バンドギャップが２．５電子ボルト以上、好ましくは３．０電子ボルト以上４．０電子ボルト以下の材料を用いることにより得られる。
【００５９】
このような材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む酸化物が好ましい。特にＩｎとＺｎを含む酸化物が好ましい。また、該酸化物を用いて作製されたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００６０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００６３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００６４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００６５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００６６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、実用的なトランジスタを構成する目的からは、電界効果移動度が５ｃｍ２／Ｖｓ以上、好ましくは、１０ｃｍ２／Ｖｓ以上であることが必要である。
【００６７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００７０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７１】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現できる。
【００７２】
図１（Ａ）に示すメモリセル１００は基本的に公知のＤＲＡＭのメモリセルと同じである。しかしながら、トランジスタ１０１のオフ抵抗が公知のＤＲＡＭのものと比較すると１０桁以上も高いので、例えば、１０年以上もの長期にわたってデータを保持できる。
【００７３】
なお、上記のように長期にデータを保持するには、トランジスタ１０１のオフ電流が十分に低い（オフ抵抗が十分に高い）ことに加え、トランジスタ１０１のゲートとソース間のリーク電流および容量素子１０２の電極間のリーク電流がそれ以上に低い（トランジスタ１０１のゲートとソース間および容量素子１０２の電極間の抵抗が高い）ことも必要である。
【００７４】
データの書き込み（書き換えを含む）は、端子Ｂに、しきい値以上の電位（例えば、ＶＧＨ）を与えてトランジスタ１０１をオンとし、また、端子Ａにデータに応じた電位ＶＤＨ（≦ＶＧＨ）を与えた状態で、端子Ｂの電位をしきい値より十分に低い電位（例えば、ＶＧＬ）とすることによりおこなう。
【００７５】
また、データの保持は、端子Ｂの電位をしきい値より十分に低い電位（例えば、ＶＧＬ）に保つことによりおこなう。例えば、端子Ｂの電位をＶＧＬとすると、図２（Ａ）に示す特性を有するトランジスタであれば、オフ電流は１×１０−２４Ａと極めて低いため、容量素子１０２に蓄積された電荷を極めて長期にわたり保持できる。
【００７６】
このようなメモリセル１００のトランジスタ１０１のしきい値が許容される（書き込みの際に支障がなく、かつ、データを必要な期間保持できる）範囲にあるか判定する方法について、図３を用いて説明する。言うまでもないことであるが、従来のＤＲＡＭにおいては、データの保持時間が１秒以内であったので、以下に示すような検査をおこなうことはなかった。
【００７７】
図６にも示されているように、トランジスタ１０１のドレイン（端子Ａに相当）は、センスアンプ１０３の入力端子の１つに接続されている（図３（Ａ）参照）。センスアンプ１０３の入力端子のもう１つには参照電位に保持される。ここでは、参照電位はＶＤＭ（＞０）とする。トランジスタ１０１のドレインの電位がＶＤＭ以上であれば、センスアンプ１０３の出力ＶＯＵＴはＨとなり、ＶＤＭ未満であれば、Ｌとなる。
【００７８】
最初、トランジスタ１０１のドレインおよびソースの電位がともにＶＤＬであったとする。ここで、ＶＤＬはトランジスタ１０１のしきい値Ｖｔｈより小さいものとする。また、端子Ｃの電位は固定しておく。次に容量素子１０２に電荷を蓄積する。トランジスタ１０１のドレインの電位をＶＤＨとし、トランジスタ１０１のゲートの電位をＶＧＭとする。ただし、ＶＤＨはＶＧＭ以上であり、また、ＶＧＭはトランジスタ１０１のしきい値Ｖｔｈより大きいものとする。すると、トランジスタ１０１がオンとなり容量素子１０２に電荷が蓄積される。保持ノードＤの電位は電荷の蓄積に応じて上昇し、電位（ＶＧＭ−Ｖｔｈ）で安定する（図３（Ａ）参照）。
【００７９】
ここで、トランジスタ１０１のゲートの電位をＶＧＬとし、トランジスタ１０１をオフとする。また、トランジスタ１０１のドレインの電位をＶＤＭとする（図３（Ｂ）参照）。その後、トランジスタ１０１のドレインをフローティング状態とし、さらに、トランジスタ１０１のゲートの電位をＶＧＭあるいはそれ以上の電位とし、トランジスタ１０１をオンとする。すると、容量素子に蓄積されていた電荷が移動し、トランジスタ１０１のソースとドレインはともに同じ電位ＶＤＸとなる（図３（Ｃ）参照）。
【００８０】
ここで、当初のトランジスタ１０１のソース（保持ノードＤ）の電位（ＶＧＭ−Ｖｔｈ）がＶＤＭ以上であれば、電位ＶＤＸは電位ＶＤＭ以上となり、その結果、センスアンプ１０３の出力ＶＯＵＴはＨとなる。一方、当初のトランジスタ１０１のソース（保持ノードＤ）の電位（ＶＧＭ−Ｖｔｈ）がＶＤＭより低ければ、電位ＶＤＸは電位ＶＤＭより低くなり、その結果、センスアンプ１０３の出力ＶＯＵＴは、Ｌとなる。すなわち、ＶＯＵＴがＨとなる領域は、Ｖｔｈ≦ＶＧＭ−ＶＤＭ、であり、ＶＯＵＴがＬとなる領域は、Ｖｔｈ＞ＶＧＭ−ＶＤＭ、である。
【００８１】
このことを図３（Ｄ）を用いて説明する。図３（Ｄ）は横軸に電位ＶＧＭ、縦軸にトランジスタ１０１のしきい値Ｖｔｈを示す。図の直線Ｖｔｈ＝ＶＧＭ−ＶＤＭを境に右側および下側はセンスアンプ出力ＶＯＵＴがＨとなり、左側および上側はセンスアンプ出力ＶＯＵＴがＬとなる。
【００８２】
そこで、電位ＶＧＭを適切に設定することにより、トランジスタ１０１のしきい値Ｖｔｈが適切な範囲内（上限Ｖｔｈ＿Ｈ、下限Ｖｔｈ＿Ｌ）にあるか否かを判別できる。すなわち、以下のような第１および第２の検証をおこなう。
【００８３】
第１の検証では、ＶＧＭ＝ＶＧＭ＿Ｈ＝Ｖｔｈ＿Ｈ＋ＶＤＭ、として、しきい値Ｖｔｈが上記範囲の上限以下か否かを判定する。センスアンプ１０３の出力ＶＯＵＴがＨであれば、上限Ｖｔｈ＿Ｈ以下である。第２の検証ではＶＧＭ＝ＶＧＭ＿Ｌ＝Ｖｔｈ＿Ｌ＋ＶＤＭとして、Ｖｔｈが上記範囲の下限より大きいか否かを判定する。センスアンプ１０３の出力ＶＯＵＴがＬであれば、下限Ｖｔｈ＿Ｌより大きい。
【００８４】
すなわち、第１の検証でセンスアンプ１０３の出力ＶＯＵＴがＨであり、かつ、第２の検証でセンスアンプ１０３の出力ＶＯＵＴがＬであれば、トランジスタ１０１のしきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると言える。それ以外の場合は、トランジスタ１０１のしきい値Ｖｔｈは許容される範囲外である。
【００８５】
そして、これらの検証の結果、しきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると判定されたトランジスタ１０１を有するメモリセル１００を良品として扱う。そうでないものについては、データ保持特性に問題があると考えられるので、使用しないような措置を取る。好ましくは、予備のメモリセルと置き換える。
【００８６】
以下、具体的な例を示す。この例では、トランジスタ１０１のしきい値Ｖｔｈとして許容される範囲を、＋１．４＜Ｖｔｈ≦＋２．４［Ｖ］、とする。なお、しきい値の許容範囲は、これにとらわれず実施者が適宜設定できる。
【００８７】
例えば、上記の例では、書き込みに使用する際のトランジスタ１０１のゲートの電位を＋２．５Ｖとすると、書き込み後の保持ノードＤの電位は１Ｖもばらつくこととなり、最小の電位は＋０．１Ｖとなる。多値のデータの書き込みをおこなうのであれば、書き込み後の保持ノードＤの電位として＋０．１Ｖでは不十分で、例えば、＋０．８Ｖ以上が必要となることもある。その場合には、しきい値の上限は＋１．７Ｖ（＝２．５Ｖ−０．８Ｖ）と設定すればよい。
【００８８】
このようにして設定されたしきい値の許容範囲内に、トランジスタ１０１のしきい値があるか否かを判別する検査をおこなう。なお、以下の検証をおこなう前に保持ノードＤの電位を０Ｖとしておく。
【００８９】
最初にトランジスタ１０１のしきい値Ｖｔｈが上限の＋２．４Ｖ以下か否かを判定する（第１の検証）。第１の検証を行うためにはＶＧＭを（ＶＤＭ＋２．４）［Ｖ］とする。すると、保持ノードＤの電位は、Ｖｔｈ＜ＶＤＭ＋２．４［Ｖ］のとき、（ＶＤＭ＋２．４−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧ＶＤＭ＋２．４［Ｖ］のとき、０Ｖで安定する。Ｖｔｈが＋２．４Ｖ以下であれば、保持ノードＤの電位はＶＤＭ以上となる。したがって、センスアンプ１０３の出力はＨとなる。すなわち、センスアンプ１０３の出力がＨであればＶｔｈは＋２．４Ｖ以下である。逆に、センスアンプ１０３の出力がＬであればＶｔｈは＋２．４Ｖより大きい。以上で、第１の検証が完了する。その後、保持ノードＤの電位を０Ｖとする。
【００９０】
次にトランジスタ１０１のしきい値Ｖｔｈが下限の＋１．４Ｖより大きいか否かを判定する（第２の検証）。第２の検証を行うためにはＶＧＭを（ＶＤＭ＋１．４）［Ｖ］とする。すると、保持ノードＤの電位は、Ｖｔｈ＜ＶＤＭ＋１．４［Ｖ］のとき、（ＶＤＭ＋１．４−Ｖｔｈ）［Ｖ］であり、Ｖｔｈ≧ＶＤＭ＋１．４［Ｖ］のとき、０Ｖである。Ｖｔｈが＋１．４Ｖより大きければ、保持ノードＤの電位はＶＤＭ未満である。したがって、センスアンプ１０３の出力はＬとなる。すなわち、センスアンプ１０３の出力がＬであればＶｔｈは＋１．４Ｖより大きい。逆に、センスアンプ１０３の出力がＨであればＶｔｈは＋１．４Ｖ以下である。以上で、第２の検証が完了する。
【００９１】
以上の検証により、トランジスタ１０１のしきい値Ｖｔｈが許容範囲内にあるメモリセルを選別できる。この結果、トランジスタ１０１のしきい値Ｖｔｈが高すぎて、容量素子１０２に十分な電荷を蓄積できない不良や、しきい値Ｖｔｈが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。
【００９２】
以上の方法は、メモリセル１００をマトリクス状に構成した半導体メモリ装置においても以下のように適用できる。まず、初期的な検査をおこなって、トランジスタ１０１が正常に動作しているメモリセルを記録する。これらのメモリセルのトランジスタ１０１のしきい値は０Ｖ以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。
【００９３】
次に、図６に示す半導体メモリ装置において、検査すべき対象の行のワード線の電位を上記の第１の検証あるいは第２の検証に使用する電位ＶＧＭとし、また、全てのビット線の電位をＶＤＨ（ＶＤＨ≧ＶＧＭ）とし、その行の全てのメモリセルに図３（Ａ）のようにデータを書き込む。その後、図３（Ｂ）のようにワード線の電位をＶＧＬとし、またビット線の電位をＶＤＭとする。
【００９４】
そして、図３（Ｃ）のように再度、ワード線の電位をＶＧＭもしくはそれ以上の電位とし、その際の各列のビット線１０５に接続された各列のセンスアンプ１０３の出力を読み取ることで、当該行のメモリセル１００の個々のトランジスタ１０１のしきい値Ｖｔｈが許容範囲内にあるかを判定できる。その後、次の行の検査をおこなう。
【００９５】
上記の説明からも明らかなように、検査のために要する時間は極めて短いため、生産に障害をもたらすことは無い。なお、以上の検査によって、不良とされたメモリセルは予備のメモリセルに差し替えることが好ましい。
【００９６】
なお、上記の検査に用いる電位ＶＧＭは、検査のときのみ必要であり、通常の動作では使用しない電位である。したがって、半導体メモリ装置内に電位ＶＧＭのための電位発生回路を設けることは無駄である。また、その電位の精度は６０ｍＶ以下、好ましくは１０ｍＶ以下であることが要求される。以上の理由から外部より電位ＶＧＭをワード線１０４に導入する構造としてもよい。また、ＶＤＨとしてＶＧＭと同じ電位を採用する場合には、外部より導入した電位ＶＧＭが、ビット線にも導入できるような構成としてもよい。
【００９７】
例えば、図９（Ａ）に示すように、チップ４００上にメモリセルがマトリクス状に形成された領域（以下、メモリセルアレイ４０１という）を有する半導体メモリ装置に、外部より電位ＶＧＭを導入するためのパッド４０２を設ける。
【００９８】
図９（Ａ）に示す半導体メモリ装置の回路構成は、図９（Ｂ）のようになる。すなわち、チップ４００には、メモリセルアレイ４０１があり、メモリセルアレイ４０１にはワード線４０５に電位を供給するためのデコーダー４０３がある。
【００９９】
ワード線には、高電位（トランジスタをオンとするための電位、通常はＶＧＨ）と低電位（トランジスタをオフとするための電位、ＶＧＬ）の２つの電位が与えられるので、デコーダーにはそのための２つの入力端子がある。一方の電位は低電位に固定されているが、他方はメモリセルアレイ４０１の外のスイッチ４０４によって、電位が２段階以上に切り替えられるような構成とする。なお、スイッチ４０４はトランジスタ等を用いて構成されることが好ましい。
【０１００】
スイッチ４０４の入力の一方は高電位に固定されている。もう一方はパッド４０２に接続する。メモリセルの検査時には、パッド４０２は、プローバー等を介して、電位ＶＧＭを供給する外部電源４０６に接続されている。外部電源４０６より供給される電位の精度は１０ｍＶ以下、好ましくは１ｍＶ以下とするとよい。
【０１０１】
なお、電位ＶＤＭは固定電位であるため、半導体メモリ装置内の電源を用いても作成できるが、電位ＶＧＭと同様に高い安定度や精度が求められるので、電位ＶＧＭと同様に外部から導入してもよい。
【０１０２】
また、上記で示した方法は、図１（Ｂ）に示されるメモリセル２００Ｎあるいは図１（Ｃ）に示されるメモリセル２００Ｐにおいても同様に実施できる。メモリセル２００Ｎあるいは２００Ｐは素子トランジスタ２０３Ｎあるいは２０３Ｐを有する点で図１（Ａ）に示されるメモリセル１００と異なるが、それ以外の構成は、メモリセル１００と類似しているからである。
【０１０３】
（実施の形態２）
本実施の形態では図１（Ｂ）に示されるメモリセル２００Ｎあるいは図１（Ｃ）に示されるメモリセル２００Ｐの動作方法、およびそれらのメモリセルに用いられる書き込みトランジスタ２０１のしきい値が、許容される範囲内にあるか否かを検査する方法について説明する。なお、実施の形態１でも説明したように、メモリセル２００Ｎあるいは２００Ｐの書き込みトランジスタ２０１のしきい値は、実施の形態１で示す方法でも検査できる。本実施の形態では、実施の形態１とは異なる方法で検査する方法について説明する。
【０１０４】
最初に、図１（Ｂ）に示されるメモリセル２００Ｎの構成、動作、特徴等について説明する。上述のとおりメモリセル２００Ｎは、書き込みトランジスタ２０１と容量素子２０２と素子トランジスタ２０３Ｎよりなる。
【０１０５】
書き込みトランジスタ２０１は、酸化物半導体等を用いて、オフ抵抗の十分に大きなものとする。また、素子トランジスタ２０３Ｎは、電荷の保持には直接、関与しないが、移動度の高い半導体を用いると読み出し速度が向上するので、移動度の高い単結晶半導体を用いることが好ましい。また、素子トランジスタ２０３Ｎのゲート絶縁膜を介したリーク電流を防止する上で、素子トランジスタ２０３Ｎのゲート絶縁膜は十分な厚さがあることが好ましいが、ゲート絶縁膜を厚くすると、オン電流の低下を招くので、それを打ち消すためにも移動度の高い半導体を用いるとよい。
【０１０６】
また、容量素子２０２の容量は、データ保存時の書き込みトランジスタ２０１のオフ抵抗を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。なお、実施の形態１のメモリセル１００とは異なり、データの読み出しの際にビット線の容量による制約を受けないので、容量素子２０２の容量を１×１０−１６Ｆ以下、好ましくは、１×１０−１７Ｆ以下とできる。このように容量素子２０２の容量を小さくすると、書き込みの際に要する時間を極めて短くできる。
【０１０７】
また、データの読み出しの際に、データが破壊されないために、ＤＲＡＭのようにデータの読み出し後に書き込みをおこなう必要がなく、動作が単純であり、消費電力を削減できるという点でも有利である。
【０１０８】
ただし、容量素子２０２の容量をそのような小さな値とするとデータを保持できる期間も短くなる。それを防ぐには書き込みトランジスタ２０１のオフ抵抗を容量素子２０２の容量の減少に応じて高めることが求められる。例えば、容量素子２０２の容量を１×１０−１７Ｆとする場合、書き込みトランジスタ２０１のオフ抵抗を１×１０２６Ω以上とすると１０年間データを保存できる。
【０１０９】
また、図１（Ｂ）のメモリセル２００Ｎの端子Ｅには、読み出しのために、図４（Ａ）に示すようなＰチャネル型の読み出しトランジスタ２０４Ｐを接続することもある。読み出しトランジスタ２０４Ｐのドレインは端子Ｅ（以下ではノードＥと呼ぶ）に接続され、読み出し時には、例えば、ゲートには接地電位（以下では、０Ｖとする）、ソースには電源電位（ＶＤＤ）が与えられる。また、ノードＥにはインバータ２０５が接続される。読み出したデータはインバータ２０５の出力Ｖｏｕｔで判別できる。
【０１１０】
なお、読み出しトランジスタ２０４Ｐのオン電流が、極性を考慮した同じ条件（ゲート電位、ドレイン電位等）での素子トランジスタ２０３Ｎのオン電流よりも低くなるように読み出しトランジスタ２０４Ｐを設計するとよい。
【０１１１】
また、インバータ２０５の代わりにその他の回路を用いてもよい。例えば、センスアンプを用いてもよい。センスアンプについては実施の形態１あるいは図６を参照すればよい。センスアンプを用いる際には、ノードＥの電位と参照電位ＶＲＥＦの大小に応じて、センスアンプの出力が変化し、メモリセルに保持されているデータを知ることができる。
【０１１２】
図１（Ｂ）に示すメモリセル２００Ｎにデータを書き込む方法およびデータを保持する方法は実施の形態１でメモリセル１００にデータを書き込む方法およびデータを保持する方法と同様である。書き込み時には、端子Ｃ、Ｅ、Ｆは適切な電位に保つ。データは、容量素子２０２に蓄積される電荷という形で保持される。
【０１１３】
また、データを書き換える場合も、上記の書き込みと同様にできる。フラッシュメモリとは異なり、データを消去する操作は不要である。フラッシュメモリにおいてはデータを書き換える際に消去動作が必要でフローティングゲートから電荷を引き抜くために高電圧を用いており、そのために動作速度が低下するが、本実施の形態に示すメモリセルでは、同様な操作は通常のトランジスタのオンオフで実施でき、高速動作が実現できる。
【０１１４】
なお、書き込みの際の端子Ａの電圧を３段階以上とすることにより、３種類以上（多値）のデータのいずれかを記憶させることもできる。１つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。
【０１１５】
読み出す際には、端子Ｂの電位を書き込みトランジスタ２０１をオフとする電位に保った状態で、端子Ｃに適切な電位を与える。保持ノードＤ（すなわち、素子トランジスタ２０３Ｎのゲートでもある）の電位は、書き込まれたデータにより異なる。また、保持ノードＤの電位は容量素子２０２を介して、端子Ｃの電位によって制御することができる。したがって、例えば、書き込まれたデータがＨとＬの２つの値であるとき、Ｈであれば、素子トランジスタ２０３Ｎをオフとし、Ｌであれば、素子トランジスタ２０３Ｎをオンとするような電位を端子Ｃに与えることができる。このとき、素子トランジスタ２０３Ｎの状態を読み取ることで、書き込まれたデータを知ることができる。
【０１１６】
また、端子Ｃに適切な電位を与えることで、書き込まれたデータに関らず、素子トランジスタ２０３Ｎをオフとし、逆に、書き込まれたデータに関らず、素子トランジスタ２０３Ｎをオンとすることもできる。他のメモリセルからデータを読み出す場合には、端子Ｃの電位は、保持ノードＤの電位（書き込まれたデータ）に関わらず、素子トランジスタ２０３Ｎがオンあるいはオフとなるような電位とする。
【０１１７】
消費電力を減らすためには、図７に示すようなＮＯＲ型メモリ装置では素子トランジスタ２０３Ｎは、当該メモリセルのデータ読み出し時以外はオフであることが好ましい。一方、図８に示すようなＮＡＮＤ型メモリ装置では、読み出し時にＮＡＮＤ回路内の当該メモリセル以外のメモリセルは全てオンであることが求められる。
【０１１８】
素子トランジスタ２０３Ｎがオンであるかオフであるかを知るには、図４（Ａ）のノードＥの電位を測定するが、より具体的には、インバータ２０５の出力Ｖｏｕｔを読み取ることでノードＥの電位がわかる。ノードＥの電位がＶＤＤ／２より大きければ、インバータ２０５の出力Ｖｏｕｔは０Ｖであり、ノードＥの電位がＶＤＤ／２より小さければ、インバータ２０５の出力ＶｏｕｔはＶＤＤである。
【０１１９】
以上の説明から明らかなように、データの読み出しに際して、データが破壊されることが無い。この点はフラッシュメモリ等のＦＧＮＶＭと似ている。また、データの保存時（書き込みトランジスタ２０１がオフであるとき）には、書き込みトランジスタ２０１から漏れ出る電流が極めて小さいため、保持ノードＤは電荷を保持しつつ絶縁物中に埋設された状態にあるといえる。この状態はＦＧＮＶＭのフローティングゲートに相当し、長期に渡りデータを保持することができる。
【０１２０】
しかし、本実施の形態のメモリセルあるいは半導体メモリ装置では、上述のように消去動作が不要であることに加え、ＦＧＮＶＭで不可欠な、高電圧を使用して電荷を注入し、引き抜くことによるゲート絶縁膜の劣化という問題はなく、原理的に書き換え回数の制限は存在しない。
【０１２１】
なお、上記のように長期にデータを保持するには、書き込みトランジスタ２０１のオフ電流が十分に低い（オフ抵抗が十分に高い）ことに加え、書き込みトランジスタ２０１のゲートとソース間のリーク電流、素子トランジスタ２０３Ｎのゲートとドレイン間のリーク電流、素子トランジスタ２０３Ｎのゲートとソース間のリーク電流、容量素子２０２の電極間のリーク電流も十分に低い（抵抗が十分に高い）ことも必要である。
【０１２２】
図１（Ｃ）に示すメモリセル２００Ｐは図１（Ｂ）に示すメモリセル２００Ｎの素子トランジスタ２０３ＮをＰチャネル型の素子トランジスタ２０３Ｐで置き換えたものである。したがって、端子Ｃ、Ｆに用いる電位も異なる。なお、データの書き込み方法および保持方法は図１（Ｂ）のメモリセル２００Ｎと同じである。
【０１２３】
また、図１（Ｃ）のメモリセル２００Ｐの端子Ｅには、読み出しのために、図５（Ａ）に示すようなＮチャネル型の読み出しトランジスタ２０４Ｎを接続する。読み出しトランジスタ２０４Ｎのドレインは端子Ｅに接続され、読み出し時には、例えば、ゲートには電源電位（ＶＤＤ）が、ソースには０Ｖが与えられる。
【０１２４】
読み出し時のその他の操作は、図１（Ｂ）のメモリセル２００Ｎと同様で、インバータ２０５の出力Ｖｏｕｔを読み取ることで、素子トランジスタ２０３Ｐの状態を知ることができる。また、インバータ２０５の代わりにその他の回路を用いてもよい。例えば、センスアンプを用いてもよい。
【０１２５】
以上、図１（Ｂ）あるいは図１（Ｃ）に示されるメモリセル２００Ｎあるいは２００Ｐの基本的な動作について説明した。なお、図１（Ｂ）あるいは図１（Ｃ）に示されるメモリセル２００Ｎあるいは２００Ｐを改良して、端子数を減らしてもよい。
【０１２６】
図１（Ｃ）に示すメモリセル２００Ｐのマトリクスでの駆動の例を図７を用いて説明する。図７に示されるのは、半導体メモリ装置の一部であり、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列（ｎ、ｍは自然数）までの６つのメモリセルである。これらのメモリセルは図１（Ｃ）に示されるものと同じである。
【０１２７】
書き込みの例を以下に示す。まず、読み出しワード線２０７＿ｎ、読み出しワード線２０７＿ｎ＋１、読み出しワード線２０７＿ｎ＋２を含む全ての読み出しワード線の電位、および、ソース線２１０＿ｍ、ソース線２１０＿ｍ＋１を含む全てのソース線の電位を０Ｖとする。
【０１２８】
また、読み出しトランジスタ（読み出しトランジスタ２０４Ｎ＿ｍ、読み出しトランジスタ２０４Ｎ＿ｍ＋１を含む）のゲートが接続する読み出し線２１１は０Ｖとして、全ての読み出しトランジスタがオフとなるようにする。
【０１２９】
この状態で、書き込みワード線２０８＿ｎの電位を書き込みトランジスタがオンとなる電位ＶＧＨとし、書き込みワード線２０８＿ｎ＋１や２０８＿ｎ＋２を含むその他の書き込みワード線の電位はトランジスタがオフとなる電位ＶＧＬとする。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第ｎ行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により、第ｎ行の書き込みトランジスタのみがオンとなり、第ｎ行のメモリセルにデータが書き込まれる。
【０１３０】
次に、書き込みワード線２０８＿ｎ＋１以外の全ての書き込みワード線に電位ＶＧＬを与え、書き込みワード線２０８＿ｎ＋１のみに電位ＶＧＨを与える。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第（ｎ＋１）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋１）行のメモリセルにデータが書き込まれる。
【０１３１】
さらに、書き込みワード線２０８＿ｎ＋２以外の全ての書き込みワード線に電位ＶＧＬを与え、書き込みワード線２０８＿ｎ＋２のみに電位ＶＧＨを与える。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第（ｎ＋２）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋２）行のメモリセルにデータが書き込まれる。
【０１３２】
以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行のメモリセルにのみ書き込みをおこなう操作や特定の行のメモリセルには書き込みをおこなわない操作をおこなってもよい。
【０１３３】
データの保存時には、全ての書き込みワード線２０８の電位をＶＧＬ、ビット線２０９の電位をＶＤＬとする。
【０１３４】
読み出しに際しては、読み出し線２１１の電位を適切な正の電位（例えば、電源電位）とする。また、全ての書き込みワード線の電位をＶＧＬとする。そして、例えば、第ｎ行のメモリセルのデータを読み出すには、第ｎ行の読み出しワード線以外の読み出しワード線の電位を、書き込まれたデータに関わらず素子トランジスタがオフとなるような電位とする。一方、読み出しワード線２０７＿ｎの電位を読み出しに適切な電位とする。
【０１３５】
その結果、書き込まれたデータに応じて第ｎ行の各列の素子トランジスタ２０３Ｐがオンあるいはオフとなる。それに応じて、各列のビット線２０９の電位が変動するので、インバータ２０５の出力よりデータを判別することができる。
【０１３６】
以上は、メモリセルとして素子トランジスタがＰチャネル型であるものを用いた例であるが、図１（Ｂ）のように素子トランジスタがＮチャネル型であるものであっても同様に実施できる。
【０１３７】
次に、図１（Ｂ）に示されるメモリセル２００Ｎの書き込みトランジスタ２０１のしきい値Ｖｔｈが許容される範囲内にあるか否かを、素子トランジスタ２０３Ｎを用いて判定する方法を示す。図４（Ａ）に示すように、書き込みトランジスタ２０１のゲートの電位をＶＧＭとし、ドレインの電位をＶＤＨ（ただし、ＶＤＨ≧ＶＧＭ＞Ｖｔｈ）とするとき、保持ノードＤの電位は、容量素子２０２に電荷が蓄積されるのにしたがい上昇し、（ＶＧＭ−Ｖｔｈ）で安定する。
【０１３８】
そして、保持ノードＤの電位（すなわち、素子トランジスタ２０３Ｎのゲートの電位）が素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎより大きければ、素子トランジスタ２０３Ｎはオン（インバータ２０５の出力ＶＯＵＴはＨ）となり、しきい値Ｖｔｈ＿Ｎ以下であれば、素子トランジスタ２０３Ｎはオフ（インバータ２０５の出力ＶＯＵＴはＬ）となる。
【０１３９】
このことを図４（Ｂ）を用いて説明する。図４（Ｂ）は横軸に電位ＶＧＭ、縦軸に書き込みトランジスタ２０１のしきい値Ｖｔｈを示す。図の直線Ｖｔｈ＝ＶＧＭ−Ｖｔｈ＿Ｎを境に右側および下側はインバータ２０５の出力ＶＯＵＴはＨとなり、左側および上側はインバータ２０５の出力ＶＯＵＴはＬとなる。
【０１４０】
そこで、電位ＶＧＭを適切に設定することにより、書き込みトランジスタ２０１のしきい値Ｖｔｈが適切な範囲内（上限Ｖｔｈ＿Ｈ、下限Ｖｔｈ＿Ｌ）にあるか否かを判別できる。すなわち、以下のような第１および第２の検証をおこなう。
【０１４１】
第１の検証では、ＶＧＭ＝ＶＧＭ＿Ｈ＝Ｖｔｈ＿Ｈ＋Ｖｔｈ＿Ｎ、として、しきい値Ｖｔｈが上記範囲の上限より小さいか否かを判定する。インバータ２０５の出力ＶＯＵＴがＨであれば、上限Ｖｔｈ＿Ｈより小さい。第２の検証ではＶＧＭ＝ＶＧＭ＿Ｌ＝Ｖｔｈ＿Ｌ＋Ｖｔｈ＿Ｎとして、Ｖｔｈが上記範囲の下限より大きいか否かを判定する。インバータ２０５の出力ＶＯＵＴがＬであれば、下限Ｖｔｈ＿Ｌ以上である。
【０１４２】
すなわち、第１の検証でインバータ２０５の出力ＶＯＵＴがＨであり、かつ、第２の検証でインバータ２０５の出力ＶＯＵＴがＬであれば、書き込みトランジスタ２０１のしきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると言える。それ以外の場合は、書き込みトランジスタ２０１のしきい値Ｖｔｈは許容される範囲外である。
【０１４３】
そして、これらの検証の結果、しきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると判定された書き込みトランジスタ２０１を有するメモリセル２００Ｎを良品として扱う。そうでないものについては、データ保持特性に問題があると考えられるので、使用しないような措置を取る。好ましくは、予備のメモリセルと置き換える。
【０１４４】
以下、具体的な例を示す。この例では、書き込みトランジスタ２０１のしきい値Ｖｔｈとして許容される範囲を、＋１．４≦Ｖｔｈ＜＋２．４［Ｖ］、とする。なお、しきい値の許容範囲は、これにとらわれず実施者が適宜設定できる。また、素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎは＋０．５Ｖとする。なお、以下の検証をおこなう前に保持ノードＤの電位を０Ｖとしておく。
【０１４５】
第１の検証として、電位ＶＧＭを＋２．９Ｖ（＝Ｖｔｈ＿Ｈ＋Ｖｔｈ＿Ｎ）とする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。保持ノードＤの電位は、Ｖｔｈ＜＋２．９［Ｖ］のとき、（２．９−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧＋２．９［Ｖ］のとき、０Ｖで安定する。このとき、素子トランジスタ２０３Ｎがオン（インバータ２０５の出力ＶＯＵＴはＨ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎより大きいということであり、オフ（インバータ２０５の出力ＶＯＵＴはＬ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎ以下ということである。
【０１４６】
素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎは＋０．５Ｖであるので、素子トランジスタ２０３Ｎがオンであれば、しきい値Ｖｔｈが＋２．４Ｖよりも小さいということであり、オフであれば、しきい値Ｖｔｈが＋２．４Ｖ以上ということである。したがって、素子トランジスタ２０３Ｎがオフ（インバータ２０５の出力ＶＯＵＴはＬ）となった場合には、そのメモリセル２００Ｎの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｎは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上で、第１の検証が完了する。その後、保持ノードＤの電位を０Ｖとする。
【０１４７】
次に、第２の検証として、電位ＶＧＭを＋１．９Ｖ（＝Ｖｔｈ＿Ｌ＋Ｖｔｈ＿Ｎ）とする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。すると、保持ノードＤの電位はＶｔｈ＜＋１．９［Ｖ］のとき、（１．９−Ｖｔｈ）［Ｖ］であり、Ｖｔｈ≧＋１．９［Ｖ］のとき、０Ｖである。このとき、素子トランジスタ２０３Ｎがオン（インバータ２０５の出力ＶＯＵＴはＨ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎより大きいということであり、オフ（インバータ２０５の出力ＶＯＵＴはＬ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎ以下ということである。
【０１４８】
素子トランジスタ２０３Ｎがオンということは、しきい値Ｖｔｈが＋１．４Ｖよりも小さいということであり、オフであれば、しきい値Ｖｔｈが＋１．４Ｖ以上ということである。したがって、素子トランジスタ２０３Ｎがオン（インバータ２０５の出力ＶＯＵＴはＨ）となった場合には、そのメモリセル２００Ｎの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｎは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上で、第２の検証が完了する。
【０１４９】
以上の検証により、書き込みトランジスタ２０１のしきい値Ｖｔｈが許容範囲内にあるメモリセルを選別できる。この結果、書き込みトランジスタ２０１のしきい値Ｖｔｈが高すぎて、容量素子２０２に十分な電荷を蓄積できない不良や、しきい値Ｖｔｈが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。
【０１５０】
同様に、図１（Ｃ）に示されるメモリセル２００Ｐの書き込みトランジスタ２０１のしきい値Ｖｔｈが許容される範囲内にあるか否かを、素子トランジスタ２０３Ｐを用いて判定することができる。図５（Ａ）に示すように、書き込みトランジスタ２０１のゲートの電位をＶＧＭとし、ドレインの電位をＶＤＨ（ただし、ＶＤＨ≧ＶＧＭ＞Ｖｔｈ）とするとき、保持ノードＤの電位は、容量素子２０２に電荷が蓄積されるのにしたがい上昇し、（ＶＧＭ−Ｖｔｈ）で安定する。
【０１５１】
そして、保持ノードＤの電位（すなわち、素子トランジスタ２０３Ｐのゲートの電位）が（ＶＤＤ＋Ｖｔｈ＿Ｐ）より小さければ素子トランジスタ２０３Ｐはオンとなる。ここで、素子トランジスタ２０３Ｐのしきい値をＶｔｈ＿Ｐとする。したがって、電位ＶＧＭおよび素子トランジスタ２０３Ｐのしきい値Ｖｔｈ＿Ｐより書き込みトランジスタ２０１のしきい値Ｖｔｈがどの範囲にあるかを知ることができる。
【０１５２】
例えば、ＶＤＤを＋２．０Ｖ、素子トランジスタ２０３Ｐのしきい値Ｖｔｈ＿Ｐを−０．５Ｖとし、書き込みトランジスタ２０１のしきい値Ｖｔｈの許容される範囲を、＋１．４＜Ｖｔｈ≦＋２．４［Ｖ］、とする。当初、保持ノードＤの電位を０Ｖとする。
【０１５３】
そして、まず、電位ＶＧＭを＋２．９Ｖとする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。ここでは＋３．３Ｖとする。保持ノードＤの電位は、Ｖｔｈ＜＋２．９［Ｖ］のとき、（２．９−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧＋２．９［Ｖ］のとき、０Ｖで安定する。このとき、素子トランジスタ２０３Ｐがオンであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］より小さいということであり、オフであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］以上ということである（図５（Ｂ）参照）。
【０１５４】
したがって、素子トランジスタ２０３Ｐがオンであれば、しきい値Ｖｔｈが＋１．４Ｖよりも大きいということであり、オフであれば、しきい値Ｖｔｈが＋１．４Ｖ以下ということである。すなわち、素子トランジスタ２０３Ｐがオフ（インバータ２０５の出力ＶＯＵＴはＨ）となった場合には、そのメモリセル２００Ｐの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｐは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。
【０１５５】
次に、保持ノードＤの電位を０Ｖとした後、電位ＶＧＭを＋３．９Ｖとする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。ここでは、例えば、＋４．３Ｖとする。保持ノードＤの電位は、Ｖｔｈ＜＋３．９Ｖのとき、（３．９−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧＋３．９［Ｖ］のとき、０Ｖで安定する。
【０１５６】
このとき、素子トランジスタ２０３Ｐがオンであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］より小さいということであり、オフであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］以上ということである（図５（Ｃ）参照）。
【０１５７】
素子トランジスタ２０３Ｐのしきい値Ｖｔｈ＿Ｐは−０．５Ｖであるので、素子トランジスタ２０３Ｐがオンであれば、しきい値Ｖｔｈが＋２．４Ｖよりも大きいということであり、オフであれば、しきい値Ｖｔｈが＋２．４Ｖ以下ということである。したがって、素子トランジスタ２０３Ｐがオン（インバータ２０５の出力ＶＯＵＴはＬ）となった場合には、そのメモリセル２００Ｐの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｐは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。
【０１５８】
以上は、個々のメモリセル内の書き込みトランジスタ２０１のしきい値が許容される範囲にあるか否かを判別する方法であったが、図７に示されるようなマトリクス状の半導体メモリ装置においても同様に実施できる。
【０１５９】
まず、初期的な検査をおこなって、書き込みトランジスタ２０１が正常に動作しているメモリセルを記録する。これらのメモリセルの書き込みトランジスタ２０１のしきい値は０Ｖ以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。
【０１６０】
次に、例えば、第（ｎ＋１）行のメモリセルの書き込みトランジスタ２０１のしきい値の検査は以下のようにおこなえばよい。まず、書き込みワード線２０８＿ｎ＋１以外の全ての書き込みワード線の電位をＶＧＬとして、それらの行の書き込みトランジスタ２０１をオフとする。一方、書き込みワード線２０８＿ｎ＋１の電位は、検証で用いる電位ＶＧＭとし、また、全てのビット線の電位をＶＤＨ（≧ＶＧＭ）として、容量素子２０２に電荷を蓄積する。これらの値は図５に示したものを用いてもよい。
【０１６１】
その後、書き込みワード線２０８＿ｎ＋１の電位をＶＧＬとし、また、全てのビット線の電位をＶＤＬとする。これで、すべての書き込みトランジスタはオフとなる。一方、読み出しワード線２０７＿ｎ＋１以外の全ての読み出しワード線の電位を、データに関わらず素子トランジスタ２０３Ｐがオフとなる電位とし、読み出しワード線２０７＿ｎ＋１の電位は、読み出しのための電位とする。この状態で、各列のインバータ２０５より出力される信号を読み出す。
【０１６２】
上述のように、素子トランジスタ２０３Ｐの状態は、書き込みトランジスタ２０１のしきい値によって変動するので、インバータ２０５の出力を検証することにより、書き込みトランジスタ２０１のしきい値が許容される範囲にあるか否かを検査できる。
【０１６３】
また、本実施の形態は、実施の形態１で示す検証動作と組み合わせてもよい。例えば、実施の形態１の第１の検証動作と本実施の形態の第２の検証動作とを組み合わせても、トランジスタ１０１のしきい値Ｖｔｈが許容される範囲にあるか否かを判定できる。同様に、実施の形態１の第２の検証動作と本実施の形態の第１の検証動作とを組み合わせてもよい。
【０１６４】
なお、実施の形態１で指摘したように、外部より電位ＶＧＭを書き込みワード線２０８に導入する構造としてもよい。また、ＶＤＨとしてＶＧＭと同じ電位を採用する場合には、外部より導入した電位ＶＧＭが、ビット線にも導入できるような構成としてもよい。
【０１６５】
（実施の形態３）
ＮＡＮＤ型半導体メモリ装置の例を図８を用いて説明する。図８に示されるのは、ＮＡＮＤ半導体メモリ装置の一部であり、図では、第１行第ｍ列から第４行第（ｍ＋１）列（ｍは自然数）までの８つのメモリセルが示されている。用いられているメモリセルは図１（Ｂ）に示されるものと同じである。各メモリセルには、書き込みトランジスタ、容量素子、Ｎチャネル型の素子トランジスタが設けられているが、詳細は図１（Ｂ）を参照すればよい。
【０１６６】
本実施の形態の半導体メモリ装置はＮＡＮＤ型であるので、図７に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第１行乃至第４行の書き込みトランジスタおよび第１行乃至第４行の素子トランジスタが直列に接続されている。
【０１６７】
さらに、第１行の書き込みトランジスタとビット線２０９＿ｍ、２０９＿ｍ＋１の間には第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１を、第４行の素子トランジスタとソース線２１０の間に第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１を、それぞれ直列に設ける。
【０１６８】
第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１のゲートは第１選択線２１２に接続し、第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１のゲートは第２選択線２１４に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線２０８＿１、２０８＿２、２０８＿３、２０８＿４に接続する。
【０１６９】
なお、ソース線２１０は図８に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線２１０は、常に一定の電位としておいてもよい。以下の説明では、ソース線２１０は常に０Ｖとする。さらに、読み出しトランジスタ２０４Ｐ＿ｍ、２０４Ｐ＿ｍ＋１のソースに接続する配線２０６の電位は常に適切な正の電位（例えば、電源電位）とする。なお、本実施の形態では、読み出しに用いる読み出しトランジスタ２０４Ｐやインバータ２０５は図４（Ａ）に示すものと同様である。
【０１７０】
書き込みの例を以下に示す。まず、読み出しワード線２０７＿１、２０７＿２、２０７＿３、２０７＿４の電位を０Ｖとする。また、書き込みワード線２０８＿１、２０８＿２、２０８＿３、２０８＿４の電位を電位ＶＧＨとする。その結果、図８に示されるメモリセルの書き込みトランジスタはオンとなる。
【０１７１】
また、第２選択線２１４を０Ｖ、読み出し線２１１を適切な正の電位として、第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１、読み出しトランジスタ２０４Ｐ＿ｍ、２０４Ｐ＿ｍ＋１がオフとなるようにする。さらに、第１選択線２１２に適切な正の電位を与え、第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１をオンとする。
【０１７２】
この状態で、ビット線２０９＿ｍ、２０９＿ｍ＋１に、それぞれの第４行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により第１行乃至第４行のメモリセルにデータが書き込まれる。続いて、第４行の書き込みワード線２０８＿４に電位ＶＧＬを与え、第４行の書き込みトランジスタをオフとする。この結果、第４行のメモリセルにデータが保存される。
【０１７３】
さらに、ビット線２０９＿ｍ、２０９＿ｍ＋１に、それぞれの第３行のメモリセルに書き込むデータに応じた信号を与える。この操作により第１行乃至第３行のメモリセルにデータが書き込まれる。そして、第３行の書き込みワード線２０８＿３に電位ＶＧＬを与え、第３行の書き込みトランジスタをオフとする。この結果、第３行のメモリセルにデータが保存される。
【０１７４】
以下、同様にビット線２０９＿ｍ、２０９＿ｍ＋１に、順次、第２行、第１行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に電位ＶＧＬを与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第１行乃至第４行のメモリセルにデータが保存される。その後、第１選択線２１２を０Ｖとし、第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１をオフとする。
【０１７５】
データの保存時には、全ての書き込みワード線２０８の電位をＶＧＬ、ビット線２０９の電位をＶＤＬとする。
【０１７６】
読み出しは以下のようにおこなう。例えば、第３行のメモリセルからデータを読み出す場合を考える。その際には、読み出しワード線２０７＿３の電位を読み出しのための電位とする。一方、その他の読み出しワード線は、書き込まれたデータに関わらず、素子トランジスタがオンとなるような電位とする。また、第２選択線２１４の電位を適切な正の電位とし、第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１をオンとする。さらに、読み出しトランジスタ２０４Ｐを機能させるため、読み出し線２１１の電位を０Ｖとする。
【０１７７】
すると、各列の第３行の素子トランジスタがオンであるかオフであるかによって、各列のビット線２０９の電位が変動するので、インバータの出力よりデータを判別することができる。
【０１７８】
このような半導体メモリ装置に用いられているメモリセル２００Ｎの書き込みトランジスタのしきい値の検査は、以下のようにおこなう。
【０１７９】
まず、初期的な検査をおこなって、書き込みトランジスタが正常に動作しているメモリセルを記録する。これらのメモリセルの書き込みトランジスタのしきい値は０Ｖ以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。
【０１８０】
次に、例えば、第３行のメモリセルの書き込みトランジスタのしきい値を検査する場合を考える。その際には、書き込みワード線２０８＿４の電位をＶＧＬとし、書き込みワード線２０８＿１、２０８＿２、２０８＿３の電位を検証に用いる電位ＶＧＭとし、第１行乃至第３行の書き込みトランジスタをオンとする。また、第１選択線２１２の電位を適切な正の電位とし、第１選択トランジスタ２１３をオンとする。電位ＶＧＭには、実施の形態２で示した条件のものを用いればよい。
【０１８１】
さらに、全てのビット線２０９に電位ＶＤＨ（Ｖｔｈ＜ＶＧＭ≦ＶＤＨ、Ｖｔｈは書き込みトランジスタのしきい値）を与える。すると、第３行の個々の列の書き込みトランジスタのソースの電位（素子トランジスタのゲートの電位）は（ＶＧＭ−ＶＤＨ）となる。
【０１８２】
その後、書き込みワード線２０８＿１、２０８＿２、２０８＿３の電位をＶＧＬとし、第１行乃至第３行の書き込みトランジスタをオフとする。また、第１選択線２１２の電位を０Ｖとし、第１選択トランジスタ２１３をオフとする。
【０１８３】
次に、第２選択線に適切な電位を与えて第２選択トランジスタ２１５をオンとする。また、読み出しワード線２０７＿１、２０７＿２、２０７＿４に書き込まれたデータに関らず素子トランジスタがオンとなる電位を与える。一方、読み出しワード線２０７＿３には読み出しのための電位を与える。
【０１８４】
実施の形態２で示したように、素子トランジスタのゲートの電位には、書き込みトランジスタのしきい値Ｖｔｈの情報が含まれており、書き込みトランジスタのしきい値Ｖｔｈの情報によって、素子トランジスタはオンであったりオフであったりする。したがって、各ビット線に接続されたインバータ２０５の出力によりしきい値が許容される範囲にあるかどうか判定できる。書き込みトランジスタのしきい値が許容範囲外にあると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。
【０１８５】
（実施の形態４）
実施の形態１では、データの書き込みの際に図１（Ａ）の端子Ａの電位を、端子Ｂの電位以上の電位としてトランジスタ１０１の電位を判定する例を示したが、本実施の形態では、端子Ａの電位を端子Ｂの電位以下の電位としてトランジスタ１０１の電位を判定する例を示す。
【０１８６】
本実施の形態では、データ書き込み後に端子Ｃの電位を変動させることにより、トランジスタ１０１のしきい値が許容される範囲にあるか否かを判定する。以下、図１（Ａ）を用いて具体例を示して説明する。この例では、許容されるしきい値Ｖｔｈの範囲を、＋１．４＜Ｖｔｈ≦＋１．７［Ｖ］、とする。なお、許容されるしきい値の範囲は実施するものが適宜設定できる。当初、保持ノードＤの電位は０Ｖであったとする。
【０１８７】
まず、第１の検証動作として、端子Ａの電位を＋２．１Ｖ、端子Ｂの電位を＋３．５Ｖとして書き込みをおこなう。なお、端子Ａの電位は＋１．８Ｖ以上の電位であれば上記以外の値でもよい。＋１．８Ｖは、（端子Ｂの電位）−（しきい値の上限）である。このとき、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以下であれば、保持ノードＤの電位は＋２．１Ｖであるが、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖより大きければ保持ノードＤの電位は、Ｖｔｈ＜＋３．５［Ｖ］のとき、（３．５−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、０Ｖとなる。書き込み後は、端子Ａの電位をＶＧＬとする。
【０１８８】
次に、端子Ｃの電位を書き込み時より０．８Ｖだけ低下させる。すると、保持ノードＤの電位も０．８Ｖ低下して、Ｖｔｈ≦＋１．４［Ｖ］のとき、＋１．３Ｖとなり、＋１．４＜Ｖｔｈ＜＋３．５［Ｖ］のとき、（２．７−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、−０．８Ｖとなる。
【０１８９】
次に、図３（Ａ）のように端子Ａをセンスアンプに接続する。端子Ａの電位は＋１Ｖ、センスアンプの参照電位も＋１Ｖとする。そして、端子Ｂの電位を＋３．５Ｖとして、トランジスタ１０１をオンとする。トランジスタ１０１をオンとする前の保持ノードＤの電位が＋１Ｖ以上であれば、センスアンプの出力はＨであり、＋１Ｖより低ければＬである。
【０１９０】
ここで、トランジスタ１０１のしきい値Ｖｔｈが＋１．７Ｖより大きければ、保持ノードＤの電位は＋１Ｖ未満となり、センスアンプの出力はＬとなる。すなわち、センスアンプの出力がＬであれば、トランジスタ１０１のしきい値Ｖｔｈが＋１．７Ｖより大きい。したがって、第１の検証動作でセンスアンプの出力がＬとなるメモリセルは使用しないようにし、好ましくは、予備のメモリセルに置き換える。以上で、第１の検証が完了する。その後、保持ノードＤの電位を０Ｖとする。
【０１９１】
次に、第２の検証動作として、端子Ａの電位を＋２．１Ｖ、端子Ｂの電位を＋３．５Ｖとして書き込みをおこなう。＋２．１Ｖは、（端子Ｂの電位）−（しきい値の下限）である。このとき、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖより小さければ、保持ノードＤの電位は＋２．１Ｖであるが、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以上であれば保持ノードＤの電位は、Ｖｔｈ＜＋３．５［Ｖ］のとき、（３．５−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、０Ｖとなる。書き込み後は、端子Ａの電位をＶＧＬとする。
【０１９２】
次に、端子Ｃの電位を書き込み時より１．１Ｖだけ低下させる。すると、保持ノードＤの電位も１．１Ｖ低下して、Ｖｔｈ＜＋１．４［Ｖ］のとき、＋１．０Ｖとなり、＋１．４≦Ｖｔｈ＜＋３．５［Ｖ］のとき、（２．４−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、−１．１Ｖとなる。
【０１９３】
次に、端子Ａをセンスアンプに接続する。端子Ａの電位は＋１Ｖ、センスアンプの参照電位も＋１Ｖとする。そして、端子Ｂの電位を＋３．５Ｖとして、トランジスタ１０１をオンとする。トランジスタ１０１をオンとする前の保持ノードＤの電位が＋１Ｖ以上であれば、センスアンプの出力はＨであり、＋１Ｖより低ければＬである。
【０１９４】
ここで、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以下であれば、保持ノードＤの電位は＋１Ｖであり、センスアンプの出力はＨとなる。すなわち、センスアンプの出力がＨであれば、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以下である。したがって、第２の検証動作でセンスアンプの出力がＬとなるメモリセルは使用しないようにし、好ましくは、予備のメモリセルに置き換える。以上で、第２の検証が完了する。
【０１９５】
以上の検証により、トランジスタ１０１のしきい値Ｖｔｈが許容範囲内にあるメモリセルを選別できる。この結果、トランジスタ１０１のしきい値Ｖｔｈが高すぎて、容量素子１０２に十分な電荷を蓄積できない不良や、しきい値Ｖｔｈが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。以上の方法は、メモリセル１００をマトリクス状に構成した半導体メモリ装置（例えば、図６乃至図８に示される半導体装置）においても適用できる。
【０１９６】
以上の検証動作においては、保持ノードＤの電位をセンスアンプを用いて判定したが、メモリセルが図１（Ｂ）のメモリセル２００Ｎあるいは図１（Ｃ）のメモリセル２００Ｐで示されるように保持ノードＤに素子トランジスタ２０３Ｎあるいは２０３Ｐのゲートが接続されているものであれば、実施の形態２で示したように素子トランジスタの状態を見ることによっても判定できる。
【０１９７】
また、本実施の形態は、実施の形態１で示す検証動作と組み合わせてもよい。例えば、実施の形態１の第１の検証動作と本実施の形態の第２の検証動作とを組み合わせても、トランジスタ１０１のしきい値Ｖｔｈが許容される範囲にあるか否かを判定できる。同様に、実施の形態１の第２の検証動作と本実施の形態の第１の検証動作とを組み合わせてもよい。同様に本実施の形態と実施の形態２とを組み合わせることもできる。
【０１９８】
なお、本実施の形態では端子Ｃに印加する電位を変動させるが、そのような電位は通常の動作では使用しないこともある。半導体メモリ装置内にそのような電位のための電位発生回路を設けることは無駄である。また、その電位の精度は６０ｍＶ以下、好ましくは１０ｍＶ以下であることが要求される。以上の理由から端子Ｃに印加する電位を外部より導入する構造としてもよい。端子Ａに印加する電位についても同様に外部から導入してもよい。
【０１９９】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、メモリカードなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２００】
図１０（Ａ）は、ノート型のパーソナルコンピュータ３００であり、筐体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０２の少なくとも一には、先の実施の形態に示す方法で検査された信頼性の高い半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２０１】
図１０（Ｂ）は、電子ペーパーを実装した電子書籍３１０であり、筐体３１１と筐体３１２の２つの筐体で構成されている。筐体３１１および筐体３１２には、それぞれ表示部３１３および表示部３１４が設けられている。筐体３１１と筐体３１２は、軸部３１５により接続されており、該軸部３１５を軸として開閉動作をおこなうことができる。また、筐体３１１は、操作キー３１６、電源ボタン３１７、スピーカー３１８などを備えている。筐体３１１、筐体３１２の少なくとも一には、先の実施の形態に示す方法で検査された信頼性の高い半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２０２】
図１０（Ｃ）は、テレビジョン装置３２０であり、筐体３２１、表示部３２２、スタンド３２３などで構成されている。筐体３２１には、映像や音声の録画・録音の目的等のために先の実施の形態に示す方法で検査された信頼性の高い半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２０３】
図１０（Ｄ）に示すのは、ＵＳＢコネクタを有するメモリカード（通称、ＵＳＢメモリ、あるいはＵＳＢ Ｓｔｉｃｋ、Ｐｅｎ Ｄｒｉｖｅ等とも言う）３３０である。このメモリカードは主たる筐体３３１とキャップ３３２を有する。筐体３３１には、基板３３３とＵＳＢコネクタ３３６が設けられる。基板３３３には、上記の実施の形態で示した方法で検査された信頼性の高い半導体メモリ装置３３５と、その制御回路３３４を設ける。制御回路３３４は、メモリカード３３０を電子機器に挿入してデータのやりとりをおこなう際に使用される。
【０２０４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、信頼性が高く、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図１０に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。
【符号の説明】
【０２０５】
１００ メモリセル
１０１ トランジスタ
１０２ 容量素子
１０３ センスアンプ
１０４ ワード線
１０５ ビット線
２００Ｎ メモリセル
２００Ｐ メモリセル
２０１ 書き込みトランジスタ
２０２ 容量素子
２０３Ｎ 素子トランジスタ
２０３Ｐ 素子トランジスタ
２０４Ｎ 読み出しトランジスタ
２０４Ｐ 読み出しトランジスタ
２０５ インバータ
２０６ 配線
２０７ 読み出しワード線
２０８ 書き込みワード線
２０９ ビット線
２１０ ソース線
２１１ 読み出し線
２１２ 第１選択線
２１３ 第１選択トランジスタ
２１４ 第２選択線
２１５ 第２選択トランジスタ
３００ パーソナルコンピュータ
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１０ 電子書籍
３１１ 筐体
３１２ 筐体
３１３ 表示部
３１４ 表示部
３１５ 軸部
３１６ 操作キー
３１７ 電源ボタン
３１８ スピーカー
３２０ テレビジョン装置
３２１ 筐体
３２２ 表示部
３２３ スタンド
３３０ メモリカード
３３１ 筐体
３３２ キャップ
３３３ 基板
３３４ 制御回路
３３５ 半導体メモリ装置
３３６ ＵＳＢコネクタ
４００ チップ
４０１ メモリセルアレイ
４０２ パッド
４０３ デコーダー
４０４ スイッチ
４０５ ワード線
４０６ 外部電源
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
【０００３】
ＤＲＡＭはメモリセルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、現在、市販されているＤＲＡＭでは、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間に無視できないリーク電流が生じるため、データは比較的短時間で失われる。そのため、一定周期（一般的には数十ミリ秒に一度）でデータを再書き込み（リフレッシュ）する必要がある。
【０００４】
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつのメモリセルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。フローティングゲートに蓄えられた電荷は、トランジスタへの電源の供給が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
【０００６】
ＦＧＮＶＭでは、多段階のデータを１つのメモリセルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
【０００７】
しかしながら、ＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあってゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】米国特許公開２００５／０１９９８７９号公報
【特許文献３】米国特許公開２００７／０１９４３７９号公報
【特許文献４】米国特許公開２０１１／０１０１３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件全てを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。
【００１０】
従来のＤＲＡＭは珪素半導体を用いるためにリーク電流が大きく、そのため、１秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、ＳＲＡＭでは、１つのメモリセルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力の点では問題はなかったが、書き換え回数が１０万回以下に制限されていた。
【００１１】
本発明では、データが長期間にわたって確実に保存される信頼性の高い半導体メモリ装置を提供することと、そのための半導体メモリ装置の検査方法を提供することを課題とする。
【００１２】
また、本発明では、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする。また、新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作製方法）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００１３】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位や印加される電位の極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
【００１４】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１５】
本発明の態様の一は、少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、トランジスタのゲートの電位をしきい値以上の第１の電位とし、また、トランジスタのドレインの電位を第１の電位以上に保った状態でメモリセルの容量素子に電荷を蓄積する第１過程と、第１過程の後、トランジスタのソースの電位を測定する第２過程とを有することを特徴とする半導体メモリ装置の検査方法である。
【００１６】
本発明の態様の一は、少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、トランジスタのゲートの電位をトランジスタのしきい値以上の所定の電位にするために、外部よりその電位を供給するための部分（パッド等）を有することを特徴とする半導体メモリ装置である。
【００１７】
上記において、トランジスタのドレインはデータ信号が送られる配線（例えば、ビット線）に、ゲートは行選択信号の送られる配線（例えば、ワード線）に接続されていることが好ましい。
【００１８】
さらに、上記において、トランジスタはＮチャネル型であってもよい。そして、このトランジスタはゲートの電位を適切なものとするとき、ソースとドレイン間の抵抗（以下、オフ抵抗、という）が１×１０１８Ω以上、好ましくは１×１０２４Ω以上となるようにするとよい。あるいは、ゲートの電位を適切なものとするとき、ソースとドレイン間を流れる電流（以下、オフ電流という）が１×１０−１８Ａ以下、好ましくは１×１０−２４Ａ以下となるようにするとよい。
【００１９】
また、メモリセルには、さらに１つ以上のトランジスタ（素子トランジスタ）を有し、容量素子と接続するトランジスタのソースは素子トランジスタのゲートと接続してもよい。
【００２０】
また、上記において、第２過程により、トランジスタのソースの電位が基準の範囲外にあると判断されたメモリセルは、予備のメモリセルに差し替えられる措置が取られてもよい。
【００２１】
また、素子トランジスタの少なくとも１つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶珪素、単結晶ゲルマニウム、単結晶珪素ゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。
【００２２】
近年、発見されたワイドギャップ酸化物半導体（特許文献２、３参照）では、熱励起によるキャリアが極めて少ないため、ドナーやアクセプターの濃度（本明細書では、ドナーやアクセプターとなりうる元素のうち、イオン化したものの濃度を言う。したがって、ドナーやアクセプターに由来するキャリア濃度と同義である）を、例えば、１×１０１４ｃｍ−３以下というように可能な限り低減することで、オフ抵抗を従来の珪素半導体では考えられないような高い値とすること、あるいは、オフ電流を従来の珪素半導体では考えられないような低い値とすることも可能である。
【００２３】
そのような半導体を用いたトランジスタと容量素子とを組み合わせ、トランジスタをスイッチング素子に用いて容量素子に電荷を蓄積する回路を形成すれば、例えば、１０年以上もの長期間にわたり電荷を保持することが可能となる（特許文献４参照）。
【００２４】
例えば、オフ抵抗が１×１０２４Ωとなるトランジスタと容量１×１０−１５Ｆの容量素子とで回路を構成した場合、その時定数は１×１０９秒、すなわち、約３２年である。このことは、容量素子に蓄えられている電荷が初期の量の約３７％まで減少するのに３２年かかるということであり、１０年経過時でも、初期の量の約７３％が保持されているということでもある。
【００２５】
このような電荷の蓄積を利用したメモリセルとしては、図１に示される回路を有するものが考えられる。図１（Ａ）に示すメモリセル１００は、トランジスタ１０１と容量素子１０２を有し、トランジスタ１０１としては、上述のオフ抵抗のきわめて高いものを用いる。また、トランジスタ１０１のソースと容量素子１０２の電極の一方とが接続する部分を、以下、保持ノードＤと呼ぶ。
【００２６】
動作は、従来のＤＲＡＭと同様で、トランジスタ１０１のゲートの電位を適切に設定して、トランジスタ１０１をオンとし、端子Ａに書き込むデータに応じた電位を与え、容量素子１０２にデータに応じた電荷を蓄積する。その後、ゲートの電位を適切に設定して、トランジスタ１０１をオフとし電荷を保存する。読み出す際には、トランジスタ１０１をオンとし、容量素子１０２から流出する電荷による端子Ａの電位の変動を感知して、保存されたデータを知ることができる。
【００２７】
以上の説明から明らかなように、データの読み出しに際して、容量素子１０２に蓄積された電荷が流出するので、読み出しに伴ってデータが喪失されてしまう。そのため、読み出し後はデータを書き込む必要がある。ただし、読み出しをおこなわない限り、容量素子１０２の電荷を極めて長期にわたって保持できるので、公知のＤＲＡＭとは異なり、いわゆるリフレッシュ動作は全くおこなう必要が無いか、その頻度を極めて低くできる。
【００２８】
図１（Ｂ）に示されるメモリセル２００Ｎは、書き込みトランジスタ２０１と容量素子２０２とＮチャネル型素子トランジスタ２０３Ｎを有し、書き込みトランジスタ２０１としては、上述のオフ抵抗のきわめて高いものを用いる。書き込みトランジスタ２０１は、図１（Ａ）に示されるメモリセル１００のトランジスタ１０１に相当する。また、書き込みトランジスタ２０１のソースと素子トランジスタ２０３Ｎのゲートと容量素子２０２の電極の一方とが接続する部分を、以下、保持ノードＤと呼ぶ。
【００２９】
メモリセル２００Ｎのデータの書き込みとその保持は、メモリセル１００と同じである。素子トランジスタ２０３Ｎのゲートの電位は、書き込まれたデータによって異なるので、読み出す際には、端子Ｃ、Ｅ、Ｆの電位を適切に設定することにより、素子トランジスタ２０３Ｎがオンであるかオフであるかを感知することによりおこなう。
【００３０】
以上の説明から明らかなように、データの読み出しに際して、容量素子２０２に蓄積された電荷が流出することはないので、読み出し後もデータが保持されるという特徴がある。
【００３１】
図１（Ｃ）に示されるメモリセル２００Ｐは、書き込みトランジスタ２０１と容量素子２０２と素子トランジスタ２０３Ｐを有し、書き込みトランジスタ２０１としては、上述のオフ抵抗のきわめて高いものを用いる。図１（Ｂ）に示されるメモリセル２００Ｎとは、素子トランジスタとしてＰチャネル型のトランジスタを用いる点で異なる。
【００３２】
このようなメモリセルでメモリ装置を作製すれば、極めて長期間にわたってデータを保持でき、かつ、そのための消費電力を十分に低くできる。
【００３３】
しかしながら、実際にトランジスタや容量素子を製造した場合、全てのトランジスタや容量素子が上記のような特性を示すわけではない。データ保持の際のトランジスタの抵抗が正常なものの１／１０であったり、データを書き込む際のトランジスタの抵抗が高かったり（オン電流が少なかったり）、容量素子の大きさや誘電体の厚さが正常なものと異なっているために、容量素子に十分な量の電荷を蓄積できないことがある。このようにトランジスタや容量素子に問題がある場合は早期にそれを発見することが必要である。
【００３４】
トランジスタや容量素子が明らかに動作しないという場合は、極めて短時間に発見できる。しかしながら、上記の理由のいくつかのために、電荷を保持する期間が正常なものの１０分の１というような場合は、発見することは容易でない。というのもそのことが発覚するには少なくとも１年以上の期間を経過しなければならないからである。
【００３５】
現実には半導体装置の検査は、製造後、それほど時間をかけないで終了することが求められる。製造後、何ヶ月も検査に要するということは、製造コストの著しい上昇を招く。また、そのような不良を排除しないで出荷した場合、データを保持して１０年経過したときに、いくつかのデータが失われているという問題を生じる。すなわち、半導体メモリ装置としての信頼性が低下する。従来は、このような問題に対して有効な対策はなかった。
【００３６】
ところで、ワイドギャップ酸化物半導体を用いて作製されたＮチャネル型トランジスタのゲートの電位（ＶＧ）とドレイン電流（ＩＤ）の関係（ＩＤ−ＶＧ曲線）は、図２（Ａ）に示すようなものである。現実には、１×１０−１３Ａ以下の電流値の測定は困難であるので、図２に示すものは、計算結果をわかりやすく図示したものである。
【００３７】
なお、Ｐチャネル型トランジスタであれば、特性は図２の縦軸に対称なものとなることは当業者であれば容易に理解される。以下では、Ｎチャネル型トランジスタについてのみ記述するが、Ｐチャネル型トランジスタについても同様に適用できる。
【００３８】
例えば、ゲートの電位をＶＧＬとすると、ドレイン電流は１×１０−２４Ａとなり、ゲートの電位をＶＧＨとすると、ドレイン電流は１×１０−５Ａとなる。したがって、トランジスタをオンにして、容量素子に電荷を蓄積するにはゲートの電位をＶＧＨとし、また、トランジスタの絶縁性を高めて容量素子の電荷を保持するにはゲートの電位をＶＧＬとするとよい。
【００３９】
また、トランジスタの特性を示す値として、しきい値（Ｖｔｈ）があるが、ＶＧＨはしきい値より高い値を使用する。そして、しきい値より低い領域（図２（Ａ）においてＡで示す部分）では、ドレイン電流が急激に低下する。この傾きは、トランジスタの特性のひとつで、サブスレショルド値（Ｓ値）と呼ばれ、ドレイン電流が１桁減少するのに必要なゲートの電位の低下量で定義される。
【００４０】
特に、ドナーやアクセプターの量が検出できない程度に低く、かつ、薄膜状の酸化物半導体を使用したトランジスタでは、物理的な下限（室温で５９ｍＶ／ｄｅｃａｄｅ）に極めて近い値が得られる。例えば、Ｓ値が０．１Ｖ／ｄｅｃａｄｅであれば、ゲートの電位をＶＧＬより０．１Ｖだけ高くすれば、ドレイン電流は１０倍となり、ソースドレイン間の抵抗は１０分の１となる。これは電荷を保持する時間が１／１０になることを意味する。
【００４１】
このことは、トランジスタのしきい値が０．１Ｖ変動すれば、保持能力が１０倍あるいは１／１０になるということである。図２（Ｂ）には第１のトランジスタＴ１の特性（実線）と第２のトランジスタＴ２の特性（点線）を示す。両者はしきい値がわずかに違うのであるが、そのことにより、ゲート電位ＶＧＬにおけるドレイン電流は２桁も異なる。
【００４２】
このようにわずかなしきい値の差がデータの保持能力の大きな差となるため、トランジスタのわずかなしきい値の差を判別する必要がある。数多くのメモリセルがマトリクス状に配列した半導体メモリ装置では、個々のトランジスタのしきい値をそれぞれ測定することは現実的ではないので、工夫が必要である。
【００４３】
ところで、トランジスタのしきい値の正確な値が不明であるとき、ゲートをしきい値以上と想定される電位とし、また、ドレインの電位をそれ以上の電位とするとき、保持ノードＤの電位は、ゲートの電位からトランジスタのしきい値を引いた値で安定する。
【００４４】
したがって、ゲートの電位を精密に制御でき、また、保持ノードＤの電位を正確に測定できればトランジスタのしきい値を正確に知ることができる。保持ノードＤの電位がある値以上であるか、未満であるかは、かなりの精度で判定できる。例えば、ゲートの電位をＶ１とし、端子Ａの電位をＶ１より高くするとき、保持ノードＤの測定された電位がＶ０以上であれば、しきい値は（Ｖ１−Ｖ０）以上であると判定できる。
【００４５】
このようにして、半導体メモリ装置内のメモリセルのしきい値が基準の範囲内にあるか否かを効率的に判別することができる。そして、基準の範囲外のメモリセルを予備のメモリセルに置き換える等の措置によって使用しないようにすることにより半導体メモリ装置の信頼性を高めることができる。
【発明の効果】
【００４６】
上記の態様のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。なお、上記の態様の半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がないという特徴も有する。
【００４７】
また、上記に示された態様は、これまでの技術思想にない新規の半導体装置（特に、半導体メモリ装置）であり、また、これまでの技術思想にない新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）である。それらは、省電力や高い集積度といった特徴を呈する。
【００４８】
上記に示した態様のそれぞれは、上記に示した効果の少なくとも１つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。また、本発明の開示する態様を上記の態様のみに限定して解釈すべきではなく、以下の実施の形態で、さらに多様な本発明の態様を開示する。それらは、上記に示した課題の少なくとも１つを解決する。
【図面の簡単な説明】
【００４９】
【図１】半導体メモリセルの例を示す図である。
【図２】トランジスタの特性を説明する図である。
【図３】半導体メモリ装置の検査方法の例を説明する図である。
【図４】半導体メモリ装置の検査方法の例を説明する図である。
【図５】半導体メモリ装置の検査方法の例を説明する図である。
【図６】半導体メモリ装置の例を説明する図である。
【図７】半導体メモリ装置の例を説明する図である。
【図８】半導体メモリ装置の例を説明する図である。
【図９】半導体メモリ装置の例を説明する図である。
【図１０】半導体メモリ装置を用いた電子機器の例を示す図である。
【発明を実施するための形態】
【００５０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５１】
また、以下の実施の形態で開示される構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。なお、以下に記す符号において、符号の後のアンダーバー（＿）に続けて、数字もしくは文字列を記す場合（例えば、”ワード線１０４＿ｎ”）、その数字もしくは文字列は行や列を示すものである。
【００５２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を簡単にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００５３】
（実施の形態１）
本実施の形態では図１（Ａ）に示すメモリセル１００のトランジスタ１０１のしきい値の検査方法について説明する。その前に、メモリセル１００を用いた半導体メモリ装置について簡単に説明する。
【００５４】
図６には、メモリセル１００をマトリクス状に設けた半導体メモリ装置を示す。ここでは、半導体メモリ装置のうち、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列までの６つのメモリセルについてのみ示す。各メモリセル１００は、図１（Ａ）に示したようにトランジスタ１０１と容量素子１０２を有する。
【００５５】
また、各行のトランジスタ１０１のゲート（図１（Ａ）の端子Ｂ）はワード線１０４＿ｎ、１０４＿ｎ＋１、１０４＿ｎ＋２に接続し、各列のトランジスタ１０１のドレイン（図１（Ａ）の端子Ａ）はビット線１０５＿ｍ、１０５＿ｍ＋１に接続する。ビット線１０５＿ｍ、１０５＿ｍ＋１は、その一端で、それぞれ、センスアンプ１０３＿ｍ、１０３＿ｍ＋１の入力端子の１つに接続する。センスアンプ１０３＿ｍ、１０３＿ｍ＋１の他の入力端子には、参照電位ＶＲＥＦが入力される。センスアンプからの出力ＯＵＴ＿ｍ、ＯＵＴ＿ｍ＋１が読み出されたデータとなる。
【００５６】
容量素子１０２の容量は、データの読み出しのエラーを防止するため、ビット線１０５＿ｍあるいは１０５＿ｍ＋１の容量（寄生容量を含む）と比較してある程度大きいことが求められる。容量素子１０２の容量は１×１０−１５Ｆ以上とするとよい。
【００５７】
トランジスタ１０１としては、端子Ｂ（トランジスタ１０１のゲート）を適切な電位ＶＧＬとした際のドレイン電流ＩＤが１×１０−１８Ａ以下、好ましくは、１×１０−２１Ａ以下、より好ましくは１×１０−２４Ａ以下となるものを用いるとよい。例えば、図２（Ａ）に示されるような特性のものを用いるとよい。
【００５８】
そのようなトランジスタは、例えば、ドナーあるいはアクセプター濃度が１×１０１４ｃｍ−３以下、好ましくは、１×１０１１ｃｍ−３以下で、バンドギャップが２．５電子ボルト以上、好ましくは３．０電子ボルト以上４．０電子ボルト以下の材料を用いることにより得られる。
【００５９】
このような材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む酸化物が好ましい。特にＩｎとＺｎを含む酸化物が好ましい。また、該酸化物を用いて作製されたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００６０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００６３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００６４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００６５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００６６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、実用的なトランジスタを構成する目的からは、電界効果移動度が５ｃｍ２／Ｖｓ以上、好ましくは、１０ｃｍ２／Ｖｓ以上であることが必要である。
【００６７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００７０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７１】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現できる。
【００７２】
図１（Ａ）に示すメモリセル１００は基本的に公知のＤＲＡＭのメモリセルと同じである。しかしながら、トランジスタ１０１のオフ抵抗が公知のＤＲＡＭのものと比較すると１０桁以上も高いので、例えば、１０年以上もの長期にわたってデータを保持できる。
【００７３】
なお、上記のように長期にデータを保持するには、トランジスタ１０１のオフ電流が十分に低い（オフ抵抗が十分に高い）ことに加え、トランジスタ１０１のゲートとソース間のリーク電流および容量素子１０２の電極間のリーク電流がそれ以上に低い（トランジスタ１０１のゲートとソース間および容量素子１０２の電極間の抵抗が高い）ことも必要である。
【００７４】
データの書き込み（書き換えを含む）は、端子Ｂに、しきい値以上の電位（例えば、ＶＧＨ）を与えてトランジスタ１０１をオンとし、また、端子Ａにデータに応じた電位ＶＤＨ（≦ＶＧＨ）を与えた状態で、端子Ｂの電位をしきい値より十分に低い電位（例えば、ＶＧＬ）とすることによりおこなう。
【００７５】
また、データの保持は、端子Ｂの電位をしきい値より十分に低い電位（例えば、ＶＧＬ）に保つことによりおこなう。例えば、端子Ｂの電位をＶＧＬとすると、図２（Ａ）に示す特性を有するトランジスタであれば、オフ電流は１×１０−２４Ａと極めて低いため、容量素子１０２に蓄積された電荷を極めて長期にわたり保持できる。
【００７６】
このようなメモリセル１００のトランジスタ１０１のしきい値が許容される（書き込みの際に支障がなく、かつ、データを必要な期間保持できる）範囲にあるか判定する方法について、図３を用いて説明する。言うまでもないことであるが、従来のＤＲＡＭにおいては、データの保持時間が１秒以内であったので、以下に示すような検査をおこなうことはなかった。
【００７７】
図６にも示されているように、トランジスタ１０１のドレイン（端子Ａに相当）は、センスアンプ１０３の入力端子の１つに接続されている（図３（Ａ）参照）。センスアンプ１０３の入力端子のもう１つには参照電位に保持される。ここでは、参照電位はＶＤＭ（＞０）とする。トランジスタ１０１のドレインの電位がＶＤＭ以上であれば、センスアンプ１０３の出力ＶＯＵＴはＨとなり、ＶＤＭ未満であれば、Ｌとなる。
【００７８】
最初、トランジスタ１０１のドレインおよびソースの電位がともにＶＤＬであったとする。ここで、ＶＤＬはトランジスタ１０１のしきい値Ｖｔｈより小さいものとする。また、端子Ｃの電位は固定しておく。次に容量素子１０２に電荷を蓄積する。トランジスタ１０１のドレインの電位をＶＤＨとし、トランジスタ１０１のゲートの電位をＶＧＭとする。ただし、ＶＤＨはＶＧＭ以上であり、また、ＶＧＭはトランジスタ１０１のしきい値Ｖｔｈより大きいものとする。すると、トランジスタ１０１がオンとなり容量素子１０２に電荷が蓄積される。保持ノードＤの電位は電荷の蓄積に応じて上昇し、電位（ＶＧＭ−Ｖｔｈ）で安定する（図３（Ａ）参照）。
【００７９】
ここで、トランジスタ１０１のゲートの電位をＶＧＬとし、トランジスタ１０１をオフとする。また、トランジスタ１０１のドレインの電位をＶＤＭとする（図３（Ｂ）参照）。その後、トランジスタ１０１のドレインをフローティング状態とし、さらに、トランジスタ１０１のゲートの電位をＶＧＭあるいはそれ以上の電位とし、トランジスタ１０１をオンとする。すると、容量素子に蓄積されていた電荷が移動し、トランジスタ１０１のソースとドレインはともに同じ電位ＶＤＸとなる（図３（Ｃ）参照）。
【００８０】
ここで、当初のトランジスタ１０１のソース（保持ノードＤ）の電位（ＶＧＭ−Ｖｔｈ）がＶＤＭ以上であれば、電位ＶＤＸは電位ＶＤＭ以上となり、その結果、センスアンプ１０３の出力ＶＯＵＴはＨとなる。一方、当初のトランジスタ１０１のソース（保持ノードＤ）の電位（ＶＧＭ−Ｖｔｈ）がＶＤＭより低ければ、電位ＶＤＸは電位ＶＤＭより低くなり、その結果、センスアンプ１０３の出力ＶＯＵＴは、Ｌとなる。すなわち、ＶＯＵＴがＨとなる領域は、Ｖｔｈ≦ＶＧＭ−ＶＤＭ、であり、ＶＯＵＴがＬとなる領域は、Ｖｔｈ＞ＶＧＭ−ＶＤＭ、である。
【００８１】
このことを図３（Ｄ）を用いて説明する。図３（Ｄ）は横軸に電位ＶＧＭ、縦軸にトランジスタ１０１のしきい値Ｖｔｈを示す。図の直線Ｖｔｈ＝ＶＧＭ−ＶＤＭを境に右側および下側はセンスアンプ出力ＶＯＵＴがＨとなり、左側および上側はセンスアンプ出力ＶＯＵＴがＬとなる。
【００８２】
そこで、電位ＶＧＭを適切に設定することにより、トランジスタ１０１のしきい値Ｖｔｈが適切な範囲内（上限Ｖｔｈ＿Ｈ、下限Ｖｔｈ＿Ｌ）にあるか否かを判別できる。すなわち、以下のような第１および第２の検証をおこなう。
【００８３】
第１の検証では、ＶＧＭ＝ＶＧＭ＿Ｈ＝Ｖｔｈ＿Ｈ＋ＶＤＭ、として、しきい値Ｖｔｈが上記範囲の上限以下か否かを判定する。センスアンプ１０３の出力ＶＯＵＴがＨであれば、上限Ｖｔｈ＿Ｈ以下である。第２の検証ではＶＧＭ＝ＶＧＭ＿Ｌ＝Ｖｔｈ＿Ｌ＋ＶＤＭとして、Ｖｔｈが上記範囲の下限より大きいか否かを判定する。センスアンプ１０３の出力ＶＯＵＴがＬであれば、下限Ｖｔｈ＿Ｌより大きい。
【００８４】
すなわち、第１の検証でセンスアンプ１０３の出力ＶＯＵＴがＨであり、かつ、第２の検証でセンスアンプ１０３の出力ＶＯＵＴがＬであれば、トランジスタ１０１のしきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると言える。それ以外の場合は、トランジスタ１０１のしきい値Ｖｔｈは許容される範囲外である。
【００８５】
そして、これらの検証の結果、しきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると判定されたトランジスタ１０１を有するメモリセル１００を良品として扱う。そうでないものについては、データ保持特性に問題があると考えられるので、使用しないような措置を取る。好ましくは、予備のメモリセルと置き換える。
【００８６】
以下、具体的な例を示す。この例では、トランジスタ１０１のしきい値Ｖｔｈとして許容される範囲を、＋１．４＜Ｖｔｈ≦＋２．４［Ｖ］、とする。なお、しきい値の許容範囲は、これにとらわれず実施者が適宜設定できる。
【００８７】
例えば、上記の例では、書き込みに使用する際のトランジスタ１０１のゲートの電位を＋２．５Ｖとすると、書き込み後の保持ノードＤの電位は１Ｖもばらつくこととなり、最小の電位は＋０．１Ｖとなる。多値のデータの書き込みをおこなうのであれば、書き込み後の保持ノードＤの電位として＋０．１Ｖでは不十分で、例えば、＋０．８Ｖ以上が必要となることもある。その場合には、しきい値の上限は＋１．７Ｖ（＝２．５Ｖ−０．８Ｖ）と設定すればよい。
【００８８】
このようにして設定されたしきい値の許容範囲内に、トランジスタ１０１のしきい値があるか否かを判別する検査をおこなう。なお、以下の検証をおこなう前に保持ノードＤの電位を０Ｖとしておく。
【００８９】
最初にトランジスタ１０１のしきい値Ｖｔｈが上限の＋２．４Ｖ以下か否かを判定する（第１の検証）。第１の検証を行うためにはＶＧＭを（ＶＤＭ＋２．４）［Ｖ］とする。すると、保持ノードＤの電位は、Ｖｔｈ＜ＶＤＭ＋２．４［Ｖ］のとき、（ＶＤＭ＋２．４−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧ＶＤＭ＋２．４［Ｖ］のとき、０Ｖで安定する。Ｖｔｈが＋２．４Ｖ以下であれば、保持ノードＤの電位はＶＤＭ以上となる。したがって、センスアンプ１０３の出力はＨとなる。すなわち、センスアンプ１０３の出力がＨであればＶｔｈは＋２．４Ｖ以下である。逆に、センスアンプ１０３の出力がＬであればＶｔｈは＋２．４Ｖより大きい。以上で、第１の検証が完了する。その後、保持ノードＤの電位を０Ｖとする。
【００９０】
次にトランジスタ１０１のしきい値Ｖｔｈが下限の＋１．４Ｖより大きいか否かを判定する（第２の検証）。第２の検証を行うためにはＶＧＭを（ＶＤＭ＋１．４）［Ｖ］とする。すると、保持ノードＤの電位は、Ｖｔｈ＜ＶＤＭ＋１．４［Ｖ］のとき、（ＶＤＭ＋１．４−Ｖｔｈ）［Ｖ］であり、Ｖｔｈ≧ＶＤＭ＋１．４［Ｖ］のとき、０Ｖである。Ｖｔｈが＋１．４Ｖより大きければ、保持ノードＤの電位はＶＤＭ未満である。したがって、センスアンプ１０３の出力はＬとなる。すなわち、センスアンプ１０３の出力がＬであればＶｔｈは＋１．４Ｖより大きい。逆に、センスアンプ１０３の出力がＨであればＶｔｈは＋１．４Ｖ以下である。以上で、第２の検証が完了する。
【００９１】
以上の検証により、トランジスタ１０１のしきい値Ｖｔｈが許容範囲内にあるメモリセルを選別できる。この結果、トランジスタ１０１のしきい値Ｖｔｈが高すぎて、容量素子１０２に十分な電荷を蓄積できない不良や、しきい値Ｖｔｈが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。
【００９２】
以上の方法は、メモリセル１００をマトリクス状に構成した半導体メモリ装置においても以下のように適用できる。まず、初期的な検査をおこなって、トランジスタ１０１が正常に動作しているメモリセルを記録する。これらのメモリセルのトランジスタ１０１のしきい値は０Ｖ以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。
【００９３】
次に、図６に示す半導体メモリ装置において、検査すべき対象の行のワード線の電位を上記の第１の検証あるいは第２の検証に使用する電位ＶＧＭとし、また、全てのビット線の電位をＶＤＨ（ＶＤＨ≧ＶＧＭ）とし、その行の全てのメモリセルに図３（Ａ）のようにデータを書き込む。その後、図３（Ｂ）のようにワード線の電位をＶＧＬとし、またビット線の電位をＶＤＭとする。
【００９４】
そして、図３（Ｃ）のように再度、ワード線の電位をＶＧＭもしくはそれ以上の電位とし、その際の各列のビット線１０５に接続された各列のセンスアンプ１０３の出力を読み取ることで、当該行のメモリセル１００の個々のトランジスタ１０１のしきい値Ｖｔｈが許容範囲内にあるかを判定できる。その後、次の行の検査をおこなう。
【００９５】
上記の説明からも明らかなように、検査のために要する時間は極めて短いため、生産に障害をもたらすことは無い。なお、以上の検査によって、不良とされたメモリセルは予備のメモリセルに差し替えることが好ましい。
【００９６】
なお、上記の検査に用いる電位ＶＧＭは、検査のときのみ必要であり、通常の動作では使用しない電位である。したがって、半導体メモリ装置内に電位ＶＧＭのための電位発生回路を設けることは無駄である。また、その電位の精度は６０ｍＶ以下、好ましくは１０ｍＶ以下であることが要求される。以上の理由から外部より電位ＶＧＭをワード線１０４に導入する構造としてもよい。また、ＶＤＨとしてＶＧＭと同じ電位を採用する場合には、外部より導入した電位ＶＧＭが、ビット線にも導入できるような構成としてもよい。
【００９７】
例えば、図９（Ａ）に示すように、チップ４００上にメモリセルがマトリクス状に形成された領域（以下、メモリセルアレイ４０１という）を有する半導体メモリ装置に、外部より電位ＶＧＭを導入するためのパッド４０２を設ける。
【００９８】
図９（Ａ）に示す半導体メモリ装置の回路構成は、図９（Ｂ）のようになる。すなわち、チップ４００には、メモリセルアレイ４０１があり、メモリセルアレイ４０１にはワード線４０５に電位を供給するためのデコーダー４０３がある。
【００９９】
ワード線には、高電位（トランジスタをオンとするための電位、通常はＶＧＨ）と低電位（トランジスタをオフとするための電位、ＶＧＬ）の２つの電位が与えられるので、デコーダーにはそのための２つの入力端子がある。一方の電位は低電位に固定されているが、他方はメモリセルアレイ４０１の外のスイッチ４０４によって、電位が２段階以上に切り替えられるような構成とする。なお、スイッチ４０４はトランジスタ等を用いて構成されることが好ましい。
【０１００】
スイッチ４０４の入力の一方は高電位に固定されている。もう一方はパッド４０２に接続する。メモリセルの検査時には、パッド４０２は、プローバー等を介して、電位ＶＧＭを供給する外部電源４０６に接続されている。外部電源４０６より供給される電位の精度は１０ｍＶ以下、好ましくは１ｍＶ以下とするとよい。
【０１０１】
なお、電位ＶＤＭは固定電位であるため、半導体メモリ装置内の電源を用いても作成できるが、電位ＶＧＭと同様に高い安定度や精度が求められるので、電位ＶＧＭと同様に外部から導入してもよい。
【０１０２】
また、上記で示した方法は、図１（Ｂ）に示されるメモリセル２００Ｎあるいは図１（Ｃ）に示されるメモリセル２００Ｐにおいても同様に実施できる。メモリセル２００Ｎあるいは２００Ｐは素子トランジスタ２０３Ｎあるいは２０３Ｐを有する点で図１（Ａ）に示されるメモリセル１００と異なるが、それ以外の構成は、メモリセル１００と類似しているからである。
【０１０３】
（実施の形態２）
本実施の形態では図１（Ｂ）に示されるメモリセル２００Ｎあるいは図１（Ｃ）に示されるメモリセル２００Ｐの動作方法、およびそれらのメモリセルに用いられる書き込みトランジスタ２０１のしきい値が、許容される範囲内にあるか否かを検査する方法について説明する。なお、実施の形態１でも説明したように、メモリセル２００Ｎあるいは２００Ｐの書き込みトランジスタ２０１のしきい値は、実施の形態１で示す方法でも検査できる。本実施の形態では、実施の形態１とは異なる方法で検査する方法について説明する。
【０１０４】
最初に、図１（Ｂ）に示されるメモリセル２００Ｎの構成、動作、特徴等について説明する。上述のとおりメモリセル２００Ｎは、書き込みトランジスタ２０１と容量素子２０２と素子トランジスタ２０３Ｎよりなる。
【０１０５】
書き込みトランジスタ２０１は、酸化物半導体等を用いて、オフ抵抗の十分に大きなものとする。また、素子トランジスタ２０３Ｎは、電荷の保持には直接、関与しないが、移動度の高い半導体を用いると読み出し速度が向上するので、移動度の高い単結晶半導体を用いることが好ましい。また、素子トランジスタ２０３Ｎのゲート絶縁膜を介したリーク電流を防止する上で、素子トランジスタ２０３Ｎのゲート絶縁膜は十分な厚さがあることが好ましいが、ゲート絶縁膜を厚くすると、オン電流の低下を招くので、それを打ち消すためにも移動度の高い半導体を用いるとよい。
【０１０６】
また、容量素子２０２の容量は、データ保存時の書き込みトランジスタ２０１のオフ抵抗を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。なお、実施の形態１のメモリセル１００とは異なり、データの読み出しの際にビット線の容量による制約を受けないので、容量素子２０２の容量を１×１０−１６Ｆ以下、好ましくは、１×１０−１７Ｆ以下とできる。このように容量素子２０２の容量を小さくすると、書き込みの際に要する時間を極めて短くできる。
【０１０７】
また、データの読み出しの際に、データが破壊されないために、ＤＲＡＭのようにデータの読み出し後に書き込みをおこなう必要がなく、動作が単純であり、消費電力を削減できるという点でも有利である。
【０１０８】
ただし、容量素子２０２の容量をそのような小さな値とするとデータを保持できる期間も短くなる。それを防ぐには書き込みトランジスタ２０１のオフ抵抗を容量素子２０２の容量の減少に応じて高めることが求められる。例えば、容量素子２０２の容量を１×１０−１７Ｆとする場合、書き込みトランジスタ２０１のオフ抵抗を１×１０２６Ω以上とすると１０年間データを保存できる。
【０１０９】
また、図１（Ｂ）のメモリセル２００Ｎの端子Ｅには、読み出しのために、図４（Ａ）に示すようなＰチャネル型の読み出しトランジスタ２０４Ｐを接続することもある。読み出しトランジスタ２０４Ｐのドレインは端子Ｅ（以下ではノードＥと呼ぶ）に接続され、読み出し時には、例えば、ゲートには接地電位（以下では、０Ｖとする）、ソースには電源電位（ＶＤＤ）が与えられる。また、ノードＥにはインバータ２０５が接続される。読み出したデータはインバータ２０５の出力Ｖｏｕｔで判別できる。
【０１１０】
なお、読み出しトランジスタ２０４Ｐのオン電流が、極性を考慮した同じ条件（ゲート電位、ドレイン電位等）での素子トランジスタ２０３Ｎのオン電流よりも低くなるように読み出しトランジスタ２０４Ｐを設計するとよい。
【０１１１】
また、インバータ２０５の代わりにその他の回路を用いてもよい。例えば、センスアンプを用いてもよい。センスアンプについては実施の形態１あるいは図６を参照すればよい。センスアンプを用いる際には、ノードＥの電位と参照電位ＶＲＥＦの大小に応じて、センスアンプの出力が変化し、メモリセルに保持されているデータを知ることができる。
【０１１２】
図１（Ｂ）に示すメモリセル２００Ｎにデータを書き込む方法およびデータを保持する方法は実施の形態１でメモリセル１００にデータを書き込む方法およびデータを保持する方法と同様である。書き込み時には、端子Ｃ、Ｅ、Ｆは適切な電位に保つ。データは、容量素子２０２に蓄積される電荷という形で保持される。
【０１１３】
また、データを書き換える場合も、上記の書き込みと同様にできる。フラッシュメモリとは異なり、データを消去する操作は不要である。フラッシュメモリにおいてはデータを書き換える際に消去動作が必要でフローティングゲートから電荷を引き抜くために高電圧を用いており、そのために動作速度が低下するが、本実施の形態に示すメモリセルでは、同様な操作は通常のトランジスタのオンオフで実施でき、高速動作が実現できる。
【０１１４】
なお、書き込みの際の端子Ａの電圧を３段階以上とすることにより、３種類以上（多値）のデータのいずれかを記憶させることもできる。１つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。
【０１１５】
読み出す際には、端子Ｂの電位を書き込みトランジスタ２０１をオフとする電位に保った状態で、端子Ｃに適切な電位を与える。保持ノードＤ（すなわち、素子トランジスタ２０３Ｎのゲートでもある）の電位は、書き込まれたデータにより異なる。また、保持ノードＤの電位は容量素子２０２を介して、端子Ｃの電位によって制御することができる。したがって、例えば、書き込まれたデータがＨとＬの２つの値であるとき、Ｈであれば、素子トランジスタ２０３Ｎをオフとし、Ｌであれば、素子トランジスタ２０３Ｎをオンとするような電位を端子Ｃに与えることができる。このとき、素子トランジスタ２０３Ｎの状態を読み取ることで、書き込まれたデータを知ることができる。
【０１１６】
また、端子Ｃに適切な電位を与えることで、書き込まれたデータに関らず、素子トランジスタ２０３Ｎをオフとし、逆に、書き込まれたデータに関らず、素子トランジスタ２０３Ｎをオンとすることもできる。他のメモリセルからデータを読み出す場合には、端子Ｃの電位は、保持ノードＤの電位（書き込まれたデータ）に関わらず、素子トランジスタ２０３Ｎがオンあるいはオフとなるような電位とする。
【０１１７】
消費電力を減らすためには、図７に示すようなＮＯＲ型メモリ装置では素子トランジスタ２０３Ｎは、当該メモリセルのデータ読み出し時以外はオフであることが好ましい。一方、図８に示すようなＮＡＮＤ型メモリ装置では、読み出し時にＮＡＮＤ回路内の当該メモリセル以外のメモリセルは全てオンであることが求められる。
【０１１８】
素子トランジスタ２０３Ｎがオンであるかオフであるかを知るには、図４（Ａ）のノードＥの電位を測定するが、より具体的には、インバータ２０５の出力Ｖｏｕｔを読み取ることでノードＥの電位がわかる。ノードＥの電位がＶＤＤ／２より大きければ、インバータ２０５の出力Ｖｏｕｔは０Ｖであり、ノードＥの電位がＶＤＤ／２より小さければ、インバータ２０５の出力ＶｏｕｔはＶＤＤである。
【０１１９】
以上の説明から明らかなように、データの読み出しに際して、データが破壊されることが無い。この点はフラッシュメモリ等のＦＧＮＶＭと似ている。また、データの保存時（書き込みトランジスタ２０１がオフであるとき）には、書き込みトランジスタ２０１から漏れ出る電流が極めて小さいため、保持ノードＤは電荷を保持しつつ絶縁物中に埋設された状態にあるといえる。この状態はＦＧＮＶＭのフローティングゲートに相当し、長期に渡りデータを保持することができる。
【０１２０】
しかし、本実施の形態のメモリセルあるいは半導体メモリ装置では、上述のように消去動作が不要であることに加え、ＦＧＮＶＭで不可欠な、高電圧を使用して電荷を注入し、引き抜くことによるゲート絶縁膜の劣化という問題はなく、原理的に書き換え回数の制限は存在しない。
【０１２１】
なお、上記のように長期にデータを保持するには、書き込みトランジスタ２０１のオフ電流が十分に低い（オフ抵抗が十分に高い）ことに加え、書き込みトランジスタ２０１のゲートとソース間のリーク電流、素子トランジスタ２０３Ｎのゲートとドレイン間のリーク電流、素子トランジスタ２０３Ｎのゲートとソース間のリーク電流、容量素子２０２の電極間のリーク電流も十分に低い（抵抗が十分に高い）ことも必要である。
【０１２２】
図１（Ｃ）に示すメモリセル２００Ｐは図１（Ｂ）に示すメモリセル２００Ｎの素子トランジスタ２０３ＮをＰチャネル型の素子トランジスタ２０３Ｐで置き換えたものである。したがって、端子Ｃ、Ｆに用いる電位も異なる。なお、データの書き込み方法および保持方法は図１（Ｂ）のメモリセル２００Ｎと同じである。
【０１２３】
また、図１（Ｃ）のメモリセル２００Ｐの端子Ｅには、読み出しのために、図５（Ａ）に示すようなＮチャネル型の読み出しトランジスタ２０４Ｎを接続する。読み出しトランジスタ２０４Ｎのドレインは端子Ｅに接続され、読み出し時には、例えば、ゲートには電源電位（ＶＤＤ）が、ソースには０Ｖが与えられる。
【０１２４】
読み出し時のその他の操作は、図１（Ｂ）のメモリセル２００Ｎと同様で、インバータ２０５の出力Ｖｏｕｔを読み取ることで、素子トランジスタ２０３Ｐの状態を知ることができる。また、インバータ２０５の代わりにその他の回路を用いてもよい。例えば、センスアンプを用いてもよい。
【０１２５】
以上、図１（Ｂ）あるいは図１（Ｃ）に示されるメモリセル２００Ｎあるいは２００Ｐの基本的な動作について説明した。なお、図１（Ｂ）あるいは図１（Ｃ）に示されるメモリセル２００Ｎあるいは２００Ｐを改良して、端子数を減らしてもよい。
【０１２６】
図１（Ｃ）に示すメモリセル２００Ｐのマトリクスでの駆動の例を図７を用いて説明する。図７に示されるのは、半導体メモリ装置の一部であり、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列（ｎ、ｍは自然数）までの６つのメモリセルである。これらのメモリセルは図１（Ｃ）に示されるものと同じである。
【０１２７】
書き込みの例を以下に示す。まず、読み出しワード線２０７＿ｎ、読み出しワード線２０７＿ｎ＋１、読み出しワード線２０７＿ｎ＋２を含む全ての読み出しワード線の電位、および、ソース線２１０＿ｍ、ソース線２１０＿ｍ＋１を含む全てのソース線の電位を０Ｖとする。
【０１２８】
また、読み出しトランジスタ（読み出しトランジスタ２０４Ｎ＿ｍ、読み出しトランジスタ２０４Ｎ＿ｍ＋１を含む）のゲートが接続する読み出し線２１１は０Ｖとして、全ての読み出しトランジスタがオフとなるようにする。
【０１２９】
この状態で、書き込みワード線２０８＿ｎの電位を書き込みトランジスタがオンとなる電位ＶＧＨとし、書き込みワード線２０８＿ｎ＋１や２０８＿ｎ＋２を含むその他の書き込みワード線の電位はトランジスタがオフとなる電位ＶＧＬとする。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第ｎ行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により、第ｎ行の書き込みトランジスタのみがオンとなり、第ｎ行のメモリセルにデータが書き込まれる。
【０１３０】
次に、書き込みワード線２０８＿ｎ＋１以外の全ての書き込みワード線に電位ＶＧＬを与え、書き込みワード線２０８＿ｎ＋１のみに電位ＶＧＨを与える。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第（ｎ＋１）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋１）行のメモリセルにデータが書き込まれる。
【０１３１】
さらに、書き込みワード線２０８＿ｎ＋２以外の全ての書き込みワード線に電位ＶＧＬを与え、書き込みワード線２０８＿ｎ＋２のみに電位ＶＧＨを与える。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第（ｎ＋２）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋２）行のメモリセルにデータが書き込まれる。
【０１３２】
以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行のメモリセルにのみ書き込みをおこなう操作や特定の行のメモリセルには書き込みをおこなわない操作をおこなってもよい。
【０１３３】
データの保存時には、全ての書き込みワード線２０８の電位をＶＧＬ、ビット線２０９の電位をＶＤＬとする。
【０１３４】
読み出しに際しては、読み出し線２１１の電位を適切な正の電位（例えば、電源電位）とする。また、全ての書き込みワード線の電位をＶＧＬとする。そして、例えば、第ｎ行のメモリセルのデータを読み出すには、第ｎ行の読み出しワード線以外の読み出しワード線の電位を、書き込まれたデータに関わらず素子トランジスタがオフとなるような電位とする。一方、読み出しワード線２０７＿ｎの電位を読み出しに適切な電位とする。
【０１３５】
その結果、書き込まれたデータに応じて第ｎ行の各列の素子トランジスタ２０３Ｐがオンあるいはオフとなる。それに応じて、各列のビット線２０９の電位が変動するので、インバータ２０５の出力よりデータを判別することができる。
【０１３６】
以上は、メモリセルとして素子トランジスタがＰチャネル型であるものを用いた例であるが、図１（Ｂ）のように素子トランジスタがＮチャネル型であるものであっても同様に実施できる。
【０１３７】
次に、図１（Ｂ）に示されるメモリセル２００Ｎの書き込みトランジスタ２０１のしきい値Ｖｔｈが許容される範囲内にあるか否かを、素子トランジスタ２０３Ｎを用いて判定する方法を示す。図４（Ａ）に示すように、書き込みトランジスタ２０１のゲートの電位をＶＧＭとし、ドレインの電位をＶＤＨ（ただし、ＶＤＨ≧ＶＧＭ＞Ｖｔｈ）とするとき、保持ノードＤの電位は、容量素子２０２に電荷が蓄積されるのにしたがい上昇し、（ＶＧＭ−Ｖｔｈ）で安定する。
【０１３８】
そして、保持ノードＤの電位（すなわち、素子トランジスタ２０３Ｎのゲートの電位）が素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎより大きければ、素子トランジスタ２０３Ｎはオン（インバータ２０５の出力ＶＯＵＴはＨ）となり、しきい値Ｖｔｈ＿Ｎ以下であれば、素子トランジスタ２０３Ｎはオフ（インバータ２０５の出力ＶＯＵＴはＬ）となる。
【０１３９】
このことを図４（Ｂ）を用いて説明する。図４（Ｂ）は横軸に電位ＶＧＭ、縦軸に書き込みトランジスタ２０１のしきい値Ｖｔｈを示す。図の直線Ｖｔｈ＝ＶＧＭ−Ｖｔｈ＿Ｎを境に右側および下側はインバータ２０５の出力ＶＯＵＴはＨとなり、左側および上側はインバータ２０５の出力ＶＯＵＴはＬとなる。
【０１４０】
そこで、電位ＶＧＭを適切に設定することにより、書き込みトランジスタ２０１のしきい値Ｖｔｈが適切な範囲内（上限Ｖｔｈ＿Ｈ、下限Ｖｔｈ＿Ｌ）にあるか否かを判別できる。すなわち、以下のような第１および第２の検証をおこなう。
【０１４１】
第１の検証では、ＶＧＭ＝ＶＧＭ＿Ｈ＝Ｖｔｈ＿Ｈ＋Ｖｔｈ＿Ｎ、として、しきい値Ｖｔｈが上記範囲の上限より小さいか否かを判定する。インバータ２０５の出力ＶＯＵＴがＨであれば、上限Ｖｔｈ＿Ｈより小さい。第２の検証ではＶＧＭ＝ＶＧＭ＿Ｌ＝Ｖｔｈ＿Ｌ＋Ｖｔｈ＿Ｎとして、Ｖｔｈが上記範囲の下限より大きいか否かを判定する。インバータ２０５の出力ＶＯＵＴがＬであれば、下限Ｖｔｈ＿Ｌ以上である。
【０１４２】
すなわち、第１の検証でインバータ２０５の出力ＶＯＵＴがＨであり、かつ、第２の検証でインバータ２０５の出力ＶＯＵＴがＬであれば、書き込みトランジスタ２０１のしきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると言える。それ以外の場合は、書き込みトランジスタ２０１のしきい値Ｖｔｈは許容される範囲外である。
【０１４３】
そして、これらの検証の結果、しきい値ＶｔｈがＶｔｈ＿ＨとＶｔｈ＿Ｌの間にあると判定された書き込みトランジスタ２０１を有するメモリセル２００Ｎを良品として扱う。そうでないものについては、データ保持特性に問題があると考えられるので、使用しないような措置を取る。好ましくは、予備のメモリセルと置き換える。
【０１４４】
以下、具体的な例を示す。この例では、書き込みトランジスタ２０１のしきい値Ｖｔｈとして許容される範囲を、＋１．４≦Ｖｔｈ＜＋２．４［Ｖ］、とする。なお、しきい値の許容範囲は、これにとらわれず実施者が適宜設定できる。また、素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎは＋０．５Ｖとする。なお、以下の検証をおこなう前に保持ノードＤの電位を０Ｖとしておく。
【０１４５】
第１の検証として、電位ＶＧＭを＋２．９Ｖ（＝Ｖｔｈ＿Ｈ＋Ｖｔｈ＿Ｎ）とする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。保持ノードＤの電位は、Ｖｔｈ＜＋２．９［Ｖ］のとき、（２．９−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧＋２．９［Ｖ］のとき、０Ｖで安定する。このとき、素子トランジスタ２０３Ｎがオン（インバータ２０５の出力ＶＯＵＴはＨ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎより大きいということであり、オフ（インバータ２０５の出力ＶＯＵＴはＬ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎ以下ということである。
【０１４６】
素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎは＋０．５Ｖであるので、素子トランジスタ２０３Ｎがオンであれば、しきい値Ｖｔｈが＋２．４Ｖよりも小さいということであり、オフであれば、しきい値Ｖｔｈが＋２．４Ｖ以上ということである。したがって、素子トランジスタ２０３Ｎがオフ（インバータ２０５の出力ＶＯＵＴはＬ）となった場合には、そのメモリセル２００Ｎの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｎは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上で、第１の検証が完了する。その後、保持ノードＤの電位を０Ｖとする。
【０１４７】
次に、第２の検証として、電位ＶＧＭを＋１．９Ｖ（＝Ｖｔｈ＿Ｌ＋Ｖｔｈ＿Ｎ）とする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。すると、保持ノードＤの電位はＶｔｈ＜＋１．９［Ｖ］のとき、（１．９−Ｖｔｈ）［Ｖ］であり、Ｖｔｈ≧＋１．９［Ｖ］のとき、０Ｖである。このとき、素子トランジスタ２０３Ｎがオン（インバータ２０５の出力ＶＯＵＴはＨ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎより大きいということであり、オフ（インバータ２０５の出力ＶＯＵＴはＬ）であれば、保持ノードＤの電位は素子トランジスタ２０３Ｎのしきい値Ｖｔｈ＿Ｎ以下ということである。
【０１４８】
素子トランジスタ２０３Ｎがオンということは、しきい値Ｖｔｈが＋１．４Ｖよりも小さいということであり、オフであれば、しきい値Ｖｔｈが＋１．４Ｖ以上ということである。したがって、素子トランジスタ２０３Ｎがオン（インバータ２０５の出力ＶＯＵＴはＨ）となった場合には、そのメモリセル２００Ｎの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｎは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上で、第２の検証が完了する。
【０１４９】
以上の検証により、書き込みトランジスタ２０１のしきい値Ｖｔｈが許容範囲内にあるメモリセルを選別できる。この結果、書き込みトランジスタ２０１のしきい値Ｖｔｈが高すぎて、容量素子２０２に十分な電荷を蓄積できない不良や、しきい値Ｖｔｈが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。
【０１５０】
同様に、図１（Ｃ）に示されるメモリセル２００Ｐの書き込みトランジスタ２０１のしきい値Ｖｔｈが許容される範囲内にあるか否かを、素子トランジスタ２０３Ｐを用いて判定することができる。図５（Ａ）に示すように、書き込みトランジスタ２０１のゲートの電位をＶＧＭとし、ドレインの電位をＶＤＨ（ただし、ＶＤＨ≧ＶＧＭ＞Ｖｔｈ）とするとき、保持ノードＤの電位は、容量素子２０２に電荷が蓄積されるのにしたがい上昇し、（ＶＧＭ−Ｖｔｈ）で安定する。
【０１５１】
そして、保持ノードＤの電位（すなわち、素子トランジスタ２０３Ｐのゲートの電位）が（ＶＤＤ＋Ｖｔｈ＿Ｐ）より小さければ素子トランジスタ２０３Ｐはオンとなる。ここで、素子トランジスタ２０３Ｐのしきい値をＶｔｈ＿Ｐとする。したがって、電位ＶＧＭおよび素子トランジスタ２０３Ｐのしきい値Ｖｔｈ＿Ｐより書き込みトランジスタ２０１のしきい値Ｖｔｈがどの範囲にあるかを知ることができる。
【０１５２】
例えば、ＶＤＤを＋２．０Ｖ、素子トランジスタ２０３Ｐのしきい値Ｖｔｈ＿Ｐを−０．５Ｖとし、書き込みトランジスタ２０１のしきい値Ｖｔｈの許容される範囲を、＋１．４＜Ｖｔｈ≦＋２．４［Ｖ］、とする。当初、保持ノードＤの電位を０Ｖとする。
【０１５３】
そして、まず、電位ＶＧＭを＋２．９Ｖとする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。ここでは＋３．３Ｖとする。保持ノードＤの電位は、Ｖｔｈ＜＋２．９［Ｖ］のとき、（２．９−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧＋２．９［Ｖ］のとき、０Ｖで安定する。このとき、素子トランジスタ２０３Ｐがオンであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］より小さいということであり、オフであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］以上ということである（図５（Ｂ）参照）。
【０１５４】
したがって、素子トランジスタ２０３Ｐがオンであれば、しきい値Ｖｔｈが＋１．４Ｖよりも大きいということであり、オフであれば、しきい値Ｖｔｈが＋１．４Ｖ以下ということである。すなわち、素子トランジスタ２０３Ｐがオフ（インバータ２０５の出力ＶＯＵＴはＨ）となった場合には、そのメモリセル２００Ｐの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｐは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。
【０１５５】
次に、保持ノードＤの電位を０Ｖとした後、電位ＶＧＭを＋３．９Ｖとする。電位ＶＤＨは電位ＶＧＭ以上の値とすればよい。ここでは、例えば、＋４．３Ｖとする。保持ノードＤの電位は、Ｖｔｈ＜＋３．９Ｖのとき、（３．９−Ｖｔｈ）［Ｖ］で安定し、Ｖｔｈ≧＋３．９［Ｖ］のとき、０Ｖで安定する。
【０１５６】
このとき、素子トランジスタ２０３Ｐがオンであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］より小さいということであり、オフであれば、保持ノードＤの電位は（２．０＋Ｖｔｈ＿Ｐ）［Ｖ］以上ということである（図５（Ｃ）参照）。
【０１５７】
素子トランジスタ２０３Ｐのしきい値Ｖｔｈ＿Ｐは−０．５Ｖであるので、素子トランジスタ２０３Ｐがオンであれば、しきい値Ｖｔｈが＋２．４Ｖよりも大きいということであり、オフであれば、しきい値Ｖｔｈが＋２．４Ｖ以下ということである。したがって、素子トランジスタ２０３Ｐがオン（インバータ２０５の出力ＶＯＵＴはＬ）となった場合には、そのメモリセル２００Ｐの書き込みトランジスタのしきい値Ｖｔｈが許容される範囲外にあるので、そのメモリセル２００Ｐは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。
【０１５８】
以上は、個々のメモリセル内の書き込みトランジスタ２０１のしきい値が許容される範囲にあるか否かを判別する方法であったが、図７に示されるようなマトリクス状の半導体メモリ装置においても同様に実施できる。
【０１５９】
まず、初期的な検査をおこなって、書き込みトランジスタ２０１が正常に動作しているメモリセルを記録する。これらのメモリセルの書き込みトランジスタ２０１のしきい値は０Ｖ以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。
【０１６０】
次に、例えば、第（ｎ＋１）行のメモリセルの書き込みトランジスタ２０１のしきい値の検査は以下のようにおこなえばよい。まず、書き込みワード線２０８＿ｎ＋１以外の全ての書き込みワード線の電位をＶＧＬとして、それらの行の書き込みトランジスタ２０１をオフとする。一方、書き込みワード線２０８＿ｎ＋１の電位は、検証で用いる電位ＶＧＭとし、また、全てのビット線の電位をＶＤＨ（≧ＶＧＭ）として、容量素子２０２に電荷を蓄積する。これらの値は図５に示したものを用いてもよい。
【０１６１】
その後、書き込みワード線２０８＿ｎ＋１の電位をＶＧＬとし、また、全てのビット線の電位をＶＤＬとする。これで、すべての書き込みトランジスタはオフとなる。一方、読み出しワード線２０７＿ｎ＋１以外の全ての読み出しワード線の電位を、データに関わらず素子トランジスタ２０３Ｐがオフとなる電位とし、読み出しワード線２０７＿ｎ＋１の電位は、読み出しのための電位とする。この状態で、各列のインバータ２０５より出力される信号を読み出す。
【０１６２】
上述のように、素子トランジスタ２０３Ｐの状態は、書き込みトランジスタ２０１のしきい値によって変動するので、インバータ２０５の出力を検証することにより、書き込みトランジスタ２０１のしきい値が許容される範囲にあるか否かを検査できる。
【０１６３】
また、本実施の形態は、実施の形態１で示す検証動作と組み合わせてもよい。例えば、実施の形態１の第１の検証動作と本実施の形態の第２の検証動作とを組み合わせても、トランジスタ１０１のしきい値Ｖｔｈが許容される範囲にあるか否かを判定できる。同様に、実施の形態１の第２の検証動作と本実施の形態の第１の検証動作とを組み合わせてもよい。
【０１６４】
なお、実施の形態１で指摘したように、外部より電位ＶＧＭを書き込みワード線２０８に導入する構造としてもよい。また、ＶＤＨとしてＶＧＭと同じ電位を採用する場合には、外部より導入した電位ＶＧＭが、ビット線にも導入できるような構成としてもよい。
【０１６５】
（実施の形態３）
ＮＡＮＤ型半導体メモリ装置の例を図８を用いて説明する。図８に示されるのは、ＮＡＮＤ半導体メモリ装置の一部であり、図では、第１行第ｍ列から第４行第（ｍ＋１）列（ｍは自然数）までの８つのメモリセルが示されている。用いられているメモリセルは図１（Ｂ）に示されるものと同じである。各メモリセルには、書き込みトランジスタ、容量素子、Ｎチャネル型の素子トランジスタが設けられているが、詳細は図１（Ｂ）を参照すればよい。
【０１６６】
本実施の形態の半導体メモリ装置はＮＡＮＤ型であるので、図７に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第１行乃至第４行の書き込みトランジスタおよび第１行乃至第４行の素子トランジスタが直列に接続されている。
【０１６７】
さらに、第１行の書き込みトランジスタとビット線２０９＿ｍ、２０９＿ｍ＋１の間には第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１を、第４行の素子トランジスタとソース線２１０の間に第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１を、それぞれ直列に設ける。
【０１６８】
第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１のゲートは第１選択線２１２に接続し、第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１のゲートは第２選択線２１４に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線２０８＿１、２０８＿２、２０８＿３、２０８＿４に接続する。
【０１６９】
なお、ソース線２１０は図８に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線２１０は、常に一定の電位としておいてもよい。以下の説明では、ソース線２１０は常に０Ｖとする。さらに、読み出しトランジスタ２０４Ｐ＿ｍ、２０４Ｐ＿ｍ＋１のソースに接続する配線２０６の電位は常に適切な正の電位（例えば、電源電位）とする。なお、本実施の形態では、読み出しに用いる読み出しトランジスタ２０４Ｐやインバータ２０５は図４（Ａ）に示すものと同様である。
【０１７０】
書き込みの例を以下に示す。まず、読み出しワード線２０７＿１、２０７＿２、２０７＿３、２０７＿４の電位を０Ｖとする。また、書き込みワード線２０８＿１、２０８＿２、２０８＿３、２０８＿４の電位を電位ＶＧＨとする。その結果、図８に示されるメモリセルの書き込みトランジスタはオンとなる。
【０１７１】
また、第２選択線２１４を０Ｖ、読み出し線２１１を適切な正の電位として、第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１、読み出しトランジスタ２０４Ｐ＿ｍ、２０４Ｐ＿ｍ＋１がオフとなるようにする。さらに、第１選択線２１２に適切な正の電位を与え、第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１をオンとする。
【０１７２】
この状態で、ビット線２０９＿ｍ、２０９＿ｍ＋１に、それぞれの第４行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により第１行乃至第４行のメモリセルにデータが書き込まれる。続いて、第４行の書き込みワード線２０８＿４に電位ＶＧＬを与え、第４行の書き込みトランジスタをオフとする。この結果、第４行のメモリセルにデータが保存される。
【０１７３】
さらに、ビット線２０９＿ｍ、２０９＿ｍ＋１に、それぞれの第３行のメモリセルに書き込むデータに応じた信号を与える。この操作により第１行乃至第３行のメモリセルにデータが書き込まれる。そして、第３行の書き込みワード線２０８＿３に電位ＶＧＬを与え、第３行の書き込みトランジスタをオフとする。この結果、第３行のメモリセルにデータが保存される。
【０１７４】
以下、同様にビット線２０９＿ｍ、２０９＿ｍ＋１に、順次、第２行、第１行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に電位ＶＧＬを与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第１行乃至第４行のメモリセルにデータが保存される。その後、第１選択線２１２を０Ｖとし、第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１をオフとする。
【０１７５】
データの保存時には、全ての書き込みワード線２０８の電位をＶＧＬ、ビット線２０９の電位をＶＤＬとする。
【０１７６】
読み出しは以下のようにおこなう。例えば、第３行のメモリセルからデータを読み出す場合を考える。その際には、読み出しワード線２０７＿３の電位を読み出しのための電位とする。一方、その他の読み出しワード線は、書き込まれたデータに関わらず、素子トランジスタがオンとなるような電位とする。また、第２選択線２１４の電位を適切な正の電位とし、第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１をオンとする。さらに、読み出しトランジスタ２０４Ｐを機能させるため、読み出し線２１１の電位を０Ｖとする。
【０１７７】
すると、各列の第３行の素子トランジスタがオンであるかオフであるかによって、各列のビット線２０９の電位が変動するので、インバータの出力よりデータを判別することができる。
【０１７８】
このような半導体メモリ装置に用いられているメモリセル２００Ｎの書き込みトランジスタのしきい値の検査は、以下のようにおこなう。
【０１７９】
まず、初期的な検査をおこなって、書き込みトランジスタが正常に動作しているメモリセルを記録する。これらのメモリセルの書き込みトランジスタのしきい値は０Ｖ以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。
【０１８０】
次に、例えば、第３行のメモリセルの書き込みトランジスタのしきい値を検査する場合を考える。その際には、書き込みワード線２０８＿４の電位をＶＧＬとし、書き込みワード線２０８＿１、２０８＿２、２０８＿３の電位を検証に用いる電位ＶＧＭとし、第１行乃至第３行の書き込みトランジスタをオンとする。また、第１選択線２１２の電位を適切な正の電位とし、第１選択トランジスタ２１３をオンとする。電位ＶＧＭには、実施の形態２で示した条件のものを用いればよい。
【０１８１】
さらに、全てのビット線２０９に電位ＶＤＨ（Ｖｔｈ＜ＶＧＭ≦ＶＤＨ、Ｖｔｈは書き込みトランジスタのしきい値）を与える。すると、第３行の個々の列の書き込みトランジスタのソースの電位（素子トランジスタのゲートの電位）は（ＶＧＭ−ＶＤＨ）となる。
【０１８２】
その後、書き込みワード線２０８＿１、２０８＿２、２０８＿３の電位をＶＧＬとし、第１行乃至第３行の書き込みトランジスタをオフとする。また、第１選択線２１２の電位を０Ｖとし、第１選択トランジスタ２１３をオフとする。
【０１８３】
次に、第２選択線に適切な電位を与えて第２選択トランジスタ２１５をオンとする。また、読み出しワード線２０７＿１、２０７＿２、２０７＿４に書き込まれたデータに関らず素子トランジスタがオンとなる電位を与える。一方、読み出しワード線２０７＿３には読み出しのための電位を与える。
【０１８４】
実施の形態２で示したように、素子トランジスタのゲートの電位には、書き込みトランジスタのしきい値Ｖｔｈの情報が含まれており、書き込みトランジスタのしきい値Ｖｔｈの情報によって、素子トランジスタはオンであったりオフであったりする。したがって、各ビット線に接続されたインバータ２０５の出力によりしきい値が許容される範囲にあるかどうか判定できる。書き込みトランジスタのしきい値が許容範囲外にあると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。
【０１８５】
（実施の形態４）
実施の形態１では、データの書き込みの際に図１（Ａ）の端子Ａの電位を、端子Ｂの電位以上の電位としてトランジスタ１０１の電位を判定する例を示したが、本実施の形態では、端子Ａの電位を端子Ｂの電位以下の電位としてトランジスタ１０１の電位を判定する例を示す。
【０１８６】
本実施の形態では、データ書き込み後に端子Ｃの電位を変動させることにより、トランジスタ１０１のしきい値が許容される範囲にあるか否かを判定する。以下、図１（Ａ）を用いて具体例を示して説明する。この例では、許容されるしきい値Ｖｔｈの範囲を、＋１．４＜Ｖｔｈ≦＋１．７［Ｖ］、とする。なお、許容されるしきい値の範囲は実施するものが適宜設定できる。当初、保持ノードＤの電位は０Ｖであったとする。
【０１８７】
まず、第１の検証動作として、端子Ａの電位を＋２．１Ｖ、端子Ｂの電位を＋３．５Ｖとして書き込みをおこなう。なお、端子Ａの電位は＋１．８Ｖ以上の電位であれば上記以外の値でもよい。＋１．８Ｖは、（端子Ｂの電位）−（しきい値の上限）である。このとき、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以下であれば、保持ノードＤの電位は＋２．１Ｖであるが、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖより大きければ保持ノードＤの電位は、Ｖｔｈ＜＋３．５［Ｖ］のとき、（３．５−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、０Ｖとなる。書き込み後は、端子Ａの電位をＶＧＬとする。
【０１８８】
次に、端子Ｃの電位を書き込み時より０．８Ｖだけ低下させる。すると、保持ノードＤの電位も０．８Ｖ低下して、Ｖｔｈ≦＋１．４［Ｖ］のとき、＋１．３Ｖとなり、＋１．４＜Ｖｔｈ＜＋３．５［Ｖ］のとき、（２．７−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、−０．８Ｖとなる。
【０１８９】
次に、図３（Ａ）のように端子Ａをセンスアンプに接続する。端子Ａの電位は＋１Ｖ、センスアンプの参照電位も＋１Ｖとする。そして、端子Ｂの電位を＋３．５Ｖとして、トランジスタ１０１をオンとする。トランジスタ１０１をオンとする前の保持ノードＤの電位が＋１Ｖ以上であれば、センスアンプの出力はＨであり、＋１Ｖより低ければＬである。
【０１９０】
ここで、トランジスタ１０１のしきい値Ｖｔｈが＋１．７Ｖより大きければ、保持ノードＤの電位は＋１Ｖ未満となり、センスアンプの出力はＬとなる。すなわち、センスアンプの出力がＬであれば、トランジスタ１０１のしきい値Ｖｔｈが＋１．７Ｖより大きい。したがって、第１の検証動作でセンスアンプの出力がＬとなるメモリセルは使用しないようにし、好ましくは、予備のメモリセルに置き換える。以上で、第１の検証が完了する。その後、保持ノードＤの電位を０Ｖとする。
【０１９１】
次に、第２の検証動作として、端子Ａの電位を＋２．１Ｖ、端子Ｂの電位を＋３．５Ｖとして書き込みをおこなう。＋２．１Ｖは、（端子Ｂの電位）−（しきい値の下限）である。このとき、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖより小さければ、保持ノードＤの電位は＋２．１Ｖであるが、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以上であれば保持ノードＤの電位は、Ｖｔｈ＜＋３．５［Ｖ］のとき、（３．５−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、０Ｖとなる。書き込み後は、端子Ａの電位をＶＧＬとする。
【０１９２】
次に、端子Ｃの電位を書き込み時より１．１Ｖだけ低下させる。すると、保持ノードＤの電位も１．１Ｖ低下して、Ｖｔｈ＜＋１．４［Ｖ］のとき、＋１．０Ｖとなり、＋１．４≦Ｖｔｈ＜＋３．５［Ｖ］のとき、（２．４−Ｖｔｈ）［Ｖ］となり、Ｖｔｈ≧＋３．５［Ｖ］のとき、−１．１Ｖとなる。
【０１９３】
次に、端子Ａをセンスアンプに接続する。端子Ａの電位は＋１Ｖ、センスアンプの参照電位も＋１Ｖとする。そして、端子Ｂの電位を＋３．５Ｖとして、トランジスタ１０１をオンとする。トランジスタ１０１をオンとする前の保持ノードＤの電位が＋１Ｖ以上であれば、センスアンプの出力はＨであり、＋１Ｖより低ければＬである。
【０１９４】
ここで、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以下であれば、保持ノードＤの電位は＋１Ｖであり、センスアンプの出力はＨとなる。すなわち、センスアンプの出力がＨであれば、トランジスタ１０１のしきい値Ｖｔｈが＋１．４Ｖ以下である。したがって、第２の検証動作でセンスアンプの出力がＬとなるメモリセルは使用しないようにし、好ましくは、予備のメモリセルに置き換える。以上で、第２の検証が完了する。
【０１９５】
以上の検証により、トランジスタ１０１のしきい値Ｖｔｈが許容範囲内にあるメモリセルを選別できる。この結果、トランジスタ１０１のしきい値Ｖｔｈが高すぎて、容量素子１０２に十分な電荷を蓄積できない不良や、しきい値Ｖｔｈが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。以上の方法は、メモリセル１００をマトリクス状に構成した半導体メモリ装置（例えば、図６乃至図８に示される半導体装置）においても適用できる。
【０１９６】
以上の検証動作においては、保持ノードＤの電位をセンスアンプを用いて判定したが、メモリセルが図１（Ｂ）のメモリセル２００Ｎあるいは図１（Ｃ）のメモリセル２００Ｐで示されるように保持ノードＤに素子トランジスタ２０３Ｎあるいは２０３Ｐのゲートが接続されているものであれば、実施の形態２で示したように素子トランジスタの状態を見ることによっても判定できる。
【０１９７】
また、本実施の形態は、実施の形態１で示す検証動作と組み合わせてもよい。例えば、実施の形態１の第１の検証動作と本実施の形態の第２の検証動作とを組み合わせても、トランジスタ１０１のしきい値Ｖｔｈが許容される範囲にあるか否かを判定できる。同様に、実施の形態１の第２の検証動作と本実施の形態の第１の検証動作とを組み合わせてもよい。同様に本実施の形態と実施の形態２とを組み合わせることもできる。
【０１９８】
なお、本実施の形態では端子Ｃに印加する電位を変動させるが、そのような電位は通常の動作では使用しないこともある。半導体メモリ装置内にそのような電位のための電位発生回路を設けることは無駄である。また、その電位の精度は６０ｍＶ以下、好ましくは１０ｍＶ以下であることが要求される。以上の理由から端子Ｃに印加する電位を外部より導入する構造としてもよい。端子Ａに印加する電位についても同様に外部から導入してもよい。
【０１９９】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、メモリカードなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２００】
図１０（Ａ）は、ノート型のパーソナルコンピュータ３００であり、筐体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０２の少なくとも一には、先の実施の形態に示す方法で検査された信頼性の高い半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２０１】
図１０（Ｂ）は、電子ペーパーを実装した電子書籍３１０であり、筐体３１１と筐体３１２の２つの筐体で構成されている。筐体３１１および筐体３１２には、それぞれ表示部３１３および表示部３１４が設けられている。筐体３１１と筐体３１２は、軸部３１５により接続されており、該軸部３１５を軸として開閉動作をおこなうことができる。また、筐体３１１は、操作キー３１６、電源ボタン３１７、スピーカー３１８などを備えている。筐体３１１、筐体３１２の少なくとも一には、先の実施の形態に示す方法で検査された信頼性の高い半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２０２】
図１０（Ｃ）は、テレビジョン装置３２０であり、筐体３２１、表示部３２２、スタンド３２３などで構成されている。筐体３２１には、映像や音声の録画・録音の目的等のために先の実施の形態に示す方法で検査された信頼性の高い半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２０３】
図１０（Ｄ）に示すのは、ＵＳＢコネクタを有するメモリカード（通称、ＵＳＢメモリ、あるいはＵＳＢ Ｓｔｉｃｋ、Ｐｅｎ Ｄｒｉｖｅ等とも言う）３３０である。このメモリカードは主たる筐体３３１とキャップ３３２を有する。筐体３３１には、基板３３３とＵＳＢコネクタ３３６が設けられる。基板３３３には、上記の実施の形態で示した方法で検査された信頼性の高い半導体メモリ装置３３５と、その制御回路３３４を設ける。制御回路３３４は、メモリカード３３０を電子機器に挿入してデータのやりとりをおこなう際に使用される。
【０２０４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、信頼性が高く、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図１０に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。
【符号の説明】
【０２０５】
１００ メモリセル
１０１ トランジスタ
１０２ 容量素子
１０３ センスアンプ
１０４ ワード線
１０５ ビット線
２００Ｎ メモリセル
２００Ｐ メモリセル
２０１ 書き込みトランジスタ
２０２ 容量素子
２０３Ｎ 素子トランジスタ
２０３Ｐ 素子トランジスタ
２０４Ｎ 読み出しトランジスタ
２０４Ｐ 読み出しトランジスタ
２０５ インバータ
２０６ 配線
２０７ 読み出しワード線
２０８ 書き込みワード線
２０９ ビット線
２１０ ソース線
２１１ 読み出し線
２１２ 第１選択線
２１３ 第１選択トランジスタ
２１４ 第２選択線
２１５ 第２選択トランジスタ
３００ パーソナルコンピュータ
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１０ 電子書籍
３１１ 筐体
３１２ 筐体
３１３ 表示部
３１４ 表示部
３１５ 軸部
３１６ 操作キー
３１７ 電源ボタン
３１８ スピーカー
３２０ テレビジョン装置
３２１ 筐体
３２２ 表示部
３２３ スタンド
３３０ メモリカード
３３１ 筐体
３３２ キャップ
３３３ 基板
３３４ 制御回路
３３５ 半導体メモリ装置
３３６ ＵＳＢコネクタ
４００ チップ
４０１ メモリセルアレイ
４０２ パッド
４０３ デコーダー
４０４ スイッチ
４０５ ワード線
４０６ 外部電源
【特許請求の範囲】
【請求項１】
少なくとも１つの容量素子と前記容量素子の第１の電極にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記トランジスタのゲートの電位をしきい値以上の第１の電位とし、また、前記トランジスタのドレインの電位を第１の電位以上である第２の電位とした状態で前記容量素子に電荷を蓄積する第１過程と、第１過程の後、前記トランジスタのソースの電位を測定する第２過程とを有することを特徴とする半導体メモリ装置の検査方法。
【請求項２】
少なくとも１つの容量素子と前記容量素子の第１の電極にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記トランジスタのゲートの電位をしきい値以上の第１の電位とし、また、前記トランジスタのドレインの電位を第１の電位未満の電位とした状態で前記容量素子に電荷を蓄積する第１過程と、第１過程の後、前記容量素子の第２の電極の電位を変動させた状態で前記トランジスタのソースの電位を測定する第２過程とを有することを特徴とする半導体メモリ装置の検査方法。
【請求項３】
請求項１あるいは２のいずれか一において、前記トランジスタのドレインはビット線に、ゲートはワード線に接続されていることを特徴とする半導体メモリ装置の検査方法。
【請求項４】
請求項１乃至３の一において、前記トランジスタはＮチャネル型であることを特徴とする半導体メモリ装置の検査方法。
【請求項５】
請求項１乃至４のいずれか一において、前記メモリセルには、さらに１つ以上の第２トランジスタを有し、前記容量素子と接続する前記トランジスタのソースは前記第２トランジスタのゲートと接続することを特徴とする半導体メモリ装置の検査方法。
【請求項６】
請求項１乃至５のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置の検査方法。
【請求項７】
請求項１乃至６のいずれか一において、前記第２過程により、しきい値が許容された範囲にないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。
【請求項８】
請求項１乃至７のいずれか一において、半導体メモリ装置はＮＡＮＤ型であることを特徴とする半導体メモリ装置の検査方法。
【請求項９】
請求項５乃至８のいずれか一において、第２トランジスタの少なくとも１つは、単結晶半導体より形成されていることを特徴とする半導体メモリ装置の検査方法。
【請求項１０】
少なくとも１つの容量素子と前記容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、前記トランジスタのゲートの電位を、通常のしきい値以上で、かつ、通常の書き込みに使用しない電位にするために、外部より前記電位を供給するための部分を有することを特徴とする半導体メモリ装置。
【請求項１１】
請求項１０において、前記トランジスタのドレインはビット線に、ゲートはワード線に接続されていることを特徴とする半導体メモリ装置。
【請求項１２】
請求項１０あるいは１１のいずれか一において、前記トランジスタはＮチャネル型であることを特徴とする半導体メモリ装置。
【請求項１３】
請求項１０乃至１２のいずれか一において、前記メモリセルには、さらに１つ以上の第２トランジスタを有し、前記容量素子と接続する前記トランジスタのソースは前記第２トランジスタのゲートと接続することを特徴とする半導体メモリ装置。
【請求項１４】
請求項１０乃至１３のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置。
【請求項１５】
請求項１０乃至１４のいずれか一において、半導体メモリ装置はＮＡＮＤ型であることを特徴とする半導体メモリ装置。
【請求項１６】
請求項１３乃至１５のいずれか一において、第２トランジスタの少なくとも１つは、単結晶半導体より形成されていることを特徴とする半導体メモリ装置。
【請求項１】
少なくとも１つの容量素子と前記容量素子の第１の電極にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記トランジスタのゲートの電位をしきい値以上の第１の電位とし、また、前記トランジスタのドレインの電位を第１の電位以上である第２の電位とした状態で前記容量素子に電荷を蓄積する第１過程と、第１過程の後、前記トランジスタのソースの電位を測定する第２過程とを有することを特徴とする半導体メモリ装置の検査方法。
【請求項２】
少なくとも１つの容量素子と前記容量素子の第１の電極にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記トランジスタのゲートの電位をしきい値以上の第１の電位とし、また、前記トランジスタのドレインの電位を第１の電位未満の電位とした状態で前記容量素子に電荷を蓄積する第１過程と、第１過程の後、前記容量素子の第２の電極の電位を変動させた状態で前記トランジスタのソースの電位を測定する第２過程とを有することを特徴とする半導体メモリ装置の検査方法。
【請求項３】
請求項１あるいは２のいずれか一において、前記トランジスタのドレインはビット線に、ゲートはワード線に接続されていることを特徴とする半導体メモリ装置の検査方法。
【請求項４】
請求項１乃至３の一において、前記トランジスタはＮチャネル型であることを特徴とする半導体メモリ装置の検査方法。
【請求項５】
請求項１乃至４のいずれか一において、前記メモリセルには、さらに１つ以上の第２トランジスタを有し、前記容量素子と接続する前記トランジスタのソースは前記第２トランジスタのゲートと接続することを特徴とする半導体メモリ装置の検査方法。
【請求項６】
請求項１乃至５のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置の検査方法。
【請求項７】
請求項１乃至６のいずれか一において、前記第２過程により、しきい値が許容された範囲にないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。
【請求項８】
請求項１乃至７のいずれか一において、半導体メモリ装置はＮＡＮＤ型であることを特徴とする半導体メモリ装置の検査方法。
【請求項９】
請求項５乃至８のいずれか一において、第２トランジスタの少なくとも１つは、単結晶半導体より形成されていることを特徴とする半導体メモリ装置の検査方法。
【請求項１０】
少なくとも１つの容量素子と前記容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、前記トランジスタのゲートの電位を、通常のしきい値以上で、かつ、通常の書き込みに使用しない電位にするために、外部より前記電位を供給するための部分を有することを特徴とする半導体メモリ装置。
【請求項１１】
請求項１０において、前記トランジスタのドレインはビット線に、ゲートはワード線に接続されていることを特徴とする半導体メモリ装置。
【請求項１２】
請求項１０あるいは１１のいずれか一において、前記トランジスタはＮチャネル型であることを特徴とする半導体メモリ装置。
【請求項１３】
請求項１０乃至１２のいずれか一において、前記メモリセルには、さらに１つ以上の第２トランジスタを有し、前記容量素子と接続する前記トランジスタのソースは前記第２トランジスタのゲートと接続することを特徴とする半導体メモリ装置。
【請求項１４】
請求項１０乃至１３のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置。
【請求項１５】
請求項１０乃至１４のいずれか一において、半導体メモリ装置はＮＡＮＤ型であることを特徴とする半導体メモリ装置。
【請求項１６】
請求項１３乃至１５のいずれか一において、第２トランジスタの少なくとも１つは、単結晶半導体より形成されていることを特徴とする半導体メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−８９２２４（Ｐ２０１２−８９２２４Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１１−２０５４４５（Ｐ２０１１−２０５４４５）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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