【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】積層され、貫通電極で相互に接続された複数の半導体チップの出力インピーダンスのバラツキを抑える。
【解決手段】半導体装置１００は、第１の被制御チップ１１０と、第１の被制御チップ１１０を制御する制御チップ１２０とを備える。第１の被制御チップ１１０は、第１の出力回路と同一の構成を持つ第１のレプリカ出力回路１１１と、第１のレプリカ出力回路１１１に接続される第１のＺＱ端子１１２と、第１のＺＱ端子に接続される第１の貫通電極１１３と、第１のレプリカ出力回路１１１のインピーダンスを設定する第１の制御回路１１４と、を含む。制御チップ１２０は、第１の貫通電極１１３に接続される第２のＺＱ端子１２１と、第２のＺＱ端子１２１の電圧と参照電圧Ｖｒｅｆとを比較する比較回路１２２と、比較回路１２２からの比較結果に応じて処理を行う第２の制御回路１２３と、を含む。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてメモリセルアレイ１１を活性化させるアクティブ制御回路２３０と、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証することによりパリティエラー信号ＰＥＲＲを生成する検証回路９０と、パリティエラー信号ＰＥＲＲがフェイルを示した場合、活性化されているメモリセルアレイ１１を所定時間経過後に非活性化させるエラー処理回路１２０を備える。これにより、パリティエラーが発生した場合であっても、既に発行されたコマンドを正しく実行した後にメモリセルアレイを非活性化させることができる。 （もっと読む）

【課題】メモリ回路システムを提供する。
【解決手段】インタフェース回路１０４が複数のメモリ回路１０２及びシステム１０６と通信できる。使用時、インタフェース回路は、メモリ回路の命令スケジューリングにおける制約を減少させるため、メモリ回路及びシステムをインターフェースするように動作する。別の実施形態では、インタフェース回路が、複数のメモリ回路、及びシステムと通信することができる。使用時、インタフェース回路は、システムとメモリ回路との間で伝達される命令に関連付けられているアドレスを変換するように動作する。更に別の実施形態では、少なくとも１つのメモリ積層体が、複数のＤＲＡＭ集積回路を備えている。ＤＲＡＭ集積回路とホストシステムの間で１つ以上の物理パラメータを変換する目的で、ホストシステムに結合されたバッファ回路を使用して、ホストシステムにメモリ積層体をインターフェースする。 （もっと読む）

【課題】センス動作のマット間でのノイズマージン差をなくすことを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルを含む複数のマットと、複数のマットのうち、隣り合う２つのマットの間に設けられ、隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、複数のマットのうち、端に配置されたマットに設けられたダミービット線と、端に配置されたマットに設けられたビット線に印加される電位に対応して、ダミービット線に印加する電位を制御する制御回路とを有する。 （もっと読む）

【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。
【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。 （もっと読む）

【課題】 隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を可能にする。
【解決手段】 半導体装置は、入力されるテストモード信号が活性化されたときに、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含んでいる。 （もっと読む）

【課題】ヒューズ回路を構成する回路素子数の増加を最小化しつつ、ヒューズを再接続する金属イオンの電気／化学的マイグレーション現象を防止することができる半導体集積回路を提供する。
【解決方法】ヒューズＦＵＳＥと、第１ヒューズ感知信号ＩＮに応答して感知ノードＡを第１駆動する第１駆動部２０と、ヒューズＦＵＳＥとともに駆動経路を構成し、第２ヒューズ感知信号ＩＮ２に応答して感知ノードＡを第２駆動する第２駆動部２２と、ヒューズＦＵＳＥと並列に接続されたバイパス抵抗部２４と、感知ノードＡの電圧に応答してヒューズＦＵＳＥのプログラミング状態を感知する感知部２６とを備える半導体集積回路が提供される。 （もっと読む）

【課題】
容易に試験を行うことができる半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を提供することを課題とする。
【解決手段】
半導体記憶装置は、データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、前記ＯＤＴ回路に接続される発振器とを含み、前記メモリブロックの試験時に、前記発振器から前記ＯＤＴ回路に試験用の信号が供給される。 （もっと読む）

【課題】ｔＲＰ期間の性能限界試験を実行可能な半導体装置及びその制御方法を提供する。
【解決手段】コマンドデコーダ１６は、デバイスのアクティブ動作を認識し保持する第１の取り込み部、第１の取り込み部が出力する第１の出力信号を後段の回路（制御回路１８）に出力する第１の出力部、デバイスのインアクティブ動作を認識し保持する第２の取り込み部、第２の取り込み部が出力する第２の出力信号を後段の回路に出力する第２の出力部を含む。第１及び第２の取り込み部は、同期信号（クロック信号ＣＬＫ）の第１の遷移エッジに対応してＣｏｍｍａｎｄを取り込み且つ保持し第１の出力部は、第１の遷移エッジに対応して第１の出力信号（ｉｎＡＣＴ）を出力する。第２の出力部は、テストモード信号が第２の論理であるテストモード動作時に、第１の遷移エッジと逆の遷移エッジである同期信号の第２の遷移エッジに対応して第２の出力信号（ｉｎＰＲＥ）を出力する。 （もっと読む）

【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）

【課題】複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。しかし、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を同時に活性化することができない。そのため、複数のメインワード線を同時に活性化する半導体記憶装置が望まれる。
【解決手段】図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備える。 （もっと読む）

【課題】内部電圧生成回路を活性化させる際又は非活性化させる際における内部電圧の急激な変動を防止する。
【解決手段】外部電圧ＶＤＤから生成した内部電圧ＶＰＰを内部電源配線１１０ａに供給する内部電圧生成回路１１０と、内部電圧生成回路１１０の動作を制御する制御回路３００と、前記第１の電圧のレベルを検出する電圧検出回路３３０とを備える。例えば、制御回路３００は、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を第１の速度で段階的に上昇させ、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を第１との速度と異なる第２の速度で段階的に下降させる。これにより、内部電圧生成回路１１０を活性化／非活性化させる際の内部電圧ＶＰＰの大幅な変動をそれぞれ最適に防止することが可能となる。 （もっと読む）

【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。 （もっと読む）

【課題】オフ抵抗が極めて高いトランジスタをスイッチング素子として有するメモリセルを構成するに際し、信頼性を高める検査方法および構成を提供する。
【解決手段】メモリセルのトランジスタのしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定することにより、データ保持特性が十分でないメモリセルを排除する。そのためにトランジスタのゲートの電位を適切な電位Ｖ_ＧＭに保持し、また、トランジスタのドレインの電位をＶ_ＧＭ以上の電位にする。この状態でメモリセルに書き込むことにより、トランジスタのソースの電位はしきい値Ｖ_ｔｈを含む式、（Ｖ_ＧＭ−Ｖ_ｔｈ）で表現される。この電位と他の参照電位との大小を比較することによりしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定できる。 （もっと読む）

【課題】簡単制御と低電圧で試験することができ、テスト時間の増大を回避し、Ｖｔアンバランスの大きいセンスアンプを効率よく検出する。
【解決手段】相補の第１（ＢＬＴ／ＢＬＢ）、第２（ＬＩＯＴ／Ｂ）、及び第３のデータ線対（ＭＩＯＴ／Ｂ）と、前記第１のデータ線対に接続される第１のアンプ（ＳＡ）と、前記第１と第２のデータ線対間の接続を制御する第１のスイッチ対（Ｙスイッチ）と、前記第２と第３のデータ線対間の接続を制御する第２のスイッチ対（４０１、４０２）と、前記第２のデータ線対を第１の電圧にプリチャージする第１プリチャージ回路４０３とを備え、テスト制御信号（ＴＳＡＶＴＣＨＣＫＴ）がテスト動作を示すとき、前記第２のスイッチ対（４０１、４０２）を非導通とし、前記第１のプリチャージ回路４０３により前記第２のデータ線対に印加される前記第１の電圧が、前記第１のスイッチ対を介して、第１のアンプに印加される。 （もっと読む）

【課題】マックスパワーダウンモード（ｍａｘ ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）をサポートする半導体装置に関し、マックスパワーダウンモードの進入動作後に１つのバッファリング部のみを使用したとしても、マックスパワーダウンモードの脱出動作を可能にする半導体装置を提供する。
【解決手段】外部から入力される第１モード信号ＣＳＢをバッファリングする第１バッファリング部２２１と、第１バッファリング部２２１の出力信号ＩＣＳＢに応答して活性化され、外部から入力される第２モード信号ＣＫＥをバッファリングする第２バッファリング部２２２とを備える。 （もっと読む）

【課題】データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を提供する。
【解決手段】半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であり第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。 （もっと読む）

【課題】マイクロバンプに対応した測定用のパッドを有する半導体回路装置のアクセス時間ｔＡＣの測定がより高精度に行えるようにする。
【解決手段】測定クロック生成回路２００はメモリ部１４０の動作クロックＣＬＫ２のタイミングを変化させることで測定クロックＣＬＫ３を生成する。フリップフロップ１５４と排他的論理和ゲート１５５から成る部位は、比較結果信号ＸＯＲ１として、出力データＤｏｕｔの位相が測定クロックＣＬＫに対して進んでいるときと遅れているときとで異なる値の信号を出力するように動作する。そこで、測定クロックＣＬＫ３のタイミングを変化させながら出力データＤｏｕｔと測定クロックＣＬＫの位相が一致するタイミングを特定し、アクセス時間ｔＡＣを求める。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）