半導体装置
【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＤＬＬ(Delay-Locked Loop)回路を用いてクロック信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、クロックに同期した動作を行う半導体装置が広く使用されている。例えば、パーソナルコンピュータなどのメインメモリとして用いられるＤＤＲ（Double Data Rate）型のシンクロナスメモリなどである。このような半導体装置では、リードデータの出力タイミングを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が用いられる。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【０００３】
ＤＬＬ回路は一般に、外部クロック信号と内部クロック信号の位相差及び内部クロック信号のデューティー比に基づいてカウント値が更新されるカウンタ回路と、外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備え、カウンタ回路のカウント値によってディレイラインの遅延量が決まるよう構成されている。カウント値の更新動作、すなわち遅延量の制御動作は、ＤＬＬ回路がロックした後、つまり、位相差及びデューティー比がそれぞれ所定値（一般には位相差がゼロ、デューティー比が５０％）に達した後も、外部クロック信号に追従すべく継続される。このため、ＤＬＬ回路はロックした後においても所定の電力を消費し続けることになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＤＬＬ回路がロックした場合にディレイラインの遅延量の制御動作を止め、一方で必要に応じて制御動作を再開させる技術が考案されている。これによれば、ＤＬＬ回路の消費電力を低減できる一方、必要時には遅延量制御動作が再開することから、遅延量制御動作を停止させたことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことも防止できる。
【０００６】
上記技術においては、遅延量制御動作の再開は再開トリガ信号によって行われる。これは、半導体装置内部において、リフレッシュコマンド、カウンタ出力、オシレータ出力などに応じて自動生成される信号であり、ＤＬＬ回路を初期起動するためのリセット信号とは異なる信号である。再開トリガ信号を用いることにより、例えばリフレッシュ動作の開始タイミングで遅延量制御動作を再開することや、定期的に遅延量制御動作を再開することが実現される。
【０００７】
しかしながら、このような再開トリガ信号を利用することは、遅延量制御動作を再開できなくなってしまうリスクを抱えることになる。つまり、再開トリガ信号を必ず生成できるのであれば問題ないが、半導体装置の動作環境（電源電圧や温度など）によっては、再開トリガ信号の生成ができない場合がある。このような場合、初期起動後に一旦ＤＬＬ回路がロックして遅延量制御動作が停止した後、少なくとも動作環境が変化するまでの間、二度と遅延量制御動作が再開されなくなるため、上述した位相差及びデューティー比が上記所定値から大幅にずれ、リードデータの出力タイミングと外部クロック信号の同期が外れてしまうおそれがある。
【０００８】
なお、リセット信号が生成できなくなる可能性ももちろんあるが、そのような場合、ＤＬＬ回路がそもそも全く動作しないことから、リードデータの出力タイミングと外部クロック信号の同期が開始されることがない。したがって、同期外れという事象は発生しない。
【０００９】
再開トリガ信号の生成ができないのは一種の不良であるが、電源電圧や温度などの条件が一定である製造工程でのテストでは必ずしも検出できず、実機に搭載して初めて判明する場合もある。したがって、再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことの防止策が求められている。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、第１のクロック信号を遅延させてなる第２のクロック信号を生成するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路には、当該ＤＬＬ回路を初期起動させるリセット信号と、前記第２のクロック信号の前記第１のクロック信号に対する遅延量の制御を当該ＤＬＬ回路に再開させる再開トリガ信号とが入力され、前記ＤＬＬ回路は、前記リセット信号又は前記再開トリガ信号が活性化されたことに応じて前記遅延量の制御を開始し、前記リセット信号が活性化された後前記再開トリガ信号が活性化される前には、当該ＤＬＬ回路のロック後にも前記遅延量の制御を継続し、前記再開トリガ信号が活性化された後には、当該ＤＬＬ回路のロックに応じて前記遅延量の制御を停止することを特徴とする。
【００１１】
本発明の他の一側面による半導体装置は、第１のクロック信号を遅延させてなる第２のクロック信号を生成する機能を有し、前記第１のクロック信号の位相と前記第２のクロック信号に基づいて生成される参照クロック信号の位相とが一致するよう、前記第２のクロック信号の前記第１のクロック信号に対する遅延量を制御するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路には、第１及び第２のＤＬＬ更新信号がこの順で順次入力され、前記ＤＬＬ回路は、前記第１のＤＬＬ更新信号を受けて前記遅延量の制御を開始し、その後前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致した後にも前記遅延量の制御を継続し、前記第２のＤＬＬ更新信号を受けた後、前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致したことに応じて前記遅延量の制御を停止することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、リセット信号（第１のＤＬＬ更新信号）が活性化されたことに応じて開始される遅延量の制御がＤＬＬ回路のロック後にも停止されないので、仮に再開トリガ信号（第２のＤＬＬ更新信号）がいつまでも活性化されなかったとしても、ＤＬＬ回路のロック状態を維持できる。したがって、再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことが防止される。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の好ましいの実施の形態によるＤＬＬ回路の回路構成を示す図である。
【図３】本発明の好ましいの実施の形態によるＤＬＬ回路において使用される各種信号のタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１６】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１７】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路１００に供給する。
【００１８】
ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。生成された内部クロック信号ＬＣＬＫは、データ入出力回路７０に供給される。図１に示すように、ＤＬＬ回路１００には、ディレイライン１１０、遅延量制御回路１２０、再開トリガ信号生成回路１３０、及び起動回路１４０が含まれている。ＤＬＬ回路１００の詳細について後述する。
【００１９】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、データ入出力回路７０及びＤＬＬ回路１００などに供給される。
【００２０】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００２１】
ロウ系制御回路５１は、アドレスラッチ回路４２より供給されるロウアドレスをロウデコーダ６１に供給する回路である。また、ロウ系制御回路５１にはリフレッシュカウンタ５１ａが含まれる。リフレッシュカウンタ５１ａのカウント値はリフレッシュ対象のロウアドレス（リフレッシュアドレス）を示しており、内部コマンドＩＣＭＤの一種であるリフレッシュ信号が活性化されたタイミングで、ロウアドレスとしてロウデコーダ６１に供給される。
【００２２】
ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。メモリセルＭＣに記憶されたデータを保持するためにはリフレッシュ動作（メモリセルの情報の再更新）が必要であり、リフレッシュ対象のアドレスは、ロウ系制御回路５１から入力される上記リフレッシュアドレスによって指定される。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００２３】
カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００２４】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０には出力バッファ７１が含まれており、リード動作時においては内部クロック信号ＬＣＬＫに同期して出力バッファ７１からリードデータＤＱが出力される。なお、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。
【００２５】
以上が本実施形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路１００について詳細に説明する。
【００２６】
図２は、ＤＬＬ回路１００の回路構成を示す図である。上述したように、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫ（第１のクロック信号）に基づいて内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する機能を有する。内部クロック信号ＬＣＬＫは内部クロック信号ＩＣＬＫを所与の遅延量だけ遅延させてなる信号であり、その周期は内部クロック信号ＩＣＬＫの周期と同一である。
【００２７】
ディレイライン１１０は、内部クロック信号ＩＣＬＫを遅延させることによって出力用の内部クロック信号ＬＣＬＫを生成する遅延回路であり、その遅延量は、内部クロック信号ＬＣＬＫの位相及びデューティーを制御することを目的として、遅延量制御回路１２０によって調整される。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファインディレイラインを含んでいることが好ましい。
【００２８】
遅延量制御回路１２０は、内部クロック信号ＩＣＬＫ，ＬＣＬＫを受け、これらに基づいて、リードデータＤＱの出力タイミングが内部クロック信号ＩＣＬＫと同期し、かつ内部クロック信号ＬＣＬＫのデューティー比が所定値（通常は５０％）となるよう、ディレイライン１１０の遅延量を制御する回路である。図２に示すように、遅延量制御回路１２０は、バッファ１２１、レプリカ回路１２２、位相・デューティー判定回路１２３、制御回路１２４、分周回路１２５、カウンタ回路１２６、ディレイ回路１２７、及び更新停止・再開回路１２８を有している。以下、これらの回路について一つ一つ説明する。
【００２９】
バッファ１２１は、図１に示した出力バッファ７１と実質的に同一の回路構成を有している。また、レプリカ回路１２２は、ＤＬＬ回路１００からデータ入出力端子１４に至るまでのその他の回路と実質的に同一の回路構成を有している。したがって、バッファ１２１とレプリカ回路１２２とによって、ＤＬＬ回路１００からデータ入出力端子１４に至るまでの回路のレプリカ回路が実現されている。なお、バッファ１２１及びレプリカ回路１２２にはトランジスタが含まれるが、そのサイズを対応するトランジスタのサイズと同一にする必要はない。すなわち、インピーダンスが実質的に同じである限り、バッファ１２１及びレプリカ回路１２２にはシュリンクしたトランジスタを用いても構わない。
【００３０】
バッファ１２１には内部クロック信号ＬＣＬＫが入力されており、レプリカ回路１２２にはバッファ１２１の出力（バッファ１２１を通過した内部クロック信号ＬＣＬＫ）が入力される。レプリカ回路１２２は、入力された内部クロック信号ＬＣＬＫに同期してフィードバッククロック信号ｆｂＣＬＫ（参照クロック信号）を生成し、位相・デューティー判定回路１２３に出力する。バッファ１２１及びレプリカ回路１２２がＤＬＬ回路１００からデータ入出力端子１４に至るまでの回路のレプリカ回路となっていることから、フィードバッククロック信号ｆｂＣＬＫの位相及びデューティーは、データ入出力端子１４の出力信号（リードデータＤＱ）の位相及びデューティーと正確に一致する。
【００３１】
位相・デューティー判定回路１２３、制御回路１２４、及びカウンタ回路１２６は、協働して、フィードバッククロック信号ｆｂＣＬＫと内部クロック信号ＩＣＬＫとの位相差、及びフィードバッククロック信号ｆｂＣＬＫのデューティー比のいずれか少なくとも一方に基づいてカウント値ＣＯＵＮＴの更新動作を行う。以下、それぞれについて詳しく説明する。
【００３２】
まず、位相・デューティー判定回路１２３は、内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出し、内部クロック信号ＩＣＬＫに対してフィードバッククロック信号ｆｂＣＬＫの位相が進んでいるか或いは遅れているかを判定するとともに、フィードバッククロック信号ｆｂＣＬＫのデューティー比も検出し、検出したデューティー比が所定値に比べて大きいか小さいかも判定する。判定は内部クロック信号ＩＣＬＫの毎周期ごとに行われ、その結果は判定信号ＰＤとして制御回路１２４に供給される。
【００３３】
制御回路１２４は、判定信号ＰＤに基づいてアップダウン信号Ｕ／Ｄを更新する。この更新は、サンプリングクロック信号ＳＹＮＣＬＫに同期して行われる。ここで、サンプリングクロック信号ＳＹＮＣＬＫは、分周回路１２５によって生成される信号である。分周回路１２５は、内部クロック信号ＩＣＬＫを分周することによって、より周波数の低いサンプリングクロック信号ＳＹＮＣＬＫを生成する機能を有する。特に限定されるものではないが、分周数は１６又は３２に設定することが好適である。したがって、例えば、分周回路１２５が内部クロック信号ＩＣＬＫを１６分周する場合には、内部クロック信号ＩＣＬＫの１６サイクルごとにサンプリングクロック信号ＳＹＮＣＬＫが活性化することになる。この場合、アップダウン信号Ｕ／Ｄの更新周期は１６クロックサイクルとなる。制御回路１２４によって生成されたアップダウン信号Ｕ／Ｄは、カウンタ回路１２６に供給される。
【００３４】
カウンタ回路１２６は、アップダウン信号Ｕ／Ｄに基づいてカウントアップ又はカウントダウンする機能を有する。このカウントアップ又はカウントダウンは、上述したサンプリングクロック信号ＳＹＮＣＬＫがディレイ回路１２７を通過することによって得られる遅延サンプリングクロック信号ＳＹＮＣＬＫＤに同期して行われる。カウンタ回路１２６のカウント値ＣＯＵＮＴはディレイライン１１０に供給され、これによってディレイライン１１０の遅延量が定められる。
【００３５】
更新停止・再開回路１２８は、カウント値ＣＯＵＮＴに基づいて当該ＤＬＬ回路１００がロックしているか否かを判定する機能を有し、ロックしていると判定した場合には、遅延量制御回路１２０による遅延量の制御を停止する。具体的には、停止指示信号ＳＴＰを活性化することにより、バッファ１２１及び分周回路１２５の動作を停止する。これにより、遅延量制御回路１２０による遅延量の制御動作が停止する。なお、更新停止・再開回路１２８は、起動回路１４０から入力される起動信号ＳＳ（後述）が非活性状態である場合に限り、停止指示信号ＳＴＰを活性化する処理を行う。
【００３６】
ロックしているか否かの判定動作について説明する。ＤＬＬ回路１００がロック状態になると、フィードバッククロック信号ｆｂＣＬＫの位相と内部クロック信号ＩＣＬＫの位相とが実質的に一致し、かつフィードバッククロック信号ｆｂＣＬＫのデューティー比が予め定められた目標値と実質的に一致することになる。「実質的に一致する」とは、完全に一致している場合の値を挟んで揺らいでいる場合を含むという意味である。この場合、カウント値ＣＯＵＮＴは隣接する２つの値の間を行ったり来たりするようになる。更新停止・再開回路１２８は、カウント値ＣＯＵＮＴの変化パターンを検出できるように構成されており、上記のように２つの値の間を行ったり来たりする変化パターンを検出した場合に、ＤＬＬ回路１００がロックしていると判定する。
【００３７】
更新停止・再開回路１２８はまた、起動信号ＳＳが活性化したことに応じて、停止指示信号ＳＴＰを非活性化する機能も有する。停止指示信号ＳＴＰが非活性化されると、バッファ１２１及び分周回路１２５が動作を開始し、遅延量制御回路１２０による遅延量の制御が開始される。
【００３８】
以上、遅延量制御回路１２０内の各回路について説明した。
【００３９】
次に、再開トリガ信号生成回路１３０は、遅延量制御回路１２０による遅延量の制御を再開させることを示す再開トリガ信号ＲＥＳＴＡＲＴを生成する回路である。再開トリガ信号ＲＥＳＴＡＲＴは、リフレッシュ信号ＲＥＦＢ（上述したロウ系制御回路５１に入力されるリフレッシュ信号と同じ信号）が活性化したことに応じて活性化する信号としてもよいし、オシレータの出力や何らかのカウント回路のカウント値に基づいて活性化する信号としてもよい。オシレータの出力に基づいて再開トリガ信号ＲＥＳＴＡＲＴを生成する場合、再開トリガ信号ＲＥＳＴＡＲＴは定期的に（一定周期で）活性化されることになる。
【００４０】
起動回路１４０は、上述した再開トリガ信号ＲＥＳＴＡＲＴ又は内部コマンドＩＣＭＤの一種であるリセット信号ＲＥＳＥＴが活性化されたことに応じて起動信号ＳＳを活性化するとともに、再開トリガ信号ＲＥＳＴＡＲＴが非活性化されたことに応じて起動信号ＳＳを非活性化する回路である。リセット信号ＲＥＳＥＴは、ＤＬＬ回路１００を初期起動させるために外部から入力される信号であり、通常は半導体装置１０の電源投入時に活性化される。起動回路１４０は、リセット信号ＲＥＳＥＴが非活性化されたことに応じた起動信号ＳＳの非活性化は行わない。
【００４１】
起動回路１４０は、具体的には、図２に示すように、フリップフロップ１４１及びオア回路１４２を有している。フリップフロップ１４１は、Ｄ，Ｓ(Set)，ＣＬＫの各入力及びＱ出力を有して構成される。Ｄ入力には常にロウが入力され、Ｓ入力にはリセット信号ＲＥＳＥＴが入力され、ＣＬＫ入力には再開トリガ信号ＲＥＳＴＡＲＴが入力される。オア回路１４２には、再開トリガ信号ＲＥＳＴＡＲＴとフリップフロップ１４１のＱ出力とが入力され、オア回路１４２の出力は上述した起動信号ＳＳとなる。
【００４２】
起動回路１４０の動作により、ＤＬＬ回路１００では、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御が開始される。また、リセット信号ＲＥＳＥＴが活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御が継続され、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御が停止される。以下、各信号のタイミング図を参照しながら、このようなＤＬＬ回路１００の動作について、詳しく説明する。
【００４３】
図３は、リセット信号ＲＥＳＥＴ、再開トリガ信号ＲＥＳＴＡＲＴ、フリップフロップ１４１のＱ出力から出力される信号、起動信号ＳＳ、停止指示信号ＳＴＰのタイミング図である。同図では、各信号をハイアクティブな信号としている。同図に示すように、遅延量制御回路１２０による遅延量の制御が行われる期間は、停止指示信号ＳＴＰが非活性化状態である期間に一致する。
【００４４】
図３に示すように、リセット信号ＲＥＳＥＴ及び再開トリガ信号ＲＥＳＴＡＲＴはいずれもパルス状の信号である。リセット信号ＲＥＳＥＴはＤＬＬ回路１００の初期起動時に一度だけ活性化され、再開トリガ信号ＲＥＳＴＡＲＴは、初期起動後必要に応じて何度も活性化される。再開トリガ信号ＲＥＳＴＡＲＴの具体的な活性化タイミングは、上述したように再開トリガ信号生成回路１３０によって決定される。
【００４５】
初めに時刻Ｔ１でリセット信号ＲＥＳＥＴ（第１のＤＬＬ更新信号）が活性化されると、フリップフロップ１４１のＱ出力及び起動信号ＳＳが相次いで活性化される。したがって、停止指示信号ＳＴＰが非活性化され、遅延量制御回路１２０による遅延量の制御が開始される。時刻Ｔ２でリセット信号ＲＥＳＥＴが非活性化されてもフリップフロップ１４１のＱ出力は活性化された状態のまま維持されるので、起動信号ＳＳは非活性化されず、遅延量制御回路１２０による遅延量の制御は継続される。
【００４６】
次に、時刻Ｔ３で再開トリガ信号ＲＥＳＴＡＲＴ（第２のＤＬＬ更新信号）が活性化すると、フリップフロップ１４１のＱ出力が非活性化する。これは、Ｄ入力に入力されているロウがＱ出力に出力されるようになるからであるが、これによりオア回路１４２の一方の入力であるＱ出力が非活性化されることになる。しかし一方で、オア回路１４２の他方の入力である再開トリガ信号ＲＥＳＴＡＲＴが活性化されるので、結果的にオア回路１４２の出力である起動信号ＳＳは、図３に示すように活性状態を維持する。したがって、遅延量制御回路１２０による遅延量の制御は継続される。言い換えれば、再開トリガ信号ＲＥＳＴＡＲＴ（第２のＤＬＬ更新信号）が活性化されるタイミングで、改めて遅延量制御回路１２０による遅延量の制御が開始される。フリップフロップ１４１のＱ出力は、この後、再開トリガ信号ＲＥＳＴＡＲＴの状態にかかわらず非活性状態のまま維持される。
【００４７】
その後、時刻Ｔ４で再開トリガ信号ＲＥＳＴＡＲＴ（第２のＤＬＬ更新信号）が非活性化すると、そのタイミングで起動信号ＳＳが非活性化される。したがって、次にＤＬＬ回路１００がロックしたタイミング（時刻Ｔ５）で停止指示信号ＳＴＰが活性化し、遅延量制御回路１２０による遅延量の制御動作が停止する。
【００４８】
続いて、時刻Ｔ６で次の再開トリガ信号ＲＥＳＴＡＲＴ（第３のＤＬＬ更新信号）が活性化した場合には、オア回路１４２の動作により、起動信号ＳＳが、再開トリガ信号ＲＥＳＴＡＲＴと同様のパルス状に活性化される。こうして起動信号ＳＳが一時的に活性化されたことによって停止指示信号ＳＴＰが非活性化し、遅延量制御回路１２０による遅延量の制御が開始される。そして、時刻Ｔ７でＤＬＬ回路１００がロック状態に到達すると、停止指示信号ＳＴＰが活性化し、遅延量の制御は停止される。これ以降、再開トリガ信号ＲＥＳＴＡＲＴが活性化する都度、同様の処理が繰り返される。
【００４９】
このように、ＤＬＬ回路１００では、リセット信号ＲＥＳＥＴが非活性化されても起動信号ＳＳを非活性化しないようにしている。言い換えれば、リセット信号ＲＥＳＥＴが非活性化されたことに応じた起動信号ＳＳの非活性化を行わないようにしているので、再開トリガ信号ＲＥＳＴＡＲＴが活性化するまでの間は、ＤＬＬ回路１００のロック後にも遅延量の制御が継続される。したがって、仮に再開トリガ信号ＲＥＳＴＡＲＴが全く生成されない状況となってしまった場合であっても、ＤＬＬ回路１００のロック状態は維持される。
【００５０】
以上説明したように、本実施の形態による半導体装置１０によれば、リセット信号ＲＥＳＥＴの活性化後、仮に再開トリガ信号ＲＥＳＴＡＲＴがいつまでも活性化しなかったとしても、ＤＬＬ回路１００のロック状態を維持できる。したがって、再開トリガ信号ＲＥＳＴＡＲＴを生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことが防止されている。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５２】
例えば、上記実施の形態では、位相とデューティの両方を制御するＤＬＬ回路に本発明を適用した例を取り上げて説明したが、いずれか一方のみを制御するＤＬＬ回路にも本発明は適用可能である。
【００５３】
また、上記実施の形態では、ＳＤＲＡＭに本発明を適用した例を取り上げたが、本発明は、外部クロック信号に同期したリードデータ出力を行う半導体装置であれば、メモリ用、ロジック用を問わず広く適用可能である。
【符号の説明】
【００５４】
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５１ａ リフレッシュカウンタ
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ データ入出力回路
７１ 出力バッファ
１００ ＤＬＬ回路
１１０ ディレイライン
１２０ 遅延量制御回路
１２１ バッファ
１２２ レプリカ回路
１２３ 位相・デューティー判定回路
１２４ 制御回路
１２５ 分周回路
１２６ カウンタ回路
１２７ ディレイ回路
１２８ 更新停止・再開回路
１３０ 再開トリガ信号生成回路
１３１ フリップフロップ
１３２ オア回路
１４０ 起動回路
ＣＫ，／ＣＫ 外部クロック信号
ＣＯＵＮＴ カウント値
ｆｂＣＬＫ フィードバッククロック信号（参照クロック信号）
ＩＣＬＫ 内部クロック信号（第１のクロック信号）
ＬＣＬＫ 内部クロック信号（第２のクロック信号）
ＲＥＳＥＴ リセット信号
ＲＥＳＴＡＲＴ 再開トリガ信号
ＳＳ 起動信号
ＳＴＰ 停止指示信号
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＤＬＬ(Delay-Locked Loop)回路を用いてクロック信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、クロックに同期した動作を行う半導体装置が広く使用されている。例えば、パーソナルコンピュータなどのメインメモリとして用いられるＤＤＲ（Double Data Rate）型のシンクロナスメモリなどである。このような半導体装置では、リードデータの出力タイミングを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が用いられる。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【０００３】
ＤＬＬ回路は一般に、外部クロック信号と内部クロック信号の位相差及び内部クロック信号のデューティー比に基づいてカウント値が更新されるカウンタ回路と、外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備え、カウンタ回路のカウント値によってディレイラインの遅延量が決まるよう構成されている。カウント値の更新動作、すなわち遅延量の制御動作は、ＤＬＬ回路がロックした後、つまり、位相差及びデューティー比がそれぞれ所定値（一般には位相差がゼロ、デューティー比が５０％）に達した後も、外部クロック信号に追従すべく継続される。このため、ＤＬＬ回路はロックした後においても所定の電力を消費し続けることになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＤＬＬ回路がロックした場合にディレイラインの遅延量の制御動作を止め、一方で必要に応じて制御動作を再開させる技術が考案されている。これによれば、ＤＬＬ回路の消費電力を低減できる一方、必要時には遅延量制御動作が再開することから、遅延量制御動作を停止させたことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことも防止できる。
【０００６】
上記技術においては、遅延量制御動作の再開は再開トリガ信号によって行われる。これは、半導体装置内部において、リフレッシュコマンド、カウンタ出力、オシレータ出力などに応じて自動生成される信号であり、ＤＬＬ回路を初期起動するためのリセット信号とは異なる信号である。再開トリガ信号を用いることにより、例えばリフレッシュ動作の開始タイミングで遅延量制御動作を再開することや、定期的に遅延量制御動作を再開することが実現される。
【０００７】
しかしながら、このような再開トリガ信号を利用することは、遅延量制御動作を再開できなくなってしまうリスクを抱えることになる。つまり、再開トリガ信号を必ず生成できるのであれば問題ないが、半導体装置の動作環境（電源電圧や温度など）によっては、再開トリガ信号の生成ができない場合がある。このような場合、初期起動後に一旦ＤＬＬ回路がロックして遅延量制御動作が停止した後、少なくとも動作環境が変化するまでの間、二度と遅延量制御動作が再開されなくなるため、上述した位相差及びデューティー比が上記所定値から大幅にずれ、リードデータの出力タイミングと外部クロック信号の同期が外れてしまうおそれがある。
【０００８】
なお、リセット信号が生成できなくなる可能性ももちろんあるが、そのような場合、ＤＬＬ回路がそもそも全く動作しないことから、リードデータの出力タイミングと外部クロック信号の同期が開始されることがない。したがって、同期外れという事象は発生しない。
【０００９】
再開トリガ信号の生成ができないのは一種の不良であるが、電源電圧や温度などの条件が一定である製造工程でのテストでは必ずしも検出できず、実機に搭載して初めて判明する場合もある。したがって、再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことの防止策が求められている。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、第１のクロック信号を遅延させてなる第２のクロック信号を生成するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路には、当該ＤＬＬ回路を初期起動させるリセット信号と、前記第２のクロック信号の前記第１のクロック信号に対する遅延量の制御を当該ＤＬＬ回路に再開させる再開トリガ信号とが入力され、前記ＤＬＬ回路は、前記リセット信号又は前記再開トリガ信号が活性化されたことに応じて前記遅延量の制御を開始し、前記リセット信号が活性化された後前記再開トリガ信号が活性化される前には、当該ＤＬＬ回路のロック後にも前記遅延量の制御を継続し、前記再開トリガ信号が活性化された後には、当該ＤＬＬ回路のロックに応じて前記遅延量の制御を停止することを特徴とする。
【００１１】
本発明の他の一側面による半導体装置は、第１のクロック信号を遅延させてなる第２のクロック信号を生成する機能を有し、前記第１のクロック信号の位相と前記第２のクロック信号に基づいて生成される参照クロック信号の位相とが一致するよう、前記第２のクロック信号の前記第１のクロック信号に対する遅延量を制御するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路には、第１及び第２のＤＬＬ更新信号がこの順で順次入力され、前記ＤＬＬ回路は、前記第１のＤＬＬ更新信号を受けて前記遅延量の制御を開始し、その後前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致した後にも前記遅延量の制御を継続し、前記第２のＤＬＬ更新信号を受けた後、前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致したことに応じて前記遅延量の制御を停止することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、リセット信号（第１のＤＬＬ更新信号）が活性化されたことに応じて開始される遅延量の制御がＤＬＬ回路のロック後にも停止されないので、仮に再開トリガ信号（第２のＤＬＬ更新信号）がいつまでも活性化されなかったとしても、ＤＬＬ回路のロック状態を維持できる。したがって、再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことが防止される。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の好ましいの実施の形態によるＤＬＬ回路の回路構成を示す図である。
【図３】本発明の好ましいの実施の形態によるＤＬＬ回路において使用される各種信号のタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１６】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１７】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路１００に供給する。
【００１８】
ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。生成された内部クロック信号ＬＣＬＫは、データ入出力回路７０に供給される。図１に示すように、ＤＬＬ回路１００には、ディレイライン１１０、遅延量制御回路１２０、再開トリガ信号生成回路１３０、及び起動回路１４０が含まれている。ＤＬＬ回路１００の詳細について後述する。
【００１９】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、データ入出力回路７０及びＤＬＬ回路１００などに供給される。
【００２０】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００２１】
ロウ系制御回路５１は、アドレスラッチ回路４２より供給されるロウアドレスをロウデコーダ６１に供給する回路である。また、ロウ系制御回路５１にはリフレッシュカウンタ５１ａが含まれる。リフレッシュカウンタ５１ａのカウント値はリフレッシュ対象のロウアドレス（リフレッシュアドレス）を示しており、内部コマンドＩＣＭＤの一種であるリフレッシュ信号が活性化されたタイミングで、ロウアドレスとしてロウデコーダ６１に供給される。
【００２２】
ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。メモリセルＭＣに記憶されたデータを保持するためにはリフレッシュ動作（メモリセルの情報の再更新）が必要であり、リフレッシュ対象のアドレスは、ロウ系制御回路５１から入力される上記リフレッシュアドレスによって指定される。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００２３】
カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００２４】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０には出力バッファ７１が含まれており、リード動作時においては内部クロック信号ＬＣＬＫに同期して出力バッファ７１からリードデータＤＱが出力される。なお、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。
【００２５】
以上が本実施形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路１００について詳細に説明する。
【００２６】
図２は、ＤＬＬ回路１００の回路構成を示す図である。上述したように、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫ（第１のクロック信号）に基づいて内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する機能を有する。内部クロック信号ＬＣＬＫは内部クロック信号ＩＣＬＫを所与の遅延量だけ遅延させてなる信号であり、その周期は内部クロック信号ＩＣＬＫの周期と同一である。
【００２７】
ディレイライン１１０は、内部クロック信号ＩＣＬＫを遅延させることによって出力用の内部クロック信号ＬＣＬＫを生成する遅延回路であり、その遅延量は、内部クロック信号ＬＣＬＫの位相及びデューティーを制御することを目的として、遅延量制御回路１２０によって調整される。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファインディレイラインを含んでいることが好ましい。
【００２８】
遅延量制御回路１２０は、内部クロック信号ＩＣＬＫ，ＬＣＬＫを受け、これらに基づいて、リードデータＤＱの出力タイミングが内部クロック信号ＩＣＬＫと同期し、かつ内部クロック信号ＬＣＬＫのデューティー比が所定値（通常は５０％）となるよう、ディレイライン１１０の遅延量を制御する回路である。図２に示すように、遅延量制御回路１２０は、バッファ１２１、レプリカ回路１２２、位相・デューティー判定回路１２３、制御回路１２４、分周回路１２５、カウンタ回路１２６、ディレイ回路１２７、及び更新停止・再開回路１２８を有している。以下、これらの回路について一つ一つ説明する。
【００２９】
バッファ１２１は、図１に示した出力バッファ７１と実質的に同一の回路構成を有している。また、レプリカ回路１２２は、ＤＬＬ回路１００からデータ入出力端子１４に至るまでのその他の回路と実質的に同一の回路構成を有している。したがって、バッファ１２１とレプリカ回路１２２とによって、ＤＬＬ回路１００からデータ入出力端子１４に至るまでの回路のレプリカ回路が実現されている。なお、バッファ１２１及びレプリカ回路１２２にはトランジスタが含まれるが、そのサイズを対応するトランジスタのサイズと同一にする必要はない。すなわち、インピーダンスが実質的に同じである限り、バッファ１２１及びレプリカ回路１２２にはシュリンクしたトランジスタを用いても構わない。
【００３０】
バッファ１２１には内部クロック信号ＬＣＬＫが入力されており、レプリカ回路１２２にはバッファ１２１の出力（バッファ１２１を通過した内部クロック信号ＬＣＬＫ）が入力される。レプリカ回路１２２は、入力された内部クロック信号ＬＣＬＫに同期してフィードバッククロック信号ｆｂＣＬＫ（参照クロック信号）を生成し、位相・デューティー判定回路１２３に出力する。バッファ１２１及びレプリカ回路１２２がＤＬＬ回路１００からデータ入出力端子１４に至るまでの回路のレプリカ回路となっていることから、フィードバッククロック信号ｆｂＣＬＫの位相及びデューティーは、データ入出力端子１４の出力信号（リードデータＤＱ）の位相及びデューティーと正確に一致する。
【００３１】
位相・デューティー判定回路１２３、制御回路１２４、及びカウンタ回路１２６は、協働して、フィードバッククロック信号ｆｂＣＬＫと内部クロック信号ＩＣＬＫとの位相差、及びフィードバッククロック信号ｆｂＣＬＫのデューティー比のいずれか少なくとも一方に基づいてカウント値ＣＯＵＮＴの更新動作を行う。以下、それぞれについて詳しく説明する。
【００３２】
まず、位相・デューティー判定回路１２３は、内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出し、内部クロック信号ＩＣＬＫに対してフィードバッククロック信号ｆｂＣＬＫの位相が進んでいるか或いは遅れているかを判定するとともに、フィードバッククロック信号ｆｂＣＬＫのデューティー比も検出し、検出したデューティー比が所定値に比べて大きいか小さいかも判定する。判定は内部クロック信号ＩＣＬＫの毎周期ごとに行われ、その結果は判定信号ＰＤとして制御回路１２４に供給される。
【００３３】
制御回路１２４は、判定信号ＰＤに基づいてアップダウン信号Ｕ／Ｄを更新する。この更新は、サンプリングクロック信号ＳＹＮＣＬＫに同期して行われる。ここで、サンプリングクロック信号ＳＹＮＣＬＫは、分周回路１２５によって生成される信号である。分周回路１２５は、内部クロック信号ＩＣＬＫを分周することによって、より周波数の低いサンプリングクロック信号ＳＹＮＣＬＫを生成する機能を有する。特に限定されるものではないが、分周数は１６又は３２に設定することが好適である。したがって、例えば、分周回路１２５が内部クロック信号ＩＣＬＫを１６分周する場合には、内部クロック信号ＩＣＬＫの１６サイクルごとにサンプリングクロック信号ＳＹＮＣＬＫが活性化することになる。この場合、アップダウン信号Ｕ／Ｄの更新周期は１６クロックサイクルとなる。制御回路１２４によって生成されたアップダウン信号Ｕ／Ｄは、カウンタ回路１２６に供給される。
【００３４】
カウンタ回路１２６は、アップダウン信号Ｕ／Ｄに基づいてカウントアップ又はカウントダウンする機能を有する。このカウントアップ又はカウントダウンは、上述したサンプリングクロック信号ＳＹＮＣＬＫがディレイ回路１２７を通過することによって得られる遅延サンプリングクロック信号ＳＹＮＣＬＫＤに同期して行われる。カウンタ回路１２６のカウント値ＣＯＵＮＴはディレイライン１１０に供給され、これによってディレイライン１１０の遅延量が定められる。
【００３５】
更新停止・再開回路１２８は、カウント値ＣＯＵＮＴに基づいて当該ＤＬＬ回路１００がロックしているか否かを判定する機能を有し、ロックしていると判定した場合には、遅延量制御回路１２０による遅延量の制御を停止する。具体的には、停止指示信号ＳＴＰを活性化することにより、バッファ１２１及び分周回路１２５の動作を停止する。これにより、遅延量制御回路１２０による遅延量の制御動作が停止する。なお、更新停止・再開回路１２８は、起動回路１４０から入力される起動信号ＳＳ（後述）が非活性状態である場合に限り、停止指示信号ＳＴＰを活性化する処理を行う。
【００３６】
ロックしているか否かの判定動作について説明する。ＤＬＬ回路１００がロック状態になると、フィードバッククロック信号ｆｂＣＬＫの位相と内部クロック信号ＩＣＬＫの位相とが実質的に一致し、かつフィードバッククロック信号ｆｂＣＬＫのデューティー比が予め定められた目標値と実質的に一致することになる。「実質的に一致する」とは、完全に一致している場合の値を挟んで揺らいでいる場合を含むという意味である。この場合、カウント値ＣＯＵＮＴは隣接する２つの値の間を行ったり来たりするようになる。更新停止・再開回路１２８は、カウント値ＣＯＵＮＴの変化パターンを検出できるように構成されており、上記のように２つの値の間を行ったり来たりする変化パターンを検出した場合に、ＤＬＬ回路１００がロックしていると判定する。
【００３７】
更新停止・再開回路１２８はまた、起動信号ＳＳが活性化したことに応じて、停止指示信号ＳＴＰを非活性化する機能も有する。停止指示信号ＳＴＰが非活性化されると、バッファ１２１及び分周回路１２５が動作を開始し、遅延量制御回路１２０による遅延量の制御が開始される。
【００３８】
以上、遅延量制御回路１２０内の各回路について説明した。
【００３９】
次に、再開トリガ信号生成回路１３０は、遅延量制御回路１２０による遅延量の制御を再開させることを示す再開トリガ信号ＲＥＳＴＡＲＴを生成する回路である。再開トリガ信号ＲＥＳＴＡＲＴは、リフレッシュ信号ＲＥＦＢ（上述したロウ系制御回路５１に入力されるリフレッシュ信号と同じ信号）が活性化したことに応じて活性化する信号としてもよいし、オシレータの出力や何らかのカウント回路のカウント値に基づいて活性化する信号としてもよい。オシレータの出力に基づいて再開トリガ信号ＲＥＳＴＡＲＴを生成する場合、再開トリガ信号ＲＥＳＴＡＲＴは定期的に（一定周期で）活性化されることになる。
【００４０】
起動回路１４０は、上述した再開トリガ信号ＲＥＳＴＡＲＴ又は内部コマンドＩＣＭＤの一種であるリセット信号ＲＥＳＥＴが活性化されたことに応じて起動信号ＳＳを活性化するとともに、再開トリガ信号ＲＥＳＴＡＲＴが非活性化されたことに応じて起動信号ＳＳを非活性化する回路である。リセット信号ＲＥＳＥＴは、ＤＬＬ回路１００を初期起動させるために外部から入力される信号であり、通常は半導体装置１０の電源投入時に活性化される。起動回路１４０は、リセット信号ＲＥＳＥＴが非活性化されたことに応じた起動信号ＳＳの非活性化は行わない。
【００４１】
起動回路１４０は、具体的には、図２に示すように、フリップフロップ１４１及びオア回路１４２を有している。フリップフロップ１４１は、Ｄ，Ｓ(Set)，ＣＬＫの各入力及びＱ出力を有して構成される。Ｄ入力には常にロウが入力され、Ｓ入力にはリセット信号ＲＥＳＥＴが入力され、ＣＬＫ入力には再開トリガ信号ＲＥＳＴＡＲＴが入力される。オア回路１４２には、再開トリガ信号ＲＥＳＴＡＲＴとフリップフロップ１４１のＱ出力とが入力され、オア回路１４２の出力は上述した起動信号ＳＳとなる。
【００４２】
起動回路１４０の動作により、ＤＬＬ回路１００では、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御が開始される。また、リセット信号ＲＥＳＥＴが活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御が継続され、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御が停止される。以下、各信号のタイミング図を参照しながら、このようなＤＬＬ回路１００の動作について、詳しく説明する。
【００４３】
図３は、リセット信号ＲＥＳＥＴ、再開トリガ信号ＲＥＳＴＡＲＴ、フリップフロップ１４１のＱ出力から出力される信号、起動信号ＳＳ、停止指示信号ＳＴＰのタイミング図である。同図では、各信号をハイアクティブな信号としている。同図に示すように、遅延量制御回路１２０による遅延量の制御が行われる期間は、停止指示信号ＳＴＰが非活性化状態である期間に一致する。
【００４４】
図３に示すように、リセット信号ＲＥＳＥＴ及び再開トリガ信号ＲＥＳＴＡＲＴはいずれもパルス状の信号である。リセット信号ＲＥＳＥＴはＤＬＬ回路１００の初期起動時に一度だけ活性化され、再開トリガ信号ＲＥＳＴＡＲＴは、初期起動後必要に応じて何度も活性化される。再開トリガ信号ＲＥＳＴＡＲＴの具体的な活性化タイミングは、上述したように再開トリガ信号生成回路１３０によって決定される。
【００４５】
初めに時刻Ｔ１でリセット信号ＲＥＳＥＴ（第１のＤＬＬ更新信号）が活性化されると、フリップフロップ１４１のＱ出力及び起動信号ＳＳが相次いで活性化される。したがって、停止指示信号ＳＴＰが非活性化され、遅延量制御回路１２０による遅延量の制御が開始される。時刻Ｔ２でリセット信号ＲＥＳＥＴが非活性化されてもフリップフロップ１４１のＱ出力は活性化された状態のまま維持されるので、起動信号ＳＳは非活性化されず、遅延量制御回路１２０による遅延量の制御は継続される。
【００４６】
次に、時刻Ｔ３で再開トリガ信号ＲＥＳＴＡＲＴ（第２のＤＬＬ更新信号）が活性化すると、フリップフロップ１４１のＱ出力が非活性化する。これは、Ｄ入力に入力されているロウがＱ出力に出力されるようになるからであるが、これによりオア回路１４２の一方の入力であるＱ出力が非活性化されることになる。しかし一方で、オア回路１４２の他方の入力である再開トリガ信号ＲＥＳＴＡＲＴが活性化されるので、結果的にオア回路１４２の出力である起動信号ＳＳは、図３に示すように活性状態を維持する。したがって、遅延量制御回路１２０による遅延量の制御は継続される。言い換えれば、再開トリガ信号ＲＥＳＴＡＲＴ（第２のＤＬＬ更新信号）が活性化されるタイミングで、改めて遅延量制御回路１２０による遅延量の制御が開始される。フリップフロップ１４１のＱ出力は、この後、再開トリガ信号ＲＥＳＴＡＲＴの状態にかかわらず非活性状態のまま維持される。
【００４７】
その後、時刻Ｔ４で再開トリガ信号ＲＥＳＴＡＲＴ（第２のＤＬＬ更新信号）が非活性化すると、そのタイミングで起動信号ＳＳが非活性化される。したがって、次にＤＬＬ回路１００がロックしたタイミング（時刻Ｔ５）で停止指示信号ＳＴＰが活性化し、遅延量制御回路１２０による遅延量の制御動作が停止する。
【００４８】
続いて、時刻Ｔ６で次の再開トリガ信号ＲＥＳＴＡＲＴ（第３のＤＬＬ更新信号）が活性化した場合には、オア回路１４２の動作により、起動信号ＳＳが、再開トリガ信号ＲＥＳＴＡＲＴと同様のパルス状に活性化される。こうして起動信号ＳＳが一時的に活性化されたことによって停止指示信号ＳＴＰが非活性化し、遅延量制御回路１２０による遅延量の制御が開始される。そして、時刻Ｔ７でＤＬＬ回路１００がロック状態に到達すると、停止指示信号ＳＴＰが活性化し、遅延量の制御は停止される。これ以降、再開トリガ信号ＲＥＳＴＡＲＴが活性化する都度、同様の処理が繰り返される。
【００４９】
このように、ＤＬＬ回路１００では、リセット信号ＲＥＳＥＴが非活性化されても起動信号ＳＳを非活性化しないようにしている。言い換えれば、リセット信号ＲＥＳＥＴが非活性化されたことに応じた起動信号ＳＳの非活性化を行わないようにしているので、再開トリガ信号ＲＥＳＴＡＲＴが活性化するまでの間は、ＤＬＬ回路１００のロック後にも遅延量の制御が継続される。したがって、仮に再開トリガ信号ＲＥＳＴＡＲＴが全く生成されない状況となってしまった場合であっても、ＤＬＬ回路１００のロック状態は維持される。
【００５０】
以上説明したように、本実施の形態による半導体装置１０によれば、リセット信号ＲＥＳＥＴの活性化後、仮に再開トリガ信号ＲＥＳＴＡＲＴがいつまでも活性化しなかったとしても、ＤＬＬ回路１００のロック状態を維持できる。したがって、再開トリガ信号ＲＥＳＴＡＲＴを生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことが防止されている。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５２】
例えば、上記実施の形態では、位相とデューティの両方を制御するＤＬＬ回路に本発明を適用した例を取り上げて説明したが、いずれか一方のみを制御するＤＬＬ回路にも本発明は適用可能である。
【００５３】
また、上記実施の形態では、ＳＤＲＡＭに本発明を適用した例を取り上げたが、本発明は、外部クロック信号に同期したリードデータ出力を行う半導体装置であれば、メモリ用、ロジック用を問わず広く適用可能である。
【符号の説明】
【００５４】
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５１ａ リフレッシュカウンタ
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ データ入出力回路
７１ 出力バッファ
１００ ＤＬＬ回路
１１０ ディレイライン
１２０ 遅延量制御回路
１２１ バッファ
１２２ レプリカ回路
１２３ 位相・デューティー判定回路
１２４ 制御回路
１２５ 分周回路
１２６ カウンタ回路
１２７ ディレイ回路
１２８ 更新停止・再開回路
１３０ 再開トリガ信号生成回路
１３１ フリップフロップ
１３２ オア回路
１４０ 起動回路
ＣＫ，／ＣＫ 外部クロック信号
ＣＯＵＮＴ カウント値
ｆｂＣＬＫ フィードバッククロック信号（参照クロック信号）
ＩＣＬＫ 内部クロック信号（第１のクロック信号）
ＬＣＬＫ 内部クロック信号（第２のクロック信号）
ＲＥＳＥＴ リセット信号
ＲＥＳＴＡＲＴ 再開トリガ信号
ＳＳ 起動信号
ＳＴＰ 停止指示信号
【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させてなる第２のクロック信号を生成するＤＬＬ回路を備える半導体装置であって、
前記ＤＬＬ回路には、当該ＤＬＬ回路を初期起動させるリセット信号と、前記第２のクロック信号の前記第１のクロック信号に対する遅延量の制御を当該ＤＬＬ回路に再開させる再開トリガ信号とが入力され、
前記ＤＬＬ回路は、
前記リセット信号又は前記再開トリガ信号が活性化されたことに応じて前記遅延量の制御を開始し、
前記リセット信号が活性化された後前記再開トリガ信号が活性化される前には、当該ＤＬＬ回路のロック後にも前記遅延量の制御を継続し、
前記再開トリガ信号が活性化された後には、当該ＤＬＬ回路のロックに応じて前記遅延量の制御を停止する
ことを特徴とする半導体装置。
【請求項２】
前記再開トリガ信号は、前記リセット信号が活性化された後、複数回にわたって活性化される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセット信号は、当該半導体装置の電源投入時に活性化される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ＤＬＬ回路は、
前記第１のクロック信号を前記遅延量だけ遅延させて前記第２のクロック信号を生成するディレイラインと、
前記リセット信号又は前記再開トリガ信号が活性化されたことに応じて起動信号を活性化する起動回路と、
前記起動信号が活性化したことに応じて前記遅延量の制御を開始する一方、前記起動信号が非活性状態であり、かつ当該ＤＬＬ回路がロックしている場合に前記遅延量の制御を行わない遅延量制御回路と
を備え、
前記起動回路は、前記再開トリガ信号が非活性化されたことに応じて前記起動信号を非活性化する一方、前記リセット信号が非活性化されたことに応じた前記起動信号の非活性化を行わない
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記遅延量制御回路は、前記第２のクロック信号に基づいて生成される参照クロック信号と前記第１のクロック信号との位相差、及び前記参照クロック信号のデューティー比のいずれか少なくとも一方に基づいてカウント値の更新動作を行い、該カウント値に基づいて当該ＤＬＬ回路がロックしているか否かを判定する
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１のクロック信号を遅延させてなる第２のクロック信号を生成する機能を有し、前記第１のクロック信号の位相と前記第２のクロック信号に基づいて生成される参照クロック信号の位相とが一致するよう、前記第２のクロック信号の前記第１のクロック信号に対する遅延量を制御するＤＬＬ回路を備える半導体装置であって、
前記ＤＬＬ回路には、第１及び第２のＤＬＬ更新信号がこの順で順次入力され、
前記ＤＬＬ回路は、前記第１のＤＬＬ更新信号を受けて前記遅延量の制御を開始し、その後前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致した後にも前記遅延量の制御を継続し、前記第２のＤＬＬ更新信号を受けた後、前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致したことに応じて前記遅延量の制御を停止する
ことを特徴とする半導体装置。
【請求項７】
前記ＤＬＬ回路には、前記第２のＤＬＬ更新信号に続いて第３のＤＬＬ更新信号が入力され、
前記ＤＬＬ回路は、前記第３のＤＬＬ更新信号を受けて前記遅延量の制御を開始し、前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致したことに応じて前記遅延量の制御を停止する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のＤＬＬ更新信号は、当該半導体装置の電源投入時に前記ＤＬＬ回路に入力される
ことを特徴とする請求項６又は７に記載の半導体装置。
【請求項１】
第１のクロック信号を遅延させてなる第２のクロック信号を生成するＤＬＬ回路を備える半導体装置であって、
前記ＤＬＬ回路には、当該ＤＬＬ回路を初期起動させるリセット信号と、前記第２のクロック信号の前記第１のクロック信号に対する遅延量の制御を当該ＤＬＬ回路に再開させる再開トリガ信号とが入力され、
前記ＤＬＬ回路は、
前記リセット信号又は前記再開トリガ信号が活性化されたことに応じて前記遅延量の制御を開始し、
前記リセット信号が活性化された後前記再開トリガ信号が活性化される前には、当該ＤＬＬ回路のロック後にも前記遅延量の制御を継続し、
前記再開トリガ信号が活性化された後には、当該ＤＬＬ回路のロックに応じて前記遅延量の制御を停止する
ことを特徴とする半導体装置。
【請求項２】
前記再開トリガ信号は、前記リセット信号が活性化された後、複数回にわたって活性化される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセット信号は、当該半導体装置の電源投入時に活性化される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ＤＬＬ回路は、
前記第１のクロック信号を前記遅延量だけ遅延させて前記第２のクロック信号を生成するディレイラインと、
前記リセット信号又は前記再開トリガ信号が活性化されたことに応じて起動信号を活性化する起動回路と、
前記起動信号が活性化したことに応じて前記遅延量の制御を開始する一方、前記起動信号が非活性状態であり、かつ当該ＤＬＬ回路がロックしている場合に前記遅延量の制御を行わない遅延量制御回路と
を備え、
前記起動回路は、前記再開トリガ信号が非活性化されたことに応じて前記起動信号を非活性化する一方、前記リセット信号が非活性化されたことに応じた前記起動信号の非活性化を行わない
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記遅延量制御回路は、前記第２のクロック信号に基づいて生成される参照クロック信号と前記第１のクロック信号との位相差、及び前記参照クロック信号のデューティー比のいずれか少なくとも一方に基づいてカウント値の更新動作を行い、該カウント値に基づいて当該ＤＬＬ回路がロックしているか否かを判定する
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１のクロック信号を遅延させてなる第２のクロック信号を生成する機能を有し、前記第１のクロック信号の位相と前記第２のクロック信号に基づいて生成される参照クロック信号の位相とが一致するよう、前記第２のクロック信号の前記第１のクロック信号に対する遅延量を制御するＤＬＬ回路を備える半導体装置であって、
前記ＤＬＬ回路には、第１及び第２のＤＬＬ更新信号がこの順で順次入力され、
前記ＤＬＬ回路は、前記第１のＤＬＬ更新信号を受けて前記遅延量の制御を開始し、その後前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致した後にも前記遅延量の制御を継続し、前記第２のＤＬＬ更新信号を受けた後、前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致したことに応じて前記遅延量の制御を停止する
ことを特徴とする半導体装置。
【請求項７】
前記ＤＬＬ回路には、前記第２のＤＬＬ更新信号に続いて第３のＤＬＬ更新信号が入力され、
前記ＤＬＬ回路は、前記第３のＤＬＬ更新信号を受けて前記遅延量の制御を開始し、前記第１のクロック信号の位相と前記参照クロック信号の位相とが実質的に一致したことに応じて前記遅延量の制御を停止する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のＤＬＬ更新信号は、当該半導体装置の電源投入時に前記ＤＬＬ回路に入力される
ことを特徴とする請求項６又は７に記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−９４２０５（Ｐ２０１２−９４２０５Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２３９１９４（Ｐ２０１０−２３９１９４）
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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