【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】回路規模が小さく、また設計が容易な構成にて、高精度なクロックを生成するＤＬＬ回路を実現する。
【解決手段】ＤＬＬ回路は、外部から入力される動作クロックｃｌｋｓと前記動作クロックと周波数が異なるもしくは等しい入力クロックと所望の周波数を表す設定値ｋから前記動作クロック周波数の前記設定値ｋ分の一の周波数を有する生成クロックｃｌｋｃを生成するクロック生成部１００と、前記生成クロックｃｌｋｃと外部から入力される参照クロックｃｌｋｒの位相差を比較し、その位相差を出力する位相比較部２００と、前記位相比較部２００の出力である位相差から、前記位相差を“０”とするように前記設定値ｋへ補正をする補正値を生成し、前記設定値ｋへ補正値を加算する補正部３００とを備える。 （もっと読む）

【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。 （もっと読む）

【課題】クロック信号の位相を遅延させる遅延回路とその遅延量を調整する回路とを備えた半導体装置において遅延量がクロック信号の周期的なジッタの影響を受けないようにする半導体装置及び遅延量調整方法を提供する。
【解決手段】第１のクロック信号を遅延させた第２のクロック信号を出力する可変遅延回路と、可変遅延回路における遅延量を制御する制御信号を出力する遅延量調整回路と、遅延量調整回路が制御信号を更新するタイミングを決定するタイミング信号を出力するタイミング信号発生回路と、を備えた半導体装置であって、タイミング信号発生回路は連続してタイミング信号を出力するものであって、互いに隣接するタイミング信号の間隔の内、少なくとも２つの間隔が互いに異なる。 （もっと読む）

【課題】従来の調節可能な遅延回路と用いることにより、異なるクロック領域のクロック信号のうちの１つが出力される調節可能な遅延回路の時間遅延が変更されても、それらのクロック信号間の同期位相関係を維持することが可能なクロックジェネレータを提供する。
【解決手段】クロックが入力される遅延回路の入力と出力を切り離した後に、遅延回路の遅延時間を変更して遅延回路の入出力を再び接続させる。同期回路は、遅延回路の入力と出力が切り離された状態においても、クロックの位相関係を追跡し、適切なタイミングで遅延回路を再接続させるための指示を与える。 （もっと読む）

【課題】クロック信号のジッタを低減すること。
【解決手段】マスタＤＬＬ回路１１は、基準クロック信号ＣＬＫｒを所定の位相まで遅延させるために使用する遅延素子の段数を示す第１段数データＤｓ１を生成する。スレーブＤＬＬ回路１２は、第１段数データＤｓ１に基づいて使用する遅延素子の段数を示す第２段数データＤｓ２を生成し、第２段数データＤｓ２に応じた段数の遅延素子にて第１クロック信号ＣＬＫ１を遅延させて第２クロック信号ＣＬＫ２を生成する。スレーブＤＬＬ回路１２の位相調整回路３１は、第１段数データＤｓ１が２つの値の間で遷移している場合、第１段数データＤｓ１の変化に応じた補正を行って第２段数データＤｓ２を生成する。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

【課題】精度良く信号を遅延する。
【解決手段】遅延対象信号を遅延した遅延信号を出力する遅延装置であって、遅延対象信号を遅延させた信号を出力する遅延回路と、少なくとも一部の期間において遅延対象信号とは異なる論理値の信号を遅延回路へと入力させて、遅延回路に入力される信号の論理値毎の割合を基準割合に近付ける調整部と、を備え、調整部は、遅延対象信号および遅延対象信号を論理反転した反転信号を切り替えて遅延回路へと入力させる、遅延装置を提供する。 （もっと読む）

【課題】
回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供する
【解決手段】
ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。 （もっと読む）

【課題】簡易な回路構成で信号のパルス幅やデューティ比を一定に保つことができるよう
にする。
【解決手段】エッジ抽出回路１は、入力パルス信号Ｄinの立ち上がりエッジ及び立ち下り
エッジを抽出し、抽出した立ち上がりエッジ及び立ち下りエッジを正パルス信号又は負パ
ルス信号のいずれかに統一したパルス信号ｎ２を生成する。これにより、信号伝送回路２
における入力パルス信号Ｄinの立ち上がりの遅延と立ち下りの遅延による変動を入力パル
ス信号Ｄinの立ち上がり又は立ち下りで同じ条件にできる。従って、信号伝送回路２にお
ける入力パルス信号Ｄinの立ち上がりと立ち下がりにおける伝播遅延時間差が生じない。
信号伝送回路２は、エッジ抽出回路１により生成されたパルス信号ｎ２を伝送する。波形
再生回路３は、信号伝送回路２により伝送されたパルス信号ｎ２から波形を再生して出力
パルス信号Ｄoutを得る。 （もっと読む）

【課題】クロック選択回路の最終選択出力でのメタステーブルの障害の発生確率を低減する。
【解決手段】半導体集積回路に内蔵のクロック選択回路は、デコーダＤＥＣ、制御ユニットＣｎｔ、マルチプレクサＭｐｘを有する。ＤＥＣに選択信号ＳＥＬが供給され、Ｃｎｔに第１と第２のクロック信号ＣＫＩＮ０、１とデコーダＤＥＣの第１と第２の選択出力信号が供給され、ＭｐｘにＣｎｔの第１と第２の選択制御信号Ｑ´０、１が供給される。Ｃｎｔの第１と第２のゲートＡＮＤ０、１の一方の入力にＤＥＣの第１と第２の選択出力信号が供給される。第１ゲートＡＮＤ０の出力と第２ゲートＡＮＤ１の他方の入力の間に直列接続の第１と第２のＤ型フリップフロップＤ−ＦＦ０、２と、第２ゲートＡＮＤ１の出力と第１ゲートＡＮＤ０の他方の入力の間に直列接続の第３と第４のＤ型フリップフロップＤ−ＦＦ１、３を含む。 （もっと読む）

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。 （もっと読む）

【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

【課題】簡単な構成で様々な遅延値を有する遅延回路を設計する技術及び遅延回路の電力消費量を減らす技術を提供すること。
【解決手段】直列に接続される複数の第１の遅延部２１０〜２３０と、複数の第１の遅延部２１０〜２３０の各々の出力端Ａ〜Ｃに備えられ、対応する第１の遅延部２１０〜２３０の出力信号Ａ〜Ｃまたは外部入力信号ＩＮを選択して出力する複数の第１の選択部２５０〜２７０と、最後段の第１の選択部２７０の出力信号を受信し、遅延設定情報ＳＥＬに応じて設定される遅延値の分だけ、受信した信号を遅延して出力する第２の遅延部２４０とを備える。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、そのポジティブエッジと同期して遷移するパルス信号ＰＷＭ１を発生する。インバータ４４は、クロックＣＬＫを反転する。フリップフロップ４６は、インバータ４４からの反転クロックＣＬＫ＃のポジティブエッジのタイミングで、パルス信号ＰＷＭ１を取り込む。論理ゲート４８は、パルス信号ＰＷＭ１とフリップフロップ４６の出力ＰＷＭ２を多重化する。セレクタ５０は、論理ゲート４８の出力と、パルス信号ＰＷＭ１のいずれかを選択する。 （もっと読む）

【課題】低クロック周波数のディジタル回路により高Ｓ／Ｎが確保できるＰＷＭパルス生成装置を提供すること。
【解決手段】アナログの振幅変換信号Ｍをアナログ・ディジタル変換器１１によりディジタル信号に変換し、パルス変換部１３でパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、ディジタル信号により遅延時間が制御されるアナログ遅延器２０を設け、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにして、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できるようにし、このとき変換テーブル１４を設け、アナログ遅延器２０を構成している回路素子の特性バラツキが補正されるようにしたもの。 （もっと読む）