パルス発生回路およびパルス幅変調器、遅延回路ならびにそれらを利用したスイッチング電源の制御回路
【課題】消費電力を低減する。
【解決手段】パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、そのポジティブエッジと同期して遷移するパルス信号ＰＷＭ１を発生する。インバータ４４は、クロックＣＬＫを反転する。フリップフロップ４６は、インバータ４４からの反転クロックＣＬＫ＃のポジティブエッジのタイミングで、パルス信号ＰＷＭ１を取り込む。論理ゲート４８は、パルス信号ＰＷＭ１とフリップフロップ４６の出力ＰＷＭ２を多重化する。セレクタ５０は、論理ゲート４８の出力と、パルス信号ＰＷＭ１のいずれかを選択する。
【解決手段】パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、そのポジティブエッジと同期して遷移するパルス信号ＰＷＭ１を発生する。インバータ４４は、クロックＣＬＫを反転する。フリップフロップ４６は、インバータ４４からの反転クロックＣＬＫ＃のポジティブエッジのタイミングで、パルス信号ＰＷＭ１を取り込む。論理ゲート４８は、パルス信号ＰＷＭ１とフリップフロップ４６の出力ＰＷＭ２を多重化する。セレクタ５０は、論理ゲート４８の出力と、パルス信号ＰＷＭ１のいずれかを選択する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルスの発生技術に関する。
【背景技術】
【０００２】
スイッチング電源やモータなどの、スイッチングするパルス信号によって制御される電子回路の駆動制御に、パルス幅変調が利用される。パルス幅変調では、電子回路の電気的状態がフィードバックされ、フィードバックされた信号にもとづいて、パルス信号のパルス幅が調節される。スイッチング電源（ＤＣ／ＤＣコンバータやＤＣ／ＡＣコンバータ）を駆動する場合、その出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するように、パルス信号のパルス幅が調節される。モータを駆動する場合、モータのコイルに流れる電流が、所定の電流と一致するように、パルス幅が調節される。
【０００３】
パルス幅変調をデジタル回路で構成する場合、パルス信号の周波数よりも十分高いクロック信号を発生し、クロック信号をカウンタによってパルス幅に応じた回数、カウントすることにより、所望のパルス幅を有するパルスを生成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／１２６４１０Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の方式では、パルス信号のパルス幅の分解能に応じた周波数のクロック信号を発生する必要があるため、高分解能を得ようとすると、高周波数で発振するオシレータが必要となり、回路の消費電力が高くなる。
【０００６】
本発明は係る課題に鑑みてなされたものであり、その目的のひとつは、低消費電力で高分解能が得られるパルス幅変調器、ならびにこのパルス幅変調器などに利用可能なパルス発生回路および遅延回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、パルス発生回路に関する。このパルス発生回路は、所定の周波数のクロックを受け、その一方のエッジ（ポジティブエッジ）と同期して遷移するパルス信号を発生するパルス発生部と、クロックを反転するインバータと、インバータからの反転クロックの一方のエッジ（ポジティブエッジ）のタイミングで、パルス信号を取り込むフリップフロップと、パルス信号とフリップフロップの出力を多重化する論理ゲートと、を備える。
【０００８】
インバータからの反転クロックの一方のエッジ（ポジティブエッジ）は、反転前のクロックの他方のエッジ（ネガティブエッジ）と対応する。したがって論理ゲートからは、パルス信号の他方のエッジ（ネガティブエッジ）が、クロックの半周期だけ遅延した信号が出力される。したがってクロックの半周期の単位で、パルス信号のパルス幅を調節できる。別の観点から見れば、クロックの周波数を２倍にすることなく、時間分解能を２倍に設定できるため、消費電力を低減できる。
【０００９】
ある態様のパルス発せ回路は、論理ゲートの出力とパルス信号のいずれかを選択するセレクタをさらに備えてもよい。この場合、セレクタの切り換えることにより、パルス幅を調節できる。
【００１０】
パルス発生部は、クロックの一方のエッジをカウントし、カウント値が所定値に達するまでの期間、所定レベルとなるパルス信号を発生するカウンタを含んでもよい。
【００１１】
本発明の別の態様は、パルス幅変調器である。このパルス幅変調器は、上述のパルス発生回路と、パルス発生部の所定値を設定するパルス幅制御部と、を備える。
この態様によると、消費電力を低減できる。
【００１２】
本発明のさらに別の態様は、スイッチング電源の制御回路に関する。この制御回路は、スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、パルス変調器からのパルス信号を利用して、スイッチング電源のスイッチング素子を駆動するドライバと、を備える。パルス変調器は、上述のパルス幅変調器を含む。
【００１３】
本発明のある態様の遅延回路は、入力パルスのネガティブエッジに可変遅延を与える遅延回路に関する。この遅延回路は、カスケード接続された複数の遅延ユニットを含み、初段の遅延ユニットに入力パルスが入力された遅延ユニット群と、複数の遅延ユニットそれぞれの出力信号と、入力パルスを多重化する論理ゲートと、を備える。遅延ユニットは、イネーブル信号が入力されるイネーブル端子を有し、イネーブル信号がアサートされたとき、パルス信号に所定の遅延を与え、ネゲートされたときオフとなる。
【００１４】
この態様によると、必要な遅延量に応じたイネーブル信号をアサートすることにより入力パルスのネガティブエッジを遅延させることができ、その他のイネーブル信号をネゲートすることにより、消費電力を低減することができる。
【００１５】
本発明の別の態様は、パルス幅変調器である。このパルス幅変調器は、上述の遅延回路と、遅延回路の複数の遅延ユニットそれぞれに対するイネーブル信号を生成するパルス幅制御部と、を備える。
この態様によると、消費電力を低減できる。
【００１６】
本発明のさらに別の態様は、スイッチング電源の制御回路に関する。この制御回路は、スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、パルス変調器からのパルス信号を利用して、スイッチング電源のスイッチング素子を駆動するドライバと、を備える。パルス変調器は、上述のパルス幅変調器を含む。
【００１７】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、消費電力を低減できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係るパルス発生回路の構成を示す回路図である。
【図２】図１のパルス発生回路の動作を示すタイムチャートである。
【図３】図１のパルス発生回路を利用したパルス幅変調器を備えるスイッチング電源の構成を示すブロック図である。
【図４】図４（ａ）〜（ｃ）は、図３の遅延回路の構成例を示す回路図である。
【図５】図４（ｃ）の遅延回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
図１は、本発明の実施の形態に係るパルス発生回路４０の構成を示す回路図である。パルス発生回路４０は、パルス発生部４２、インバータ４４、フリップフロップ４６、論理ゲート４８、セレクタ５０を備える。
【００２２】
パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、その一方のエッジ（ポジティブエッジ）と同期して遷移するパルス信号ＰＷＭ１を発生する。インバータ４４は、クロックＣＬＫを反転し、反転クロックＣＬＫ＃を出力する。
【００２３】
パルス発生部４２は、クロックＣＬＫの一方のエッジ（ポジティブエッジ）をカウントし、カウント値ＣＯＵＮＴが所定値Ｎに達するまでの期間、所定レベル（ハイレベル）となるパルス信号ＰＷＭを発生するカウンタを含む。ただしパルス発生部４２はカウンタ以外を用いて構成されてもよい。
【００２４】
フリップフロップ４６は、インバータ４４からの反転クロックＣＬＫ＃の一方のエッジ（ポジティブエッジ）のタイミングで、パルス信号ＰＷＭ１の値を取り込む。フリップフロップ４６の出力ＰＷＭ２は、パルス信号ＰＷＭをクロックＣＬＫの半周期、遅延した信号（遅延パルス信号ＰＷＭ２）となる。
【００２５】
論理ゲート４８は、入力された複数の信号の論理和を出力するＯＲゲートで構成され、パルス信号の一方のエッジ（ネガティブエッジ）を半周期遅延した信号を出力する。
【００２６】
セレクタ５０は、選択信号ＳＥＬの値にもとづいて、論理ゲート４８の出力ＰＷＭ３と、パルス信号ＰＷＭ１のいずれかを選択する。具体的には、選択信号ＳＥＬが１のとき、論理ゲート４８の出力ＰＷＭ３を選択し、０のときパルス発生部４２からのパルス信号ＰＷＭ１を選択する。
【００２７】
以上がパルス発生回路４０の構成である。続いてその動作を説明する。図２は、図１のパルス発生回路４０の動作を示すタイムチャートである。図２からも明らかなように、もとのパルス信号ＰＷＭ１は、ポジティブエッジとネガティブエッジが両方とも、クロックＣＬＫのポジティブエッジの同期しているのに対して、パルス信号ＰＷＭ３のネガティブエッジは、クロックＣＬＫのネガティブエッジと同期している。従来の技術で、パルス信号ＰＷＭ３を生成する場合、クロックＣＬＫの周波数を２倍に高める必要が有り、消費電力が増大するという問題があった。これに対して、実施の形態に係るパルス発生回路４０を用いれば、クロックＣＬＫの周波数を高める必要がないため、消費電力を低減できる。
【００２８】
さらにセレクタ５０を設け、２つのパルス信号ＰＷＭ１、ＰＷＭ３を切り換え可能であるため、後段の回路の出力するパルス信号のパルス幅を、クロックＣＬＫの半周期で調節することができる。
【００２９】
続いてパルス発生回路４０の好適なアプリケーションを説明する。パルス発生回路４０は、パルス幅変調器に好適に利用できる。図３は、図１のパルス発生回路４０を利用したパルス幅変調器２０を備えるスイッチング電源２００の構成を示すブロック図である。
【００３０】
スイッチング電源２００は、入力電圧Ｖｉｎを降圧し、出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータであり、制御回路１００および出力回路１１０を備える。出力回路１１０は、スイッチング素子ＳＷ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を備える一般的なトポロジーを有する。整流ダイオードＤ１に代えて同期整流トランジスタが設けられてもよい。出力回路１１０は、昇圧型のトポロジーを有してもよい。
【００３１】
制御回路１００は、パルス幅変調器２０、ドライバ３２、Ａ／Ｄコンバータ３４を備える。Ａ／Ｄコンバータ３４は、スイッチング電源２００の出力電圧Ｖｏｕｔをデジタル値に変換する。パルス幅変調器２０は、デジタル値が所定の値に近づくようにパルス幅が調節されるパルス信号ＰＷＭを生成する。ドライバ３２は、パルス信号ＰＷＭを利用して、スイッチング素子ＳＷ１を駆動する。
【００３２】
パルス幅変調器２０は、パルス発生回路４０、遅延回路１０、パルス幅制御部２２を備える。パルス発生回路４０は、パルス幅制御部２２からの制御にもとづいて、所定のパルス幅を有するパルス信号ＤＩＮを生成する。パルス発生回路４０は、図１の構成を有する。遅延回路１０は、パルス発生回路４０からのパルス信号ＤＩＮを遅延させ、またはパルス幅を微調整する。
【００３３】
パルス幅制御部２２は、Ａ／Ｄコンバータ３４からのデジタル値にもとづいて、出力電圧Ｖｏｕｔを目標値に一致させるために最適なパルス信号ＰＷＭのパルス幅を演算する。パルス幅制御部２２は、所望のパルス幅が得られるように、パルス発生回路４０および遅延回路１０を制御する。
【００３４】
図４（ａ）〜（ｃ）は、遅延回路１０の構成例を示す回路図である。遅延回路１０は、入力パルスＤＩＮのネガティブエッジに可変遅延を与え、出力信号ＯＵＴを出力する。
【００３５】
図４（ａ）は、基本となる遅延ユニットＤＵの回路シンボルを示す。遅延ユニットＤＵは、入力端子Ｄ、出力端子Ｚに加えて、イネーブル端子ＥＮを備える。遅延ユニットＤＵは、イネーブル端子に入力されるイネーブル信号ＥＮがアサートされるとき（ＥＮ＝１）、アクティブとなり、入力端子Ｄに入力された信号に所定の単位遅延Ｄを与え、出力端子Ｚから出力する。イネーブル信号ＥＮがネゲートされるとき（ＥＮ＝０）、遅延ユニットＤＵはオフとなり、その出力はローレベルＬ（＝０）となる。図４（ｂ）は、遅延ユニットＤＵの論理値表である。
【００３６】
図４（ｃ）の実施の形態に係る遅延回路１０は、遅延ユニット群１２および論理ゲート１４を備える。遅延ユニット群１２は、ｎ個（ｎは２以上の整数）の遅延ユニットＤＵ１〜ＤＵｎを含む。複数の遅延ユニットＤＵは、カスケードに接続されており、ｉ段目（２≦ｉ≦ｎ）遅延ユニットＤＵｉの入力端子Ｄは、前段（ｉ−１段目）遅延ユニットＤＵｉ−１の出力端子Ｚと接続される。初段の遅延ユニットＤＵ１の入力端子Ｄには、入力パルス信号ＤＩＮが入力される。
【００３７】
論理ゲート１４は、複数の遅延ユニットＤＵ１〜ＤＵｎそれぞれの出力信号Ｄｅｌａｙ１〜Ｄｅｌａｙ（ｎ）と、入力パルスＤＩＮを多重化し、出力信号ＯＵＴとして出力する。論理ゲート１４は、入力された複数の信号の論理和を出力するＯＲゲートで構成できる。
【００３８】
以上が遅延回路１０の構成である。図５は、図４（ｃ）の遅延回路１０の動作を示すタイムチャートである。図５のタイムチャートは、イネーブル信号ＥＮ１〜ＥＮ３をアサートし、その他をネゲートした場合を示す。
【００３９】
１段目から３段目の遅延ユニットＤＵ１〜ＤＵ３の出力Ｄｅｌａｙ１〜Ｄｅｌａｙ３はそれぞれ、前段からの信号よりも、単位時間Ｄだけ遅れた信号となる。遅延ユニットＤＵ４〜ＤＵｎの出力Ｄｅｌａｙ４〜Ｄｅｌａｙ（ｎ）は、ローレベルである。このとき論理ゲート１４の出力信号ＯＵＴは、ポジティブエッジのタイミングが入力信号ＤＩＮと同じであり、ネガティブエッジのタイミングが、入力信号ＤＩＮよりも３×Ｄだけ遅延したパルスとなる。
【００４０】
図１の遅延回路１０によれば、ｋ個のイネーブル信号ＥＮ１〜ＥＮｋ（１≦ｋ≦ｎ）をアサートし、ＥＮｋ＋１〜ＥＮｎをネゲートすることにより、ネガティブエッジに対して、遅延量ｋ×Ｄを与えることができる。
【００４１】
また、このときｋ＋１〜ｎ段目の遅延ユニットＤＵでは、信号のレベル遷移が発生しないため、無駄な電力が消費せず、遅延回路１０全体の消費電力を抑制することができる。
【００４２】
図３のスイッチング電源２００によれば、パルス発生回路４０および遅延回路１０を利用しているため、制御回路１００の内部の消費電力を低減できる。
【００４３】
図４（ａ）〜（ｃ）の遅延回路１０の用途は、図３のスイッチング電源に限定されず、その他のさまざまな回路の遅延回路として利用することができ、それらの用途においても、消費電力を低減することができる。
【００４４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【符号の説明】
【００４５】
１０…遅延回路、ＤＵ…遅延ユニット、１２…遅延ユニット群、１４…論理ゲート、２０…パルス幅変調器、２２…パルス幅制御部、３２…ドライバ、３４…Ａ／Ｄコンバータ、１００…制御回路、１１０…出力回路、ＳＷ１…スイッチング素子、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、２００…スイッチング電源、４０…パルス発生回路、４２…パルス発生部、４４…インバータ、４６…フリップフロップ、４８…論理ゲート、５０…セレクタ。
【技術分野】
【０００１】
本発明は、パルスの発生技術に関する。
【背景技術】
【０００２】
スイッチング電源やモータなどの、スイッチングするパルス信号によって制御される電子回路の駆動制御に、パルス幅変調が利用される。パルス幅変調では、電子回路の電気的状態がフィードバックされ、フィードバックされた信号にもとづいて、パルス信号のパルス幅が調節される。スイッチング電源（ＤＣ／ＤＣコンバータやＤＣ／ＡＣコンバータ）を駆動する場合、その出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するように、パルス信号のパルス幅が調節される。モータを駆動する場合、モータのコイルに流れる電流が、所定の電流と一致するように、パルス幅が調節される。
【０００３】
パルス幅変調をデジタル回路で構成する場合、パルス信号の周波数よりも十分高いクロック信号を発生し、クロック信号をカウンタによってパルス幅に応じた回数、カウントすることにより、所望のパルス幅を有するパルスを生成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／１２６４１０Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の方式では、パルス信号のパルス幅の分解能に応じた周波数のクロック信号を発生する必要があるため、高分解能を得ようとすると、高周波数で発振するオシレータが必要となり、回路の消費電力が高くなる。
【０００６】
本発明は係る課題に鑑みてなされたものであり、その目的のひとつは、低消費電力で高分解能が得られるパルス幅変調器、ならびにこのパルス幅変調器などに利用可能なパルス発生回路および遅延回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、パルス発生回路に関する。このパルス発生回路は、所定の周波数のクロックを受け、その一方のエッジ（ポジティブエッジ）と同期して遷移するパルス信号を発生するパルス発生部と、クロックを反転するインバータと、インバータからの反転クロックの一方のエッジ（ポジティブエッジ）のタイミングで、パルス信号を取り込むフリップフロップと、パルス信号とフリップフロップの出力を多重化する論理ゲートと、を備える。
【０００８】
インバータからの反転クロックの一方のエッジ（ポジティブエッジ）は、反転前のクロックの他方のエッジ（ネガティブエッジ）と対応する。したがって論理ゲートからは、パルス信号の他方のエッジ（ネガティブエッジ）が、クロックの半周期だけ遅延した信号が出力される。したがってクロックの半周期の単位で、パルス信号のパルス幅を調節できる。別の観点から見れば、クロックの周波数を２倍にすることなく、時間分解能を２倍に設定できるため、消費電力を低減できる。
【０００９】
ある態様のパルス発せ回路は、論理ゲートの出力とパルス信号のいずれかを選択するセレクタをさらに備えてもよい。この場合、セレクタの切り換えることにより、パルス幅を調節できる。
【００１０】
パルス発生部は、クロックの一方のエッジをカウントし、カウント値が所定値に達するまでの期間、所定レベルとなるパルス信号を発生するカウンタを含んでもよい。
【００１１】
本発明の別の態様は、パルス幅変調器である。このパルス幅変調器は、上述のパルス発生回路と、パルス発生部の所定値を設定するパルス幅制御部と、を備える。
この態様によると、消費電力を低減できる。
【００１２】
本発明のさらに別の態様は、スイッチング電源の制御回路に関する。この制御回路は、スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、パルス変調器からのパルス信号を利用して、スイッチング電源のスイッチング素子を駆動するドライバと、を備える。パルス変調器は、上述のパルス幅変調器を含む。
【００１３】
本発明のある態様の遅延回路は、入力パルスのネガティブエッジに可変遅延を与える遅延回路に関する。この遅延回路は、カスケード接続された複数の遅延ユニットを含み、初段の遅延ユニットに入力パルスが入力された遅延ユニット群と、複数の遅延ユニットそれぞれの出力信号と、入力パルスを多重化する論理ゲートと、を備える。遅延ユニットは、イネーブル信号が入力されるイネーブル端子を有し、イネーブル信号がアサートされたとき、パルス信号に所定の遅延を与え、ネゲートされたときオフとなる。
【００１４】
この態様によると、必要な遅延量に応じたイネーブル信号をアサートすることにより入力パルスのネガティブエッジを遅延させることができ、その他のイネーブル信号をネゲートすることにより、消費電力を低減することができる。
【００１５】
本発明の別の態様は、パルス幅変調器である。このパルス幅変調器は、上述の遅延回路と、遅延回路の複数の遅延ユニットそれぞれに対するイネーブル信号を生成するパルス幅制御部と、を備える。
この態様によると、消費電力を低減できる。
【００１６】
本発明のさらに別の態様は、スイッチング電源の制御回路に関する。この制御回路は、スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、パルス変調器からのパルス信号を利用して、スイッチング電源のスイッチング素子を駆動するドライバと、を備える。パルス変調器は、上述のパルス幅変調器を含む。
【００１７】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、消費電力を低減できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係るパルス発生回路の構成を示す回路図である。
【図２】図１のパルス発生回路の動作を示すタイムチャートである。
【図３】図１のパルス発生回路を利用したパルス幅変調器を備えるスイッチング電源の構成を示すブロック図である。
【図４】図４（ａ）〜（ｃ）は、図３の遅延回路の構成例を示す回路図である。
【図５】図４（ｃ）の遅延回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
図１は、本発明の実施の形態に係るパルス発生回路４０の構成を示す回路図である。パルス発生回路４０は、パルス発生部４２、インバータ４４、フリップフロップ４６、論理ゲート４８、セレクタ５０を備える。
【００２２】
パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、その一方のエッジ（ポジティブエッジ）と同期して遷移するパルス信号ＰＷＭ１を発生する。インバータ４４は、クロックＣＬＫを反転し、反転クロックＣＬＫ＃を出力する。
【００２３】
パルス発生部４２は、クロックＣＬＫの一方のエッジ（ポジティブエッジ）をカウントし、カウント値ＣＯＵＮＴが所定値Ｎに達するまでの期間、所定レベル（ハイレベル）となるパルス信号ＰＷＭを発生するカウンタを含む。ただしパルス発生部４２はカウンタ以外を用いて構成されてもよい。
【００２４】
フリップフロップ４６は、インバータ４４からの反転クロックＣＬＫ＃の一方のエッジ（ポジティブエッジ）のタイミングで、パルス信号ＰＷＭ１の値を取り込む。フリップフロップ４６の出力ＰＷＭ２は、パルス信号ＰＷＭをクロックＣＬＫの半周期、遅延した信号（遅延パルス信号ＰＷＭ２）となる。
【００２５】
論理ゲート４８は、入力された複数の信号の論理和を出力するＯＲゲートで構成され、パルス信号の一方のエッジ（ネガティブエッジ）を半周期遅延した信号を出力する。
【００２６】
セレクタ５０は、選択信号ＳＥＬの値にもとづいて、論理ゲート４８の出力ＰＷＭ３と、パルス信号ＰＷＭ１のいずれかを選択する。具体的には、選択信号ＳＥＬが１のとき、論理ゲート４８の出力ＰＷＭ３を選択し、０のときパルス発生部４２からのパルス信号ＰＷＭ１を選択する。
【００２７】
以上がパルス発生回路４０の構成である。続いてその動作を説明する。図２は、図１のパルス発生回路４０の動作を示すタイムチャートである。図２からも明らかなように、もとのパルス信号ＰＷＭ１は、ポジティブエッジとネガティブエッジが両方とも、クロックＣＬＫのポジティブエッジの同期しているのに対して、パルス信号ＰＷＭ３のネガティブエッジは、クロックＣＬＫのネガティブエッジと同期している。従来の技術で、パルス信号ＰＷＭ３を生成する場合、クロックＣＬＫの周波数を２倍に高める必要が有り、消費電力が増大するという問題があった。これに対して、実施の形態に係るパルス発生回路４０を用いれば、クロックＣＬＫの周波数を高める必要がないため、消費電力を低減できる。
【００２８】
さらにセレクタ５０を設け、２つのパルス信号ＰＷＭ１、ＰＷＭ３を切り換え可能であるため、後段の回路の出力するパルス信号のパルス幅を、クロックＣＬＫの半周期で調節することができる。
【００２９】
続いてパルス発生回路４０の好適なアプリケーションを説明する。パルス発生回路４０は、パルス幅変調器に好適に利用できる。図３は、図１のパルス発生回路４０を利用したパルス幅変調器２０を備えるスイッチング電源２００の構成を示すブロック図である。
【００３０】
スイッチング電源２００は、入力電圧Ｖｉｎを降圧し、出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータであり、制御回路１００および出力回路１１０を備える。出力回路１１０は、スイッチング素子ＳＷ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を備える一般的なトポロジーを有する。整流ダイオードＤ１に代えて同期整流トランジスタが設けられてもよい。出力回路１１０は、昇圧型のトポロジーを有してもよい。
【００３１】
制御回路１００は、パルス幅変調器２０、ドライバ３２、Ａ／Ｄコンバータ３４を備える。Ａ／Ｄコンバータ３４は、スイッチング電源２００の出力電圧Ｖｏｕｔをデジタル値に変換する。パルス幅変調器２０は、デジタル値が所定の値に近づくようにパルス幅が調節されるパルス信号ＰＷＭを生成する。ドライバ３２は、パルス信号ＰＷＭを利用して、スイッチング素子ＳＷ１を駆動する。
【００３２】
パルス幅変調器２０は、パルス発生回路４０、遅延回路１０、パルス幅制御部２２を備える。パルス発生回路４０は、パルス幅制御部２２からの制御にもとづいて、所定のパルス幅を有するパルス信号ＤＩＮを生成する。パルス発生回路４０は、図１の構成を有する。遅延回路１０は、パルス発生回路４０からのパルス信号ＤＩＮを遅延させ、またはパルス幅を微調整する。
【００３３】
パルス幅制御部２２は、Ａ／Ｄコンバータ３４からのデジタル値にもとづいて、出力電圧Ｖｏｕｔを目標値に一致させるために最適なパルス信号ＰＷＭのパルス幅を演算する。パルス幅制御部２２は、所望のパルス幅が得られるように、パルス発生回路４０および遅延回路１０を制御する。
【００３４】
図４（ａ）〜（ｃ）は、遅延回路１０の構成例を示す回路図である。遅延回路１０は、入力パルスＤＩＮのネガティブエッジに可変遅延を与え、出力信号ＯＵＴを出力する。
【００３５】
図４（ａ）は、基本となる遅延ユニットＤＵの回路シンボルを示す。遅延ユニットＤＵは、入力端子Ｄ、出力端子Ｚに加えて、イネーブル端子ＥＮを備える。遅延ユニットＤＵは、イネーブル端子に入力されるイネーブル信号ＥＮがアサートされるとき（ＥＮ＝１）、アクティブとなり、入力端子Ｄに入力された信号に所定の単位遅延Ｄを与え、出力端子Ｚから出力する。イネーブル信号ＥＮがネゲートされるとき（ＥＮ＝０）、遅延ユニットＤＵはオフとなり、その出力はローレベルＬ（＝０）となる。図４（ｂ）は、遅延ユニットＤＵの論理値表である。
【００３６】
図４（ｃ）の実施の形態に係る遅延回路１０は、遅延ユニット群１２および論理ゲート１４を備える。遅延ユニット群１２は、ｎ個（ｎは２以上の整数）の遅延ユニットＤＵ１〜ＤＵｎを含む。複数の遅延ユニットＤＵは、カスケードに接続されており、ｉ段目（２≦ｉ≦ｎ）遅延ユニットＤＵｉの入力端子Ｄは、前段（ｉ−１段目）遅延ユニットＤＵｉ−１の出力端子Ｚと接続される。初段の遅延ユニットＤＵ１の入力端子Ｄには、入力パルス信号ＤＩＮが入力される。
【００３７】
論理ゲート１４は、複数の遅延ユニットＤＵ１〜ＤＵｎそれぞれの出力信号Ｄｅｌａｙ１〜Ｄｅｌａｙ（ｎ）と、入力パルスＤＩＮを多重化し、出力信号ＯＵＴとして出力する。論理ゲート１４は、入力された複数の信号の論理和を出力するＯＲゲートで構成できる。
【００３８】
以上が遅延回路１０の構成である。図５は、図４（ｃ）の遅延回路１０の動作を示すタイムチャートである。図５のタイムチャートは、イネーブル信号ＥＮ１〜ＥＮ３をアサートし、その他をネゲートした場合を示す。
【００３９】
１段目から３段目の遅延ユニットＤＵ１〜ＤＵ３の出力Ｄｅｌａｙ１〜Ｄｅｌａｙ３はそれぞれ、前段からの信号よりも、単位時間Ｄだけ遅れた信号となる。遅延ユニットＤＵ４〜ＤＵｎの出力Ｄｅｌａｙ４〜Ｄｅｌａｙ（ｎ）は、ローレベルである。このとき論理ゲート１４の出力信号ＯＵＴは、ポジティブエッジのタイミングが入力信号ＤＩＮと同じであり、ネガティブエッジのタイミングが、入力信号ＤＩＮよりも３×Ｄだけ遅延したパルスとなる。
【００４０】
図１の遅延回路１０によれば、ｋ個のイネーブル信号ＥＮ１〜ＥＮｋ（１≦ｋ≦ｎ）をアサートし、ＥＮｋ＋１〜ＥＮｎをネゲートすることにより、ネガティブエッジに対して、遅延量ｋ×Ｄを与えることができる。
【００４１】
また、このときｋ＋１〜ｎ段目の遅延ユニットＤＵでは、信号のレベル遷移が発生しないため、無駄な電力が消費せず、遅延回路１０全体の消費電力を抑制することができる。
【００４２】
図３のスイッチング電源２００によれば、パルス発生回路４０および遅延回路１０を利用しているため、制御回路１００の内部の消費電力を低減できる。
【００４３】
図４（ａ）〜（ｃ）の遅延回路１０の用途は、図３のスイッチング電源に限定されず、その他のさまざまな回路の遅延回路として利用することができ、それらの用途においても、消費電力を低減することができる。
【００４４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【符号の説明】
【００４５】
１０…遅延回路、ＤＵ…遅延ユニット、１２…遅延ユニット群、１４…論理ゲート、２０…パルス幅変調器、２２…パルス幅制御部、３２…ドライバ、３４…Ａ／Ｄコンバータ、１００…制御回路、１１０…出力回路、ＳＷ１…スイッチング素子、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、２００…スイッチング電源、４０…パルス発生回路、４２…パルス発生部、４４…インバータ、４６…フリップフロップ、４８…論理ゲート、５０…セレクタ。
【特許請求の範囲】
【請求項１】
所定の周波数のクロックを受け、その一方のエッジと同期して遷移するパルス信号を発生するパルス発生部と、
前記クロックを反転するインバータと、
前記インバータからの反転クロックの一方のエッジのタイミングで、前記パルス信号を取り込むフリップフロップと、
前記パルス信号と前記フリップフロップの出力を多重化する論理ゲートと、
を備えることを特徴とするパルス発生回路。
【請求項２】
前記論理ゲートの出力と、前記パルス信号のいずれかを選択するセレクタをさらに備えることを特徴とする請求項１に記載のパルス発生回路。
【請求項３】
前記パルス発生部は、前記クロックの前記一方のエッジをカウントし、カウント値が所定値に達するまでの期間、所定レベルとなる前記パルス信号を発生するカウンタを含むことを特徴とする請求項１または２に記載のパルス発生回路。
【請求項４】
請求項３に記載のパルス発生回路と、
前記パルス発生部の所定値を設定するパルス幅制御部と、
を備えることを特徴とするパルス幅変調器。
【請求項５】
スイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、
前記パルス変調器からの前記パルス信号を利用して、前記スイッチング電源のスイッチング素子を駆動するドライバと、
を備え、前記パルス変調器は、請求項４に記載のパルス幅変調器を含むことを特徴とする制御回路。
【請求項６】
入力パルスのネガティブエッジに可変遅延を与える遅延回路であって、
カスケード接続された複数の遅延ユニットを含み、初段の前記遅延ユニットに前記入力パルスが入力された遅延ユニット群と、
前記複数の遅延ユニットそれぞれの出力信号と、前記入力パルスを多重化する論理ゲートと、
を備え、前記遅延ユニットは、イネーブル信号が入力されるイネーブル端子を有し、前記イネーブル信号がアサートされたとき、パルス信号に所定の遅延を与え、ネゲートされたときオフとなることを特徴とする遅延回路。
【請求項７】
請求項６に記載の遅延回路と、
前記遅延回路の前記複数の遅延ユニットそれぞれに対するイネーブル信号を生成するパルス幅制御部と、
を備えることを特徴とするパルス幅変調器。
【請求項８】
スイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、
前記パルス変調器からの前記パルス信号を利用して、前記スイッチング電源のスイッチング素子を駆動するドライバと、
を備え、前記パルス変調器は、請求項７に記載のパルス幅変調器を含むことを特徴とする制御回路。
【請求項１】
所定の周波数のクロックを受け、その一方のエッジと同期して遷移するパルス信号を発生するパルス発生部と、
前記クロックを反転するインバータと、
前記インバータからの反転クロックの一方のエッジのタイミングで、前記パルス信号を取り込むフリップフロップと、
前記パルス信号と前記フリップフロップの出力を多重化する論理ゲートと、
を備えることを特徴とするパルス発生回路。
【請求項２】
前記論理ゲートの出力と、前記パルス信号のいずれかを選択するセレクタをさらに備えることを特徴とする請求項１に記載のパルス発生回路。
【請求項３】
前記パルス発生部は、前記クロックの前記一方のエッジをカウントし、カウント値が所定値に達するまでの期間、所定レベルとなる前記パルス信号を発生するカウンタを含むことを特徴とする請求項１または２に記載のパルス発生回路。
【請求項４】
請求項３に記載のパルス発生回路と、
前記パルス発生部の所定値を設定するパルス幅制御部と、
を備えることを特徴とするパルス幅変調器。
【請求項５】
スイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、
前記パルス変調器からの前記パルス信号を利用して、前記スイッチング電源のスイッチング素子を駆動するドライバと、
を備え、前記パルス変調器は、請求項４に記載のパルス幅変調器を含むことを特徴とする制御回路。
【請求項６】
入力パルスのネガティブエッジに可変遅延を与える遅延回路であって、
カスケード接続された複数の遅延ユニットを含み、初段の前記遅延ユニットに前記入力パルスが入力された遅延ユニット群と、
前記複数の遅延ユニットそれぞれの出力信号と、前記入力パルスを多重化する論理ゲートと、
を備え、前記遅延ユニットは、イネーブル信号が入力されるイネーブル端子を有し、前記イネーブル信号がアサートされたとき、パルス信号に所定の遅延を与え、ネゲートされたときオフとなることを特徴とする遅延回路。
【請求項７】
請求項６に記載の遅延回路と、
前記遅延回路の前記複数の遅延ユニットそれぞれに対するイネーブル信号を生成するパルス幅制御部と、
を備えることを特徴とするパルス幅変調器。
【請求項８】
スイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧をデジタル値に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータからのデジタル値が、所定の目標値に近づくように、パルス幅が調節されるパルス信号を生成するパルス変調器と、
前記パルス変調器からの前記パルス信号を利用して、前記スイッチング電源のスイッチング素子を駆動するドライバと、
を備え、前記パルス変調器は、請求項７に記載のパルス幅変調器を含むことを特徴とする制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１２４４５４（Ｐ２０１０−１２４４５４Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００９−１９５４１６（Ｐ２００９−１９５４１６）
【出願日】平成２１年８月２６日（２００９．８．２６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２１年８月２６日（２００９．８．２６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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