【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路を提供する。
【解決手段】データ入力端子ＩＮは、シリアル形式のデータ信号Ｄ_ＩＮが入力される。ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎは、それぞれにクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。ある入力フリップフロップＦＦ_ｉは、データ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉに応じたタイミングでラッチする。シリアルパラレル変換器ＳＰ_ｉは、シリアル形式のデータ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉを用いてパラレル形式の中間データ信号Ｄ_ＩＮＴｉに変換する。データセレクタＭＵＸ１は、ｎ個の中間データ信号Ｄ_{ＩＮＴ１〜ｎ}のうち選択信号ＳＥＬに応じたひとつを選択する。 （もっと読む）

【課題】 発振周波数の可変幅が大きい電圧制御発振器を実現する。
【解決手段】 リング発振器を差動インバータで構成し、テイル電流と負荷電流を制御する。
差動インバータの出力をＰＭＯＳトランジスタとＮＭＯＳトランジスタでスイッチングし、出力電圧をクリッピングトランジスタで制限する。
出力振幅を反転増幅回路によって与えられる周波数制御電圧に応じて変化させる。 （もっと読む）

【課題】安定した発振周期の信号を出力することができるオシレータを提供すること。
【解決手段】複数の論理素子がリング状に接続され、所定の周期の発振信号を出力する可変駆動電圧により動作するオシレータであって、複数の論理素子に選択的に印加される第１及び第２の駆動電圧を発生させる内部電圧発生手段を備え、発振信号の周期が正常状態である場合には、第１の駆動電圧が複数の論理素子に印加され、発振信号の周期が正常状態より短いか又は長い場合には、第２の駆動電圧ＶＯＳＣが複数の論理素子に印加され、発振信号の周期が一定に維持されるように構成されている。 （もっと読む）

【課題】クロックの位相のばらつきが許容範囲内か否かをチェックできるセルフテスト回路を有するクロック生成回路を提供する。
【解決手段】クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。そして，セルフテスト回路は，複数のクロックのうち１対のクロックを選択するクロック選択回路ＳＥＬと，選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する位相検出回路ＰＦＤと，位相差パルス信号のパルス幅に比例する周波数であって位相差パルス信号より低い周波数を有するテスト信号Ｎ２を生成するテスト信号生成回路と，基準期間内におけるテスト信号のパルス数をカウントし当該カウント値ＣＮＴを出力するカウンタ１２とを有する。 （もっと読む）

【課題】回路や制御を複雑にすることなく、電圧制御発振回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減可能なＰＬＬ回路を提供すること。
【解決手段】前段のＬＰＦ３から入力される制御電圧信号ＶＣＴＲＬの電位に応じた周波数を有する出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化する遅延回路のＭ個を環状に接続したリングオシレータを用いて発生するＶＣＯ回路４ａを備えるＰＬＬ回路において、ＶＣＯ回路４ａは、制御電圧信号ＶＣＴＲＬから低周波帯域の制御電圧信号ＶＣＴＲＬを抽出する低域通過フィルタを備え、前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬが入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬ２が入力される。 （もっと読む）

【課題】出力クロックのスキューを補正でき、不良率を低減できる電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路14は、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータ21と、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータ22と、前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路23-1,23-2と、入力が前記第１リングオシレータの出力に接続される第３反転回路と、入力が前記第２リングオシレータの最終段の遅延回路の入力に接続される第４反転回路とを少なくとも備える第１位相合成回路25と、入力が前記第２リングオシレータの出力に接続される第５反転回路と、入力が前記第１リングオシレータの最終段の遅延回路の入力に接続される第６反転回路とを少なくとも備える第２位相合成回路26とを具備する。 （もっと読む）

【課題】遅延時間を高い精度で調整できるようにする。
【解決手段】従属接続された複数の反転出力の論理ゲートと、負荷容量としてＭＯＳトランジスタの酸化膜容量を用いて制御信号に応じて負荷容量値を可変する負荷容量回路とを有し、反転出力の論理ゲートの出力端に負荷容量回路を接続するようにして、遅延時間をより微小に制御することを可能にし、遅延時間を高い精度で調整することができるようにする。 （もっと読む）

【課題】高速信号に対し遅延時間を連続的に調整可能な信号遅延回路を提供すること。さらに、電源電圧が低い場合でも、遅延時間の変動を抑制できる回路を提供すること。
【解決手段】信号遅延回路１は、第１のインバータ回路１０１と、その出力端子に接続する第２のインバータ回路１０２と、第２のインバータ回路の出力端子からその入力端子に至る帰還回路１０５を備える。帰還回路の帰還量を制御することで、第１のインバータ回路の遅延時間を調整する。ここに、帰還回路はＭＯＳトランジスタ１０６で構成し、ＭＯＳトランジスタのゲート電圧を制御することで遅延時間を調整する。また、電源電圧の変動に応じて帰還量を調整し、信号遅延回路の遅延時間の変動を抑制する。 （もっと読む）

【課題】発振信号の安定化時間が短い発振安定化検出回路を提供する。
【解決手段】本発明の発振安定化検出回路は、水晶振動子の発振により生成されたパルス形態の発振信号が印加されて、前記発振信号を分周して出力するＴフリップフロップ５０と、インバータ及びトランジスタを含み、前記Ｔフリップフロップから出力された信号をハイレベルから始まるパルス形態の信号に変換して出力するパルス制御部６０と、前記パルス制御部から出力される信号により充電されるキャパシタと複数のトランジスタとを含み、バイアス電流の調節により前記キャパシタの充電時間を制御し、その充電時間が経過した後に前記発振信号の安定状態を表す安定信号をＣＰＵに出力する発振安定化検出部７０と、を含む。 （もっと読む）

可変閾値の多段パルス整形回路を活用した、回路配置及び方法を用いて、水晶発振回路の信号出力をパルス整形する。パルス整形回路の各段は、ラッチの入力を駆動するシュミット・トリガを有し、該シュミット・トリガは水晶発振回路によって発生する歪んだパルスを拒否するために制御されるプログラム可能なトリップ・ポイントを有する。可変閾値の多段パルス整形回路は、例えば、ノイズおよび他の環境効果に対して強い電子回路のためのクロック信号の生成に用いることによって、電子回路におけるクロック関連のエラーの可能性を低減できる。
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本明細書では、デュアルパスマルチモード順次記憶素子（ＳＳＥ）（１０）が説明されている。一実施例では、デュアルパスマルチモードＳＳＥは、第１（１４）および第２（１２）の順次記憶素子、データ入力、データ出力ならびに選択機構（１６）を備えている。第１および第２の順次記憶素子（１４、１２）は、それぞれ、入力および出力を有する。データ入力は両方の順次記憶素子の入力に結合され、データを受け入れるように構成される。データ出力は両方の順次記憶素子の出力に結合され、データを出力するように構成される。選択機構（１６）は、データ入力からのデータをデータ出力に渡すために、順次記憶素子のうちの１つを選択するように構成される。一実施例では、第１の順次記憶素子はパルストリガー式記憶素子（１４）を備えており、第２の順次記憶素子はマスタースレーブ記憶素子（１２）を備えている。
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【課題】比較的簡易な構成で、パルス信号の立ち上がり時間、立ち下がり時間を制御し、かつ、短い繰り返し周期でパルス信号を発生すること。
【解決手段】制御信号供給部１０２は、間欠制御信号Ｓ１から、ベース端回路制御信号Ｓ１２とエミッタ端回路制御信号Ｓ１３を生成し、間欠動作回路１０３へ出力する。間欠動作回路１０３内のバイポーラトランジスタ３０４のベース端電圧が、ベース端回路制御信号Ｓ１２により切り替えられて、ベース端回路制御信号Ｓ１２がオンとなる時間だけコレクタ−エミッタ電流が急激に流れだし寄生容量のチャージ時間が短縮される。一方、エミッタ端回路制御用信号Ｓ１３がオンとなる時間だけエミッタ電圧が切り替えられて、この間コレクタ−エミッタ電流が流れ、これに伴い回路電流が流れ出す。そして、回路電流に追従して、発信信号が増幅されて、出力端子３０６からパルス信号として出力される。 （もっと読む）

【課題】システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させること。
【解決手段】電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較／周波数比較する位相比較器／周波数比較器１３０、及びコントローラ１４５内にメモリ１４２を備え、システムクロック周波数に連動した動作モード信号に応じて、制御回路１４１によりそれぞれの分周回路１２１，１２２の分周比を設定する。また、システムクロック周波数が変化する時に、コントローラ１４５内のプリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行う。 （もっと読む）

脳のオリーブ小脳ネットワークで発見される下オリーブ（ＩＯ）神経の振動力学が再現され、様々な制御アプリケーションに適用される。特徴のある振幅と周波数で準正弦波振動を生成するＩＯ神経モデルが提供される。活動電位は振動のピークで発生し、正確なタイミング特性を有する。ＩＯ神経モデルに印加される刺激は、振動振幅と周波数の変化を示さず、振動位相のシフトを生じる、それゆえ活動電位の時間シフトを生じる。その結果として生じる位相は刺激の強さにより定義され、刺激がいつ印加されるかに依存せず、このように、自己参照位相再設定（ＳＰＲ）の効果を提供する。結合された複数のＩＯ神経、またはそのモデルは、振動位相クラスタの形態で空間と時間に組織される傾向がある。ＩＯ発振器の位相は、位相進化の過程にかかわりなく、所望の位相パターンに素早くセットされうる。ＩＯ神経モデルを実装する回路と、その回路に基づく制御システムが記載される。 （もっと読む）