セルフテスト回路を有するクロック生成回路
【課題】クロックの位相のばらつきが許容範囲内か否かをチェックできるセルフテスト回路を有するクロック生成回路を提供する。
【解決手段】クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。そして，セルフテスト回路は，複数のクロックのうち１対のクロックを選択するクロック選択回路ＳＥＬと，選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する位相検出回路ＰＦＤと，位相差パルス信号のパルス幅に比例する周波数であって位相差パルス信号より低い周波数を有するテスト信号Ｎ２を生成するテスト信号生成回路と，基準期間内におけるテスト信号のパルス数をカウントし当該カウント値ＣＮＴを出力するカウンタ１２とを有する。
【解決手段】クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。そして，セルフテスト回路は，複数のクロックのうち１対のクロックを選択するクロック選択回路ＳＥＬと，選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する位相検出回路ＰＦＤと，位相差パルス信号のパルス幅に比例する周波数であって位相差パルス信号より低い周波数を有するテスト信号Ｎ２を生成するテスト信号生成回路と，基準期間内におけるテスト信号のパルス数をカウントし当該カウント値ＣＮＴを出力するカウンタ１２とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ビルトインのセルフテスト回路を有するクロック生成回路に関する。
【背景技術】
【０００２】
互いに位相差を有する複数のクロックを生成するクロック生成回路は，通信機器の直交変換回路や，同期型ダイナミックアクセスメモリ（ＳＤＲＡＭ）などに使用される。かかるクロック生成回路は，例えば，ＰＬＬ回路やＤＬＬ回路として構成される。生成される複数のクロックは，例えば基準クロックの位相と０°，９０°，１８０°，２７０°の位相差をそれぞれ有する４相クロックであり，この場合は４つのクロックは順番に９０°ずつ位相差を有する。
【０００３】
特許文献１，２は，いずれも上記の４相クロックを生成するクロック生成回路を開示している。これらの特許文献に開示されたクロック生成回路では，電圧制御発振回路（ＶＣＯ）が４相クロックを生成するが，回路の特性誤差などに起因して生じる４つのクロック間の位相差のばらつきを補正し，理想的な位相差を有する４相クロックを生成する。
【０００４】
一方，偶数相，例えば４相のクロックを生成する回路として，生成すべきクロックの４倍の周波数を有する高速クロックを生成し，その高速クロックを分周する回路が知られている。しかし，ＵＨＦ帯と呼ばれる３００ＭＨｚ〜３ＧＨｚの４相クロックを生成する回路では，それの４倍の周波数の高速クロックを生成する必要がある。そのため，クロック生成回路は，消費電力が大きく，ＬＣ共振タイプのＶＣＯで実現するとチップ面積が大きく，コストの高い回路になる。
【特許文献１】特開２００７−１０２４８３号公報
【特許文献２】特開２００６−２１１２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の高速クロックを分周する回路と異なり，リングオシレータタイプの電圧制御発振器（ＶＣＯ）は，高速クロックを生成する必要がないが，前述のとおり，回路の特性誤差などに起因してクロック間の位相差にばらつきが発生することがある。したがって，かかるＶＣＯでは，クロック間の位相差が許容範囲内か否かのチェックを出荷試験で行う必要がある。
【０００６】
しかし，たとえば３００ＭＨｚ〜３ＧＨｚの４相クロックの位相差をテスタ装置で測定することは現実的でなく，簡便な方法でクロック間の位相差のばらつきが許容範囲内か否かをチェックできるクロック発生回路が望まれている。
【０００７】
そこで，本発明の目的は，クロックの位相のばらつきが許容範囲内か否かをチェックできるセルフテスト回路を有するクロック生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態の第１の側面は，
上記第１の側面における好ましい態様のクロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニットと，動作テストのときに，前記複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路とを有する。そして，前記セルフテスト回路は，前記複数のクロックのうち前記１対のクロックを選択するクロック選択回路と，前記選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有する。
【発明の効果】
【０００９】
実施の形態によれば，クロックの位相のばらつきが許容範囲内か否かをチェックできるセルフテスト回路を有するクロック生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１１】
図１は，本実施の形態におけるクロック生成回路の全体構成図である。このクロック生成回路は，４相クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を生成する電圧制御発振器ＶＣＯを有するＰＬＬ（Phase Looked Loop）回路からなるクロック生成ユニットＰＬＬと，４相クロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有し，これらが同一のチップ上に形成される。セルフテスト回路は，クロック生成ユニットＰＬＬと同じチップに形成されるので，ビルトインセルフテスト（Built In Self Test）回路である。
【００１２】
電圧制御発振器ＶＣＯは，４組の反転型遅延回路ＩＮＶ１〜４をリング状に接続し，クロックＣＬＫ９０とＣＬＫ２７０の出力ノード対をラッチする第１のラッチ回路Ｌ１と，クロックＣＬＫ０とＣＬＫ１８０の出力ノード対をラッチする第２のラッチ回路Ｌ２とを有し，それぞれの遅延回路の遅延量が制御電圧Ｖｉｎにより制御される。遅延回路ＩＮＶ１〜４の遅延量が等しく設定されれば，４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０は，それぞれ９０°ずつ位相が異なる４相クロックになる。遅延回路ＩＮＶ１〜４の遅延量が所定の比率に設定されれば，４つのクロックは，１周期，３６０°の位相をその比率に応じた位相を有することになる。
【００１３】
図２は，図１の電圧制御発振器ＶＣＯの詳細回路図である。この電圧制御発振器ＶＣＯは，４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０の出力ノード間それぞれに反転型遅延回路ＩＮＶ１〜４を有する。各反転型遅延回路ＩＮＶ１〜４は，奇数，例えば３個のインバータで構成され，入力クロックを遅延させて反転したクロックを出力する。また，クロックＣＬＫ９０とＣＬＫ２７０の出力ノード対をラッチする第１のラッチ回路Ｌ１と，クロックＣＬＫ０とＣＬＫ１８０の出力ノード対をラッチする第２のラッチ回路Ｌ２とを有する。第１，第２のラッチ回路Ｌ１，Ｌ２は，１対のインバータの入出力間を相互に接続した構成であり，第１のラッチ回路Ｌ１は，クロックＣＬＫ９０，ＣＬＫ２７０を互いに反転するレベルにラッチし，第２のラッチ回路Ｌ２は，クロックＣＬＫ０，ＣＬＫ１８０を互いに反転するレベルにラッチする。
【００１４】
図３は，図２の電圧制御発振器ＶＣＯの４相クロックの波形図である。例えば，期間ｔ１の開始時にクロックＣＬＫ０がＬレベルのとき，ラッチ回路Ｌ２によりクロック１８０はＨレベルになる。そして，期間ｔ１の間，クロックＣＬＫ０のＬレベルが遅延回路ＩＮ１を伝搬し，期間ｔ２の開始時（位相０°）にクロックＣＬＫ２７０をＨレベルにする。同様に，クロックＣＬＫ１８０のＨレベルが遅延回路ＩＮ３を伝搬して期間ｔ２の開始時（位相０°）にクロックＣＬＫ９０をＬレベルにする。さらに，期間ｔ２の間，クロックＣＬＫ２７０のＨレベルが遅延回路ＩＮ２を伝搬し，期間ｔ３の開始時（位相９０°）にクロックＣＬＫ１８０をＬレベルにし，同様に，クロックＣＬＫ９０のＬレベルが遅延回路ＩＮ４を伝搬してクロックＣＬＫ０をＨレベルにする。
【００１５】
同様にして，ラッチ回路Ｌ１によりクロックＣＬＫ９０とＣＬＫ２７０とはお互いに反転レベルにあり，遅延回路ＩＮＶ１〜４を介してその反転クロックが伝搬していく。その結果，図２，３に記載したとおり，各クロックＣＬＫ０，９０，１８０，２７０は，ＬまたはＨレベルになり，位相が隣接する１対のクロック間は９０°の位相差に制御される。
【００１６】
図１に戻り，ＰＬＬ回路は，電圧制御発振器ＶＣＯの基準となるクロックＣＬＫ０を分周する分周回路ＤＩＶと，分周回路ＤＩＶの出力クロックＣｖａｒｉと，基準クロックＣｒｅｆの位相差を検出する位相検出器ＰＦＤと，位相検出器ＰＦＤが検出する位相差の期間中チャージを発生するチャージポンプ回路ＣＰと，チャージポンプ回路ＣＰのチャージ量に対応する制御電圧Ｖｉｎを生成する積分回路ＬＰＦとを有する。位相検出器ＰＦＤとチャージポンプ回路ＣＰと積分回路ＬＰＦとで制御電圧Ｖｉｎを生成する制御電圧生成回路が構成される。ＰＬＬ回路は，基準クロックＣｒｅｆに位相同期した高周波のクロックＣＬＫ０を生成するとともに，そのクロックＣＬＫ０と位相が９０°ずつ遅れたクロックＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を生成する。クロックＣＬＫ０〜２７０は，基準クロックＣｒｅｆの周波数に対して分周器ＤＩＶの分周比であるＮ倍の高い周波数を有する。
【００１７】
セルフテスト回路ＢＩＳＴは，動作テストのときに，複数のクロックＣＬＫ０〜２７０のうち位相が隣接する１対のクロックの位相差をそれぞれ測定し，測定したカウント値ＣＮＴを外部に出力する。その具体的な構成は後述する。
【００１８】
図４は，本実施の形態における別のクロック生成回路の全体構成図である。このクロック生成回路は，複数のクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＫＬ２７０を生成するＤＬＬ（Delay Looked Loop）回路を構成するクロック生成ユニットと，位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。
【００１９】
ＤＬＬ回路は，基準クロックＣｒｅｆをそれぞれ遅延して４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＫＬ２７０をそれぞれ出力する遅延回路Ｄ１，Ｄ２，Ｄ３，Ｄ４と，遅延回路の最終段回路Ｄ４の出力クロックＣＬＫ０の位相と，基準クロックＣｒｅｆの位相の差を検出する位相検出器ＰＦＤと，位相検出器ＰＦＤが検出する位相差の期間中チャージを発生するチャージポンプ回路ＣＰと，チャージポンプ回路ＣＰのチャージ量に対応する制御電圧Ｖｉｎを生成する積分回路ＬＰＦとを有する。よって，位相検出器ＰＦＤとチャージポンプ回路ＣＰと積分回路ＬＰＦとで制御電圧Ｖｉｎを生成する制御電圧生成回路が構成される。ＤＬＬ回路は，基準クロックＣｒｅｆの位相を遅延させて複数のクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＫＬ２７０を生成し，そのうちクロックＣＬＫ０と基準クロックＣｒｅｆの位相を一致させるように，遅延回路Ｄ１〜Ｄ４の遅延量を制御電圧Ｖｉｎにより制御する。遅延回路Ｄ１〜Ｄ４の遅延量を等しくすることで，基準クロックＣｒｅｆから位相が０°，９０°，１８０°，２７０°遅延した４相のクロックＣＬＫ０〜２７０を生成することができる。
【００２０】
セルフテスト回路ＢＩＳＴは，図１と同じように，４相のクロックのうち，位相が隣接する１対のクロックの位相差をそれぞれ測定する。
【００２１】
図１のＰＬＬ回路は，例えば，通信回路内のクロックシンセサイザとして利用される。また，図４のＤＬＬ回路は，例えば高速の同期型ＤＲＡＭ（ＳＤＲＡＭ）やダブルデータレートの同期型ＤＲＡＭなどに内蔵される。
【００２２】
図５は，本実施の形態におけるセルフテスト回路の回路図である。セルフテスト回路ＢＩＳＴは，クロック生成ユニット２０が生成する複数のクロックのうち，位相が隣接する１対のクロックの位相差をそれぞれ測定し，測定したカウント値ＣＮＴを出力する。セルフテスト回路ＢＩＳＴは，クロック生成ユニット２０が生成する複数のクロックＣＬＫＡ〜Ｄのうち位相が隣接する１対のクロックを選択するクロック選択回路ＳＥＬと，選択された１対のクロックＣＬＫａ，ＣＬＫｂの位相差に対応するパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する位相検出回路ＰＦＤと，位相差パルス信号ＵＰのパルス幅に比例する周波数であって位相差パルス信号ＵＰより低い周波数を有するテスト信号Ｎ２を生成するテスト信号生成回路１０と，基準クロックＣｒｅｆによる基準期間内におけるテスト信号Ｎ２のパルス数をカウントし当該カウント値ＣＮＴを出力するカウンタ１２とを有する。
【００２３】
クロック生成ユニット２０は，図１のＰＬＬ回路や図４のＤＬＬ回路などにより構成され，位相が異なる複数のクロックＣＬＫＡ〜Ｄを生成する。この複数のクロックＣＬＫＡ〜Ｄは，例えば，１周期の間に所望の位相関係にあるクロックであり，必ずしも同じ位相差を有する必要はない。ただし，図１，図４のクロック生成ユニットの場合は，互いに９０°の位相差を有する４相クロックを生成する。
【００２４】
クロック選択回路ＳＥＬは，選択モード信号ＭＯＤＥに応じて，複数のクロックＣＬＫＡ〜Ｄから位相が隣接する１対のクロックを選択し，クロックＣＬＫａ，ＣＬＫｂとして出力する。選択モード信号ＭＯＤＥに応じて，クロックＣＬＫ０，ＣＬＫ９０の組み合わせ，クロックＣＬＫ９０，ＣＬＫ１８０の組み合わせ，クロックＣＬＫ１８０，２７０の組み合わせ，クロックＣＬＫ２７０，ＣＬＫ０の組み合わせのいずれかを選択することができる。
【００２５】
図６は，セルフテスト回路の動作波形図である。図６には，クロック選択回路ＳＥＬが選択した１つのクロックＣＬＫａ，ＣＬＫｂと，位相差パルス信号ＵＰと，ノードＮ１の信号と，テスト信号Ｎ２とが示されている。
【００２６】
位相検出回路ＰＦＤは，クロック選択回路ＳＥＬが選択した１対のクロックＣＬＫａ，ＣＬＫｂの位相差ｄＰのパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する。
【００２７】
テスト信号生成回路１０では，この位相差パルス信号ＵＰに応答して，電流源１４が電流ＩｏｓｃをキャパシタＣ０に流す。キャパシタＣ０は，コンパレータ１６が出力するテスト信号Ｎ２に応答して導通するスイッチＳＷにより電荷ゼロの状態にリセットされ，電流源１４が位相差パルス信号ＵＰに応答して流す電流Ｉｏｓｃによる電荷を蓄積する。それにより，キャパシタＣ０のグランドＧＮＤ側と反対側の電極のノードＮ１の電圧は，図６に示されるとおり，位相差パルス信号ＵＰがＨレベルの期間で，電流Ｉｏｓｃに応じた傾きで上昇する。この上昇の傾きは，位相差ｄＰが大きいほど大きくなる。
【００２８】
そして，コンパレータ１６は，ノードＮ１の電圧が基準電圧Ｖｒｅｆに達するたびにテスト信号Ｎ２のパルスを出力する。このテスト信号Ｎ２のパルスに応答して，スイッチＳＷが閉じてキャパシタＣ０をリセットし，ノードＮ１の電圧はグランドＧＮＤに引き下げられる。そして，再度，ノードＮ１の電圧が電流Ｉｏｓｃにより上昇し，基準電圧Ｖｒｅｆに達するとグランドに引き下げられ，以降，その動作が繰り返される。
【００２９】
上記のテスト信号生成回路１０の動作により，テスト信号Ｎ２は，位相差パルス信号ＵＰのパルス幅ｄＰに比例する周波数であって位相差パルス信号ＵＰより低い周波数を有する。つまり，１対のクロックＣＬＫａ，ＣＬＫｂ間の位相差が大きいほど，ノードＮ１の電圧上昇が速くなり，テスト信号Ｎ２の周期ＣｙｃｌｅＮ２が短くなり，テスト信号Ｎ２の周波数は高くなる。逆に，１対のクロックＣＬＫａ，ＣＬＫｂ間の位相差が小さいほど，ノードＮ１の電圧上昇が遅くなり，テスト信号Ｎ２の周期ＣｙｃｌｅＮ２が長くなり，テスト信号Ｎ２の周波数は低くなる。
【００３０】
キャパシタＣ０の容量を大きくすればするほど，あるいは，電流源１４の電流Ｉｏｓｃを小さくすればするほど，テスト信号Ｎ２の周波数は位相差パルス信号ＵＰに比較してより低くなる。したがって，テスト信号Ｎ２は，クロックＣＬＫＡ〜Ｄに比較して十分に低い周波数であり，１対のクロックＣＬＫａ，ＣＬＫｂの位相差に比例する周波数を有する。よって，テスト信号Ｎ２は，カウンタ１２によりカウント可能な程度の低い周波数にすることができる。
【００３１】
テスト信号生成回路１０のキャパシタＣ０を電源Ｖｃｃ側に接続し，電流源１４をグランド側に接続し，スイッチＳＷがキャパシタＣ０と電流源１４の接続ノードＮ１を電源Ｖｃｃに短絡する構成にしてもよい。
【００３２】
さらに，テスト信号生成回路１０のスイッチをノードＮ１を電源Ｖｃｃに短絡する構成にし，電流源１４の電流によりキャパシタの電荷を徐々に放電する構成にしてもよい。その場合は，電流源１４による電流によりキャパシタの電荷が徐々に放電し，ノードＮ１の信号は電源Ｖｃｃから徐々に降下し，基準電圧Ｖｒｅｆに達すると電源Ｖｃｃのレベルに戻る波形になる。よって，コンパレータ１６の入力端子は，図４と極性を逆にする必要がある。
【００３３】
図７は，カウンタ１２の動作を示す波形図である。カウンタ１２は，基準クロックＣｒｅｆの立ち上がりエッジに応答してテスト信号Ｎ２のパルス数をカウントアップし，基準クロックＣｒｅｆの立ち下がりエッジでカウント値ＣＮＴを出力し，リセットされる。この基準クロックＣｒｅｆは，図１のＰＬＬ回路の例では，生成される４相クロックの周波数をＮ分周した低周波数のクロックである。しかも，テスト信号Ｎ２の周波数よりも低い周波数のクロックである。そのため，カウンタ１２は，基準クロックＣｒｅｆがＨレベルの基準期間の間，テスト信号Ｎ２をカウントし，そのカウント値ＣＮＴを出力する。
【００３４】
カウンタ１２内のカウント値ＣＯＵＮＴは，基準クロックＣｒｅｆがＨレベルの基準期間Ｔの間，テスト信号Ｎ２に応答してカウントアップされ，基準クロックＣｒｅｆがＬレベルに立ち下がる時にカウント値を出力する。図７の例では，基準期間Ｔの間のカウント値ＣＮＴは，いずれも「１７」になっている。
【００３５】
基準クロックＣｒｅｆとテスト信号Ｎ２とは非同期であるので，各基準期間Ｔの間のカウント値ＣＮＴは，＋１，−１の誤差を有する場合がある。しかし，基準期間Ｔの周期を長くすることで，誤差割合を減らすことができる。あるいは，カウント回数を増やして平均値をとることで誤差割合を減らすことができる。
【００３６】
なお，クロック生成ユニット２０が図４のＤＬＬ回路による場合は，カウンタ１２に入力される基準クロックＣｒｅｆは，図４のＤＬＬ回路内の基準クロックＣｒｅｆを分周した低速クロックにする必要がある。
【００３７】
図５に戻り，セルフテスト回路ＢＩＳＴは，動作テストにおいて，モード信号ＭＯＤＥにより，複数のクロックＣＬＫＡ〜Ｄのうち位相が隣接する１対のクロックを選択し，そのクロックの位相差に応じたカウント値ＣＮＴを出力する。選択モード信号ＭＯＤＥを制御することで，セルフテスト回路ＢＩＳＴは，複数のクロックＣＬＫＡ〜Ｄのうち隣接する１対のクロックの組み合わせを順次選択し，それぞれのカウント値ＣＮＴを出力する。そして，以下の演算を行うことにより，クロックＣＬＫＡ，ＣＬＫＢ間の位相差の角度を検出することができる。
【００３８】
【数１】
ここで，ＰｈａｓｅＡ−Ｂは，１周期（３６０°）に対するクロックＣＬＫＡ（＝ＣＬＫ０）とＣＬＫＢ（＝ＣＬＫ９０）との間の位相差の割合を示す。また，ＣｏｄｅＡは，クロックＣＬＫＡ（＝ＣＬＫ０）とＣＬＫＢ（＝ＣＬＫ９０）を選択した時のカウント値ＣＮＴを，ＣｏｄｅＢは，クロックＣＬＫＢ（＝ＣＬＫ９０）とＣＬＫＣ（＝ＣＬＫ１８０）を選択した時のカウント値ＣＮＴを，ＣｏｄｅＣは，クロックＣＬＫＣ（＝ＣＬＫ１８０）とＣＬＫＤ（＝ＣＬＫ２７０）を選択した時のカウント値ＣＮＴを，ＣｏｄｅＤは，クロックＣＬＫＤ（＝ＣＬＫ２７０）とＣＬＫＡ（＝ＣＬＫ０）を選択した時のカウント値ＣＮＴを示す。
【００３９】
上記の数式に示された例では，ＣｏｄｅＡとＣｏｄｅＣが「１７」で，ＣｏｄｅＢとＣｏｄｅＤが「２８」である。したがって，１周期（３６０°）のカウント値はそれらの合計の「８９」になり，ＣｏｄｅＡのカウント値「１７」は，１周期に対応する「１．０」のうち「０．１８８」である。４相クロックＣＬＫＡ〜Ｄが正確に９０°ずつずれていれば，ＰｈａｓｅＡ−Ｂは，「０．２５」になる。したがって，数式のＰｈａｓｅＡ−Ｂ＝０．１８８は，約６８°に対応する。位相が隣接するクロックの位相差を全て検出することにより，各クロックの位相を検出することができる。
【００４０】
上記のとおり，本実施の形態のセルフテスト回路ＢＩＳＴによれば，１周期の間に生成されそれぞれ位相が異なる複数のクロックについて，位相が隣接する１対のクロックの位相差をカウント値ＣＮＴとして出力する。したがって，全組み合わせの１対のクロックの位相差をカウントすることで，１周期に対する１対のクロックの位相差の比率を検出し，その結果，各クロックの位相を検出することができる。そして，この位相が許容範囲を超える場合は，そのクロック生成回路を不良品として除去することが可能になる。
【００４１】
図８は，テスト信号生成回路の別の例を示す回路図である。このテスト信号生成回路１０は，図５と同様に，位相差パルス信号ＵＰのパルス幅に比例する周波数であって位相差パルス信号ＵＰより低い周波数のテスト信号Ｎ２を生成する。このテスト信号生成回路１０は，マルチバイブレータＶＣＯと称される回路である。電流源１４は，カレントミラー回路を構成するＰチャネルトランジスタＰ１，Ｐ２（トランジスタサイズ比が１：ＤＶＣＯ）と，位相差パルス信号ＵＰにより導通するＮチャネルトランジスタＮ３とからなる。カレントミラー回路は，図示しないバイアス電流ＩＢＩＡＳに応じて電流ＩＶＯＣを生成し，位相差パルス信号ＵＰがＨレベルの期間のみその電流を流す。
【００４２】
テスト信号生成回路１０は，図５のキャパシタＣ０とコンパレータ１６とスイッチＳＷとからなる回路を左右に１対有する。右側の回路２０Ａは，ＣＭＯＳインバータ２１Ａと，電流源の電流を蓄積するキャパシタ２３Ａと，キャパシタのノードＮ１Ａの電圧が基準電圧ＶＲＥＦと一致するのを検出するコンパレータ２２Ａとを有する。同様に，左側の回路２０Ｂは，ＣＭＯＳインバータ２１Ｂと，電流源の電流を蓄積するキャパシタ２３Ｂと，キャパシタのノードＮ１Ｂの電圧が基準電圧ＶＲＥＦと一致するのを検出するコンパレータ２２Ｂとを有する。そして，コンパレータ２２Ａ，２２Ｂの出力は，ラッチ回路２４に入力される。
【００４３】
左右の回路２０Ａ，２０Ｂは，交互に電流源の電流を蓄積する動作を繰り返す。例えば，右側の回路２０Ａは，ラッチ回路２４の非反転出力であるノードＮ２がＬレベルのとき，インバータ２１ＡのＰチャネルトランジスタが導通し，電流ＩＶＯＣをキャパシタ２３Ａに供給する。キャパシタのノードＮ１Ａが基準電圧ＶＲＥＦに達すると，コンパレータ２２Ａはパルス出力し，ラッチ回路２４のラッチ状態を反転させる。これにより，ラッチ回路の非反転出力のノードＮ２はＨレベルになり，インバータ２１ＡのＮチャネルトランジスタが導通し，キャパシタ２３Ａをリセットする。右側の回路２０Ａが上記の動作中，ラッチ回路２４の反転出力がＨレベルであり，左側の回路２０Ｂのキャパシタ２３Ｂはリセット状態を維持する。
【００４４】
ラッチ回路の反転出力がＬレベルになると，左側の回路２０Ｂが上記の右側の回路２０Ａと同様に動作する。そして，左右の回路２０Ａ，２０Ｂは交互に動作を繰り返す。その結果，テスト信号Ｎ２は，デューティ比５０％のパルス信号を出力する。そして，図５と同様に，テスト信号Ｎ２の周波数は，位相差パルス信号ＵＰのパルス幅，すなわち，１対のクロックの位相差に比例する。
【００４５】
図８のマルチバイブレータ回路は，ＰチャネルとＮチャネルを逆にし，グランドと電源とを逆にする構成にしてもよい。
【００４６】
尚，上記実施の形態では，位相差が９０°の４相のクロック生成回路を例に説明したが，、本発明は４相のクロックに限定されるものではなく，位相が異なる２相以上のクロック生成回路に適用可能である。
【００４７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００４８】
（付記１）
基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニットと，
動作テストのときに，前記複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路とを有し，
前記セルフテスト回路は，
前記複数のクロックのうち前記１対のクロックを選択するクロック選択回路と，
前記選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【００４９】
（付記２）
付記１において，
前記テスト信号生成回路は，前記位相差パルス信号の前記パルス幅の期間電流を発生する電流源回路と，前記電流源が発生する電流を蓄積または放電するキャパシタと，前記キャパシタの電圧が基準電圧に達するたびに前記テスト信号のパルスを発生するコンパレータと，前記テスト信号のパルスに応答して前記キャパシタを放電または充電するスイッチとを有することを特徴とするクロック生成回路。
【００５０】
（付記３）
付記１において，
前記クロック生成ユニットは，Ｎ個の遅延回路をリング上に接続しそれぞれの遅延回路からＮ相のクロックを出力するリングオシレータを有することを特徴とするクロック生成回路。
【００５１】
（付記４）
付記３において，
前記クロック生成ユニットは，前記リングオシレータと，前記Ｎ相のクロックのうち基準相のクロックを分周する分周器と，基準クロックと前記分周器の出力クロックとの位相差を検出し当該検出した位相差に応じた制御電圧を生成する制御電圧生成回路とを有するＰＬＬ回路を構成し，前記リングオシレータは前記制御電圧に応じた周波数のＮ相のクロックを生成することを特徴とするクロック生成回路。
【００５２】
（付記５）
付記１において，
前記クロック生成ユニットは，基準クロックを順次遅延してＮ相のクロックをそれぞれ生成するＮ個の遅延回路と，前記遅延回路の最終段が出力するクロックの位相と前記基準クロックの位相差を検出し当該検出した位相差に応じた制御信号を生成する制御信号生成回路とを有するＤＬＬ回路を構成し，前記Ｎ個の遅延回路は前記制御信号に応じて遅延量が変化することを特徴とするクロック生成回路。
【００５３】
（付記６）
付記４または５において，
前記基準期間は，前記基準クロックの周期に対応することを特徴とするクロック生成回路。
【００５４】
（付記７）
付記１において，
前記クロック選択回路は，モード信号に応じて，前記複数のクロックのうち位相が隣接する１対のクロックの全ての組み合わせを順次選択し，前記カウンタは前記カウント値をそれぞれ出力することを特徴とするクロック生成回路。
【００５５】
（付記８）
第１クロックと、前記第１クロックとは位相が相違する第２クロックとを生成するクロック生成ユニットと，
前記第１クロックと前記第２クロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【図面の簡単な説明】
【００５６】
【図１】本実施の形態におけるクロック生成回路の全体構成図である。
【図２】図１の電圧制御発振器ＶＣＯの詳細回路図である。
【図３】図２の電圧制御発振器ＶＣＯの４相クロックの波形図である。
【図４】本実施の形態における別のクロック生成回路の全体構成図である。
【図５】本実施の形態におけるセルフテスト回路の回路図である。
【図６】セルフテスト回路の動作波形図である。
【図７】カウンタ１２の動作を示す波形図である。
【図８】テスト信号生成回路の別の例を示す回路図である。
【符号の説明】
【００５７】
２０：クロック生成ユニット ＢＩＳＴ：セルフテスト回路
ＣＮＴ：カウント値 ＳＥＬ：クロック選択回路
ＵＰ：位相差パルス信号 Ｎ２：テスト信号
１０：テスト信号生成回路 Ｃｒｅｆ：基準クロック
１２：カウンタ
【技術分野】
【０００１】
本発明は，ビルトインのセルフテスト回路を有するクロック生成回路に関する。
【背景技術】
【０００２】
互いに位相差を有する複数のクロックを生成するクロック生成回路は，通信機器の直交変換回路や，同期型ダイナミックアクセスメモリ（ＳＤＲＡＭ）などに使用される。かかるクロック生成回路は，例えば，ＰＬＬ回路やＤＬＬ回路として構成される。生成される複数のクロックは，例えば基準クロックの位相と０°，９０°，１８０°，２７０°の位相差をそれぞれ有する４相クロックであり，この場合は４つのクロックは順番に９０°ずつ位相差を有する。
【０００３】
特許文献１，２は，いずれも上記の４相クロックを生成するクロック生成回路を開示している。これらの特許文献に開示されたクロック生成回路では，電圧制御発振回路（ＶＣＯ）が４相クロックを生成するが，回路の特性誤差などに起因して生じる４つのクロック間の位相差のばらつきを補正し，理想的な位相差を有する４相クロックを生成する。
【０００４】
一方，偶数相，例えば４相のクロックを生成する回路として，生成すべきクロックの４倍の周波数を有する高速クロックを生成し，その高速クロックを分周する回路が知られている。しかし，ＵＨＦ帯と呼ばれる３００ＭＨｚ〜３ＧＨｚの４相クロックを生成する回路では，それの４倍の周波数の高速クロックを生成する必要がある。そのため，クロック生成回路は，消費電力が大きく，ＬＣ共振タイプのＶＣＯで実現するとチップ面積が大きく，コストの高い回路になる。
【特許文献１】特開２００７−１０２４８３号公報
【特許文献２】特開２００６−２１１２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の高速クロックを分周する回路と異なり，リングオシレータタイプの電圧制御発振器（ＶＣＯ）は，高速クロックを生成する必要がないが，前述のとおり，回路の特性誤差などに起因してクロック間の位相差にばらつきが発生することがある。したがって，かかるＶＣＯでは，クロック間の位相差が許容範囲内か否かのチェックを出荷試験で行う必要がある。
【０００６】
しかし，たとえば３００ＭＨｚ〜３ＧＨｚの４相クロックの位相差をテスタ装置で測定することは現実的でなく，簡便な方法でクロック間の位相差のばらつきが許容範囲内か否かをチェックできるクロック発生回路が望まれている。
【０００７】
そこで，本発明の目的は，クロックの位相のばらつきが許容範囲内か否かをチェックできるセルフテスト回路を有するクロック生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態の第１の側面は，
上記第１の側面における好ましい態様のクロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニットと，動作テストのときに，前記複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路とを有する。そして，前記セルフテスト回路は，前記複数のクロックのうち前記１対のクロックを選択するクロック選択回路と，前記選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有する。
【発明の効果】
【０００９】
実施の形態によれば，クロックの位相のばらつきが許容範囲内か否かをチェックできるセルフテスト回路を有するクロック生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１１】
図１は，本実施の形態におけるクロック生成回路の全体構成図である。このクロック生成回路は，４相クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を生成する電圧制御発振器ＶＣＯを有するＰＬＬ（Phase Looked Loop）回路からなるクロック生成ユニットＰＬＬと，４相クロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有し，これらが同一のチップ上に形成される。セルフテスト回路は，クロック生成ユニットＰＬＬと同じチップに形成されるので，ビルトインセルフテスト（Built In Self Test）回路である。
【００１２】
電圧制御発振器ＶＣＯは，４組の反転型遅延回路ＩＮＶ１〜４をリング状に接続し，クロックＣＬＫ９０とＣＬＫ２７０の出力ノード対をラッチする第１のラッチ回路Ｌ１と，クロックＣＬＫ０とＣＬＫ１８０の出力ノード対をラッチする第２のラッチ回路Ｌ２とを有し，それぞれの遅延回路の遅延量が制御電圧Ｖｉｎにより制御される。遅延回路ＩＮＶ１〜４の遅延量が等しく設定されれば，４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０は，それぞれ９０°ずつ位相が異なる４相クロックになる。遅延回路ＩＮＶ１〜４の遅延量が所定の比率に設定されれば，４つのクロックは，１周期，３６０°の位相をその比率に応じた位相を有することになる。
【００１３】
図２は，図１の電圧制御発振器ＶＣＯの詳細回路図である。この電圧制御発振器ＶＣＯは，４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０の出力ノード間それぞれに反転型遅延回路ＩＮＶ１〜４を有する。各反転型遅延回路ＩＮＶ１〜４は，奇数，例えば３個のインバータで構成され，入力クロックを遅延させて反転したクロックを出力する。また，クロックＣＬＫ９０とＣＬＫ２７０の出力ノード対をラッチする第１のラッチ回路Ｌ１と，クロックＣＬＫ０とＣＬＫ１８０の出力ノード対をラッチする第２のラッチ回路Ｌ２とを有する。第１，第２のラッチ回路Ｌ１，Ｌ２は，１対のインバータの入出力間を相互に接続した構成であり，第１のラッチ回路Ｌ１は，クロックＣＬＫ９０，ＣＬＫ２７０を互いに反転するレベルにラッチし，第２のラッチ回路Ｌ２は，クロックＣＬＫ０，ＣＬＫ１８０を互いに反転するレベルにラッチする。
【００１４】
図３は，図２の電圧制御発振器ＶＣＯの４相クロックの波形図である。例えば，期間ｔ１の開始時にクロックＣＬＫ０がＬレベルのとき，ラッチ回路Ｌ２によりクロック１８０はＨレベルになる。そして，期間ｔ１の間，クロックＣＬＫ０のＬレベルが遅延回路ＩＮ１を伝搬し，期間ｔ２の開始時（位相０°）にクロックＣＬＫ２７０をＨレベルにする。同様に，クロックＣＬＫ１８０のＨレベルが遅延回路ＩＮ３を伝搬して期間ｔ２の開始時（位相０°）にクロックＣＬＫ９０をＬレベルにする。さらに，期間ｔ２の間，クロックＣＬＫ２７０のＨレベルが遅延回路ＩＮ２を伝搬し，期間ｔ３の開始時（位相９０°）にクロックＣＬＫ１８０をＬレベルにし，同様に，クロックＣＬＫ９０のＬレベルが遅延回路ＩＮ４を伝搬してクロックＣＬＫ０をＨレベルにする。
【００１５】
同様にして，ラッチ回路Ｌ１によりクロックＣＬＫ９０とＣＬＫ２７０とはお互いに反転レベルにあり，遅延回路ＩＮＶ１〜４を介してその反転クロックが伝搬していく。その結果，図２，３に記載したとおり，各クロックＣＬＫ０，９０，１８０，２７０は，ＬまたはＨレベルになり，位相が隣接する１対のクロック間は９０°の位相差に制御される。
【００１６】
図１に戻り，ＰＬＬ回路は，電圧制御発振器ＶＣＯの基準となるクロックＣＬＫ０を分周する分周回路ＤＩＶと，分周回路ＤＩＶの出力クロックＣｖａｒｉと，基準クロックＣｒｅｆの位相差を検出する位相検出器ＰＦＤと，位相検出器ＰＦＤが検出する位相差の期間中チャージを発生するチャージポンプ回路ＣＰと，チャージポンプ回路ＣＰのチャージ量に対応する制御電圧Ｖｉｎを生成する積分回路ＬＰＦとを有する。位相検出器ＰＦＤとチャージポンプ回路ＣＰと積分回路ＬＰＦとで制御電圧Ｖｉｎを生成する制御電圧生成回路が構成される。ＰＬＬ回路は，基準クロックＣｒｅｆに位相同期した高周波のクロックＣＬＫ０を生成するとともに，そのクロックＣＬＫ０と位相が９０°ずつ遅れたクロックＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を生成する。クロックＣＬＫ０〜２７０は，基準クロックＣｒｅｆの周波数に対して分周器ＤＩＶの分周比であるＮ倍の高い周波数を有する。
【００１７】
セルフテスト回路ＢＩＳＴは，動作テストのときに，複数のクロックＣＬＫ０〜２７０のうち位相が隣接する１対のクロックの位相差をそれぞれ測定し，測定したカウント値ＣＮＴを外部に出力する。その具体的な構成は後述する。
【００１８】
図４は，本実施の形態における別のクロック生成回路の全体構成図である。このクロック生成回路は，複数のクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＫＬ２７０を生成するＤＬＬ（Delay Looked Loop）回路を構成するクロック生成ユニットと，位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。
【００１９】
ＤＬＬ回路は，基準クロックＣｒｅｆをそれぞれ遅延して４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＫＬ２７０をそれぞれ出力する遅延回路Ｄ１，Ｄ２，Ｄ３，Ｄ４と，遅延回路の最終段回路Ｄ４の出力クロックＣＬＫ０の位相と，基準クロックＣｒｅｆの位相の差を検出する位相検出器ＰＦＤと，位相検出器ＰＦＤが検出する位相差の期間中チャージを発生するチャージポンプ回路ＣＰと，チャージポンプ回路ＣＰのチャージ量に対応する制御電圧Ｖｉｎを生成する積分回路ＬＰＦとを有する。よって，位相検出器ＰＦＤとチャージポンプ回路ＣＰと積分回路ＬＰＦとで制御電圧Ｖｉｎを生成する制御電圧生成回路が構成される。ＤＬＬ回路は，基準クロックＣｒｅｆの位相を遅延させて複数のクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＫＬ２７０を生成し，そのうちクロックＣＬＫ０と基準クロックＣｒｅｆの位相を一致させるように，遅延回路Ｄ１〜Ｄ４の遅延量を制御電圧Ｖｉｎにより制御する。遅延回路Ｄ１〜Ｄ４の遅延量を等しくすることで，基準クロックＣｒｅｆから位相が０°，９０°，１８０°，２７０°遅延した４相のクロックＣＬＫ０〜２７０を生成することができる。
【００２０】
セルフテスト回路ＢＩＳＴは，図１と同じように，４相のクロックのうち，位相が隣接する１対のクロックの位相差をそれぞれ測定する。
【００２１】
図１のＰＬＬ回路は，例えば，通信回路内のクロックシンセサイザとして利用される。また，図４のＤＬＬ回路は，例えば高速の同期型ＤＲＡＭ（ＳＤＲＡＭ）やダブルデータレートの同期型ＤＲＡＭなどに内蔵される。
【００２２】
図５は，本実施の形態におけるセルフテスト回路の回路図である。セルフテスト回路ＢＩＳＴは，クロック生成ユニット２０が生成する複数のクロックのうち，位相が隣接する１対のクロックの位相差をそれぞれ測定し，測定したカウント値ＣＮＴを出力する。セルフテスト回路ＢＩＳＴは，クロック生成ユニット２０が生成する複数のクロックＣＬＫＡ〜Ｄのうち位相が隣接する１対のクロックを選択するクロック選択回路ＳＥＬと，選択された１対のクロックＣＬＫａ，ＣＬＫｂの位相差に対応するパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する位相検出回路ＰＦＤと，位相差パルス信号ＵＰのパルス幅に比例する周波数であって位相差パルス信号ＵＰより低い周波数を有するテスト信号Ｎ２を生成するテスト信号生成回路１０と，基準クロックＣｒｅｆによる基準期間内におけるテスト信号Ｎ２のパルス数をカウントし当該カウント値ＣＮＴを出力するカウンタ１２とを有する。
【００２３】
クロック生成ユニット２０は，図１のＰＬＬ回路や図４のＤＬＬ回路などにより構成され，位相が異なる複数のクロックＣＬＫＡ〜Ｄを生成する。この複数のクロックＣＬＫＡ〜Ｄは，例えば，１周期の間に所望の位相関係にあるクロックであり，必ずしも同じ位相差を有する必要はない。ただし，図１，図４のクロック生成ユニットの場合は，互いに９０°の位相差を有する４相クロックを生成する。
【００２４】
クロック選択回路ＳＥＬは，選択モード信号ＭＯＤＥに応じて，複数のクロックＣＬＫＡ〜Ｄから位相が隣接する１対のクロックを選択し，クロックＣＬＫａ，ＣＬＫｂとして出力する。選択モード信号ＭＯＤＥに応じて，クロックＣＬＫ０，ＣＬＫ９０の組み合わせ，クロックＣＬＫ９０，ＣＬＫ１８０の組み合わせ，クロックＣＬＫ１８０，２７０の組み合わせ，クロックＣＬＫ２７０，ＣＬＫ０の組み合わせのいずれかを選択することができる。
【００２５】
図６は，セルフテスト回路の動作波形図である。図６には，クロック選択回路ＳＥＬが選択した１つのクロックＣＬＫａ，ＣＬＫｂと，位相差パルス信号ＵＰと，ノードＮ１の信号と，テスト信号Ｎ２とが示されている。
【００２６】
位相検出回路ＰＦＤは，クロック選択回路ＳＥＬが選択した１対のクロックＣＬＫａ，ＣＬＫｂの位相差ｄＰのパルス幅を有する位相差パルス信号ＵＰを繰り返し生成する。
【００２７】
テスト信号生成回路１０では，この位相差パルス信号ＵＰに応答して，電流源１４が電流ＩｏｓｃをキャパシタＣ０に流す。キャパシタＣ０は，コンパレータ１６が出力するテスト信号Ｎ２に応答して導通するスイッチＳＷにより電荷ゼロの状態にリセットされ，電流源１４が位相差パルス信号ＵＰに応答して流す電流Ｉｏｓｃによる電荷を蓄積する。それにより，キャパシタＣ０のグランドＧＮＤ側と反対側の電極のノードＮ１の電圧は，図６に示されるとおり，位相差パルス信号ＵＰがＨレベルの期間で，電流Ｉｏｓｃに応じた傾きで上昇する。この上昇の傾きは，位相差ｄＰが大きいほど大きくなる。
【００２８】
そして，コンパレータ１６は，ノードＮ１の電圧が基準電圧Ｖｒｅｆに達するたびにテスト信号Ｎ２のパルスを出力する。このテスト信号Ｎ２のパルスに応答して，スイッチＳＷが閉じてキャパシタＣ０をリセットし，ノードＮ１の電圧はグランドＧＮＤに引き下げられる。そして，再度，ノードＮ１の電圧が電流Ｉｏｓｃにより上昇し，基準電圧Ｖｒｅｆに達するとグランドに引き下げられ，以降，その動作が繰り返される。
【００２９】
上記のテスト信号生成回路１０の動作により，テスト信号Ｎ２は，位相差パルス信号ＵＰのパルス幅ｄＰに比例する周波数であって位相差パルス信号ＵＰより低い周波数を有する。つまり，１対のクロックＣＬＫａ，ＣＬＫｂ間の位相差が大きいほど，ノードＮ１の電圧上昇が速くなり，テスト信号Ｎ２の周期ＣｙｃｌｅＮ２が短くなり，テスト信号Ｎ２の周波数は高くなる。逆に，１対のクロックＣＬＫａ，ＣＬＫｂ間の位相差が小さいほど，ノードＮ１の電圧上昇が遅くなり，テスト信号Ｎ２の周期ＣｙｃｌｅＮ２が長くなり，テスト信号Ｎ２の周波数は低くなる。
【００３０】
キャパシタＣ０の容量を大きくすればするほど，あるいは，電流源１４の電流Ｉｏｓｃを小さくすればするほど，テスト信号Ｎ２の周波数は位相差パルス信号ＵＰに比較してより低くなる。したがって，テスト信号Ｎ２は，クロックＣＬＫＡ〜Ｄに比較して十分に低い周波数であり，１対のクロックＣＬＫａ，ＣＬＫｂの位相差に比例する周波数を有する。よって，テスト信号Ｎ２は，カウンタ１２によりカウント可能な程度の低い周波数にすることができる。
【００３１】
テスト信号生成回路１０のキャパシタＣ０を電源Ｖｃｃ側に接続し，電流源１４をグランド側に接続し，スイッチＳＷがキャパシタＣ０と電流源１４の接続ノードＮ１を電源Ｖｃｃに短絡する構成にしてもよい。
【００３２】
さらに，テスト信号生成回路１０のスイッチをノードＮ１を電源Ｖｃｃに短絡する構成にし，電流源１４の電流によりキャパシタの電荷を徐々に放電する構成にしてもよい。その場合は，電流源１４による電流によりキャパシタの電荷が徐々に放電し，ノードＮ１の信号は電源Ｖｃｃから徐々に降下し，基準電圧Ｖｒｅｆに達すると電源Ｖｃｃのレベルに戻る波形になる。よって，コンパレータ１６の入力端子は，図４と極性を逆にする必要がある。
【００３３】
図７は，カウンタ１２の動作を示す波形図である。カウンタ１２は，基準クロックＣｒｅｆの立ち上がりエッジに応答してテスト信号Ｎ２のパルス数をカウントアップし，基準クロックＣｒｅｆの立ち下がりエッジでカウント値ＣＮＴを出力し，リセットされる。この基準クロックＣｒｅｆは，図１のＰＬＬ回路の例では，生成される４相クロックの周波数をＮ分周した低周波数のクロックである。しかも，テスト信号Ｎ２の周波数よりも低い周波数のクロックである。そのため，カウンタ１２は，基準クロックＣｒｅｆがＨレベルの基準期間の間，テスト信号Ｎ２をカウントし，そのカウント値ＣＮＴを出力する。
【００３４】
カウンタ１２内のカウント値ＣＯＵＮＴは，基準クロックＣｒｅｆがＨレベルの基準期間Ｔの間，テスト信号Ｎ２に応答してカウントアップされ，基準クロックＣｒｅｆがＬレベルに立ち下がる時にカウント値を出力する。図７の例では，基準期間Ｔの間のカウント値ＣＮＴは，いずれも「１７」になっている。
【００３５】
基準クロックＣｒｅｆとテスト信号Ｎ２とは非同期であるので，各基準期間Ｔの間のカウント値ＣＮＴは，＋１，−１の誤差を有する場合がある。しかし，基準期間Ｔの周期を長くすることで，誤差割合を減らすことができる。あるいは，カウント回数を増やして平均値をとることで誤差割合を減らすことができる。
【００３６】
なお，クロック生成ユニット２０が図４のＤＬＬ回路による場合は，カウンタ１２に入力される基準クロックＣｒｅｆは，図４のＤＬＬ回路内の基準クロックＣｒｅｆを分周した低速クロックにする必要がある。
【００３７】
図５に戻り，セルフテスト回路ＢＩＳＴは，動作テストにおいて，モード信号ＭＯＤＥにより，複数のクロックＣＬＫＡ〜Ｄのうち位相が隣接する１対のクロックを選択し，そのクロックの位相差に応じたカウント値ＣＮＴを出力する。選択モード信号ＭＯＤＥを制御することで，セルフテスト回路ＢＩＳＴは，複数のクロックＣＬＫＡ〜Ｄのうち隣接する１対のクロックの組み合わせを順次選択し，それぞれのカウント値ＣＮＴを出力する。そして，以下の演算を行うことにより，クロックＣＬＫＡ，ＣＬＫＢ間の位相差の角度を検出することができる。
【００３８】
【数１】
ここで，ＰｈａｓｅＡ−Ｂは，１周期（３６０°）に対するクロックＣＬＫＡ（＝ＣＬＫ０）とＣＬＫＢ（＝ＣＬＫ９０）との間の位相差の割合を示す。また，ＣｏｄｅＡは，クロックＣＬＫＡ（＝ＣＬＫ０）とＣＬＫＢ（＝ＣＬＫ９０）を選択した時のカウント値ＣＮＴを，ＣｏｄｅＢは，クロックＣＬＫＢ（＝ＣＬＫ９０）とＣＬＫＣ（＝ＣＬＫ１８０）を選択した時のカウント値ＣＮＴを，ＣｏｄｅＣは，クロックＣＬＫＣ（＝ＣＬＫ１８０）とＣＬＫＤ（＝ＣＬＫ２７０）を選択した時のカウント値ＣＮＴを，ＣｏｄｅＤは，クロックＣＬＫＤ（＝ＣＬＫ２７０）とＣＬＫＡ（＝ＣＬＫ０）を選択した時のカウント値ＣＮＴを示す。
【００３９】
上記の数式に示された例では，ＣｏｄｅＡとＣｏｄｅＣが「１７」で，ＣｏｄｅＢとＣｏｄｅＤが「２８」である。したがって，１周期（３６０°）のカウント値はそれらの合計の「８９」になり，ＣｏｄｅＡのカウント値「１７」は，１周期に対応する「１．０」のうち「０．１８８」である。４相クロックＣＬＫＡ〜Ｄが正確に９０°ずつずれていれば，ＰｈａｓｅＡ−Ｂは，「０．２５」になる。したがって，数式のＰｈａｓｅＡ−Ｂ＝０．１８８は，約６８°に対応する。位相が隣接するクロックの位相差を全て検出することにより，各クロックの位相を検出することができる。
【００４０】
上記のとおり，本実施の形態のセルフテスト回路ＢＩＳＴによれば，１周期の間に生成されそれぞれ位相が異なる複数のクロックについて，位相が隣接する１対のクロックの位相差をカウント値ＣＮＴとして出力する。したがって，全組み合わせの１対のクロックの位相差をカウントすることで，１周期に対する１対のクロックの位相差の比率を検出し，その結果，各クロックの位相を検出することができる。そして，この位相が許容範囲を超える場合は，そのクロック生成回路を不良品として除去することが可能になる。
【００４１】
図８は，テスト信号生成回路の別の例を示す回路図である。このテスト信号生成回路１０は，図５と同様に，位相差パルス信号ＵＰのパルス幅に比例する周波数であって位相差パルス信号ＵＰより低い周波数のテスト信号Ｎ２を生成する。このテスト信号生成回路１０は，マルチバイブレータＶＣＯと称される回路である。電流源１４は，カレントミラー回路を構成するＰチャネルトランジスタＰ１，Ｐ２（トランジスタサイズ比が１：ＤＶＣＯ）と，位相差パルス信号ＵＰにより導通するＮチャネルトランジスタＮ３とからなる。カレントミラー回路は，図示しないバイアス電流ＩＢＩＡＳに応じて電流ＩＶＯＣを生成し，位相差パルス信号ＵＰがＨレベルの期間のみその電流を流す。
【００４２】
テスト信号生成回路１０は，図５のキャパシタＣ０とコンパレータ１６とスイッチＳＷとからなる回路を左右に１対有する。右側の回路２０Ａは，ＣＭＯＳインバータ２１Ａと，電流源の電流を蓄積するキャパシタ２３Ａと，キャパシタのノードＮ１Ａの電圧が基準電圧ＶＲＥＦと一致するのを検出するコンパレータ２２Ａとを有する。同様に，左側の回路２０Ｂは，ＣＭＯＳインバータ２１Ｂと，電流源の電流を蓄積するキャパシタ２３Ｂと，キャパシタのノードＮ１Ｂの電圧が基準電圧ＶＲＥＦと一致するのを検出するコンパレータ２２Ｂとを有する。そして，コンパレータ２２Ａ，２２Ｂの出力は，ラッチ回路２４に入力される。
【００４３】
左右の回路２０Ａ，２０Ｂは，交互に電流源の電流を蓄積する動作を繰り返す。例えば，右側の回路２０Ａは，ラッチ回路２４の非反転出力であるノードＮ２がＬレベルのとき，インバータ２１ＡのＰチャネルトランジスタが導通し，電流ＩＶＯＣをキャパシタ２３Ａに供給する。キャパシタのノードＮ１Ａが基準電圧ＶＲＥＦに達すると，コンパレータ２２Ａはパルス出力し，ラッチ回路２４のラッチ状態を反転させる。これにより，ラッチ回路の非反転出力のノードＮ２はＨレベルになり，インバータ２１ＡのＮチャネルトランジスタが導通し，キャパシタ２３Ａをリセットする。右側の回路２０Ａが上記の動作中，ラッチ回路２４の反転出力がＨレベルであり，左側の回路２０Ｂのキャパシタ２３Ｂはリセット状態を維持する。
【００４４】
ラッチ回路の反転出力がＬレベルになると，左側の回路２０Ｂが上記の右側の回路２０Ａと同様に動作する。そして，左右の回路２０Ａ，２０Ｂは交互に動作を繰り返す。その結果，テスト信号Ｎ２は，デューティ比５０％のパルス信号を出力する。そして，図５と同様に，テスト信号Ｎ２の周波数は，位相差パルス信号ＵＰのパルス幅，すなわち，１対のクロックの位相差に比例する。
【００４５】
図８のマルチバイブレータ回路は，ＰチャネルとＮチャネルを逆にし，グランドと電源とを逆にする構成にしてもよい。
【００４６】
尚，上記実施の形態では，位相差が９０°の４相のクロック生成回路を例に説明したが，、本発明は４相のクロックに限定されるものではなく，位相が異なる２相以上のクロック生成回路に適用可能である。
【００４７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００４８】
（付記１）
基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニットと，
動作テストのときに，前記複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路とを有し，
前記セルフテスト回路は，
前記複数のクロックのうち前記１対のクロックを選択するクロック選択回路と，
前記選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【００４９】
（付記２）
付記１において，
前記テスト信号生成回路は，前記位相差パルス信号の前記パルス幅の期間電流を発生する電流源回路と，前記電流源が発生する電流を蓄積または放電するキャパシタと，前記キャパシタの電圧が基準電圧に達するたびに前記テスト信号のパルスを発生するコンパレータと，前記テスト信号のパルスに応答して前記キャパシタを放電または充電するスイッチとを有することを特徴とするクロック生成回路。
【００５０】
（付記３）
付記１において，
前記クロック生成ユニットは，Ｎ個の遅延回路をリング上に接続しそれぞれの遅延回路からＮ相のクロックを出力するリングオシレータを有することを特徴とするクロック生成回路。
【００５１】
（付記４）
付記３において，
前記クロック生成ユニットは，前記リングオシレータと，前記Ｎ相のクロックのうち基準相のクロックを分周する分周器と，基準クロックと前記分周器の出力クロックとの位相差を検出し当該検出した位相差に応じた制御電圧を生成する制御電圧生成回路とを有するＰＬＬ回路を構成し，前記リングオシレータは前記制御電圧に応じた周波数のＮ相のクロックを生成することを特徴とするクロック生成回路。
【００５２】
（付記５）
付記１において，
前記クロック生成ユニットは，基準クロックを順次遅延してＮ相のクロックをそれぞれ生成するＮ個の遅延回路と，前記遅延回路の最終段が出力するクロックの位相と前記基準クロックの位相差を検出し当該検出した位相差に応じた制御信号を生成する制御信号生成回路とを有するＤＬＬ回路を構成し，前記Ｎ個の遅延回路は前記制御信号に応じて遅延量が変化することを特徴とするクロック生成回路。
【００５３】
（付記６）
付記４または５において，
前記基準期間は，前記基準クロックの周期に対応することを特徴とするクロック生成回路。
【００５４】
（付記７）
付記１において，
前記クロック選択回路は，モード信号に応じて，前記複数のクロックのうち位相が隣接する１対のクロックの全ての組み合わせを順次選択し，前記カウンタは前記カウント値をそれぞれ出力することを特徴とするクロック生成回路。
【００５５】
（付記８）
第１クロックと、前記第１クロックとは位相が相違する第２クロックとを生成するクロック生成ユニットと，
前記第１クロックと前記第２クロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【図面の簡単な説明】
【００５６】
【図１】本実施の形態におけるクロック生成回路の全体構成図である。
【図２】図１の電圧制御発振器ＶＣＯの詳細回路図である。
【図３】図２の電圧制御発振器ＶＣＯの４相クロックの波形図である。
【図４】本実施の形態における別のクロック生成回路の全体構成図である。
【図５】本実施の形態におけるセルフテスト回路の回路図である。
【図６】セルフテスト回路の動作波形図である。
【図７】カウンタ１２の動作を示す波形図である。
【図８】テスト信号生成回路の別の例を示す回路図である。
【符号の説明】
【００５７】
２０：クロック生成ユニット ＢＩＳＴ：セルフテスト回路
ＣＮＴ：カウント値 ＳＥＬ：クロック選択回路
ＵＰ：位相差パルス信号 Ｎ２：テスト信号
１０：テスト信号生成回路 Ｃｒｅｆ：基準クロック
１２：カウンタ
【特許請求の範囲】
【請求項１】
基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニットと，
動作テストのときに，前記複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路とを有し，
前記セルフテスト回路は，
前記複数のクロックのうち前記１対のクロックを選択するクロック選択回路と，
前記選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【請求項２】
請求項１において，
前記テスト信号生成回路は，前記位相差パルス信号の前記パルス幅の期間電流を発生する電流源回路と，前記電流源が発生する電流を蓄積または放電するキャパシタと，前記キャパシタの電圧が基準電圧に達するたびに前記テスト信号のパルスを発生するコンパレータと，前記テスト信号のパルスに応答して前記キャパシタを放電または充電するスイッチとを有することを特徴とするクロック生成回路。
【請求項３】
請求項１において，
前記クロック生成ユニットは，Ｎ個の遅延回路をリング上に接続しそれぞれの遅延回路からＮ相のクロックを出力するリングオシレータを有することを特徴とするクロック生成回路。
【請求項４】
請求項１において，
前記クロック生成ユニットは，基準クロックを順次遅延してＮ相のクロックをそれぞれ生成するＮ個の遅延回路と，前記遅延回路の最終段が出力するクロックの位相と前記基準クロックの位相差を検出し当該検出した位相差に応じた制御信号を生成する制御信号生成回路とを有するＤＬＬ回路を構成し，前記Ｎ個の遅延回路は前記制御信号に応じて遅延量が変化することを特徴とするクロック生成回路。
【請求項５】
請求項１において，
前記クロック選択回路は，モード信号に応じて，前記複数のクロックのうち位相が隣接する１対のクロックの全ての組み合わせを順次選択し，前記カウンタは前記カウント値をそれぞれ出力することを特徴とするクロック生成回路。
【請求項６】
第１クロックと、前記第１クロックとは位相が相違する第２クロックとを生成するクロック生成ユニットと，
前記第１クロックと前記第２クロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【請求項１】
基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニットと，
動作テストのときに，前記複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路とを有し，
前記セルフテスト回路は，
前記複数のクロックのうち前記１対のクロックを選択するクロック選択回路と，
前記選択された１対のクロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【請求項２】
請求項１において，
前記テスト信号生成回路は，前記位相差パルス信号の前記パルス幅の期間電流を発生する電流源回路と，前記電流源が発生する電流を蓄積または放電するキャパシタと，前記キャパシタの電圧が基準電圧に達するたびに前記テスト信号のパルスを発生するコンパレータと，前記テスト信号のパルスに応答して前記キャパシタを放電または充電するスイッチとを有することを特徴とするクロック生成回路。
【請求項３】
請求項１において，
前記クロック生成ユニットは，Ｎ個の遅延回路をリング上に接続しそれぞれの遅延回路からＮ相のクロックを出力するリングオシレータを有することを特徴とするクロック生成回路。
【請求項４】
請求項１において，
前記クロック生成ユニットは，基準クロックを順次遅延してＮ相のクロックをそれぞれ生成するＮ個の遅延回路と，前記遅延回路の最終段が出力するクロックの位相と前記基準クロックの位相差を検出し当該検出した位相差に応じた制御信号を生成する制御信号生成回路とを有するＤＬＬ回路を構成し，前記Ｎ個の遅延回路は前記制御信号に応じて遅延量が変化することを特徴とするクロック生成回路。
【請求項５】
請求項１において，
前記クロック選択回路は，モード信号に応じて，前記複数のクロックのうち位相が隣接する１対のクロックの全ての組み合わせを順次選択し，前記カウンタは前記カウント値をそれぞれ出力することを特徴とするクロック生成回路。
【請求項６】
第１クロックと、前記第１クロックとは位相が相違する第２クロックとを生成するクロック生成ユニットと，
前記第１クロックと前記第２クロックの位相差に対応するパルス幅を有する位相差パルス信号を繰り返し生成する位相検出回路と，
前記位相差パルス信号の前記パルス幅に比例する周波数であって前記位相差パルス信号より低い周波数を有するテスト信号を生成するテスト信号生成回路と，
基準期間内における前記テスト信号のパルス数をカウントし当該カウント値を出力するカウンタとを有することを特徴とするクロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１３０６０７（Ｐ２０１０−１３０６０７Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０５９３２（Ｐ２００８−３０５９３２）
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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