プログラム可能な駆動回路を備えた共振クロック分配ネットワークアーキテクチャ
プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。
【発明の詳細な説明】
【関連出願】
【０００１】
本特許出願は、２００９年１１月１２日出願の米国仮出願番号６１／２５０，８３０「共振クロック集積回路」の優先権を主張するものであり、その全ての開示内容は本明細書に組み込まれている。本特許出願は、以下の特許及び出願に記載された技術に関連し、その全ての開示内容は本明細書に組み込まれている。
２００７年５月２３日出願の米国仮出願番号６０／９３１，５８２「プログラム可能な論理デバイスのための共振クロック及び相互接続アーキテクチャ」の優先権を主張する、２００９年１１月１２日出願の米国特許出願番号１２／１２５，００９「複数のクロックネットワークを備えるデジタルデバイスのための共振クロック及び相互接続用のアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１５８「クロック特性を制御するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６３「インダクタオーバーヘッドなしで共振クロック分配ネットワークの固有周波数を選択する方法」、
本出願と同時出願の米国特許出願番号１２／９０３，１６６「共振クロック分配ネットワークの固有周波数を調整するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６８「共振クロック分配ネットワークの周波数スケール調整された作動のためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７２「共振クロック分配ネットワークのシングルステッピングのためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７４「共振クロックネットワークを従来モードで作動させるアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１８８「従来のクロック分配ネットワークのパラメータ変動を追跡するための共振クロック分配ネットワークアーキテクチャ」。
【技術分野】
【０００２】
本開示は、全体的には、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、及びシステムオンチップ（ＳＯＣ）デバイス等の複数のクロックネットワーク及び様々なクロック周波数を有するデジタルデバイスのためのクロック分配ネットワークアーキテクチャに関する。
【背景技術】
【０００３】
最近、同期デジタルシステムにおけるクロック信号のエネルギ効率の良い分配のために共振クロック分配ネットワークが提案されている。このネットワークでは、クロック分配ネットワークの寄生容量と共振させるための１つ又はそれ以上のインダクタを使用してエネルギ効率の良い作動が達成される。極端にジッターの少ないクロック分配は、クロックバッファ数の低減により達成される。更に、極端に少ないスキューは、比較的対称的な全メタル分配ネットワーク設計による分配クロック信号の間で達成される。ネットワーク全体の性能は、動作速度及びネットワークの全インダクタンス、抵抗、サイズ、及びトポロジーで決まり、低抵抗の対称ネットワークでは、適切なインダクタンスで設計される場合、結果的にジッター、スキュー、及びエネルギ消費が低減する。
【０００４】
共振クロック分配ネットワークにおいて、クロックネットワークに注入されるエネルギ量は、最終クロック駆動回路のサイズ、及び最終クロック駆動回路を駆動する基準クロック信号のデューティサイクルを含む所定の設計パラメータで決まる。更に、従来型（非共振型）クロック分配ネットワークとは対照的に、共振ネットワークに注入されるエネルギ量はネットワークの作動周波数にも依存する。一般に、駆動回路のサイズが大きくなるか又はデューティサイクルが長くなるほど誘導素子により多くの電流を蓄えることができるので、クロックネットワークに非常に多くのエネルギを注入でき、結果的に高速のクロック立ち上がり時間又は大きなクロック振幅がもたらされる。更に、一定の駆動回路サイズ及びデューティサイクルに関して、低い周波数で作動すると、終段クロック駆動回路が長時間導通するので、比較的高い周波数で作動するよりも高速のクロック立ち上がり時間又は大きなクロック振幅がもたらされて、やはり、誘導素子により多くの電流を蓄えることができるクロックネットワークに非常に多くのエネルギを注入できる。
【０００５】
従来のクロック分配ネットワークにおいて、一般に、駆動回路は、クロックが作動する最大周波数に関して目標立ち上がり時間及び振幅をもたらすサイズである。この設計において、クロックネットワークに注入されるエネルギ量は、クロック駆動回路のピーク周波数が十分に高く目標クロック立ち上がり時間及びクロック振幅をもたらすと仮定すると、駆動回路サイズ、基準クロックのデューティサイクル、又は作動周波数に無関係に常に同じである。従って、ピーククロック周波数よりも低い任意の他のクロック周波数において、立ち上がり時間及びクロック振幅の大部分は変わらないままである。更に、クロックネットワークに注入されるエネルギ量は作動周波数に無関係に常に同じである。
【０００６】
共振クロック分配ネットワークを利用したクロック信号の分配は、複数のクロック周波数で作動するように設定されたデジタルデバイスとの関連において、特別な課題を示す。例えば、高性能マイクロプロセッサは、１００ＭＨｚから３ＧＨｚの範囲の複数のクロック周波数で作動するように設計できる。一般に、共振クロック分配ネットワークは、共振モードで、共振クロックネットワークの固有周波数のほぼ中心である比較的狭い範囲のクロック周波数で作動する場合、高いエネルギ効率を達成することが望ましい。共振クロックネットワークはこの狭い範囲の外側で作動することは可能であるが、エネルギ効率を最大にするために、クロック駆動回路のサイズ又はネットワークに入力される基準クロックのデューティサイクルをクロック周波数に応じて調整する必要がある。
【０００７】
立ち上がり時間及び／又は立ち下がり時間、及びクロック波形の振幅が作動周波数に依存しない非共振クロックネットワークと異なり、共振分配ネットワークのクロック立ち上がり時間及び／又は立ち下がり時間、及び振幅は、作動周波数の関数であり、共振クロック分配ネットワークの設計において別の課題を示す。特に、一定の駆動回路サイズ及び基準クロックデューティサイクルに関して、低いクロック周波数でクロックネットワークに供給されるエネルギ量は、比較的高いクロック周波数の場合よりも大きく、短いクロック立ち上がり時間及び／又は大きなクロック振幅をもたらす。従って、クロックの立ち上がり時間及び／又は立ち下がり時間、及び振幅が、全ての周波数においてその仕様に適合するように、クロック駆動回路のサイズ又は共振クロックネットワークの基準クロックのデューティサイクルをクロック周波数に応じて調整する必要がある。
【０００８】
共振クロック分配ネットワークを使用すると、基本的にクロック駆動回路を使用して、通常共振クロック分配ネットワークを「従来モード」でスイングすることで、特定の状況において誘導素子を完全に無効にすることが望ましいという事実により更に複雑になる。
しかしながら、誘導素子を無効にすると、従って何らかの駆動電流を、任意の所定のクロック周波数、及び一定の駆動回路サイズ及び基準クロックデューティサイクルで、クロック分配ネットワークに供給できなくなると、共振モードでクロックネットワークへ供給されるエネルギ量は、従来モードで供給されるエネルギ量とは著しく異なる。結果として、クロックの立ち上がり時間及び／又は立ち下がり時間、及び振幅がその仕様に適合するように、クロック駆動回路のサイズ又は共振クロックネットワークの基準クロックのデューティサイクルは作動モードに応じて調整する必要がある。
【０００９】
更に、製造上のばらつきが、共振クロック分配ネットワークの実際のキャパシタンス、クロック駆動回路を実装するために使用されるトランジスタの強度、及びクロック駆動回路に送出される際に実際の基準クロック信号のデューティサイクルに影響を与える場合もあり、更に、実際の作動時にクロック信号がその仕様に適合するように、クロック駆動回路のサイズ及び基準クロックの目標デューティサイクルを調整する必要もある。
【００１０】
アットスピード試験には、デジタルデバイスに共振クロック分配ネットワークを使用することに関連する別の課題がある。この種の試験において、作動試験を行う目標クロック周波数よりも非常に低い（例えば、５倍又はそれ以上）クロック周波数を使用して、最初に特定のビットパターンが特定のスキャンレジスタにロードされる（スキャンインモード）。次に、デジタルシステムは、目標クロック周波数における１つ又はそれ以上のクロックサイクルで作動され（アットスピード試験モード）、機能が正しいことを確認するために、次に、もう一度、目標クロック周波数よりも非常に低い再度クロック周波数を用いてスキャンレジスタの内容を読み出す（スキャンアウトモード）。一般に、共振クロック分配ネットワークは、特定のクロック振幅を供給可能になる前に、複数の作動クロックサイクルを必要とする。従って、スキャンインモードからアットスピード試験モード（又は、アットスピード試験モードからスキャンアウトモード）に切り替えるには、アットスピード試験モードの開始から全振幅クロック信号が要求されること、及びスキャンモードとアットスピード試験モードとの間でクロック周波数が相違することに起因した課題がある。更に、スキャンモードとアットスピード試験モードとの間のクロック周波数の大きな差は、クロック波形の立ち上がり時間及び／又は立ち下がり時間の大きな差を暗示し、一般に、アットスピード試験の間の立ち上がり時間及び／又は立ち下がり時間が、ネットワークが共振モードで作動している場合と同じ周波数における共振クロック波形の時間と一致することは重大である。
【００１１】
多くの設計で実行不可能と思われる方法により、前述の課題を解決することは可能である。例えば、デバイスが作動することになる最大クロック周波数のためのクロック立ち上がり時間及びクロック振幅仕様に適合する、駆動回路サイズ及び基準クロックデューティサイクルを選択して、次に、要求されるであろう全ての他のクロック周波数において、これらと同じ駆動回路サイズ及びデューティサイクルを使用することは可能である。しかしながら、この場合、比較的低いクロック周波数において、エネルギ消費が過度になり、クロック振幅がプロセスで特定される公称電圧を超える場合があり、結果として長期信頼性の問題が生じる。アットスピード試験との関連において、最後のビットがスキャンインされると即座に同じクロックサイクルのクロックレジスタを無効にし、共振クロックネットワークを使用する限りは無効にしたままとしてフルレールクロック信号をもたらし、共振クロック信号がフルレールに到達した後に全てのクロックレジスタが同じサイクルになることを可能にするように、高速グローバルイネーブル信号を使用できる。しかしながら、許容できるスキュー及びクロックに対して正確な相対タイミングを有する、このような高速イネーブル信号を分配するネットワークの設計は、著しい付加的な技術的努力及び物理的リソースを必要とする（例えば、信号駆動回路及びルーティングトラック）。
【００１２】
プログラム可能な駆動回路サイズ又は基準クロックデューティサイクルをもたない共振クロック分配ネットワークに関するアーキテクチャは以下の論文に開示され実験的に評価されている。Ｚｉｅｓｌｅｒ Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム、Ｃｏｏｋｅ Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム、及びＤｒａｋｅ Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９。これら全ての論文は単なる共振クロック分配ネットワークに限定され、プログラム可能な駆動回路サイズ又は基準クロックデューティサイクルに言及していない。
【００１３】
プログラム可能な駆動回路サイズ及び基準クロックデューティサイクルをもつ共振クロック分配ネットワークの設計は以下の論文に開示され実験的に評価されている。Ｓａｔｈｅ Ｖ．他の２００６年２月「１．１ＧＨｚチャージリカバリロジック」国際半導体回路会議、Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議、及びＳａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議。これら全ての論文は共振クロックネットワークに限定され、プログラム可能な駆動回路サイズ及び基準クロックデューティサイクルは単にエネルギ消費の低減を目的としており、クロック波形の立ち上がり時間又は振幅の制御を意図したものではない。
【００１４】
従来モードで作動可能な共振クロック駆動回路は、Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１の論文に開示されている。しかしながら、この論文のクロック駆動回路のサイズ及び基準クロックのデューティサイクルは固定なので、クロック周波数又は作動モードに応じてプログラム可能とすることはできない。更に、この論文は、プログラム可能なクロック駆動回路サイズ又は基準クロックデューティサイクルに言及していない。
【００１５】
全体としては、本明細書のいくつかの従来又は関連システムの実施例、及びその関連の限定事項は例示的であり排他的でないことが意図されている。既存又は従来システムの他の限定事項は当業者には以下の詳細な説明を読むことで理解できる。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】Ｚｉｅｓｌｅｒ Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム
【非特許文献２】Ｃｏｏｋｅ Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム
【非特許文献３】Ｄｒａｋｅ Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９
【非特許文献４】Ｓａｔｈｅ Ｖ．他の２００６年２月「１．１ＧＨｚチャージリカバリロジック」国際半導体回路会議
【非特許文献５】Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議
【非特許文献６】Ｓａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議
【非特許文献７】Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１
【発明の概要】
【課題を解決するための手段】
【００１７】
本明細書には、プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用する共振クロック分配ネットワークアーキテクチャが開示され、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に低エネルギ消費で目標クロック立ち上がり時間及びクロック振幅を達成するようになっている。一般に、このようなネットワークは複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。
【００１８】
従って、クロック分配ネットワークのための共振クロック駆動回路が開示され、共振クロック駆動回路は、共振クロック駆動回路のクロックノードに電気的に接続され、各々がクロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになっている、複数の駆動素子と、クロックノードに電気的に接続され、共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチとを備え、共振クロック駆動回路は、複数の駆動素子の全体的な駆動強度を共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、現在の作動モードは、共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、或る瞬間に共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である。
【００１９】
共振クロック駆動回路は、全体的な駆動強度を現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を現在の作動モードに応じて効率的に制御し；現在の作動モードが共振モードから非共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を高め、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しいようになっており；現在の作動モードが共振モードから非共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらし；共振クロック駆動回路は、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで全体的な駆動強度を高め；現在の作動モードが非共振モードから共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらし；結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで全体的な駆動強度を低下させ；複数の駆動素子の各々は、結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を備え；複数の駆動素子の各々の前記イネーブル信号は、駆動回路の回路装置から供給され；共振クロック駆動回路は、共振スイッチがイネーブル状態の場合、共振作動モードを実現する誘導素子を含み；共振スイッチは、誘導素子と該誘導素子に関する中点供給点との間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートであり；共振スイッチは、誘導素子とクロックノードとの間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートであり；共振スイッチは、電源のパワーレールと誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと、電源の中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスとを備え；基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、プルアップ基準クロックは複数の駆動素子の各々のプルアップ素子へ供給され、プルダウン基準クロックは複数の駆動素子の各々のプルダウン素子へ供給され；プルアップ基準クロックの第１のデューティサイクル及びプルダウン基準クロックの第２のデューティサイクルは、複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、所定値は、プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される。
【００２０】
更に、本出願はクロック分配ネットワークの共振クロック駆動回路を作動する方法を開示し、この方法は、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになった、複数の駆動素子を前記共振クロック駆動回路のクロックノードに電気的に接続する段階と；共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチをクロックノードに電気的に接続する段階と；共振クロック駆動回路の現在の作動モードに応じて複数の駆動素子の全体的な駆動強度を選択的に制御する段階と、を含み、現在の作動モードは、共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である。
【００２１】
更に、この方法は、全体的な駆動強度を現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を現在の作動モードに応じて効率的に制御する段階を含む。更に、現在の作動モードが共振モードから非共振モードに切り替わる場合、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しくなるように、共振クロック駆動回路は全体的な駆動強度を高める段階を含む。更に、現在の作動モードが共振モードから非共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を含む。更に、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで全体的な駆動強度を高める段階を含む。更に、現在の作動モードが非共振モードから前記共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を含む。更に、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで全体的な駆動強度を低下させる段階を含む。
【００２２】
クロック分配ネットワークのための共振クロック駆動回路が開示され、共振クロック駆動回路のクロックノードに電気的に接続され、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになっている複数の駆動素子と；クロックノードに電気的に接続され、共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチとを備え；共振クロック駆動回路は、複数の駆動素子の全体的な駆動強度を共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、現在の作動モードは、共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数であり；更に、共振スイッチは、電源のパワーレールと誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと；電源の中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスとを含み；更に、基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、プルアップ基準クロックは複数の駆動素子の各々のプルアップ素子へ供給され、プルダウン基準クロックは複数の駆動素子の各々のプルダウン素子へ供給され、プルアップ基準クロックの第１のデューティサイクル及びプルダウン基準クロックの第２のデューティサイクルは、複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、所定値は、プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される。
【００２３】
上記の概要は、以下の詳細な説明の概念の中から選択された内容を紹介するものである。これは、請求項に記載された主題の重要な特徴又は本質的な特徴を特定するようには意図されておらず、又は請求項に記載の主題の範囲を限定することは意図されていない。他の利点及び特徴点は、以下の記載及び請求項から明らかになるはずである。本明細書及び特定の実施例は例示目的に過ぎず本発明の範囲を限定することを意図していないことを理解されたい。
【００２４】
本発明の種々の目的、特徴、及び特性は、当業者であれば全て本明細書の一部である以下の詳細な説明を添付図面及び請求項と併せて検討することで理解できるはずである。
【図面の簡単な説明】
【００２５】
【図１】複数のクロックドメインを備える例示的なチップワイドクロック分配ネットワークアーキテクチャを示す。
【図２】クロックドメイン内の例示的なクロック分配ネットワークアーキテクチャを示す。
【図３】固定の駆動回路サイズを備える例示的な共振クロック駆動回路デザインを示す。
【図４】プログラム可能な駆動回路サイズを備える例示的な共振クロック駆動回路デザインを示す。
【図５】固定の駆動回路サイズを備え非共振モードでも作動可能な例示的な共振クロック駆動回路デザインを示す。
【図６（ａ）】所定周波数での共振クロック波形の立ち上がり時間に関する駆動回路サイズ又は基準クロックデューティサイクルの増大の影響を示す。
【図６（ｂ）】所定周波数での共振クロック波形の立ち上がり時間に関する駆動回路サイズ又は基準クロックデューティサイクルの増大の影響を示す。
【図７（ａ）】２つの異なる周波数での共振クロック波形の立ち上がり時間及びクロック振幅に関する駆動回路サイズ又は基準クロックデューティサイクルの調整の影響を示す。
【図７（ｂ）】２つの異なる周波数での共振クロック波形の立ち上がり時間及びクロック振幅に関する駆動回路サイズ又は基準クロックデューティサイクルの調整の影響を示す。
【図７（ｃ）】２つの異なる周波数での共振クロック波形の立ち上がり時間及びクロック振幅に関する駆動回路サイズ又は基準クロックデューティサイクルの調整の影響を示す。
【図８】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図９】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１０】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１１】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１２】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１３】変更されたデューティサイクルで基準クロック信号を発生する方法の例示的な実施形態を示す。
【図１４】非共振モードでプログラム可能な基準クロックデューティサイクルでも作動可能な例示的なプログラム可能な駆動回路の実施形態を示す。
【発明を実施するための形態】
【００２６】
本明細書の表題は便宜上であり、必然的に請求項に記載の発明に影響を与えるものではない。
図面において、同じ参照符号及び何らかの頭文字は、同一の又は類似の構造又は機能をもつ構成要素又は作動を特定して理解及び便宜を容易にするためのものである。何らかの特定の構成要素又は作動の検討を簡単に特定するために、最も重要な参照符号の数字は、構成要素が最初に紹介される図面番号を参照する（例えば、構成要素２０４は最初に図２を参照して紹介され説明されている）。
【００２７】
本発明の様々な実施例を以下に説明する。以下の説明は、本実施例を完全に理解するために具体的説明を行う。しかしながら、当業者であれば、本発明は、これらの詳細の大部分がなくても実施であることを理解できるはずである。同様に、当業者であれば、本発明は、本明細書では詳細に記載されていない他の多数の自明な特徴を含み得ることを理解できるはずである。更に、関連のある説明が不必要に曖昧になるのを避ける目的で、特定の公知の構造又は機能は以下には詳細に示されていないし、また説明されていない。
【００２８】
以下に使用される用語は、本発明の特定の実施例の詳細な説明に関連して使用されるとしても、妥当な方法で最大限広く解釈されるべきである。実際には、特定の用語はまさにそのように以下に強調されるが、何らかの制限方法で解釈されることが意図される特定の用語は、詳細な説明の部分ではそのように明白に及び明確に定義されるであろう。
【００２９】
図１は、半導体デバイスのクロック分配ネットワークアーキテクチャを示す。このネットワークは複数のクロックドメインを備える。各クロックドメインｉは基準クロック信号を受信する。標準的な実施形態において、このような基準クロック信号は、５０％のデューティサイクルであり、換言すれば、クロックサイクルの５０％でＨＩＧＨ電圧レベル、クロックサイクルの残りの５０％でＬＯＷ電圧レベルである。各クロックドメインｉにおいて、ゲート信号ｇｄｉは、クロックドメインｉ内の基準クロック信号の伝搬を選択的に可能にするために使用できる。図１はバッファされたコピーがクロックドメインの各々に分配される単一の基準クロックを示すが、一般に、複数の区別可能な基準クロック信号をクロックドメインへ伝搬することができ、各々は専用のバッファ付きクロック分配ネットワークを使用する。各クロックドメインは、複数の基準クロック信号の１つを受信する。これらの複数の基準クロック信号は、相互に同期すること又は同期しないこと、異なる周波数で作動すること、及びこれらの周波数は経時変化することが可能である。
【００３０】
経時的に異なるクロック周波数のクロック信号で作動する技術は一般に周波数スケーリングと呼ばれており、半導体デバイスの消費電力を低減する必要性が動機になっている。
デジタル半導体デバイスの消費電力は、各デバイスが各デジタル値の間で切り替わる速度に比例して増大する。性能要件が低くなると、クロック信号の周波数を低下させてこの速度を低下させることができるので、消費電力が低減する。一般に、半導体デバイスの作動周波数は広範である。例えば、マイクロプロセッサは、３ＧＨｚのピーククロック周波数を実現するよう設計できるが、ｌＧＨｚ又は５００ＭＨｚでの作動もサポートできる。
【００３１】
図２は、クロックドメイン内の例示的なクロック分配ネットワークアーキテクチャを示し、共振クロック駆動回路が組み込まれている。バッファ付き分配ネットワークを使用して、基準クロックは、フリップフロップ及びクロックゲート等の複数のクロックデバイスに分配される。フリップフロップは、クロック入力に同期して、データ入力に応じてその内容を更新する記憶素子である。各クロックゲートは、ゲート信号ｇｉを使用して、クロック信号の別のクロック素子への更なる伝搬を選択的に可能にする。共振クロック分配ネットワークアーキテクチャにおいて、１つ又はそれ以上のバッファの各々は、駆動回路に見られる負荷の寄生容量と共振することで、低いエネルギ消費で追加の駆動強度を与えるために使用される、インダクタによって増強される。結果として得られるバッファ、インダクタ、及び他の付属回路の組み合わせは、一般に共振クロック駆動回路と呼ばれる。
【００３２】
また、図２は標準的な共振クロック駆動回路を示す。この駆動回路はプルダウンＮＭＯＳデバイスを備え、ドレインはクロックノードに接続され、ソースはアース端子に接続される。このＮＭＯＳデバイスのゲートは基準クロック信号で駆動される。この基準クロック信号のＮＭＯＳデバイスのゲートへの到達時間はプログラム可能な遅延素子で調整可能であり、特定のスキュー要件は、クロック信号の最終到達ポイントで満たされる。インダクタは、クロックノードと供給ノードとの間に接続される。供給ノードの電圧は、クロック信号の振幅のほぼ中点に位置決めされる。例えば、クロック信号振幅が０Ｖと１Ｖとの間の場合、中点供給レベルは約０．５Ｖである。エネルギ節約を最大にするために、インダクタの値は、おおよそクロックのインダクタ及び寄生容量によって設定されるＬＣタンクが基準クロック信号の周波数にほぼ等しい固有周波数をもつように選択される。
【００３３】
共振クロックネットワークのエネルギ効率は、クロック分配ネットワークの全体的な抵抗、及びクロックネットワークの固有周波数と基準クロック信号の周波数との間の不整合を含む、様々な設計及び作動パラメータにより決まる。一般に、エネルギ効率は、抵抗Ｒを通って寄生クロック負荷を充放電する電流Ｉに関連するＩ2Ｒ損失により、クロック分配ネットワークの抵抗Ｒが大きくなるほど低下する。また、共振駆動回路を駆動する基準クロックの周波数が共振クロック駆動回路の固有周波数から大きく離れると、エネルギ効率は低下する。２つの周波数間の不整合が非常に大きくなる場合、共振クロック駆動回路のエネルギ消費は過度に非現実的に大きくなる。更に、クロック波形の形状は大きく変形されるのでが、フリップフロップ又は他のクロック素子をクロック制御するために信頼性をもって使用できない。結果的に、共振クロック駆動回路が共振モードで効率的に作動するロック周波数範囲は、周波数スケーリングを使用する半導体デバイスが一般にサポートするクロック周波数範囲より狭くなる傾向がある。実際には、周波数スケール調整された半導体デバイスがたまに使用する、広い範囲の作動周波数をサポートするために、共振駆動回路は、共振駆動回路がサポートする固有周波数と基準クロック周波数が大きく異なる場合には従来モードで作動できるようインダクタを無力化可能するよう変更する必要がある。
【００３４】
図３は例示的な共振クロック駆動回路を示す。この駆動回路は、クロックを駆動するプルアップＰＭＯＳ及びプルダウンＮＭＯＳデバイスを備える。ＰＭＯＳデバイスは、クロックノードと電源供給端子との間に接続される。ＮＭＯＳデバイスは、クロックノードとアース端子との間に接続される。インダクタＬは、クロックノードと中点供給ノードとの間に接続される。好ましくなく実際には禁止要件であることが多い、中点供給レベルを与えるために別個の電源に依存する代わりに、この駆動回路では、中点供給は２つのキャパシタＣｄｄ及びＣｓｓを用いて実現される。キャパシタＣｄｄは、中点ノードと電源供給端子との間に接続される。キャパシタＣｓｓは、中点ノードとアース端子との間に接続される。この設計において、中点供給は、キャパシタＣｄｄ及びＣｓｓの値、ＮＭＯＳ及びＰＭＯＳデバイスのサイズ、及び様々な他の構成要素及び電気的パラメータで決まる駆動回路作動の数サイクルの範囲で徐々に充電される。このサイクルの間に、クロック信号の振幅は、フルレール値まで徐々に大きくなる。一般に、中点供給ノードを充電してフルレールクロック振幅に達するのに必要なサイクル数は、共振クロック駆動回路のサイズに逆比例する。
【００３５】
図３に示される共振クロック駆動回路は、なぜ共振クロック駆動回路が発生するクロック信号が一般にフルレール振幅に達するまで数サイクルを必要とするかを示しており、このような駆動回路を用いてアットスピード試験を行うことは大変なことである。詳細には、時として起こり得る共振クロック駆動回路を使用してスキャンクロック及びアットスピードクロックを供給する場合、スキャンイン／スキャンアウトの比較的低い周波数（例えば、５００ＭＨｚ）と比較的高いアットスピード作動周波数（例えば、３ＧＨｚ）との間をアイドルサイクル無しで切り替えることは非現実的に大きな共振駆動回路が必要となり、スキャン及びアットスピード作動の間に過度な電流を必要とし、通常作動のクロック波形に非典型なクロック波形をもたらす。他の変更点は、クロック振幅及びクロック周波数が安定化した場合のみフリップフロップを選択的にイネーブルにするイネーブル信号を伝搬するための高速ネットワーク設計である。しかしながら、このような解決策にはいくつかの欠点があり、このようなネットワークのデバイス及びルーティングオーバーヘッド、全てのフリップフロップにイネーブルポートを組み込む必要性、及び共振クロック波形に対する厳しいタイミング制約を満たす必要性を挙げることができる。
【００３６】
図４は、プログラム可能な駆動回路を備える例示的な共振クロック駆動回路を示す。この駆動回路は、プルアップＰＭＯＳ及びプルダウンＮＭＯＳデバイスを選択的にイネーブル状態にして駆動回路サイズのプログラミングを可能にする制御信号ＥＮ１、・・・、ＥＮｎを含む。このようなプログラム可能な駆動回路設計は、Ｓａｔｈｅ Ｖ．他の２００６年２月「１．１ＧＨｚチャージリカバリロジック」国際半導体回路会議、Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議、及びＳａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議の論文に開示されている。このプログラム可能な駆動回路設計は、駆動回路のサイズ及び基準クロックのデューティサイクルを調整することで、共振クロック駆動回路の全体的な消費電力を最小にすることに関連して導入されている。しかしながら、駆動回路サイズ及び基準クロックデューティサイクルはプログラム可能に導入されておらず、また様々なクロック周波数で目標クロック立ち上がり時間又はクロック振幅を達成するという関連において研究されていない。更に、この駆動回路は、従来モードでは作動できない。
【００３７】
図５は、従来モードでも作動可能な固定サイズの例示的な共振クロック駆動回路を示す。このような駆動回路は、Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１の論文に開示されている。この駆動回路において、信号ＥＮ０は、中点供給とインダクタとの間のスイッチＳを制御するために使用される。このスイッチは、種々の方法で（例えば、伝送ゲートとして）実現でき、共振モードではない従来モードで作動するために導入される（例えば、試験時）。スイッチがオンになると駆動回路は共振モードで作動し、スイッチがオフになると中点供給がインダクタから切り離されて駆動回路は従来モードで作動する。この論文には、プログラム可能な駆動回路又はプログラム可能な基準クロックデューティサイクルの使用について提示も開示もされていない。
【００３８】
図６は、共振クロック波形の立ち上がり時間に関して、駆動回路サイズ又は基準クロックデューティサイクルを調整する影響を示す。図６（ａ）は、所定の駆動回路サイズで得られる周波数２ＧＨｚの共振クロック波形を示す。図６（ｂ）は、クロック駆動回路サイズ又は基準クロックのデューティサイクルを増大させることで、同じクロック周波数２ＧＨｚで得られた共振クロック波形を示す。この増大により、クロック立ち上がり時間及びクロック立ち下がり時間が短くなる。
【００３９】
図７は、クロックが異なる周波数で作動する場合、クロック波形に関して、駆動回路サイズ又は基準クロックデューティサイクルを調整する影響を示す。図７（ａ）は、所定の駆動回路サイズで得られた周波数ｌＧＨｚでの共振クロック波形を示す。図７（ｂ）は、同じ駆動回路サイズを使用して、同じクロックの負荷１．５ＧＨｚで得られた共振クロック波形を示す。クロック周波数が高くなると補充時間が短くなるので、１．５ＧＨｚクロック波形はｌＧＨｚよりも立ち上がり時間が長くなることに留意されたい。更に、クロック波形のピーク振幅は電源電圧レベルＶＤＤの最後まで達しないことに留意されたい。図７（ｃ）は、駆動回路サイズ又は基準クロックデューティサイクルを増大させてクロックネットワークへ追加のエネルギを注入した後の共振クロック波形を示す。この波形はピーク電圧ＶＤＤに達し、小さな駆動回路又は短い基準クロックデューティサイクルの波形に比べて、短い立ち上がり時間及び短い立ち下がり時間が実現される。
【００４０】
図８は、共振クロック分配ネットワークのためのプログラム可能な駆動回路の実施形態を示す。この駆動回路は、制御信号ＥＮ１、・・・、ＥＮｎを含み、ＮＭＯＳプルダウン及びＰＭＯＳプルアップデバイスを選択的にイネーブルにするので、駆動回路サイズのプログラミングが可能になる。本明細書で参照する場合、用語「駆動回路サイズ」及び「駆動強度」は、或る瞬間にイネーブル状態の駆動回路セット（又は複数の駆動素子）でもたらされる全体的な駆動強度に言及することに留意されたい。また、駆動回路は、制御信号ＥＮ０を含み、スイッチＳを選択的にイネーブルにして、クロック分配作動を共振又は非共振モードに設定する。共振モードで作動する場合、インダクタがフルレールクロック振幅及び目標クロック立ち上がり時間を達成するのに必要な追加の駆動強度を与えるので、デバイスのサブセットだけをイネーブル状態にする必要がある。一般に、駆動回路サイズはクロック周波数と相関関係があり、大きな駆動回路は一般に高いクロック周波数を必要とする。このプログラム可能な構成により、全てのデバイスが常にイネーブル状態である固定サイズの構成に比べてデバイス数が少なくなり、電源からアースへの電流及び前置駆動回路の電気回路の容量性負荷が低減するのでエネルギ消費を低減できる。しかしながら、実施形態において、プログラム可能な駆動回路は、各クロック周波数での立ち上がり時間及び／又は立ち下がり時間及びクロック振幅、及び作動モードを制御するために使用される。
【００４１】
図８に示す駆動回路が、従来モードで作動する場合、このモードではインダクタが切り離されて追加の駆動強度を与えないので、目標クロック立ち上がり時間の定めるところにより、共振クロックネットワークの固有周波数での共振モードよりも多数のサブセットがイネーブル状態にされる。
【００４２】
アットスピード試験時に、このプログラム可能な駆動回路は従来モードで作動する。イネーブル状態のデバイス数は、結果として得られるクロック波形がアットスピード共振クロック波形として同程度のフリップフロップ遅延（つまり、クロックの立ち上がりエッジの後で、データをフリップフロップの入力から出力へ伝搬するのに必要な時間）を生じるように選択される。
【００４３】
図９は、このプログラム可能な駆動回路の別の実施形態を示し、制御信号ＥＮ、・・・、ＥＮｎは前置駆動回路の電気回路に導入され、最終クロック駆動回路の直前に導入するものに比べて更なる電力節減がもたらされる。
【００４４】
図１０は、プログラム可能な駆動回路の別の実施形態を示し、スイッチＳは、インダクタと中点供給との間に接続されるＮＭＯＳ及びＰＭＯＳデバイスを備える伝送ゲートである。
【００４５】
図１１は、プログラム可能な駆動回路の別の実施形態を示す。本実施形態において、スイッチＳは、インダクタとクロックノードとの間に接続されたＮＭＯＳ及びＰＭＯＳデバイスを備える伝送ゲートである。
【００４６】
図１２は、プログラム可能な駆動回路の別の実施形態を示す。本実施形態において、スイッチＳは、パワーレールと中点供給ノードの間に接続されるＰＭＯＳデバイス、及び中点供給ノードとグランドレールとの間に接続されるＮＭＯＳデバイスで実現される。
【００４７】
図１３は、本明細書で説明する別の手法の形態の実施形態を示す。本実施形態において、基準クロック信号は、調整されたデューティサイクルで２つの基準クロック信号を導出すように変更され、共振クロック駆動回路の一方は共振クロック駆動回路のプルアップデバイス用で他方はプルダウンデバイス用である。一般に、基準クロックは、５０％に等しいデューティサイクルである。一般に、基準クロックは、任意のデューティサイクルとすることができる。２つの派生した基準クロックのデューティサイクルＤｎ及びＤｐは、共振クロックネットワークへ各クロックサイクルで注入されるエネルギ量が目標クロック立ち上がり時間又はクロック振幅を満たすのに十分であるように決定される。図１３において、Ｄｎ（クロックサイクルで除算したハイレベルの時間）及びＤｐ（クロックサイクルで除算したローレベルの時間）は５０％未満である。プログラム可能なデューティサイクルの調整ボックスは、制御ビットＤＣｌ、・・・、ＤＣｍの値に応じて調整されたデューティサイクルＤｎ及びＤｐの２つの基準クロックを発生する。
【００４８】
図１４は、立ち上がり時間及び共振クロック波形の振幅を制御するために使用できる共振クロック駆動回路の実施形態を示す。本実施形態において、最終駆動回路のサイズは制御信号ＥＮ１、・・・、ＥＮｎを用いてプログラムできる。更に、本実施形態において、プルアップ及びプルダウンデバイスは、プログラム可能なデューティサイクルＤｐ及びＤｎのそれぞれを用いてそれぞれの基準クロックで駆動できる。スイッチＳは、制御信号ＥＮ０の値に応じて中点供給からインダクタを選択的に切り離すことで、駆動回路の作動モード、共振モード又は非共振モードを決定する。スイッチＳは別の場所に配置して、図１１及び図１２に示すものに類似した別の実施形態を導くことができる。
【００４９】
アットスピード試験時に、図１４の提示されたプログラム可能な駆動回路は非共振モードで作動する。イネーブル状態のデバイス数は、結果として得られる非共振クロック波形がアットスピード共振クロック波形として同程度のフリップフロップ遅延（つまり、クロックの立ち上がりエッジの後で、データをフリップフロップの入力から出力へ伝搬するのに必要な時間）を生じるように選択される。
【００５０】
文脈が明白に別の解釈を要求しない場合、明細書及び請求項全体もわたって、単語「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」等は、排他的又は網羅的意味とは対照的に、包括的な意味と解釈すべきである（つまり、言うまでもなく、「含むが限定しない」）。本明細書で使用する場合、用語「接続する（ｃｏｎｎｅｃｔｅｄ）」、「結合する（ｃｏｕｐｌｅｄ）」、又はその何らかの変形は、２つ又はそれ以上の構成要素間の直接的又は間接的な何らかの接続又は結合を意味する。このような構成要素間の接続又は結合は、物理的、倫理的、又はこれらの組み合わせとすることができる。更に、用語「この中の（ｈｅｒｅｉｎ）」、（以上の（ａｂｏｖｅ）」、「以下の（ｂｅｌｏｗ）」、及び同趣旨の単語は、本出願で使用する場合、本出願の一部の特定の箇所ではなく本出願全体を参照する。文脈が許す場合、前述の詳細な説明の単数又は複数を使用する単語は、同様に複数又は単数をそれぞれ含む。２つ又はそれ以上の要素リストに関して、単語「又は（ｏｒ）」は、以下の単語の解釈をカバーする。つまり、リスト中の任意の要素、リスト中の全ての要素、及びリスト中の要素の任意の組み合わせである。
【００５１】
前述の本発明の実施例の詳細な説明は、網羅的であること又は発明を前述の明確な形式に限定することが意図されていない。本発明の特定の実施例が例示目的で説明されるが、当業者であれば理解できるように、本発明の範疇で様々の均等な変更形態が可能である。本出願ではプロセス又はブロックは所定の順番で示されているが、別の実施例では異なる順番のステップを有するルーチンを実行でき、又は異なる順番のブロックを有するシステムを用いることができる。一部のプロセス又はブロックを削除、移動、追加、細分、結合、及び／又は変更して、代替手段又は準結合手段を提供することができる。また、プロセス又はブロックは、時には順番に実行されるように示されるが、これらのプロセス又はブロックは、並列に実行又は実施されること又は別の時間に実行されることが意図されている。更に、本明細書で言及する何らかの特定の数は例示である。別の実施例では別の値又は範囲が可能であることを理解されたい。
【００５２】
また、本明細書の様々な説明及び教示は、前述のシステム以外のシステムにも適用可能である。前述の様々な実施例の構成要素及び作動は、組み合わせて本発明の別の実施例を提供できる。
【００５３】
添付の出願書類に記載したものを含む前述の任意の特許及び出願、及び他の参考文献は、参照により本明細書に組み込まれている。
【００５４】
前述の及び他の変更は、本発明に対して前述の詳細な説明を考慮して行うことができる。前述の詳細な説明は、本発明の特定の実施例及び意図された最良の形態を説明するが、いかに詳細にテキストに記載されようが、本発明は多くの方法で実施できる。システムの詳細は、特定の実施ではかなり変わり得るが、依然として本明細書に開示される発明に包含される。前述のように、本発明の特定の特徴又は態様を説明する際に用いる特定の技術用語は、技術用語が本明細書において、技術用語が関連する本発明の何らかの特性、特徴、態様に対して限定的であると再定義されることを暗示すると考えてはいけない。一般に、添付の請求項に使用する用語は、前述の詳細な説明でこの用語が明確に定義されない限り、本発明を本明細書の特定の実施例に限定すると解釈すべきではない。従って、本発明の実際の範囲は、開示された実施例だけでなく、各請求項の下で本発明を実施又は実行する均等な全てのやり方を包含する。
【００５５】
本発明の特定の態様は特定の請求様式に示されるが、本出願は、本発明のあらゆる請求様式の様々な態様を意図している。例えば、本発明の１つの態様だけが米国特許法（３５．Ｕ．Ｓ．Ｃ．）第１１２条の第６パラグラフの「機能的クレーム（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ ｃｌａｉｍ）」で記載されるが、他の態様が「機能的クレーム」又は、コンピュータ読み取り可能媒体等で具体化される他の様式で記載される。（米国特許法（３５．Ｕ．Ｓ．Ｃ．）第１１２条の第６パラグラフの下で論じられることが意図される任意の請求項は、用語「する手段（ｍｅａｎｓ ｆｏｒ）」で始まる）。従って、本出願は、本発明の他の態様のこのような追加の請求様式を追求するために、出願後に追加の請求項を追加する権利を有するものである。
【関連出願】
【０００１】
本特許出願は、２００９年１１月１２日出願の米国仮出願番号６１／２５０，８３０「共振クロック集積回路」の優先権を主張するものであり、その全ての開示内容は本明細書に組み込まれている。本特許出願は、以下の特許及び出願に記載された技術に関連し、その全ての開示内容は本明細書に組み込まれている。
２００７年５月２３日出願の米国仮出願番号６０／９３１，５８２「プログラム可能な論理デバイスのための共振クロック及び相互接続アーキテクチャ」の優先権を主張する、２００９年１１月１２日出願の米国特許出願番号１２／１２５，００９「複数のクロックネットワークを備えるデジタルデバイスのための共振クロック及び相互接続用のアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１５８「クロック特性を制御するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６３「インダクタオーバーヘッドなしで共振クロック分配ネットワークの固有周波数を選択する方法」、
本出願と同時出願の米国特許出願番号１２／９０３，１６６「共振クロック分配ネットワークの固有周波数を調整するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６８「共振クロック分配ネットワークの周波数スケール調整された作動のためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７２「共振クロック分配ネットワークのシングルステッピングのためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７４「共振クロックネットワークを従来モードで作動させるアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１８８「従来のクロック分配ネットワークのパラメータ変動を追跡するための共振クロック分配ネットワークアーキテクチャ」。
【技術分野】
【０００２】
本開示は、全体的には、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、及びシステムオンチップ（ＳＯＣ）デバイス等の複数のクロックネットワーク及び様々なクロック周波数を有するデジタルデバイスのためのクロック分配ネットワークアーキテクチャに関する。
【背景技術】
【０００３】
最近、同期デジタルシステムにおけるクロック信号のエネルギ効率の良い分配のために共振クロック分配ネットワークが提案されている。このネットワークでは、クロック分配ネットワークの寄生容量と共振させるための１つ又はそれ以上のインダクタを使用してエネルギ効率の良い作動が達成される。極端にジッターの少ないクロック分配は、クロックバッファ数の低減により達成される。更に、極端に少ないスキューは、比較的対称的な全メタル分配ネットワーク設計による分配クロック信号の間で達成される。ネットワーク全体の性能は、動作速度及びネットワークの全インダクタンス、抵抗、サイズ、及びトポロジーで決まり、低抵抗の対称ネットワークでは、適切なインダクタンスで設計される場合、結果的にジッター、スキュー、及びエネルギ消費が低減する。
【０００４】
共振クロック分配ネットワークにおいて、クロックネットワークに注入されるエネルギ量は、最終クロック駆動回路のサイズ、及び最終クロック駆動回路を駆動する基準クロック信号のデューティサイクルを含む所定の設計パラメータで決まる。更に、従来型（非共振型）クロック分配ネットワークとは対照的に、共振ネットワークに注入されるエネルギ量はネットワークの作動周波数にも依存する。一般に、駆動回路のサイズが大きくなるか又はデューティサイクルが長くなるほど誘導素子により多くの電流を蓄えることができるので、クロックネットワークに非常に多くのエネルギを注入でき、結果的に高速のクロック立ち上がり時間又は大きなクロック振幅がもたらされる。更に、一定の駆動回路サイズ及びデューティサイクルに関して、低い周波数で作動すると、終段クロック駆動回路が長時間導通するので、比較的高い周波数で作動するよりも高速のクロック立ち上がり時間又は大きなクロック振幅がもたらされて、やはり、誘導素子により多くの電流を蓄えることができるクロックネットワークに非常に多くのエネルギを注入できる。
【０００５】
従来のクロック分配ネットワークにおいて、一般に、駆動回路は、クロックが作動する最大周波数に関して目標立ち上がり時間及び振幅をもたらすサイズである。この設計において、クロックネットワークに注入されるエネルギ量は、クロック駆動回路のピーク周波数が十分に高く目標クロック立ち上がり時間及びクロック振幅をもたらすと仮定すると、駆動回路サイズ、基準クロックのデューティサイクル、又は作動周波数に無関係に常に同じである。従って、ピーククロック周波数よりも低い任意の他のクロック周波数において、立ち上がり時間及びクロック振幅の大部分は変わらないままである。更に、クロックネットワークに注入されるエネルギ量は作動周波数に無関係に常に同じである。
【０００６】
共振クロック分配ネットワークを利用したクロック信号の分配は、複数のクロック周波数で作動するように設定されたデジタルデバイスとの関連において、特別な課題を示す。例えば、高性能マイクロプロセッサは、１００ＭＨｚから３ＧＨｚの範囲の複数のクロック周波数で作動するように設計できる。一般に、共振クロック分配ネットワークは、共振モードで、共振クロックネットワークの固有周波数のほぼ中心である比較的狭い範囲のクロック周波数で作動する場合、高いエネルギ効率を達成することが望ましい。共振クロックネットワークはこの狭い範囲の外側で作動することは可能であるが、エネルギ効率を最大にするために、クロック駆動回路のサイズ又はネットワークに入力される基準クロックのデューティサイクルをクロック周波数に応じて調整する必要がある。
【０００７】
立ち上がり時間及び／又は立ち下がり時間、及びクロック波形の振幅が作動周波数に依存しない非共振クロックネットワークと異なり、共振分配ネットワークのクロック立ち上がり時間及び／又は立ち下がり時間、及び振幅は、作動周波数の関数であり、共振クロック分配ネットワークの設計において別の課題を示す。特に、一定の駆動回路サイズ及び基準クロックデューティサイクルに関して、低いクロック周波数でクロックネットワークに供給されるエネルギ量は、比較的高いクロック周波数の場合よりも大きく、短いクロック立ち上がり時間及び／又は大きなクロック振幅をもたらす。従って、クロックの立ち上がり時間及び／又は立ち下がり時間、及び振幅が、全ての周波数においてその仕様に適合するように、クロック駆動回路のサイズ又は共振クロックネットワークの基準クロックのデューティサイクルをクロック周波数に応じて調整する必要がある。
【０００８】
共振クロック分配ネットワークを使用すると、基本的にクロック駆動回路を使用して、通常共振クロック分配ネットワークを「従来モード」でスイングすることで、特定の状況において誘導素子を完全に無効にすることが望ましいという事実により更に複雑になる。
しかしながら、誘導素子を無効にすると、従って何らかの駆動電流を、任意の所定のクロック周波数、及び一定の駆動回路サイズ及び基準クロックデューティサイクルで、クロック分配ネットワークに供給できなくなると、共振モードでクロックネットワークへ供給されるエネルギ量は、従来モードで供給されるエネルギ量とは著しく異なる。結果として、クロックの立ち上がり時間及び／又は立ち下がり時間、及び振幅がその仕様に適合するように、クロック駆動回路のサイズ又は共振クロックネットワークの基準クロックのデューティサイクルは作動モードに応じて調整する必要がある。
【０００９】
更に、製造上のばらつきが、共振クロック分配ネットワークの実際のキャパシタンス、クロック駆動回路を実装するために使用されるトランジスタの強度、及びクロック駆動回路に送出される際に実際の基準クロック信号のデューティサイクルに影響を与える場合もあり、更に、実際の作動時にクロック信号がその仕様に適合するように、クロック駆動回路のサイズ及び基準クロックの目標デューティサイクルを調整する必要もある。
【００１０】
アットスピード試験には、デジタルデバイスに共振クロック分配ネットワークを使用することに関連する別の課題がある。この種の試験において、作動試験を行う目標クロック周波数よりも非常に低い（例えば、５倍又はそれ以上）クロック周波数を使用して、最初に特定のビットパターンが特定のスキャンレジスタにロードされる（スキャンインモード）。次に、デジタルシステムは、目標クロック周波数における１つ又はそれ以上のクロックサイクルで作動され（アットスピード試験モード）、機能が正しいことを確認するために、次に、もう一度、目標クロック周波数よりも非常に低い再度クロック周波数を用いてスキャンレジスタの内容を読み出す（スキャンアウトモード）。一般に、共振クロック分配ネットワークは、特定のクロック振幅を供給可能になる前に、複数の作動クロックサイクルを必要とする。従って、スキャンインモードからアットスピード試験モード（又は、アットスピード試験モードからスキャンアウトモード）に切り替えるには、アットスピード試験モードの開始から全振幅クロック信号が要求されること、及びスキャンモードとアットスピード試験モードとの間でクロック周波数が相違することに起因した課題がある。更に、スキャンモードとアットスピード試験モードとの間のクロック周波数の大きな差は、クロック波形の立ち上がり時間及び／又は立ち下がり時間の大きな差を暗示し、一般に、アットスピード試験の間の立ち上がり時間及び／又は立ち下がり時間が、ネットワークが共振モードで作動している場合と同じ周波数における共振クロック波形の時間と一致することは重大である。
【００１１】
多くの設計で実行不可能と思われる方法により、前述の課題を解決することは可能である。例えば、デバイスが作動することになる最大クロック周波数のためのクロック立ち上がり時間及びクロック振幅仕様に適合する、駆動回路サイズ及び基準クロックデューティサイクルを選択して、次に、要求されるであろう全ての他のクロック周波数において、これらと同じ駆動回路サイズ及びデューティサイクルを使用することは可能である。しかしながら、この場合、比較的低いクロック周波数において、エネルギ消費が過度になり、クロック振幅がプロセスで特定される公称電圧を超える場合があり、結果として長期信頼性の問題が生じる。アットスピード試験との関連において、最後のビットがスキャンインされると即座に同じクロックサイクルのクロックレジスタを無効にし、共振クロックネットワークを使用する限りは無効にしたままとしてフルレールクロック信号をもたらし、共振クロック信号がフルレールに到達した後に全てのクロックレジスタが同じサイクルになることを可能にするように、高速グローバルイネーブル信号を使用できる。しかしながら、許容できるスキュー及びクロックに対して正確な相対タイミングを有する、このような高速イネーブル信号を分配するネットワークの設計は、著しい付加的な技術的努力及び物理的リソースを必要とする（例えば、信号駆動回路及びルーティングトラック）。
【００１２】
プログラム可能な駆動回路サイズ又は基準クロックデューティサイクルをもたない共振クロック分配ネットワークに関するアーキテクチャは以下の論文に開示され実験的に評価されている。Ｚｉｅｓｌｅｒ Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム、Ｃｏｏｋｅ Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム、及びＤｒａｋｅ Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９。これら全ての論文は単なる共振クロック分配ネットワークに限定され、プログラム可能な駆動回路サイズ又は基準クロックデューティサイクルに言及していない。
【００１３】
プログラム可能な駆動回路サイズ及び基準クロックデューティサイクルをもつ共振クロック分配ネットワークの設計は以下の論文に開示され実験的に評価されている。Ｓａｔｈｅ Ｖ．他の２００６年２月「１．１ＧＨｚチャージリカバリロジック」国際半導体回路会議、Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議、及びＳａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議。これら全ての論文は共振クロックネットワークに限定され、プログラム可能な駆動回路サイズ及び基準クロックデューティサイクルは単にエネルギ消費の低減を目的としており、クロック波形の立ち上がり時間又は振幅の制御を意図したものではない。
【００１４】
従来モードで作動可能な共振クロック駆動回路は、Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１の論文に開示されている。しかしながら、この論文のクロック駆動回路のサイズ及び基準クロックのデューティサイクルは固定なので、クロック周波数又は作動モードに応じてプログラム可能とすることはできない。更に、この論文は、プログラム可能なクロック駆動回路サイズ又は基準クロックデューティサイクルに言及していない。
【００１５】
全体としては、本明細書のいくつかの従来又は関連システムの実施例、及びその関連の限定事項は例示的であり排他的でないことが意図されている。既存又は従来システムの他の限定事項は当業者には以下の詳細な説明を読むことで理解できる。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】Ｚｉｅｓｌｅｒ Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム
【非特許文献２】Ｃｏｏｋｅ Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム
【非特許文献３】Ｄｒａｋｅ Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９
【非特許文献４】Ｓａｔｈｅ Ｖ．他の２００６年２月「１．１ＧＨｚチャージリカバリロジック」国際半導体回路会議
【非特許文献５】Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議
【非特許文献６】Ｓａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議
【非特許文献７】Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１
【発明の概要】
【課題を解決するための手段】
【００１７】
本明細書には、プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用する共振クロック分配ネットワークアーキテクチャが開示され、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に低エネルギ消費で目標クロック立ち上がり時間及びクロック振幅を達成するようになっている。一般に、このようなネットワークは複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。
【００１８】
従って、クロック分配ネットワークのための共振クロック駆動回路が開示され、共振クロック駆動回路は、共振クロック駆動回路のクロックノードに電気的に接続され、各々がクロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになっている、複数の駆動素子と、クロックノードに電気的に接続され、共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチとを備え、共振クロック駆動回路は、複数の駆動素子の全体的な駆動強度を共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、現在の作動モードは、共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、或る瞬間に共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である。
【００１９】
共振クロック駆動回路は、全体的な駆動強度を現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を現在の作動モードに応じて効率的に制御し；現在の作動モードが共振モードから非共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を高め、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しいようになっており；現在の作動モードが共振モードから非共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらし；共振クロック駆動回路は、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで全体的な駆動強度を高め；現在の作動モードが非共振モードから共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらし；結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで全体的な駆動強度を低下させ；複数の駆動素子の各々は、結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を備え；複数の駆動素子の各々の前記イネーブル信号は、駆動回路の回路装置から供給され；共振クロック駆動回路は、共振スイッチがイネーブル状態の場合、共振作動モードを実現する誘導素子を含み；共振スイッチは、誘導素子と該誘導素子に関する中点供給点との間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートであり；共振スイッチは、誘導素子とクロックノードとの間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートであり；共振スイッチは、電源のパワーレールと誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと、電源の中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスとを備え；基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、プルアップ基準クロックは複数の駆動素子の各々のプルアップ素子へ供給され、プルダウン基準クロックは複数の駆動素子の各々のプルダウン素子へ供給され；プルアップ基準クロックの第１のデューティサイクル及びプルダウン基準クロックの第２のデューティサイクルは、複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、所定値は、プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される。
【００２０】
更に、本出願はクロック分配ネットワークの共振クロック駆動回路を作動する方法を開示し、この方法は、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになった、複数の駆動素子を前記共振クロック駆動回路のクロックノードに電気的に接続する段階と；共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチをクロックノードに電気的に接続する段階と；共振クロック駆動回路の現在の作動モードに応じて複数の駆動素子の全体的な駆動強度を選択的に制御する段階と、を含み、現在の作動モードは、共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である。
【００２１】
更に、この方法は、全体的な駆動強度を現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を現在の作動モードに応じて効率的に制御する段階を含む。更に、現在の作動モードが共振モードから非共振モードに切り替わる場合、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しくなるように、共振クロック駆動回路は全体的な駆動強度を高める段階を含む。更に、現在の作動モードが共振モードから非共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を含む。更に、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで全体的な駆動強度を高める段階を含む。更に、現在の作動モードが非共振モードから前記共振モードに切り替わる場合、共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を含む。更に、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで全体的な駆動強度を低下させる段階を含む。
【００２２】
クロック分配ネットワークのための共振クロック駆動回路が開示され、共振クロック駆動回路のクロックノードに電気的に接続され、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになっている複数の駆動素子と；クロックノードに電気的に接続され、共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチとを備え；共振クロック駆動回路は、複数の駆動素子の全体的な駆動強度を共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、現在の作動モードは、共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数であり；更に、共振スイッチは、電源のパワーレールと誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと；電源の中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスとを含み；更に、基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、プルアップ基準クロックは複数の駆動素子の各々のプルアップ素子へ供給され、プルダウン基準クロックは複数の駆動素子の各々のプルダウン素子へ供給され、プルアップ基準クロックの第１のデューティサイクル及びプルダウン基準クロックの第２のデューティサイクルは、複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、所定値は、プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される。
【００２３】
上記の概要は、以下の詳細な説明の概念の中から選択された内容を紹介するものである。これは、請求項に記載された主題の重要な特徴又は本質的な特徴を特定するようには意図されておらず、又は請求項に記載の主題の範囲を限定することは意図されていない。他の利点及び特徴点は、以下の記載及び請求項から明らかになるはずである。本明細書及び特定の実施例は例示目的に過ぎず本発明の範囲を限定することを意図していないことを理解されたい。
【００２４】
本発明の種々の目的、特徴、及び特性は、当業者であれば全て本明細書の一部である以下の詳細な説明を添付図面及び請求項と併せて検討することで理解できるはずである。
【図面の簡単な説明】
【００２５】
【図１】複数のクロックドメインを備える例示的なチップワイドクロック分配ネットワークアーキテクチャを示す。
【図２】クロックドメイン内の例示的なクロック分配ネットワークアーキテクチャを示す。
【図３】固定の駆動回路サイズを備える例示的な共振クロック駆動回路デザインを示す。
【図４】プログラム可能な駆動回路サイズを備える例示的な共振クロック駆動回路デザインを示す。
【図５】固定の駆動回路サイズを備え非共振モードでも作動可能な例示的な共振クロック駆動回路デザインを示す。
【図６（ａ）】所定周波数での共振クロック波形の立ち上がり時間に関する駆動回路サイズ又は基準クロックデューティサイクルの増大の影響を示す。
【図６（ｂ）】所定周波数での共振クロック波形の立ち上がり時間に関する駆動回路サイズ又は基準クロックデューティサイクルの増大の影響を示す。
【図７（ａ）】２つの異なる周波数での共振クロック波形の立ち上がり時間及びクロック振幅に関する駆動回路サイズ又は基準クロックデューティサイクルの調整の影響を示す。
【図７（ｂ）】２つの異なる周波数での共振クロック波形の立ち上がり時間及びクロック振幅に関する駆動回路サイズ又は基準クロックデューティサイクルの調整の影響を示す。
【図７（ｃ）】２つの異なる周波数での共振クロック波形の立ち上がり時間及びクロック振幅に関する駆動回路サイズ又は基準クロックデューティサイクルの調整の影響を示す。
【図８】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図９】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１０】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１１】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１２】非共振モードにおいても作動可能なプログラム可能な駆動回路の例示的な実施形態を示す。
【図１３】変更されたデューティサイクルで基準クロック信号を発生する方法の例示的な実施形態を示す。
【図１４】非共振モードでプログラム可能な基準クロックデューティサイクルでも作動可能な例示的なプログラム可能な駆動回路の実施形態を示す。
【発明を実施するための形態】
【００２６】
本明細書の表題は便宜上であり、必然的に請求項に記載の発明に影響を与えるものではない。
図面において、同じ参照符号及び何らかの頭文字は、同一の又は類似の構造又は機能をもつ構成要素又は作動を特定して理解及び便宜を容易にするためのものである。何らかの特定の構成要素又は作動の検討を簡単に特定するために、最も重要な参照符号の数字は、構成要素が最初に紹介される図面番号を参照する（例えば、構成要素２０４は最初に図２を参照して紹介され説明されている）。
【００２７】
本発明の様々な実施例を以下に説明する。以下の説明は、本実施例を完全に理解するために具体的説明を行う。しかしながら、当業者であれば、本発明は、これらの詳細の大部分がなくても実施であることを理解できるはずである。同様に、当業者であれば、本発明は、本明細書では詳細に記載されていない他の多数の自明な特徴を含み得ることを理解できるはずである。更に、関連のある説明が不必要に曖昧になるのを避ける目的で、特定の公知の構造又は機能は以下には詳細に示されていないし、また説明されていない。
【００２８】
以下に使用される用語は、本発明の特定の実施例の詳細な説明に関連して使用されるとしても、妥当な方法で最大限広く解釈されるべきである。実際には、特定の用語はまさにそのように以下に強調されるが、何らかの制限方法で解釈されることが意図される特定の用語は、詳細な説明の部分ではそのように明白に及び明確に定義されるであろう。
【００２９】
図１は、半導体デバイスのクロック分配ネットワークアーキテクチャを示す。このネットワークは複数のクロックドメインを備える。各クロックドメインｉは基準クロック信号を受信する。標準的な実施形態において、このような基準クロック信号は、５０％のデューティサイクルであり、換言すれば、クロックサイクルの５０％でＨＩＧＨ電圧レベル、クロックサイクルの残りの５０％でＬＯＷ電圧レベルである。各クロックドメインｉにおいて、ゲート信号ｇｄｉは、クロックドメインｉ内の基準クロック信号の伝搬を選択的に可能にするために使用できる。図１はバッファされたコピーがクロックドメインの各々に分配される単一の基準クロックを示すが、一般に、複数の区別可能な基準クロック信号をクロックドメインへ伝搬することができ、各々は専用のバッファ付きクロック分配ネットワークを使用する。各クロックドメインは、複数の基準クロック信号の１つを受信する。これらの複数の基準クロック信号は、相互に同期すること又は同期しないこと、異なる周波数で作動すること、及びこれらの周波数は経時変化することが可能である。
【００３０】
経時的に異なるクロック周波数のクロック信号で作動する技術は一般に周波数スケーリングと呼ばれており、半導体デバイスの消費電力を低減する必要性が動機になっている。
デジタル半導体デバイスの消費電力は、各デバイスが各デジタル値の間で切り替わる速度に比例して増大する。性能要件が低くなると、クロック信号の周波数を低下させてこの速度を低下させることができるので、消費電力が低減する。一般に、半導体デバイスの作動周波数は広範である。例えば、マイクロプロセッサは、３ＧＨｚのピーククロック周波数を実現するよう設計できるが、ｌＧＨｚ又は５００ＭＨｚでの作動もサポートできる。
【００３１】
図２は、クロックドメイン内の例示的なクロック分配ネットワークアーキテクチャを示し、共振クロック駆動回路が組み込まれている。バッファ付き分配ネットワークを使用して、基準クロックは、フリップフロップ及びクロックゲート等の複数のクロックデバイスに分配される。フリップフロップは、クロック入力に同期して、データ入力に応じてその内容を更新する記憶素子である。各クロックゲートは、ゲート信号ｇｉを使用して、クロック信号の別のクロック素子への更なる伝搬を選択的に可能にする。共振クロック分配ネットワークアーキテクチャにおいて、１つ又はそれ以上のバッファの各々は、駆動回路に見られる負荷の寄生容量と共振することで、低いエネルギ消費で追加の駆動強度を与えるために使用される、インダクタによって増強される。結果として得られるバッファ、インダクタ、及び他の付属回路の組み合わせは、一般に共振クロック駆動回路と呼ばれる。
【００３２】
また、図２は標準的な共振クロック駆動回路を示す。この駆動回路はプルダウンＮＭＯＳデバイスを備え、ドレインはクロックノードに接続され、ソースはアース端子に接続される。このＮＭＯＳデバイスのゲートは基準クロック信号で駆動される。この基準クロック信号のＮＭＯＳデバイスのゲートへの到達時間はプログラム可能な遅延素子で調整可能であり、特定のスキュー要件は、クロック信号の最終到達ポイントで満たされる。インダクタは、クロックノードと供給ノードとの間に接続される。供給ノードの電圧は、クロック信号の振幅のほぼ中点に位置決めされる。例えば、クロック信号振幅が０Ｖと１Ｖとの間の場合、中点供給レベルは約０．５Ｖである。エネルギ節約を最大にするために、インダクタの値は、おおよそクロックのインダクタ及び寄生容量によって設定されるＬＣタンクが基準クロック信号の周波数にほぼ等しい固有周波数をもつように選択される。
【００３３】
共振クロックネットワークのエネルギ効率は、クロック分配ネットワークの全体的な抵抗、及びクロックネットワークの固有周波数と基準クロック信号の周波数との間の不整合を含む、様々な設計及び作動パラメータにより決まる。一般に、エネルギ効率は、抵抗Ｒを通って寄生クロック負荷を充放電する電流Ｉに関連するＩ2Ｒ損失により、クロック分配ネットワークの抵抗Ｒが大きくなるほど低下する。また、共振駆動回路を駆動する基準クロックの周波数が共振クロック駆動回路の固有周波数から大きく離れると、エネルギ効率は低下する。２つの周波数間の不整合が非常に大きくなる場合、共振クロック駆動回路のエネルギ消費は過度に非現実的に大きくなる。更に、クロック波形の形状は大きく変形されるのでが、フリップフロップ又は他のクロック素子をクロック制御するために信頼性をもって使用できない。結果的に、共振クロック駆動回路が共振モードで効率的に作動するロック周波数範囲は、周波数スケーリングを使用する半導体デバイスが一般にサポートするクロック周波数範囲より狭くなる傾向がある。実際には、周波数スケール調整された半導体デバイスがたまに使用する、広い範囲の作動周波数をサポートするために、共振駆動回路は、共振駆動回路がサポートする固有周波数と基準クロック周波数が大きく異なる場合には従来モードで作動できるようインダクタを無力化可能するよう変更する必要がある。
【００３４】
図３は例示的な共振クロック駆動回路を示す。この駆動回路は、クロックを駆動するプルアップＰＭＯＳ及びプルダウンＮＭＯＳデバイスを備える。ＰＭＯＳデバイスは、クロックノードと電源供給端子との間に接続される。ＮＭＯＳデバイスは、クロックノードとアース端子との間に接続される。インダクタＬは、クロックノードと中点供給ノードとの間に接続される。好ましくなく実際には禁止要件であることが多い、中点供給レベルを与えるために別個の電源に依存する代わりに、この駆動回路では、中点供給は２つのキャパシタＣｄｄ及びＣｓｓを用いて実現される。キャパシタＣｄｄは、中点ノードと電源供給端子との間に接続される。キャパシタＣｓｓは、中点ノードとアース端子との間に接続される。この設計において、中点供給は、キャパシタＣｄｄ及びＣｓｓの値、ＮＭＯＳ及びＰＭＯＳデバイスのサイズ、及び様々な他の構成要素及び電気的パラメータで決まる駆動回路作動の数サイクルの範囲で徐々に充電される。このサイクルの間に、クロック信号の振幅は、フルレール値まで徐々に大きくなる。一般に、中点供給ノードを充電してフルレールクロック振幅に達するのに必要なサイクル数は、共振クロック駆動回路のサイズに逆比例する。
【００３５】
図３に示される共振クロック駆動回路は、なぜ共振クロック駆動回路が発生するクロック信号が一般にフルレール振幅に達するまで数サイクルを必要とするかを示しており、このような駆動回路を用いてアットスピード試験を行うことは大変なことである。詳細には、時として起こり得る共振クロック駆動回路を使用してスキャンクロック及びアットスピードクロックを供給する場合、スキャンイン／スキャンアウトの比較的低い周波数（例えば、５００ＭＨｚ）と比較的高いアットスピード作動周波数（例えば、３ＧＨｚ）との間をアイドルサイクル無しで切り替えることは非現実的に大きな共振駆動回路が必要となり、スキャン及びアットスピード作動の間に過度な電流を必要とし、通常作動のクロック波形に非典型なクロック波形をもたらす。他の変更点は、クロック振幅及びクロック周波数が安定化した場合のみフリップフロップを選択的にイネーブルにするイネーブル信号を伝搬するための高速ネットワーク設計である。しかしながら、このような解決策にはいくつかの欠点があり、このようなネットワークのデバイス及びルーティングオーバーヘッド、全てのフリップフロップにイネーブルポートを組み込む必要性、及び共振クロック波形に対する厳しいタイミング制約を満たす必要性を挙げることができる。
【００３６】
図４は、プログラム可能な駆動回路を備える例示的な共振クロック駆動回路を示す。この駆動回路は、プルアップＰＭＯＳ及びプルダウンＮＭＯＳデバイスを選択的にイネーブル状態にして駆動回路サイズのプログラミングを可能にする制御信号ＥＮ１、・・・、ＥＮｎを含む。このようなプログラム可能な駆動回路設計は、Ｓａｔｈｅ Ｖ．他の２００６年２月「１．１ＧＨｚチャージリカバリロジック」国際半導体回路会議、Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議、及びＳａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議の論文に開示されている。このプログラム可能な駆動回路設計は、駆動回路のサイズ及び基準クロックのデューティサイクルを調整することで、共振クロック駆動回路の全体的な消費電力を最小にすることに関連して導入されている。しかしながら、駆動回路サイズ及び基準クロックデューティサイクルはプログラム可能に導入されておらず、また様々なクロック周波数で目標クロック立ち上がり時間又はクロック振幅を達成するという関連において研究されていない。更に、この駆動回路は、従来モードでは作動できない。
【００３７】
図５は、従来モードでも作動可能な固定サイズの例示的な共振クロック駆動回路を示す。このような駆動回路は、Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１の論文に開示されている。この駆動回路において、信号ＥＮ０は、中点供給とインダクタとの間のスイッチＳを制御するために使用される。このスイッチは、種々の方法で（例えば、伝送ゲートとして）実現でき、共振モードではない従来モードで作動するために導入される（例えば、試験時）。スイッチがオンになると駆動回路は共振モードで作動し、スイッチがオフになると中点供給がインダクタから切り離されて駆動回路は従来モードで作動する。この論文には、プログラム可能な駆動回路又はプログラム可能な基準クロックデューティサイクルの使用について提示も開示もされていない。
【００３８】
図６は、共振クロック波形の立ち上がり時間に関して、駆動回路サイズ又は基準クロックデューティサイクルを調整する影響を示す。図６（ａ）は、所定の駆動回路サイズで得られる周波数２ＧＨｚの共振クロック波形を示す。図６（ｂ）は、クロック駆動回路サイズ又は基準クロックのデューティサイクルを増大させることで、同じクロック周波数２ＧＨｚで得られた共振クロック波形を示す。この増大により、クロック立ち上がり時間及びクロック立ち下がり時間が短くなる。
【００３９】
図７は、クロックが異なる周波数で作動する場合、クロック波形に関して、駆動回路サイズ又は基準クロックデューティサイクルを調整する影響を示す。図７（ａ）は、所定の駆動回路サイズで得られた周波数ｌＧＨｚでの共振クロック波形を示す。図７（ｂ）は、同じ駆動回路サイズを使用して、同じクロックの負荷１．５ＧＨｚで得られた共振クロック波形を示す。クロック周波数が高くなると補充時間が短くなるので、１．５ＧＨｚクロック波形はｌＧＨｚよりも立ち上がり時間が長くなることに留意されたい。更に、クロック波形のピーク振幅は電源電圧レベルＶＤＤの最後まで達しないことに留意されたい。図７（ｃ）は、駆動回路サイズ又は基準クロックデューティサイクルを増大させてクロックネットワークへ追加のエネルギを注入した後の共振クロック波形を示す。この波形はピーク電圧ＶＤＤに達し、小さな駆動回路又は短い基準クロックデューティサイクルの波形に比べて、短い立ち上がり時間及び短い立ち下がり時間が実現される。
【００４０】
図８は、共振クロック分配ネットワークのためのプログラム可能な駆動回路の実施形態を示す。この駆動回路は、制御信号ＥＮ１、・・・、ＥＮｎを含み、ＮＭＯＳプルダウン及びＰＭＯＳプルアップデバイスを選択的にイネーブルにするので、駆動回路サイズのプログラミングが可能になる。本明細書で参照する場合、用語「駆動回路サイズ」及び「駆動強度」は、或る瞬間にイネーブル状態の駆動回路セット（又は複数の駆動素子）でもたらされる全体的な駆動強度に言及することに留意されたい。また、駆動回路は、制御信号ＥＮ０を含み、スイッチＳを選択的にイネーブルにして、クロック分配作動を共振又は非共振モードに設定する。共振モードで作動する場合、インダクタがフルレールクロック振幅及び目標クロック立ち上がり時間を達成するのに必要な追加の駆動強度を与えるので、デバイスのサブセットだけをイネーブル状態にする必要がある。一般に、駆動回路サイズはクロック周波数と相関関係があり、大きな駆動回路は一般に高いクロック周波数を必要とする。このプログラム可能な構成により、全てのデバイスが常にイネーブル状態である固定サイズの構成に比べてデバイス数が少なくなり、電源からアースへの電流及び前置駆動回路の電気回路の容量性負荷が低減するのでエネルギ消費を低減できる。しかしながら、実施形態において、プログラム可能な駆動回路は、各クロック周波数での立ち上がり時間及び／又は立ち下がり時間及びクロック振幅、及び作動モードを制御するために使用される。
【００４１】
図８に示す駆動回路が、従来モードで作動する場合、このモードではインダクタが切り離されて追加の駆動強度を与えないので、目標クロック立ち上がり時間の定めるところにより、共振クロックネットワークの固有周波数での共振モードよりも多数のサブセットがイネーブル状態にされる。
【００４２】
アットスピード試験時に、このプログラム可能な駆動回路は従来モードで作動する。イネーブル状態のデバイス数は、結果として得られるクロック波形がアットスピード共振クロック波形として同程度のフリップフロップ遅延（つまり、クロックの立ち上がりエッジの後で、データをフリップフロップの入力から出力へ伝搬するのに必要な時間）を生じるように選択される。
【００４３】
図９は、このプログラム可能な駆動回路の別の実施形態を示し、制御信号ＥＮ、・・・、ＥＮｎは前置駆動回路の電気回路に導入され、最終クロック駆動回路の直前に導入するものに比べて更なる電力節減がもたらされる。
【００４４】
図１０は、プログラム可能な駆動回路の別の実施形態を示し、スイッチＳは、インダクタと中点供給との間に接続されるＮＭＯＳ及びＰＭＯＳデバイスを備える伝送ゲートである。
【００４５】
図１１は、プログラム可能な駆動回路の別の実施形態を示す。本実施形態において、スイッチＳは、インダクタとクロックノードとの間に接続されたＮＭＯＳ及びＰＭＯＳデバイスを備える伝送ゲートである。
【００４６】
図１２は、プログラム可能な駆動回路の別の実施形態を示す。本実施形態において、スイッチＳは、パワーレールと中点供給ノードの間に接続されるＰＭＯＳデバイス、及び中点供給ノードとグランドレールとの間に接続されるＮＭＯＳデバイスで実現される。
【００４７】
図１３は、本明細書で説明する別の手法の形態の実施形態を示す。本実施形態において、基準クロック信号は、調整されたデューティサイクルで２つの基準クロック信号を導出すように変更され、共振クロック駆動回路の一方は共振クロック駆動回路のプルアップデバイス用で他方はプルダウンデバイス用である。一般に、基準クロックは、５０％に等しいデューティサイクルである。一般に、基準クロックは、任意のデューティサイクルとすることができる。２つの派生した基準クロックのデューティサイクルＤｎ及びＤｐは、共振クロックネットワークへ各クロックサイクルで注入されるエネルギ量が目標クロック立ち上がり時間又はクロック振幅を満たすのに十分であるように決定される。図１３において、Ｄｎ（クロックサイクルで除算したハイレベルの時間）及びＤｐ（クロックサイクルで除算したローレベルの時間）は５０％未満である。プログラム可能なデューティサイクルの調整ボックスは、制御ビットＤＣｌ、・・・、ＤＣｍの値に応じて調整されたデューティサイクルＤｎ及びＤｐの２つの基準クロックを発生する。
【００４８】
図１４は、立ち上がり時間及び共振クロック波形の振幅を制御するために使用できる共振クロック駆動回路の実施形態を示す。本実施形態において、最終駆動回路のサイズは制御信号ＥＮ１、・・・、ＥＮｎを用いてプログラムできる。更に、本実施形態において、プルアップ及びプルダウンデバイスは、プログラム可能なデューティサイクルＤｐ及びＤｎのそれぞれを用いてそれぞれの基準クロックで駆動できる。スイッチＳは、制御信号ＥＮ０の値に応じて中点供給からインダクタを選択的に切り離すことで、駆動回路の作動モード、共振モード又は非共振モードを決定する。スイッチＳは別の場所に配置して、図１１及び図１２に示すものに類似した別の実施形態を導くことができる。
【００４９】
アットスピード試験時に、図１４の提示されたプログラム可能な駆動回路は非共振モードで作動する。イネーブル状態のデバイス数は、結果として得られる非共振クロック波形がアットスピード共振クロック波形として同程度のフリップフロップ遅延（つまり、クロックの立ち上がりエッジの後で、データをフリップフロップの入力から出力へ伝搬するのに必要な時間）を生じるように選択される。
【００５０】
文脈が明白に別の解釈を要求しない場合、明細書及び請求項全体もわたって、単語「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」等は、排他的又は網羅的意味とは対照的に、包括的な意味と解釈すべきである（つまり、言うまでもなく、「含むが限定しない」）。本明細書で使用する場合、用語「接続する（ｃｏｎｎｅｃｔｅｄ）」、「結合する（ｃｏｕｐｌｅｄ）」、又はその何らかの変形は、２つ又はそれ以上の構成要素間の直接的又は間接的な何らかの接続又は結合を意味する。このような構成要素間の接続又は結合は、物理的、倫理的、又はこれらの組み合わせとすることができる。更に、用語「この中の（ｈｅｒｅｉｎ）」、（以上の（ａｂｏｖｅ）」、「以下の（ｂｅｌｏｗ）」、及び同趣旨の単語は、本出願で使用する場合、本出願の一部の特定の箇所ではなく本出願全体を参照する。文脈が許す場合、前述の詳細な説明の単数又は複数を使用する単語は、同様に複数又は単数をそれぞれ含む。２つ又はそれ以上の要素リストに関して、単語「又は（ｏｒ）」は、以下の単語の解釈をカバーする。つまり、リスト中の任意の要素、リスト中の全ての要素、及びリスト中の要素の任意の組み合わせである。
【００５１】
前述の本発明の実施例の詳細な説明は、網羅的であること又は発明を前述の明確な形式に限定することが意図されていない。本発明の特定の実施例が例示目的で説明されるが、当業者であれば理解できるように、本発明の範疇で様々の均等な変更形態が可能である。本出願ではプロセス又はブロックは所定の順番で示されているが、別の実施例では異なる順番のステップを有するルーチンを実行でき、又は異なる順番のブロックを有するシステムを用いることができる。一部のプロセス又はブロックを削除、移動、追加、細分、結合、及び／又は変更して、代替手段又は準結合手段を提供することができる。また、プロセス又はブロックは、時には順番に実行されるように示されるが、これらのプロセス又はブロックは、並列に実行又は実施されること又は別の時間に実行されることが意図されている。更に、本明細書で言及する何らかの特定の数は例示である。別の実施例では別の値又は範囲が可能であることを理解されたい。
【００５２】
また、本明細書の様々な説明及び教示は、前述のシステム以外のシステムにも適用可能である。前述の様々な実施例の構成要素及び作動は、組み合わせて本発明の別の実施例を提供できる。
【００５３】
添付の出願書類に記載したものを含む前述の任意の特許及び出願、及び他の参考文献は、参照により本明細書に組み込まれている。
【００５４】
前述の及び他の変更は、本発明に対して前述の詳細な説明を考慮して行うことができる。前述の詳細な説明は、本発明の特定の実施例及び意図された最良の形態を説明するが、いかに詳細にテキストに記載されようが、本発明は多くの方法で実施できる。システムの詳細は、特定の実施ではかなり変わり得るが、依然として本明細書に開示される発明に包含される。前述のように、本発明の特定の特徴又は態様を説明する際に用いる特定の技術用語は、技術用語が本明細書において、技術用語が関連する本発明の何らかの特性、特徴、態様に対して限定的であると再定義されることを暗示すると考えてはいけない。一般に、添付の請求項に使用する用語は、前述の詳細な説明でこの用語が明確に定義されない限り、本発明を本明細書の特定の実施例に限定すると解釈すべきではない。従って、本発明の実際の範囲は、開示された実施例だけでなく、各請求項の下で本発明を実施又は実行する均等な全てのやり方を包含する。
【００５５】
本発明の特定の態様は特定の請求様式に示されるが、本出願は、本発明のあらゆる請求様式の様々な態様を意図している。例えば、本発明の１つの態様だけが米国特許法（３５．Ｕ．Ｓ．Ｃ．）第１１２条の第６パラグラフの「機能的クレーム（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ ｃｌａｉｍ）」で記載されるが、他の態様が「機能的クレーム」又は、コンピュータ読み取り可能媒体等で具体化される他の様式で記載される。（米国特許法（３５．Ｕ．Ｓ．Ｃ．）第１１２条の第６パラグラフの下で論じられることが意図される任意の請求項は、用語「する手段（ｍｅａｎｓ ｆｏｒ）」で始まる）。従って、本出願は、本発明の他の態様のこのような追加の請求様式を追求するために、出願後に追加の請求項を追加する権利を有するものである。
【特許請求の範囲】
【請求項１】
クロック分配ネットワークのための共振クロック駆動回路において、
前記共振クロック駆動回路のクロックノードに電気的に接続され、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブルされるようになった複数の駆動素子と、
前記クロックノードに電気的に接続され、前記共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチと、
を備え、
前記共振クロック駆動回路は、前記複数の駆動素子の全体的な駆動強度を前記共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、前記現在の作動モードは、前記共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である、共振クロック駆動回路。
【請求項２】
前記共振クロック駆動回路は、前記全体的な駆動強度を前記現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を前記現在の作動モードに応じて効率的に制御する、請求項１に記載の共振クロック駆動回路。
【請求項３】
前記現在の作動モードが前記共振モードから前記非共振モードに切り替わる場合、前記共振クロック駆動回路は前記全体的な駆動強度を高め、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しいようになっている、請求項１に記載の共振クロック駆動回路。
【請求項４】
前記現在の作動モードが前記共振モードから非共振モードに切り替わる場合、前記共振クロック駆動回路は前記全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす、請求項１に記載の共振クロック駆動回路。
【請求項５】
前記共振クロック駆動回路は、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで前記全体的な駆動強度を高める、請求項３に記載の共振クロック駆動回路。
【請求項６】
前記現在の作動モードが前記非共振モードから前記共振モードに切り替わる場合、前記共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす、請求項１に記載の共振クロック駆動回路。
【請求項７】
結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで前記全体的な駆動強度を低下させる、請求項５に記載の共振クロック駆動回路。
【請求項８】
前記複数の駆動素子の各々は、前記結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を備える、請求項１に記載の共振クロック駆動回路。
【請求項９】
前記複数の駆動素子の各々の前記イネーブル信号は、前置駆動回路の回路装置から供給される、請求項１に記載の共振クロック駆動回路。
【請求項１０】
前記共振クロック駆動回路は、共振スイッチがイネーブル状態の場合、共振作動モードを実現する誘導素子を含む、請求項２に記載の共振クロック駆動回路。
【請求項１１】
前記共振スイッチは、前記誘導素子と該誘導素子に関する中点供給点との間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートである、請求項２に記載の共振クロック駆動回路。
【請求項１２】
前記共振スイッチは、前記誘導素子と前記クロックノードとの間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートである、請求項１０に記載の共振クロック駆動回路。
【請求項１３】
前記共振スイッチは、
電源のパワーレールと前記誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと、
前記電源の前記中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスと、
を備える、請求項１０に記載の共振クロック駆動回路。
【請求項１４】
前記基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、前記プルアップ基準クロックは前記複数の駆動素子の各々のプルアップ素子へ供給され、前記プルダウン基準クロックは前記複数の駆動素子の各々のプルダウン素子へ供給される、請求項２に記載の共振クロック駆動回路。
【請求項１５】
前記プルアップ基準クロックの第１のデューティサイクル及び前記プルダウン基準クロックの第２のデューティサイクルは、前記複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、前記所定値は、前記プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される、請求項１４に記載の共振クロック駆動回路。
【請求項１６】
クロック分配ネットワークの共振クロック駆動回路を作動する方法であって、
各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブルされるようになった、複数の駆動素子を前記共振クロック駆動回路のクロックノードに電気的に接続する段階と、
前記共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチを前記クロックノードに電気的に接続する段階と、
前記共振クロック駆動回路の現在の作動モードに応じて前記複数の駆動素子の全体的な駆動強度を選択的に制御する段階と、
を含み、
前記現在の作動モードは、前記共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である方法。
【請求項１７】
前記全体的な駆動強度を前記現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を前記現在の作動モードに応じて効率的に制御する段階を更に含む、請求項１６に記載の方法。
【請求項１８】
前記現在の作動モードが前記共振モードから前記非共振モードに切り替わる場合、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しくなるように、前記共振クロック駆動回路は前記全体的な駆動強度を高める段階を更に含む、請求項１６に記載の方法。
【請求項１９】
前記現在の作動モードが前記共振モードから非共振モードに切り替わる場合、前記共振クロック駆動回路は前記全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を更に含む、請求項１６に記載の方法。
【請求項２０】
結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで前記全体的な駆動強度を高める段階を更に含む、請求項１９に記載の方法。
【請求項２１】
前記現在の作動モードが前記非共振モードから前記共振モードに切り替わる場合、前記共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を更に含む、請求項１６に記載の方法。
【請求項２２】
結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで前記全体的な駆動強度を低下させる段階を更に含む、請求項２１に記載の方法。
【請求項２３】
クロック分配ネットワークのための共振クロック駆動回路において、
前記共振クロック駆動回路のクロックノードに電気的に接続され、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになっている複数の駆動素子と、
前記クロックノードに電気的に接続され、前記共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチと、
を備え、
前記共振クロック駆動回路は、前記複数の駆動素子の全体的な駆動強度を前記共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、前記現在の作動モードは、前記共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数であり、
更に、前記共振スイッチは、
電源のパワーレールと前記誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと、
前記電源の前記中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスと、
を含み、
更に、前記基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、前記プルアップ基準クロックは前記複数の駆動素子の各々のプルアップ素子へ供給され、前記プルダウン基準クロックは前記複数の駆動素子の各々のプルダウン素子へ供給され、前記プルアップ基準クロックの第１のデューティサイクル及び前記プルダウン基準クロックの第２のデューティサイクルは、前記複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、前記所定値は、前記プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される、共振クロック駆動回路。
【請求項１】
クロック分配ネットワークのための共振クロック駆動回路において、
前記共振クロック駆動回路のクロックノードに電気的に接続され、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブルされるようになった複数の駆動素子と、
前記クロックノードに電気的に接続され、前記共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチと、
を備え、
前記共振クロック駆動回路は、前記複数の駆動素子の全体的な駆動強度を前記共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、前記現在の作動モードは、前記共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である、共振クロック駆動回路。
【請求項２】
前記共振クロック駆動回路は、前記全体的な駆動強度を前記現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を前記現在の作動モードに応じて効率的に制御する、請求項１に記載の共振クロック駆動回路。
【請求項３】
前記現在の作動モードが前記共振モードから前記非共振モードに切り替わる場合、前記共振クロック駆動回路は前記全体的な駆動強度を高め、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しいようになっている、請求項１に記載の共振クロック駆動回路。
【請求項４】
前記現在の作動モードが前記共振モードから非共振モードに切り替わる場合、前記共振クロック駆動回路は前記全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす、請求項１に記載の共振クロック駆動回路。
【請求項５】
前記共振クロック駆動回路は、結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで前記全体的な駆動強度を高める、請求項３に記載の共振クロック駆動回路。
【請求項６】
前記現在の作動モードが前記非共振モードから前記共振モードに切り替わる場合、前記共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす、請求項１に記載の共振クロック駆動回路。
【請求項７】
結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで前記全体的な駆動強度を低下させる、請求項５に記載の共振クロック駆動回路。
【請求項８】
前記複数の駆動素子の各々は、前記結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を備える、請求項１に記載の共振クロック駆動回路。
【請求項９】
前記複数の駆動素子の各々の前記イネーブル信号は、前置駆動回路の回路装置から供給される、請求項１に記載の共振クロック駆動回路。
【請求項１０】
前記共振クロック駆動回路は、共振スイッチがイネーブル状態の場合、共振作動モードを実現する誘導素子を含む、請求項２に記載の共振クロック駆動回路。
【請求項１１】
前記共振スイッチは、前記誘導素子と該誘導素子に関する中点供給点との間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートである、請求項２に記載の共振クロック駆動回路。
【請求項１２】
前記共振スイッチは、前記誘導素子と前記クロックノードとの間に電気的に接続されるＮＭＯＳデバイス及びＰＭＯＳデバイスを備える伝送ゲートである、請求項１０に記載の共振クロック駆動回路。
【請求項１３】
前記共振スイッチは、
電源のパワーレールと前記誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと、
前記電源の前記中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスと、
を備える、請求項１０に記載の共振クロック駆動回路。
【請求項１４】
前記基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、前記プルアップ基準クロックは前記複数の駆動素子の各々のプルアップ素子へ供給され、前記プルダウン基準クロックは前記複数の駆動素子の各々のプルダウン素子へ供給される、請求項２に記載の共振クロック駆動回路。
【請求項１５】
前記プルアップ基準クロックの第１のデューティサイクル及び前記プルダウン基準クロックの第２のデューティサイクルは、前記複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、前記所定値は、前記プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される、請求項１４に記載の共振クロック駆動回路。
【請求項１６】
クロック分配ネットワークの共振クロック駆動回路を作動する方法であって、
各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブルされるようになった、複数の駆動素子を前記共振クロック駆動回路のクロックノードに電気的に接続する段階と、
前記共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチを前記クロックノードに電気的に接続する段階と、
前記共振クロック駆動回路の現在の作動モードに応じて前記複数の駆動素子の全体的な駆動強度を選択的に制御する段階と、
を含み、
前記現在の作動モードは、前記共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数である方法。
【請求項１７】
前記全体的な駆動強度を前記現在の作動モードに応じて制御することで、結果として得られるクロック信号の振幅及び立ち上がり時間及び／又は立ち下がり時間を前記現在の作動モードに応じて効率的に制御する段階を更に含む、請求項１６に記載の方法。
【請求項１８】
前記現在の作動モードが前記共振モードから前記非共振モードに切り替わる場合、非共振モード作動の間の、結果として得られる振幅及び結果として得られる立ち上がり時間及び／又は立ち下がり時間の値が、共振モード作動の間に見られる初期の振幅及び初期の立ち上がり時間及び／又は立ち下がり時間の値にほぼ等しくなるように、前記共振クロック駆動回路は前記全体的な駆動強度を高める段階を更に含む、請求項１６に記載の方法。
【請求項１９】
前記現在の作動モードが前記共振モードから非共振モードに切り替わる場合、前記共振クロック駆動回路は前記全体的な駆動強度を高めて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を更に含む、請求項１６に記載の方法。
【請求項２０】
結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に増やすことで前記全体的な駆動強度を高める段階を更に含む、請求項１９に記載の方法。
【請求項２１】
前記現在の作動モードが前記非共振モードから前記共振モードに切り替わる場合、前記共振クロック駆動回路は全体的な駆動強度を低下させて、結果として得られるクロック信号の所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値をもたらす段階を更に含む、請求項１６に記載の方法。
【請求項２２】
結果として得られる駆動強度が所望の振幅及び立ち上がり時間及び／又は立ち下がり時間の値に対応するように、イネーブル状態の駆動素子の総数を選択的に減すことで前記全体的な駆動強度を低下させる段階を更に含む、請求項２１に記載の方法。
【請求項２３】
クロック分配ネットワークのための共振クロック駆動回路において、
前記共振クロック駆動回路のクロックノードに電気的に接続され、各々が前記クロック分配ネットワークの基準クロックを受信して伝搬すると共に更に対応するイネーブル信号により選択的にイネーブル状態にされるようになっている複数の駆動素子と、
前記クロックノードに電気的に接続され、前記共振クロック駆動回路の共振モード作動を選択的に可能にするようになった共振スイッチと、
を備え、
前記共振クロック駆動回路は、前記複数の駆動素子の全体的な駆動強度を前記共振クロック駆動回路の現在の作動モードに応じて選択的に制御し、前記現在の作動モードは、前記共振スイッチが示す共振モード又は非共振モードのいずれかであり、或る瞬間の駆動強度は、該或る瞬間に前記共振クロック駆動回路がイネーブル状態にした駆動素子の総数の関数であり、
更に、前記共振スイッチは、
電源のパワーレールと前記誘導素子に関する中点ノードとの間に電気的に接続されるＰＭＯＳデバイスと、
前記電源の前記中点ノードとグランドレールとの間に電気的に接続されるＮＭＯＳデバイスと、
を含み、
更に、前記基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、前記プルアップ基準クロックは前記複数の駆動素子の各々のプルアップ素子へ供給され、前記プルダウン基準クロックは前記複数の駆動素子の各々のプルダウン素子へ供給され、前記プルアップ基準クロックの第１のデューティサイクル及び前記プルダウン基準クロックの第２のデューティサイクルは、前記複数の駆動回路の構成要素に供給される前にクロック分配ネットワークによって所定値に設定され、前記所定値は、前記プルアップ及びプルダウン基準クロックの各々の所望の振幅及び所望の立ち上がり及び／又は立ち下がり値に基づいて決定される、共振クロック駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６（ａ）】
【図６（ｂ）】
【図７（ａ）】
【図７（ｂ）】
【図７（ｃ）】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６（ａ）】
【図６（ｂ）】
【図７（ａ）】
【図７（ｂ）】
【図７（ｃ）】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２０１３−５０７８８５（Ｐ２０１３−５０７８８５Ａ）
【公表日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１２−５３４３０２（Ｐ２０１２−５３４３０２）
【出願日】平成２２年１０月１２日（２０１０．１０．１２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５２３９０
【国際公開番号】ＷＯ２０１１／０４６９７４
【国際公開日】平成２３年４月２１日（２０１１．４．２１）
【出願人】（５０９３２３１６３）サイクロス セミコンダクター， インコーポレイテッド (5)
【氏名又は名称原語表記】ＣＹＣＬＯＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ， ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２２年１０月１２日（２０１０．１０．１２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５２３９０
【国際公開番号】ＷＯ２０１１／０４６９７４
【国際公開日】平成２３年４月２１日（２０１１．４．２１）
【出願人】（５０９３２３１６３）サイクロス セミコンダクター， インコーポレイテッド (5)
【氏名又は名称原語表記】ＣＹＣＬＯＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ， ＩＮＣ．
【Ｆターム（参考）】
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