【課題】単一のクロックから、クロック周期、及びクロックパルス幅の変動の異常を確実に検出することができるクロック診断回路を提供することを目的とする。
【解決手段】クロックｓ１０を予め設定されるクロックパルス幅以下の所定時間、遅延させる遅延回路２と、遅延回路２から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路３と、クロックを、遅延クロックを用いて符号化する第１の排他的論理和回路４と、第１の排他的論理和回路４の出力を、整数倍遅延回路３の出力を用いて復号化する第２の排他的論理和回路５と、クロックｓ１０と第２の排他的論理和回路５の出力とを比較して、クロックの異常を検出する比較回路６と、を備え、クロックパルス幅、及びクロック周期の変動を、自身の単一のクロックに基づいて検出するようにしたことを特徴とするクロック診断回路１。 （もっと読む）

【課題】ＰＬＬを用いた周波数シンセサイザにおいて、簡素な構成でありかつスプリアス特性が良好であること。
【解決手段】位相比較部に入力する参照周波数信号を、ディジタル信号からなる鋸波のゼロクロスポイントを検出したときのクロックに基づいて生成する。しかしこの場合ディジタル値が飛び飛びの値であることから正負の符号が逆転するときにディジタル値がゼロとなるとは限らない。そこで前記ディジタル値が徐々に変化する領域において正、負の符号が逆転するゼロクロス時の直前のディジタル値及び直後のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ２とし、クロック信号Ｐ２の次のタイミングのクロック信号をＰ３とすると、Ｐ１とＰ２で読み出されるディジタル値の比率に対応する比率でＰ１、Ｐ３を使用する。 （もっと読む）

【課題】入力信号のパルス幅やタイミングに影響されず、且つ１つのエッジ検出に対し複数個の検出信号が出力される懸念を払拭したエッジ検出回路を提供する。
【解決手段】入力信号の立ち上がりエッジを検出するとノードＮ１をロウレベルに変化させる初期化機能付きのＤ型フリップフロップＦＦ１と、ノードＮ１がロウレベルのときノードＮ２と電源端子間をオンさせるＭＰ１と、ノードＮ１がハイレベルのときノードＮ２と接地との間をオンさせるＭＮ１と、ノードＮ２に入力側が接続されノードＮ３に出力側が接続されたインバータＩＮＶ３と、ノードＮ３に入力側が接続されノードＮ４に出力側が接続されたＩＮＶ４と、ノードＮ２とＮ４の間に接続されたＣ１とを備え、ノードＮ３がロウレベルになるとＤ型フリップフロップＦＦ１が初期化され、ノードＮ１がロウレベルになってからノードＮ３がロウレベルになるまでのパルス幅のエッジ検出信号を出力する。 （もっと読む）

【課題】
正相出力信号と逆相出力信号とが１８０°の位相差で位相が一致する単相差動変換回路を提供する。
【解決手段】
単相差動変換回路は，単相入力信号が入力される入力端子と，正相出力信号が出力される正相出力端子と，正相出力信号と差動関係にある逆相出力信号が出力される逆相出力端子と，入力端子と正相出力端子との間に設けられ，直列に接続された第１，第２のインバータを少なくとも含む第１のインバータ列と，入力端子と逆相出力端子との間に設けられ，直列に接続された第３，第４，第５のインバータを少なくとも含み第１のインバータ列よりも段数が１段多い第２のインバータ列とを有し，第１のインバータ列は，さらに，第１のインバータの出力端子にドレインが接続され，導通しない電圧にゲートが接続されたトランジスタを有するダミーインバータを有する。好ましくは，第１，第２，ダミー，第３，第４，第５のインバータのゲート幅の比が，ｍ／２：ｍ^２：ｍ／２：１：ｍ：ｍ^２であり，前記ｍはインバータの増倍率である。 （もっと読む）

【課題】ＰＷＭコントローラーの使用寿命を延長できるＰＷＭコントローラーのフェーズ調節システム及びフェーズ調節方法を提供すること。
【解決手段】本発明に係るＰＷＭコントローラーのフェーズ調節システムは、マイクロコントローラー、多相ＰＷＭコントローラー及び前記多相ＰＷＭコントローラーによって前記マイクロコントローラーに接続される制御しようとする部品を備えてなる。前記マイクロコントローラーは、毎回システムが起動されて初期化プログラムを実行する際、前記多相ＰＷＭコントローラーが提供したデフォルトフェーズの作動時間が予定値より大きいか否かを計算し、且つ前記デフォルトフェーズの作動時間が予定値より大きければ、前記多相ＰＷＭコントローラーが提供するデフォルトフェーズを変更して、前記多相ＰＷＭコントローラーが提供する各々フェーズの作動時間を大体に均衡させる。 （もっと読む）

【課題】簡単な回路でかつ低消費電力で帯域制限された正確な短パルスの発生回路を具現し、フィルタを使用せずに目的のパルスを得る。
【解決手段】起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路において、起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ＋１個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、所定の電位を供給する第１の電源及び第２の電源と、ｎ個のインピーダンス素子と、ｎ＋１個の信号に基づく論理関数値によって所定順序で出力端子と第１の電源または第２の電源とをインピーダンス素子を介して交互に切り替えて接続するスイッチ回路と、を含むパルス発生回路。 （もっと読む）

【課題】高周波数かつ大振幅のジッタを生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】オーバーラップしないクロック発生回路を提供する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。 （もっと読む）

【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図る。
【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。前記ＳＲラッチ回路１５が、可変遅延回路１３，１４の出力のパルス終端側エッジを検出してセット／リセット動作を行う。 （もっと読む）

【課題】突発的に発生する周期信号の信号幅の変化を自己の周期信号だけで補償する。
【解決手段】信号遅延部１１０は、周期信号Ｃを繰り返し周期の半分の時間だけ遅延させることによって遅延周期信号Ｃｄを生成する。異常検出部１２０は、周期信号Ｃと遅延周期信号Ｃｄが両方ともハイレベルであるとき異常信号ＥｒｒＡを生成し、周期信号Ｃと遅延周期信号Ｃｄが両方ともローレベルであるとき異常信号ＥｒｒＢを生成する。制御部１３０は、異常信号ＥｒｒＡを奇数回目に検出したとき制御信号ＣｏｎｔＡを生成し、異常信号ＥｒｒＢを奇数回目に検出したとき制御信号ＣｏｎｔＢを生成する。訂正部１４０は、制御信号ＣｏｎｔＡが生成されると、周期信号Ｃをハイレベルからローレベルに変更し、制御信号ＣｏｎｔＢが生成されると周期信号Ｃをローレベルからハイレベルに変更する。 （もっと読む）

【課題】低実装コスト、低消費電力、マルチスタンダード対応のサンプリングレート変換を実現する。
【解決手段】バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。セレクタブロック１４３のセレクタ１５１は、Lビットの入力に対して、後段の加算平均または間引きの係数に対応するNビットの信号が出力されるように、入力信号を選択、補間する。加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。デジタルフィルタ１４５は、加算または間引きによって得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を実行する。本発明は、受信装置などのデジタルブロックに適用できる。 （もっと読む）

【課題】従来の電流電圧変換回路は、電源投入直後の初期状態に誤出力が発生する場合があった。
【解決手段】電流電圧変換回路は、入力電流に基づいて第１の電圧を生成する第１の電圧生成部と、第１の電圧生成部の入力電位と前記第１の電圧の昇圧側に所定の電圧差を有する第１の基準電圧を出力する基準電圧生成部と、前記第１の電圧と第１の電圧の降圧側に所定の電圧差を有し、前記第１の電圧の変動に対して遅延を有して変動する第２の電圧を生成する第２の電圧生成部と、前記第１の基準電圧と前記第２の電圧との大小関係に基づいて、いずれか一方を選択して第２の基準電圧を出力する第１の比較部と、前記第２の基準電圧と前記第１の電圧を比較する第２の比較部とを有する。 （もっと読む）

【課題】誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供する。
【解決手段】比較回路１０は、入力パルス信号の切り替わりに応じて、充放電電流により容量１０５を交互に充放電する充放電回路１００と、容量１０５の容量電圧（Ｃｓｉｇ）と、第１の閾値電圧（Ｖｔｈ１）、および第１の閾値電圧よりも大きい第２の閾値電圧（Ｖｔｈ２）とをそれぞれ比較することによって、比較結果に応じたパルス信号を生成し、該パルス信号を出力パルス信号のレベルを切り替える信号として出力信号生成回路５５０に出力するコンパレータ回路２００と、上記生成されたパルス信号から、充放電回路１００の充放電電流の電流値を調整する信号を生成して充放電回路１００に出力することにより、充放電電流の電流値を調整する論理処理回路３００とを備える。 （もっと読む）

【目的】 安定化のために、デジタル量を用いる安定化ヘリウム−ネオンレーザの高度の安定度をうるため、デジタルのパルスの形状を正確に揃える手段の提供を行なうと共に、前記安定化のためのデジタル量のパルスの周波数を正確に一定にする手段の提供を行なうことを目的とする。
【構成】
レーザから安定化のために使用出来るデジタル量のパルス周波数を、基準周波数を完全に、しかも安定に一致させるため、ダイオードの順方向の電圧を利用して、正負のパルスの基線を零ボルトにし、さらに、このデジタル量をアナログ量に変換する際、Ｆ／Ｖ変換回路と正負のパルスの電荷をゆっくり積分する回路を並列にして誤差信号の値を完全に零にしている。 （もっと読む）

【課題】PLL回路の応答特性を調整可能にし、更に、リファレンスリーク（キャリアリーク）を低減する。
【解決手段】位相比較器５０内にパルス幅変更部７０を設け、外部からセレクト信号SL1，SL2によりセレクタ７３，７６を切り替えることにより、アップ信号UP又はダウン信号DNのパルス幅を変更させ、チャージポンプ回路８０の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）。チャージポンプ回路８０内にセレクト部９０を設け、外部からセレクト信号SL1，SL2によりスイッチ９１〜９４を切り替えることにより、チャージ電流Icpによる出力電圧Vcpの持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制し、これによってノイズ量を低減する。 （もっと読む）

【課題】入力信号レベルに応じて出力をハイレベル又はローレベルとするコンパレータに関し、精度よく入力信号を二値化できるコンパレータを提供することを目的とする。
【解決手段】本発明は、入力信号を二値化した出力するコンパレータにおいて、入力信号を二値化する第１の比較回路（１２２）と、入力信号を第１の比較回路（１２２）とは反対の極性で二値化する第２の比較回路（１２３）と、第１の比較回路（１２２）及び第２の比較回路（１２３）の出力の一方のエッジに応答して出力を反転させた信号を二値化した出力信号として出力するフリップフロップ（１２４）とを有することを特徴とする。 （もっと読む）

【課題】従来の差動信号受信回路は、入力される差動信号の直流レベルや振幅の変動によって遅延時間が変動する問題があった。
【解決手段】本発明にかかる差動信号受信回路は、入力される差動信号に応じて、第１の電源電位と第１の電位差を有する上限値と、上限値と第２の電位差を有する下限値とを選択的に第１、第２の出力端子から出力する波形整形回路１０と、第１、第２の出力端子の電圧を比較し、第１の電源電位と略同一の電圧と第２の電源と略同一の電圧とのいずれか一方を出力する増幅回路１１とを有するものである。 （もっと読む）

【課題】異なる駆動強度を提供しながら、実質的に等しい伝播遅延を有する回路に対するシステム及び方法を開示する。
【解決手段】これらシステム及び方法によって、回路は、随意選択的な強度のフル駆動強度回路において、ある比率の駆動強度を有する。さらに、これら回路は、ベースライン駆動回路に対して、実質的に同一の入力キャパシタンス及びフィードバック電流を有する。このような回路の入力は３つのノードに結合される。その１つは、駆動される論理装置に結合された論理回路であり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれている論理回路である。 （もっと読む）