プログラム可能な遅延を有するシーケンスが独立のオーバーラップしないディジタル信号発生器
【課題】オーバーラップしないクロック発生回路を提供する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００６年９月１９日に提出された米国仮特許出願番号６０／８４５，８６３号の優先権を主張する。２００６年９月１９日に提出された米国仮特許出願番号６０／８４５，８６３号は、参照することによってここに包含される。
【背景技術】
【０００２】
ある典型的なクロック発生回路は、互いにクロス結合された一対のＮＯＲ回路を含み、これは、Ｒ−Ｓフリップフロップとして機能する。このような従来のクロック発生回路は、２つのオーバーラップしない（non-overlapping）、互いに位相が反対のクロック信号Φ１とΦ２を発生する。従来の回路において、インバータがＮＯＲ回路の各出力端子に接続されたとき、Φ１とΦ２の２つの反転された信号もまた得られる。したがって、このようなインバータと関連したクロック発生回路は、二対のクロック信号（Φ１、Φ２と、Φ１およびΦ２を反転したクロック信号）を発生する。この２つの位相が重複しないクロック発生器をより多くの位相のクロック信号に拡げるため、この回路は、それに応じて多重の信号を受け取るようにカスケード接続され得る。
【０００３】
しかしながら、上記した回路では、クロック信号のシーケンス（順序）は、ハードワイヤードされ、もし、図２に例示されるように信号経路内に導入されたマルチプレクサがないならば、ワイヤーをリルートすることなしに再構成または再設定することができない。また、製造の変動により、インバータの各々の遅延時間は変動される。最悪の場合、遅延時間が長くなりクロック信号Φ１がクロック信号Φ２に重複することがある。
【０００４】
別の従来のクロック発生回路では、クロック入力がレベルシフタとクロックバッファに提供される。バッファの出力は、２分割回路（divide-by-two）に提供され、これは、立ち上がりエッジクロックレベルと立ち下がりエッジクロックレベルに至るまでクロックの周波数を分割する。これらのクロックレベルは、クロック信号Φ１とΦ２を発生するクロック駆動回路への入力である。しかしながら、このような従来のクロック発生回路は、２つよりも多くの位相のクロック信号に拡大された場合に固定されたシーケンス（順序）を有している。また、バッファリングと中間のロジックによりクロック遅延に苦しむ。
【０００５】
これらの従来のクロック発生回路の実施は、アナログ−ディジタルコンバータ回路内である。例えば、従来のアナログ−ディジタルコンバータ回路は、固定されたタイミングシーケンスを有しかつ４つの位相の信号発生器を利用するクロック発生回路を含むことができる。このクロック発生回路において、２組のクロック信号が基準クロック信号を利用することによって発生される。さらに、この従来のクロック信号発生回路は、互いに位相が反対であり、かつ互いに位相が反対であるもう１組のクロック信号とオーバーラップ（重複）しない１組のクロック信号を発生する。もう１つの可能性のある実施は、カスケード接続されたマルチフェーズのオーバーラップしないクロック発生器であるが、これは、もし以下に説明するような再構成可能な信号パスがないならば、クロック信号のシーケンス（順所）の変更を許さない。
【０００６】
図２は、他の信号を参照してオーバーラップしないクロック信号を発生する従来の回路と方法を例示するものであり、これは、（ｎ−１）から１つを選択するｎ個のマルチプレクサを有するマルチフェーズのオーバーラップしない信号発生器を生成しかつ各信号発生器について遅延素子（セル）を有している。図２に示すように、各マルチプレクサ（２１０、２４０、２７０）は、ｎ個の位相信号（ｐｈ１からｐｈ（ｎ））からｎー１の位相信号を入力し、再構成可能もしくは再設定可能なクロックシーケンスを可能とする再構成可能なクロック信号パスを作り出す。
【０００７】
さらに図２に例示するように、マルチプレクサ２１０は、受け取った選択信号（Ｃ１−ＣＭ）に基づき複数の信号（ｐｈ２からｐｈ（ｎ））から１つの信号を選択し、マルチプレクサ２４０は、受け取った選択信号（Ｃ１−ＣＭ）に基づき複数の信号（ｐｈ１、ｐｈ３からｐｈ（ｎ））から１つの信号を選択し、マルチプレクサ２７０は、受け取った選択信号（Ｃ１−ＣＭ）に基づき複数の信号（ｐｈ１からｐｈ（ｎ−１））から１つの信号を選択する。従って、各マルチプレクサは、ｎ位相の信号（ｐｈ１からｐｈ（ｎ））の部分集合を受け取る。
【０００８】
選択された信号は、ＮＯＲ回路（２２０、２５０、２８０）への入力となる。例えば、マルチプレクサ２１０からの選択された信号は、ＮＯＲ回路２２０への入力であり、マルチプレクサ２４０からの選択された信号は、ＮＯＲ回路２５０への入力であり、マルチプレクサ２７０からの選択された信号は、ＮＯＲ回路２８０への入力である。
【０００９】
選択された信号は、入力信号（Ｉｎ１、Ｉｎ２、・・・Ｉｎ（ｎ））でＮＯＲゲートされる。例えば、マルチプレクサ２１０からの選択された信号は、入力信号Ｉｎ１でＮＯＲされ、マルチプレクサ２４０からの選択された信号は、入力信号Ｉｎ２でＮＯＲされ、マルチプレクサ２７０からの選択された信号は、入力信号Ｉｎ（ｎ）でＮＯＲされる。適当な遅延を発生させるため、ＮＯＲされた信号は、ゲート遅延を有する遅延素子（２３０、２６０、２９０）への入力となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２の従来の回路は、オーバーラップしない信号を発生し、これらの信号は、他の信号に従属している。より具体的には、図２の従来の回路は、オーバーラップしない信号を発生するが、これらは、入力信号（Ｉｎ１、Ｉｎ２、・・・Ｉｎ（ｎ））のパスと出力クロック信号（ｐｈ１からｐｈ（ｎ））の間の遅延素子に依存している。
【００１１】
さらに、図２の従来の回路は、マルチプレクサの大きな面積のオーバーヘッドを必要とすることがあり、しかもクロック信号のシーケンスの変更に適応するために各信号について複製された遅延を必要とする。最後に、図２の従来の回路は、信号の立ち上がりおよび立ち下りエッジの遅延が各々独立である、オーバーラップしない信号を生成することができない。
【００１２】
それ故、オーバーラップしない信号（重複しない信号）を発生するクロック発生回路を提供することが望まれる。さらに、他の信号に従属または依存しないオーバーラップしない信号を発生するクロック発生回路を提供することが望まれる。また、チップの大きな面積を利用することなく、オーバーラップしない信号を発生するクロック発生回路を提供することが望まれる。最後に、信号の立ち上がりおよび立ち下りエッジの遅延が互いに独立である、オーバーラップしない信号を発生するクロック発生回路を提供することが望まれる。
【発明を実施するための最良の形態】
【００１３】
図面は、好ましい実施例を例示する目的であり、限定的に解釈されるべき目的のものではない。
【００１４】
一般的な理解のため、図面への参照が成される。図面において、同様の参照は、一致するまたは等価なエレメントを示すために用いられる。種々の図面はスケール通り描かれておらず、しかもある領域は、特徴および概念が適切に例示されるようにわざと不均衡に描かれていることに留意すべきである。
【００１５】
方法および装置は、他の信号から独立であるプログラム可能なオーバーラップしないクロック信号を発生する。方法および装置は、他の信号から独立であるプログラム可能なオーバーラップしないクロック信号に加え、互いに独立である立ち上がりエッジおよび立ち下りエッジの遅延を発生することができる。方法および装置はまた、全体的な（グローバルな）複製遅延ラインを有することができる。
【００１６】
方法および装置は、その動作のためにオーバーラップしないタイミング信号を必要とするアナログ回路において利用することができる。さらに、装置および方法は、イメージセンサーに使用することができる。
【００１７】
図１は、クロック駆動回路２０を利用するシステムを例示する。システムは、レジスタトランスファーレベル（ＲＴＬ）コード１０から発生されたディジタル信号を受け取るように結合されたクロック駆動回路２０を含む。クロック駆動回路２０は、この信号に基づきプログラム可能なエッジ遅延を有し、さらにプログラム可能な時間遅延（レジスタプログラマブル）を有するオーバーラップしない信号を発生する。これらのオーバーラップしない信号は、アナログドメイン（アナログ回路）３０に供給される。信号の立ち上がりおよび立ち下がりエッジについて独立した遅延を有するオーバーラップしない信号は、クロック駆動回路２０によって発生され得ることに留意されよう。
【００１８】
クロック駆動回路２０は、ディジタル供給レールからアナログ供給レールへ、信号をオーバーラップしない信号に変換するために使用することができる。より具体的には、クロック駆動回路２０は、一方のレールが高電圧のディジタル供給Vdddを提供し他方のレールが低電圧供給（例えばディジタルグランド電位）を提供するようなディジタル供給レール間でトグルするディジタル信号を、アナログドメインで使用され得る、一方のレールが高アナログ供給（Vdda）を提供し他方のレールが低電圧アナログ供給（例えばアナロググランド電位−gnda）を提供しするようなアナログ供給レール間をトグルする信号に変換する。これらの信号は、接続されたアナログ回路のすべてを駆動するのに十分な駆動力をもっている。
【００１９】
クロック駆動回路２０において発生された信号は、アナログ回路のタイミングがクリティカルなブロックを駆動することができ、例えば、アナログ−ディジタルコンバータあるいはスイッチドキャパシタ アナログ−ディジタルコンバータである。スイッチドキャパシタ アナログ−ディジタルコンバータは、アナログ−ディジタルコンバータに用いられるオペアンプの動作モードを変更するためにタイミング信号によって動作される複数のスイッチを持つことができる。これらのスイッチのタイミングシーケンスは、アナログ−ディジタルコンバータの正確さに影響を及ぼす容量供給（capacitive feed）になり得る。従って、クロック駆動回路２０は、アナログ回路にとって要求されるタイミング信号のすべてをオーバーラップしないフレキシビリティで発生することができる。
【００２０】
図３は、プログラム可能な遅延基準クロック信号回路４００を用いる回路を例示し、該回路４００は、プログラム可能な遅延素子（４０、４２、４９）と、要求されるオーバーラップしない信号を発生するクロック信号発生器５００とを有する。図３の回路のタイミング信号は図４に例示される。
【００２１】
図３に示すように、オーバーラップしない出力信号は、オリジナル信号と他の信号に全く依存しない遅延された基準クロック信号からのみ発生される。例えば、オーバーラップしない出力信号Ｉｎ１Ｄは、オリジナル信号Ｉｎ１と遅延された基準クロック信号ｃｌｋＤ１およびｃｌｋＤ３から発生される。（ｎ−１）から１を選択するｎ個（入力信号の数）のマルチプレクサがフレキシビリティを実現するために使用されなければならないという上記した方法とは対照的に、遅延された基準クロック信号はプログラム可能であることに留意すべきである。
【００２２】
図３に例示するように、基準クロック信号ｃｌｋは、プログラム可能な遅延基準クロック信号回路４００への入力である。プログラム可能な遅延基準クロック信号回路４００は、複数のプログラム可能な遅延素子（４０、４２、４９）を用いて、基準クロック信号ｃｌｋから複数の遅延された基準クロック信号（ｃｌｋＤ１、ｃｌｋＤ２、・・・ｃｌｋＤ（ｉ−１）およびｃｌｋＤ（ｉ））を生成する。複数の遅延基準クロック信号（ｃｌｋＤ１、ｃｌｋＤ２、・・・ｃｌｋＤ（ｉ−１）は、クロック信号発生器５００への入力である。
【００２３】
クロック信号発生器５００は、複数の遅延クロック信号発生器から構成され、各々の遅延クロック信号発生器は、一対のラッチ（５０および５５、６０および６５、７０および７５）と論理回路８００を含む。図３に例示されるように、論理回路８００は、ＡＮＤ回路（８０、８２、８９）を含むことができる。
【００２４】
図３に例示されるように、第１の遅延クロック信号発生器は、一対のラッチ（５０および５５）への入力である信号Ｉｎ１を受け取る。ラッチ５０はまた、入力ｃｌｋＤｒで遅延基準クロック信号ｃｌｋＤ１を入力し、遅延されたクロック信号Ｉｎ１Ｄの立ち上がりエッジの遅延を制御し、ラッチ５５は、入力ｃｌｋＤｆで遅延基準クロック信号ｃｌｋＤ３を入力し、遅延されたクロック信号Ｉｎ１Ｄの立ち下がりエッジの遅延を制御する。ラッチ（５０および５５）は、ＡＮＤ回路８０を含む論理回路へ信号を出力し、論理回路は、遅延されたクロック信号Ｉｎ１Ｄを生成する。
【００２５】
第２の遅延クロック信号発生器は、一対のラッチ（６０および６５）への入力である信号Ｉｎ２を入力する。ラッチ６０はまた遅延基準クロック信号ｃｌｋＤ２を入力ｃｌｋＤｒに入力し、遅延されたクロック信号Ｉｎ２Ｄの立ち上がりエッジの遅延を制御し、ラッチ６５は、遅延基準クロック信号ｃｌｋＤ４を入力ｃｌｋＤｆに受け取り、遅延されたクロック信号Ｉｎ２Ｄの立ち下りエッジの遅延を制御する。ラッチ（６０および６５）は、ＡＮＤ回路８２を含む論理回路へ信号を出力し、論理回路は、遅延されたクロック信号Ｉｎ２Ｄを生成する。
【００２６】
第３の遅延クロック信号発生器は、一対のラッチ（７０および７５）への入力である信号Ｉｎ（ｎ）を入力する。ラッチ７０はまた遅延基準クロック信号ｃｌｋＤ１を入力ｃｌｋＤｒに入力し、遅延されたクロック信号Ｉｎ（ｎ）Ｄの立ち上がりエッジの遅延を制御し、ラッチ７５は、遅延基準クロック信号ｃｌｋＤ５を入力ｃｌｋＤｆに受け取り、遅延されたクロック信号Ｉｎ（ｎ）Ｄの立ち下りエッジの遅延を制御する。ラッチ（７０および７５）は、ＡＮＤ回路８９を含む論理回路へ信号を出力し、論理回路は、遅延されたクロック信号Ｉｎ（ｎ）Ｄを生成する。
【００２７】
立ち上がりおよび立ち下りエッジの遅延を独立に制御するために使用される遅延基準クロック信号の実際の選択は、プログラマブルに行うことができ、そのような選択は、立ち上がりエッジおよび立ち下りエッジの所望の遅延を独立して生成するように予め決められた基準あるいはユーザ選択に基づくことに留意すべきである。さらに、発生されるべき遅延されたクロックの数は、各々の信号についての必要な遅延に基づき選択されることに留意すべきである。また、図３のラッチは、エッジトリガ型のフリップフロップを用いることができることに留意すべきである。
【００２８】
上記したように、２つの遅延されたクロックが選択され、オリジナルの入力信号でラッチされる。ラッチの出力は、オーバーラップしない信号を得るように論理的に組み合わされ、すなわちラッチの出力は、オーバーラップしない信号を得るようにＡＮＤされる。２つの遅延されたクロック信号は、オリジナル信号の立ち上がりエッジと立ち下りエッジを設定する。
【００２９】
例えば、図４に例示するように、もし、立ち上がりエッジに遅延がなく立ち下りエッジに２つの単位（ユニット）の遅延をもつべき信号Ｓｉｇが要求されるならば、図３の遅延クロック信号発生器は、遅延基準クロック信号ｃｌｋＤ０に接続されたラッチの入力ｃｌｋＤｒと、遅延基準クロック信号ｃｌｋＤ２に接続されたラッチの入力ｃｌｋＤｆを有するであろう。
【００３０】
さらに、図４に例示するように、もし、立ち上がりエッジに１単位（ユニット）の遅延を有し立ち下がりエッジに３単位の遅延をもつべき信号ＳｉｎＤが要求されるならば、図３に示す遅延クロック信号発生器は、遅延基準クロック信号ｃｌｋＤ１に接続されたラッチの入力ｃｌｋＤｒと、遅延基準クロック信号ｃｌｋＤ３に接続されたラッチの入力ｃｌｋＤｆを持つであろう。
【００３１】
また、図４に例示するように、もし、立ち上がりエッジに２単位（ユニット）の遅延を有し立ち下がりエッジに３単位の遅延をもつべき信号ＳｉｎＤＤが要求されるならば、図３に示す遅延クロック信号発生器は、遅延基準クロック信号ｃｌｋＤ２に接続されたラッチの入力ｃｌｋＤｒと、遅延基準クロック信号ｃｌｋＤ３に接続されたラッチの入力ｃｌｋＤｆを持つであろう。
【００３２】
まとめると、方法および装置は、他の信号から無関係または独立であるプログラム可能なオーバーラップ（重複）しないクロック信号を発生する。方法および装置は、他の信号から無関係または独立であるプログラム可能なオーバーラップしないクロック信号に加え、互いに独立である立ち上がりエッジと立ち下がりエッジの遅延を発生することができる。
【００３３】
種々の例および実施例が示され、述べられたが、説明された精神および範囲は、ここでの特定の記載および図面に限定されるものではなく、種々の変形や変更をすることが可能であることは当業者によって理解されよう。
【図面の簡単な説明】
【００３４】
【図１】図１は、クロック駆動回路を利用するシステムを例示する。
【図２】図２は、他の信号を参照してオーバーラップしないクロック信号を発生する従来の回路および方法を例示するものであり、これは（ｎ−１）から１を選択するｎ個のマルチプレクサを有する２つの位相がオーバーラップしない信号発生器を用いるものであり、各信号発生器について複製された遅延を有する。
【図３】図３は、本発明の１つの実施例による回路と方法を例示するものであり、他の信号から独立した、要求されたオーバーラップしない信号を発生する、プログラム可能な遅延された基準クロック信号および全体的な（グローバルな）複製遅延素子を用いる。
【図４】図４は、図３の回路のタイミング信号を例示する。
【技術分野】
【０００１】
本出願は、２００６年９月１９日に提出された米国仮特許出願番号６０／８４５，８６３号の優先権を主張する。２００６年９月１９日に提出された米国仮特許出願番号６０／８４５，８６３号は、参照することによってここに包含される。
【背景技術】
【０００２】
ある典型的なクロック発生回路は、互いにクロス結合された一対のＮＯＲ回路を含み、これは、Ｒ−Ｓフリップフロップとして機能する。このような従来のクロック発生回路は、２つのオーバーラップしない（non-overlapping）、互いに位相が反対のクロック信号Φ１とΦ２を発生する。従来の回路において、インバータがＮＯＲ回路の各出力端子に接続されたとき、Φ１とΦ２の２つの反転された信号もまた得られる。したがって、このようなインバータと関連したクロック発生回路は、二対のクロック信号（Φ１、Φ２と、Φ１およびΦ２を反転したクロック信号）を発生する。この２つの位相が重複しないクロック発生器をより多くの位相のクロック信号に拡げるため、この回路は、それに応じて多重の信号を受け取るようにカスケード接続され得る。
【０００３】
しかしながら、上記した回路では、クロック信号のシーケンス（順序）は、ハードワイヤードされ、もし、図２に例示されるように信号経路内に導入されたマルチプレクサがないならば、ワイヤーをリルートすることなしに再構成または再設定することができない。また、製造の変動により、インバータの各々の遅延時間は変動される。最悪の場合、遅延時間が長くなりクロック信号Φ１がクロック信号Φ２に重複することがある。
【０００４】
別の従来のクロック発生回路では、クロック入力がレベルシフタとクロックバッファに提供される。バッファの出力は、２分割回路（divide-by-two）に提供され、これは、立ち上がりエッジクロックレベルと立ち下がりエッジクロックレベルに至るまでクロックの周波数を分割する。これらのクロックレベルは、クロック信号Φ１とΦ２を発生するクロック駆動回路への入力である。しかしながら、このような従来のクロック発生回路は、２つよりも多くの位相のクロック信号に拡大された場合に固定されたシーケンス（順序）を有している。また、バッファリングと中間のロジックによりクロック遅延に苦しむ。
【０００５】
これらの従来のクロック発生回路の実施は、アナログ−ディジタルコンバータ回路内である。例えば、従来のアナログ−ディジタルコンバータ回路は、固定されたタイミングシーケンスを有しかつ４つの位相の信号発生器を利用するクロック発生回路を含むことができる。このクロック発生回路において、２組のクロック信号が基準クロック信号を利用することによって発生される。さらに、この従来のクロック信号発生回路は、互いに位相が反対であり、かつ互いに位相が反対であるもう１組のクロック信号とオーバーラップ（重複）しない１組のクロック信号を発生する。もう１つの可能性のある実施は、カスケード接続されたマルチフェーズのオーバーラップしないクロック発生器であるが、これは、もし以下に説明するような再構成可能な信号パスがないならば、クロック信号のシーケンス（順所）の変更を許さない。
【０００６】
図２は、他の信号を参照してオーバーラップしないクロック信号を発生する従来の回路と方法を例示するものであり、これは、（ｎ−１）から１つを選択するｎ個のマルチプレクサを有するマルチフェーズのオーバーラップしない信号発生器を生成しかつ各信号発生器について遅延素子（セル）を有している。図２に示すように、各マルチプレクサ（２１０、２４０、２７０）は、ｎ個の位相信号（ｐｈ１からｐｈ（ｎ））からｎー１の位相信号を入力し、再構成可能もしくは再設定可能なクロックシーケンスを可能とする再構成可能なクロック信号パスを作り出す。
【０００７】
さらに図２に例示するように、マルチプレクサ２１０は、受け取った選択信号（Ｃ１−ＣＭ）に基づき複数の信号（ｐｈ２からｐｈ（ｎ））から１つの信号を選択し、マルチプレクサ２４０は、受け取った選択信号（Ｃ１−ＣＭ）に基づき複数の信号（ｐｈ１、ｐｈ３からｐｈ（ｎ））から１つの信号を選択し、マルチプレクサ２７０は、受け取った選択信号（Ｃ１−ＣＭ）に基づき複数の信号（ｐｈ１からｐｈ（ｎ−１））から１つの信号を選択する。従って、各マルチプレクサは、ｎ位相の信号（ｐｈ１からｐｈ（ｎ））の部分集合を受け取る。
【０００８】
選択された信号は、ＮＯＲ回路（２２０、２５０、２８０）への入力となる。例えば、マルチプレクサ２１０からの選択された信号は、ＮＯＲ回路２２０への入力であり、マルチプレクサ２４０からの選択された信号は、ＮＯＲ回路２５０への入力であり、マルチプレクサ２７０からの選択された信号は、ＮＯＲ回路２８０への入力である。
【０００９】
選択された信号は、入力信号（Ｉｎ１、Ｉｎ２、・・・Ｉｎ（ｎ））でＮＯＲゲートされる。例えば、マルチプレクサ２１０からの選択された信号は、入力信号Ｉｎ１でＮＯＲされ、マルチプレクサ２４０からの選択された信号は、入力信号Ｉｎ２でＮＯＲされ、マルチプレクサ２７０からの選択された信号は、入力信号Ｉｎ（ｎ）でＮＯＲされる。適当な遅延を発生させるため、ＮＯＲされた信号は、ゲート遅延を有する遅延素子（２３０、２６０、２９０）への入力となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２の従来の回路は、オーバーラップしない信号を発生し、これらの信号は、他の信号に従属している。より具体的には、図２の従来の回路は、オーバーラップしない信号を発生するが、これらは、入力信号（Ｉｎ１、Ｉｎ２、・・・Ｉｎ（ｎ））のパスと出力クロック信号（ｐｈ１からｐｈ（ｎ））の間の遅延素子に依存している。
【００１１】
さらに、図２の従来の回路は、マルチプレクサの大きな面積のオーバーヘッドを必要とすることがあり、しかもクロック信号のシーケンスの変更に適応するために各信号について複製された遅延を必要とする。最後に、図２の従来の回路は、信号の立ち上がりおよび立ち下りエッジの遅延が各々独立である、オーバーラップしない信号を生成することができない。
【００１２】
それ故、オーバーラップしない信号（重複しない信号）を発生するクロック発生回路を提供することが望まれる。さらに、他の信号に従属または依存しないオーバーラップしない信号を発生するクロック発生回路を提供することが望まれる。また、チップの大きな面積を利用することなく、オーバーラップしない信号を発生するクロック発生回路を提供することが望まれる。最後に、信号の立ち上がりおよび立ち下りエッジの遅延が互いに独立である、オーバーラップしない信号を発生するクロック発生回路を提供することが望まれる。
【発明を実施するための最良の形態】
【００１３】
図面は、好ましい実施例を例示する目的であり、限定的に解釈されるべき目的のものではない。
【００１４】
一般的な理解のため、図面への参照が成される。図面において、同様の参照は、一致するまたは等価なエレメントを示すために用いられる。種々の図面はスケール通り描かれておらず、しかもある領域は、特徴および概念が適切に例示されるようにわざと不均衡に描かれていることに留意すべきである。
【００１５】
方法および装置は、他の信号から独立であるプログラム可能なオーバーラップしないクロック信号を発生する。方法および装置は、他の信号から独立であるプログラム可能なオーバーラップしないクロック信号に加え、互いに独立である立ち上がりエッジおよび立ち下りエッジの遅延を発生することができる。方法および装置はまた、全体的な（グローバルな）複製遅延ラインを有することができる。
【００１６】
方法および装置は、その動作のためにオーバーラップしないタイミング信号を必要とするアナログ回路において利用することができる。さらに、装置および方法は、イメージセンサーに使用することができる。
【００１７】
図１は、クロック駆動回路２０を利用するシステムを例示する。システムは、レジスタトランスファーレベル（ＲＴＬ）コード１０から発生されたディジタル信号を受け取るように結合されたクロック駆動回路２０を含む。クロック駆動回路２０は、この信号に基づきプログラム可能なエッジ遅延を有し、さらにプログラム可能な時間遅延（レジスタプログラマブル）を有するオーバーラップしない信号を発生する。これらのオーバーラップしない信号は、アナログドメイン（アナログ回路）３０に供給される。信号の立ち上がりおよび立ち下がりエッジについて独立した遅延を有するオーバーラップしない信号は、クロック駆動回路２０によって発生され得ることに留意されよう。
【００１８】
クロック駆動回路２０は、ディジタル供給レールからアナログ供給レールへ、信号をオーバーラップしない信号に変換するために使用することができる。より具体的には、クロック駆動回路２０は、一方のレールが高電圧のディジタル供給Vdddを提供し他方のレールが低電圧供給（例えばディジタルグランド電位）を提供するようなディジタル供給レール間でトグルするディジタル信号を、アナログドメインで使用され得る、一方のレールが高アナログ供給（Vdda）を提供し他方のレールが低電圧アナログ供給（例えばアナロググランド電位−gnda）を提供しするようなアナログ供給レール間をトグルする信号に変換する。これらの信号は、接続されたアナログ回路のすべてを駆動するのに十分な駆動力をもっている。
【００１９】
クロック駆動回路２０において発生された信号は、アナログ回路のタイミングがクリティカルなブロックを駆動することができ、例えば、アナログ−ディジタルコンバータあるいはスイッチドキャパシタ アナログ−ディジタルコンバータである。スイッチドキャパシタ アナログ−ディジタルコンバータは、アナログ−ディジタルコンバータに用いられるオペアンプの動作モードを変更するためにタイミング信号によって動作される複数のスイッチを持つことができる。これらのスイッチのタイミングシーケンスは、アナログ−ディジタルコンバータの正確さに影響を及ぼす容量供給（capacitive feed）になり得る。従って、クロック駆動回路２０は、アナログ回路にとって要求されるタイミング信号のすべてをオーバーラップしないフレキシビリティで発生することができる。
【００２０】
図３は、プログラム可能な遅延基準クロック信号回路４００を用いる回路を例示し、該回路４００は、プログラム可能な遅延素子（４０、４２、４９）と、要求されるオーバーラップしない信号を発生するクロック信号発生器５００とを有する。図３の回路のタイミング信号は図４に例示される。
【００２１】
図３に示すように、オーバーラップしない出力信号は、オリジナル信号と他の信号に全く依存しない遅延された基準クロック信号からのみ発生される。例えば、オーバーラップしない出力信号Ｉｎ１Ｄは、オリジナル信号Ｉｎ１と遅延された基準クロック信号ｃｌｋＤ１およびｃｌｋＤ３から発生される。（ｎ−１）から１を選択するｎ個（入力信号の数）のマルチプレクサがフレキシビリティを実現するために使用されなければならないという上記した方法とは対照的に、遅延された基準クロック信号はプログラム可能であることに留意すべきである。
【００２２】
図３に例示するように、基準クロック信号ｃｌｋは、プログラム可能な遅延基準クロック信号回路４００への入力である。プログラム可能な遅延基準クロック信号回路４００は、複数のプログラム可能な遅延素子（４０、４２、４９）を用いて、基準クロック信号ｃｌｋから複数の遅延された基準クロック信号（ｃｌｋＤ１、ｃｌｋＤ２、・・・ｃｌｋＤ（ｉ−１）およびｃｌｋＤ（ｉ））を生成する。複数の遅延基準クロック信号（ｃｌｋＤ１、ｃｌｋＤ２、・・・ｃｌｋＤ（ｉ−１）は、クロック信号発生器５００への入力である。
【００２３】
クロック信号発生器５００は、複数の遅延クロック信号発生器から構成され、各々の遅延クロック信号発生器は、一対のラッチ（５０および５５、６０および６５、７０および７５）と論理回路８００を含む。図３に例示されるように、論理回路８００は、ＡＮＤ回路（８０、８２、８９）を含むことができる。
【００２４】
図３に例示されるように、第１の遅延クロック信号発生器は、一対のラッチ（５０および５５）への入力である信号Ｉｎ１を受け取る。ラッチ５０はまた、入力ｃｌｋＤｒで遅延基準クロック信号ｃｌｋＤ１を入力し、遅延されたクロック信号Ｉｎ１Ｄの立ち上がりエッジの遅延を制御し、ラッチ５５は、入力ｃｌｋＤｆで遅延基準クロック信号ｃｌｋＤ３を入力し、遅延されたクロック信号Ｉｎ１Ｄの立ち下がりエッジの遅延を制御する。ラッチ（５０および５５）は、ＡＮＤ回路８０を含む論理回路へ信号を出力し、論理回路は、遅延されたクロック信号Ｉｎ１Ｄを生成する。
【００２５】
第２の遅延クロック信号発生器は、一対のラッチ（６０および６５）への入力である信号Ｉｎ２を入力する。ラッチ６０はまた遅延基準クロック信号ｃｌｋＤ２を入力ｃｌｋＤｒに入力し、遅延されたクロック信号Ｉｎ２Ｄの立ち上がりエッジの遅延を制御し、ラッチ６５は、遅延基準クロック信号ｃｌｋＤ４を入力ｃｌｋＤｆに受け取り、遅延されたクロック信号Ｉｎ２Ｄの立ち下りエッジの遅延を制御する。ラッチ（６０および６５）は、ＡＮＤ回路８２を含む論理回路へ信号を出力し、論理回路は、遅延されたクロック信号Ｉｎ２Ｄを生成する。
【００２６】
第３の遅延クロック信号発生器は、一対のラッチ（７０および７５）への入力である信号Ｉｎ（ｎ）を入力する。ラッチ７０はまた遅延基準クロック信号ｃｌｋＤ１を入力ｃｌｋＤｒに入力し、遅延されたクロック信号Ｉｎ（ｎ）Ｄの立ち上がりエッジの遅延を制御し、ラッチ７５は、遅延基準クロック信号ｃｌｋＤ５を入力ｃｌｋＤｆに受け取り、遅延されたクロック信号Ｉｎ（ｎ）Ｄの立ち下りエッジの遅延を制御する。ラッチ（７０および７５）は、ＡＮＤ回路８９を含む論理回路へ信号を出力し、論理回路は、遅延されたクロック信号Ｉｎ（ｎ）Ｄを生成する。
【００２７】
立ち上がりおよび立ち下りエッジの遅延を独立に制御するために使用される遅延基準クロック信号の実際の選択は、プログラマブルに行うことができ、そのような選択は、立ち上がりエッジおよび立ち下りエッジの所望の遅延を独立して生成するように予め決められた基準あるいはユーザ選択に基づくことに留意すべきである。さらに、発生されるべき遅延されたクロックの数は、各々の信号についての必要な遅延に基づき選択されることに留意すべきである。また、図３のラッチは、エッジトリガ型のフリップフロップを用いることができることに留意すべきである。
【００２８】
上記したように、２つの遅延されたクロックが選択され、オリジナルの入力信号でラッチされる。ラッチの出力は、オーバーラップしない信号を得るように論理的に組み合わされ、すなわちラッチの出力は、オーバーラップしない信号を得るようにＡＮＤされる。２つの遅延されたクロック信号は、オリジナル信号の立ち上がりエッジと立ち下りエッジを設定する。
【００２９】
例えば、図４に例示するように、もし、立ち上がりエッジに遅延がなく立ち下りエッジに２つの単位（ユニット）の遅延をもつべき信号Ｓｉｇが要求されるならば、図３の遅延クロック信号発生器は、遅延基準クロック信号ｃｌｋＤ０に接続されたラッチの入力ｃｌｋＤｒと、遅延基準クロック信号ｃｌｋＤ２に接続されたラッチの入力ｃｌｋＤｆを有するであろう。
【００３０】
さらに、図４に例示するように、もし、立ち上がりエッジに１単位（ユニット）の遅延を有し立ち下がりエッジに３単位の遅延をもつべき信号ＳｉｎＤが要求されるならば、図３に示す遅延クロック信号発生器は、遅延基準クロック信号ｃｌｋＤ１に接続されたラッチの入力ｃｌｋＤｒと、遅延基準クロック信号ｃｌｋＤ３に接続されたラッチの入力ｃｌｋＤｆを持つであろう。
【００３１】
また、図４に例示するように、もし、立ち上がりエッジに２単位（ユニット）の遅延を有し立ち下がりエッジに３単位の遅延をもつべき信号ＳｉｎＤＤが要求されるならば、図３に示す遅延クロック信号発生器は、遅延基準クロック信号ｃｌｋＤ２に接続されたラッチの入力ｃｌｋＤｒと、遅延基準クロック信号ｃｌｋＤ３に接続されたラッチの入力ｃｌｋＤｆを持つであろう。
【００３２】
まとめると、方法および装置は、他の信号から無関係または独立であるプログラム可能なオーバーラップ（重複）しないクロック信号を発生する。方法および装置は、他の信号から無関係または独立であるプログラム可能なオーバーラップしないクロック信号に加え、互いに独立である立ち上がりエッジと立ち下がりエッジの遅延を発生することができる。
【００３３】
種々の例および実施例が示され、述べられたが、説明された精神および範囲は、ここでの特定の記載および図面に限定されるものではなく、種々の変形や変更をすることが可能であることは当業者によって理解されよう。
【図面の簡単な説明】
【００３４】
【図１】図１は、クロック駆動回路を利用するシステムを例示する。
【図２】図２は、他の信号を参照してオーバーラップしないクロック信号を発生する従来の回路および方法を例示するものであり、これは（ｎ−１）から１を選択するｎ個のマルチプレクサを有する２つの位相がオーバーラップしない信号発生器を用いるものであり、各信号発生器について複製された遅延を有する。
【図３】図３は、本発明の１つの実施例による回路と方法を例示するものであり、他の信号から独立した、要求されたオーバーラップしない信号を発生する、プログラム可能な遅延された基準クロック信号および全体的な（グローバルな）複製遅延素子を用いる。
【図４】図４は、図３の回路のタイミング信号を例示する。
【特許請求の範囲】
【請求項１】
重複しないクロック信号を発生する回路であって、
複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、
前記プログラム可能な遅延基準クロック信号回路に動作可能に接続され、重複しないクロック信号を発生する複数の遅延クロック信号発生器とを有し、
各遅延クロック信号発生器は、
クロック信号の立ち上がりエッジの遅延を制御し、第１の信号を出力する第１の回路と、
遅延されたクロック信号の立ち下りエッジの遅延を制御し、第２の信号を出力する第２の回路と、
第１および第２の信号からクロック信号を論理的に発生する論理回路とを含む、回路。
【請求項２】
前記第１の回路は、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を制御する、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項３】
前記第２の回路は、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち下りエッジの遅延を制御する、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項４】
前記第１および第２の回路はラッチである、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項５】
前記第１および第２の回路は、エッジトリガ型フリップフロップである、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項６】
前記複数の遅延された基準クロック信号の前記１つの選択はプログラム可能である、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項７】
遅延された基準クロック信号の遅延は、プログラム可能である、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項８】
重複しないクロック信号を発生する回路であって、
複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、
前記プログラム可能な遅延基準クロック信号回路に動作可能に接続され、複数の重複しないクロック信号を発生する複数の遅延クロック信号発生器とを有し、
前記複数の遅延クロック信号発生器は、重複しないクロック信号の立ち下りエッジの遅延を制御することと独立して重複しないクロック信号の立ち上がりエッジの遅延を制御する、回路。
【請求項９】
各遅延クロック信号発生器は、クロック信号の立ち上がりエッジの遅延を制御する第１のラッチと、遅延されたクロック信号の立ち下がりエッジの遅延を制御する第２のラッチを含む、請求項８に記載の重複しないクロック信号を発生する回路。
【請求項１０】
各遅延クロック信号発生器は、クロック信号の立ち上がりエッジの遅延を制御する第１のエッジトリガ型フリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御する第２のエッジトリガ型フリップフロップを含む、請求項８に記載の重複しないクロック信号を発生する回路。
【請求項１１】
前記第１のラッチは、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を制御する、請求項９に記載の重複しないクロック信号を発生する回路。
【請求項１２】
前記第２のラッチは、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち下りエッジの遅延を制御する、請求項９に記載の重複しないクロック信号を発生する回路。
【請求項１３】
前記複数の遅延された基準クロック信号の前記１つの選択は、プログラム可能である、請求項１１に記載の重複しないクロック信号を発生する回路。
【請求項１４】
前記複数の遅延された基準クロック信号の前記１つの選択は、プログラム可能である、請求項１２に記載の重複しないクロック信号を発生する回路。
【請求項１５】
遅延された基準クロック信号の遅延はプルグラム可能である、請求項９に記載の重複しないクロック信号を発生する回路。
【請求項１６】
重複しないクロック信号を発生させる方法であって、
複数の遅延された基準クロック信号を発生し、
複数の遅延された基準クロック信号を用いて、複数の重複しないクロック信号を発生し、
第１の遅延された基準クロック信号に基づき重複しないクロック信号の立ち上がりエッジの遅延を制御し、
第２の遅延された基準クロック信号に基づき重複しないクロック信号の立ち下がりエッジの遅延を制御する、方法。
【請求項１７】
遅延された基準クロック信号の遅延はプログラム可能である、請求項１６に記載の重複しないクロック信号を発生させる方法。
【請求項１８】
重複しないクロック信号の立ち上がりエッジの遅延を制御するために使用される遅延された基準クロック信号の選択はプログラム可能である、請求項１６に記載の重複しないクロック信号を発生させる方法。
【請求項１９】
重複しないクロック信号の立ち下りエッジの遅延を制御するために使用される遅延された基準クロック信号の選択はプログラム可能である、請求項１６に記載の重複しないクロック信号を発生させる方法。
【請求項２０】
重複しないクロック信号の立ち下りエッジの遅延を制御するために使用される遅延された基準クロック信号の選択はプログラム可能である、請求項１８に記載の重複しないクロック信号を発生させる方法。
【請求項１】
重複しないクロック信号を発生する回路であって、
複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、
前記プログラム可能な遅延基準クロック信号回路に動作可能に接続され、重複しないクロック信号を発生する複数の遅延クロック信号発生器とを有し、
各遅延クロック信号発生器は、
クロック信号の立ち上がりエッジの遅延を制御し、第１の信号を出力する第１の回路と、
遅延されたクロック信号の立ち下りエッジの遅延を制御し、第２の信号を出力する第２の回路と、
第１および第２の信号からクロック信号を論理的に発生する論理回路とを含む、回路。
【請求項２】
前記第１の回路は、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を制御する、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項３】
前記第２の回路は、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち下りエッジの遅延を制御する、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項４】
前記第１および第２の回路はラッチである、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項５】
前記第１および第２の回路は、エッジトリガ型フリップフロップである、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項６】
前記複数の遅延された基準クロック信号の前記１つの選択はプログラム可能である、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項７】
遅延された基準クロック信号の遅延は、プログラム可能である、請求項１に記載の重複しないクロック信号を発生する回路。
【請求項８】
重複しないクロック信号を発生する回路であって、
複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、
前記プログラム可能な遅延基準クロック信号回路に動作可能に接続され、複数の重複しないクロック信号を発生する複数の遅延クロック信号発生器とを有し、
前記複数の遅延クロック信号発生器は、重複しないクロック信号の立ち下りエッジの遅延を制御することと独立して重複しないクロック信号の立ち上がりエッジの遅延を制御する、回路。
【請求項９】
各遅延クロック信号発生器は、クロック信号の立ち上がりエッジの遅延を制御する第１のラッチと、遅延されたクロック信号の立ち下がりエッジの遅延を制御する第２のラッチを含む、請求項８に記載の重複しないクロック信号を発生する回路。
【請求項１０】
各遅延クロック信号発生器は、クロック信号の立ち上がりエッジの遅延を制御する第１のエッジトリガ型フリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御する第２のエッジトリガ型フリップフロップを含む、請求項８に記載の重複しないクロック信号を発生する回路。
【請求項１１】
前記第１のラッチは、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を制御する、請求項９に記載の重複しないクロック信号を発生する回路。
【請求項１２】
前記第２のラッチは、前記複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち下りエッジの遅延を制御する、請求項９に記載の重複しないクロック信号を発生する回路。
【請求項１３】
前記複数の遅延された基準クロック信号の前記１つの選択は、プログラム可能である、請求項１１に記載の重複しないクロック信号を発生する回路。
【請求項１４】
前記複数の遅延された基準クロック信号の前記１つの選択は、プログラム可能である、請求項１２に記載の重複しないクロック信号を発生する回路。
【請求項１５】
遅延された基準クロック信号の遅延はプルグラム可能である、請求項９に記載の重複しないクロック信号を発生する回路。
【請求項１６】
重複しないクロック信号を発生させる方法であって、
複数の遅延された基準クロック信号を発生し、
複数の遅延された基準クロック信号を用いて、複数の重複しないクロック信号を発生し、
第１の遅延された基準クロック信号に基づき重複しないクロック信号の立ち上がりエッジの遅延を制御し、
第２の遅延された基準クロック信号に基づき重複しないクロック信号の立ち下がりエッジの遅延を制御する、方法。
【請求項１７】
遅延された基準クロック信号の遅延はプログラム可能である、請求項１６に記載の重複しないクロック信号を発生させる方法。
【請求項１８】
重複しないクロック信号の立ち上がりエッジの遅延を制御するために使用される遅延された基準クロック信号の選択はプログラム可能である、請求項１６に記載の重複しないクロック信号を発生させる方法。
【請求項１９】
重複しないクロック信号の立ち下りエッジの遅延を制御するために使用される遅延された基準クロック信号の選択はプログラム可能である、請求項１６に記載の重複しないクロック信号を発生させる方法。
【請求項２０】
重複しないクロック信号の立ち下りエッジの遅延を制御するために使用される遅延された基準クロック信号の選択はプログラム可能である、請求項１８に記載の重複しないクロック信号を発生させる方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−７１７９４（Ｐ２００９−７１７９４Ａ）
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００７−３０４６６１（Ｐ２００７−３０４６６１）
【出願日】平成１９年１１月２６日（２００７．１１．２６）
【出願人】（５０６１５４０２９）センサータ テクノロジーズ インコーポレーテッド (28)
【Ｆターム（参考）】
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成１９年１１月２６日（２００７．１１．２６）
【出願人】（５０６１５４０２９）センサータ テクノロジーズ インコーポレーテッド (28)
【Ｆターム（参考）】
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