【課題】クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供すること。
【解決手段】クロック信号を伝達するバッファ部１０２と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部１０２に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部１０１と、を備え、バッファ部１０２は、当該バッファ部１０２の入力に接続された入力インバータ７と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ１３〜２８と、を備え、入力インバータ７が１個のＣＭＯＳインバータからなるクロックバッファ回路。 （もっと読む）

【課題】
位相ノイズが少ない多相クロック生成回路を提供する。
【解決手段】
多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。 （もっと読む）

【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。 （もっと読む）

【課題】タイミング制約を満たすためにセルの物理的な位置やＲＴＬ（Register Transfer Level）を変更する必要がなく、回路の最適化を短時間に行うことができ、半導体集積回路の設計期間を短縮することができる半導体集積回路の設計方法、設計プログラムを提供する。
【解決手段】半導体集積回路のネットリストに対して静的タイミング解析を行うことにより、所定のタイミング制約を満たさないタイミングエラーパスを検出し、前記タイミングエラーパスを含む第１の論理ブロックと、フリップフロップを介して前記第１の論理ブロックに接続され、所定のタイミング制約を満たす第２の論理ブロックとを抽出し、前記第１の論理ブロックと前記第２の論理ブロックとの間のフリップフロップが正相／逆相フリップフロップである場合は、当該正相／逆相フリップフロップを逆相／正相フリップフロップに変更する。 （もっと読む）

【課題】改良された同期クロックシステムを提供する。
【解決手段】同期クロック信号を必要とする複数のシステムノードを有する電子システム用の同期クロックシステム。クロックシステムは、第１の同期バスと第１の同期バスから絶縁された第２の同期バスと、交互にバスに接続された少なくとも１対、そして好ましくは複数対のＳＸＯモジュールを含む。システムノードの各々は、第１のバスに沿った任意の場所において適宜選択されたあらゆる接続点のうちの異なる１つで接続される。ＳＸＯモジュールが接続されるバスに沿った点は、およそ等間隔で隔てられる。システムノードは信号調整回路を用いてバスに接続され、信号調整回路は、補正回路、増幅器、周波数逓倍器、論理変換器、およびファンバッファを含んでいてもよい。 （もっと読む）

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）

【解決手段】望ましい周波数範囲にわたって、正確な非重複時間及びクロックフェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロックループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティサイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。 （もっと読む）

【課題】信号生成回路において、容易に、十分な出力信号レベルを確保したまま、スプリアスとなる高調波を除去し、正弦波を生成することである。
【解決手段】本発明の信号生成回路の一態様は、第１の入力信号に基づき第１の信号を出力する第１の分周器１ｂと、第２の入力信号に基づき第２の信号を出力する第２の分周器１ｂと、第１の入力信号と第２の入力信号との間に第１の位相差φを与える第１の移相器２ａ、２ｂと、第１の信号と第２の信号とを合成し、出力信号を生成する合成回路３ａ〜３ｄと、を有し、第１の移相器２ａ、２ｂは、第１の信号において除去対象となる第１の高調波成分が、第１の信号と第２の信号との間で逆位相となる第１の位相差φを第１の入力信号に付加して第２の入力信号を生成する。 （もっと読む）

【課題】同期周波数合成器によるクロック生成装置を提供する。
【解決手段】クロック生成装置において、２つの入力クロックに関連付けられた基準位相の範囲内の位相値を有する出力を生成する位相補間器１２１を有する。ロジック・ユニット１３０は、位相補間器１２１の複数の位相設定を決定するために結合され、分周器１２２は位相補間器１２１に結合され、変更可能な分周設定に基づき出力クロックを生成する。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】シリアルデータの各データにデータ幅の不均等や位相差があっても、サンプリングミスを防止することのできるデータ受信装置を提供する。
【解決手段】データ受信装置１は、多相クロック生成部１１が、入力されたクロック信号ＣＫから相互の位相差がＴ／７である７個のクロックＣ１〜Ｃ７を生成し、位相調整部２１、２２、２３が、位相制御信号Ａ、Ｂ、Ｃによる設定に応じてクロックＣ１〜Ｃ７の個々のクロックの位相を調整して、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７として出力し、シリアルパラレル変換部３１、３２、３３が、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７により、入力されたシリアルデータＡ、Ｂ、Ｃをそれぞれサンプリングし、７ビットのパラレルデータＡ、Ｂ、Ｃに変換する。 （もっと読む）

【課題】システムＬＳＩに好適なクロックを生成するクロック生成回路を提供する。
【解決手段】複数の機能モジュールを有するシステムＬＳＩの各機能モジュールに供給するクロックを生成するクロック生成回路２００である。クロック生成回路２００は、周期的に読み出されることにより複数の異なるクロック信号を与えるクロックパターンを記録したクロックパターンメモリ２１０と、クロックパターンメモリ２１０のアドレスを順に指定して周期的なクロックパターンの読み出しを制御するポインタ制御部２２０と、を備える。 （もっと読む）

【課題】データ出力回路を提供する。
【解決手段】クロック信号を受信して所定のパルス幅を持つクロックパルスを生成するデータ出力制御部と、前記クロックパルスに同期して第１データを出力する第１データ出力部と、前記クロックパルスに同期して第２データを出力する第２データ出力部と、を含むデータ出力回路を提供する。 （もっと読む）

【課題】ダイレクトコンバージョン方式や低ＩＦ方式では局部発振器信号の高調波成分によるノイズを低減させる。
【解決手段】位相差がそれぞれ１２０°異なる３相信号を局部発振信号として受信信号と乗算し、それぞれの復調波の同相信号をキャンセルすることで、局部発振信号の高調波成分のうち、第３高調波によるノイズ成分をキャンセルすることができるミキサを提供する。 （もっと読む）

【課題】比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成する。
【解決手段】入力された多相クロック信号から所望の位相のクロック信号を生成する装置において、中間クロック生成器（１１）は、多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とする多相中間クロック信号を生成する。第１の位相セレクタ（１２）は、多相中間クロック信号のいずれか一つを選択する。第２の位相セレクタ（１３）は、多相クロック信号のいずれか一つを選択する。ラッチ回路（１４）は、第１の位相セレクタ（１２）によって選択された中間クロック信号を、第２の位相セレクタ（１３）によって選択されたクロック信号でラッチする。 （もっと読む）

【課題】多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減する。
【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。 （もっと読む）

【課題】本発明は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供する。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 （もっと読む）

【課題】消費電力の少ない電子回路およびその構成方法を提供する。
【解決手段】クロック信号ＣＬＫにより入力状態Ｆ〜Ｉを記憶し、記憶結果Ｊ〜Ｍを外部に出力する記憶回路１１〜１４を有する記憶回路群１５と、記憶回路１１〜１４の入力端Ｄと出力端Ｑに接続され、入力状態Ｆ〜Ｉが記憶結果Ｊ〜Ｍと異なったときに、記憶回路１１〜１４にクロック信号ＣＬＫの供給を許可するイネーブル信号ＥＮ１〜ＥＮ４を出力する比較手段１６〜１８と、比較手段１６〜１８の少なくとも１つがイネーブル信号ＥＮ１〜ＥＮ４を出力しているときは、クロック信号ＣＬＫを記憶回路群１５に供給し、比較手段１６〜１８がイネーブル信号ＥＮ１〜ＥＮ４を出力していないときは、クロック信号ＣＬＫの供給を停止するクロックゲート回路２０と、を具備する。 （もっと読む）

【課題】オーバーラップしないクロック発生回路を提供する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。 （もっと読む）

【課題】入力クロックから出力クロックまでの遅延時間のロックと出力クロックの精度の良い位相調整とを両立できるクロック生成回路、電子機器の提供。
【解決手段】クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 （もっと読む）