データセンタートラッキング回路及びこれを含む半導体集積回路
【課題】本発明は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供する。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、データセンタートラッキング回路及びこれを含む半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は、データストロボ信号を用いてチップセットとデータの送受信を行う。半導体集積回路からチップセットに伝送されるデータ及びデータストロボ信号は、互いに同一の位相を有するように制御され、チップセットから半導体集積回路に伝送されるデータ及びデータストロボ信号は、互いに９０°の位相差を有するように制御される。
【０００３】
このように、半導体メモリ装置にデータが入力される際、データストロボ信号はデータの一つのビット区間の中間時点にトグルを行うことが好ましい。このために、半導体メモリ装置は、データセンタートラッキング回路を備え、このようなデータセンタートラッキング回路の代表例としてＣＤＲ(clock data recovery)回路などが用いられる（例えば、特許文献１）。
【０００４】
しかしながら、ＣＤＲ回路は、ＤＬＬ(Delayed Locked Loop)やＰＬＬ(Phase Locked Loop)及びクロックツリーを備えて構成されるので、専有面積及び電力効率の面において短所がある。また、ＣＤＲ回路は、データをコーディングする動作によりデータを送受信するが、このときの所要時間によりデータの正確なタイミング制御が難しいという問題点がある。
【特許文献１】特開平９−２８４２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前記問題点を解決するために案出されたもので、その目的は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のデータセンタートラッキング回路は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；前記クロックに基づき、前記出力信号の位相の変化を感知して感知信号を出力する感知部；及び、前記感知信号に応じて、前記クロックツリーに供給される電流を調節し、前記出力信号の位相を調節するディレイ補償部を含む。
【０００７】
また、本発明のデータセンタートラッキング回路を含む半導体集積回路は、第１のクロックをバッファーリングして第２のクロックを出力するＤＱＳバッファー；前記第２のクロックをバッファーリングして第３のクロックを出力するが、前記第３のクロックの位相の変化を感知し、前記感知結果により前記第２のクロックをバッファーリングするために供給される電流量を調節して、前記第３のクロックの位相の変化量を補正するデータセンタートラッキング回路；及び、前記第３のクロックに同期してデータをラッチ及び伝送するラッチ回路を含む。
【発明の効果】
【０００８】
本発明のデータセンタートラッキング回路及びこれを含む半導体集積回路は、温度や電力やノイズ等のような外部環境の変化にもクロックツリーの遅延量を一定にすることで、データ及びクロック間の位相差を９０度に維持できる。また、データコーディングなどの動作を遂行しないので、エンコーダ及びデコーダが不要になり、面積及び電力効率の面においても利得がある。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
図１に示すように、本発明の一実施形態による半導体集積回路は、ＤＱＳバッファー１０、データセンタートラッキング回路２０及びラッチ回路３０を含む。
【００１０】
ＤＱＳバッファー１０は、第１のクロック(ＣＬＫ１)をバッファリングして、第２のクロック(ＣＬＫ２)を出力する。ＤＱＳバッファー１０は、一般のレシーバーバッファーを用いて具現できる。第１のクロック(ＣＬＫ１)は、半導体集積回路内で生成されて用いられるクロックである。
【００１１】
データセンタートラッキング回路２０は、第２のクロック(ＣＬＫ２)をバッファリングして、第３のクロック(ＣＬＫ３)を出力する。データセンタートラッキング回路２０は、クロックツリーを含み、温度や電力やノイズ等のような外部環境により変動する第３のクロック(ＣＬＫ３)の位相の変化を補償する。すなわち、データセンタートラッキング回路２０は、第３のクロック(ＣＬＫ３)の位相の変化を感知し、感知結果によって第２のクロック(ＣＬＫ２)をバッファーリングするために供給される電流量を調節する。半導体集積回路は、このようなデータセンタートラッキング回路２０の動作により、 データ及びデータストロボ信号の位相をより精密に制御して出力できることで、データ出力動作の信頼度を向上できる。
【００１２】
ラッチ回路３０は、第３のクロック(ＣＬＫ３)に同期してデータ(ＤＡＴＡ１、ＤＡＴＡ３、ＤＡＴＡ３)をラッチし、出力データ(ＤＡＴＡ＿ＯＵＴ１、ＤＡＴＡ＿ＯＵＴ２、ＤＡＴＡ＿ＯＵＴ３)として外部に伝送する。ここで、ラッチ回路３０が第３のクロック(ＣＬＫ３)に同期してラッチするデータの個数を３つとしたが、これは説明の便宜のために例示的に提示されたものに過ぎない。
【００１３】
図２に示すように、データセンタートラッキング回路２０は、クロックツリー２１０、感知部２２０及びディレイ補償部２３０を含む。
【００１４】
クロックツリー２１０は、第２のクロック(ＣＬＫ２)をバッファリングして、第３のクロック(ＣＬＫ３)を出力する。クロックツリー２１０は、直列連結した複数のクロックバッファー２１１を含む。
【００１５】
感知部２２０は、第２のクロック(ＣＬＫ２)及び第３のクロック(ＣＬＫ３)の入力を受け、第２のクロック(ＣＬＫ２)に対する第３のクロック(ＣＬＫ３)の位相の変化を感知して、感知信号(ｐｄ＿ｓ)を出力する。感知部２２０は、レプリカ部２２１及び位相比較器２２２を含む。
【００１６】
レプリカ部２２１は、クロックツリー２１０が第２のクロック(ＣＬＫ２)に付与する遅延量を補償するために、第３のクロック(ＣＬＫ３)を所定の時間だけ遅延させる。
【００１７】
位相比較器２２２は、レプリカ部２２１の出力信号と第２のクロック(ＣＬＫ２)の位相とを比較して、感知信号(ｐｄ＿ｓ)を生成する。位相比較器２２２は、第２のクロック(ＣＬＫ２)及びレプリカ部２２１の出力信号のうちで、どの信号の位相が先んじるかを感知して、その結果に対応する電圧レベルを有する感知信号(ｐｄ＿ｓ)を出力する。
【００１８】
ディレイ補償部２３０は、感知信号(ｐｄ＿ｓ)に応じてクロックツリー２１０に供給される電流量を制御する。ディレイ補償部２３０は、フィルター部２３１、ファインステートマシン２３２、レジスタ部２３３、Ｄ／Ａコンバータ(Digital Analog Converter)２３４、レギュレータ部２３５を含む。
【００１９】
フィルター部２３１は、感知信号(ｐｄ＿ｓ)の論理値が所定回数の間どのような電圧レベルで入力されるかを判別して、その合計である合(sum)を出力する。例えば、感知信号(ｐｄ＿ｓ)が、５回はアップ信号であり、３回はダウン信号であれば、２回のアップ信号が合(sum)になる。
【００２０】
ファインステートマシン２３２は、合(sum)に応じてデジタルコード(Ｄｇ＿ｃｏｄｅ)を出力する。ファインステートマシン２３２は、デジタルコード(Ｄｇ＿ｃｏｄｅ)のデフォルト値に合(sum)を足し算又は引き算した後に生成されるコードをデジタルコード(Ｄｇ＿ｃｏｄｅ)として出力する。例えば、デジタルコード(Ｄｇ＿ｃｏｄｅ)のデフォルト値が１１であり、合(sum)が２回のアップ信号であれば、デジタルコード(Ｄｇ＿ｃｏｄｅ）は１３になり、合(sum）が１回のダウン信号であれば、デジタルコード(Ｄｇ＿ｃｏｄｅ）は１０になる。
【００２１】
こうしたフィルター部２３１及びファインステートマシン２３２の構成は、当業者であれば容易に具現できる技術である。
【００２２】
レジスタ部２３３は、デジタルコード(Ｄｇ＿ｃｏｄｅ)を格納し、格納した信号を出力する。レジスタ部２３３は、デジタルコード(Ｄｇ＿ｃｏｄｅ)を格納していて、パワーダウンモードのようなパワーオフ状態の後、リロッキング(relocking)が要求される際、格納したデジタルコード(Ｄｇ＿ｃｏｄｅ)をＤ／Ａコンバータ２３４に伝送できる。このように、レジスタ部２３３により、パワーダウンモードの脱出時、クロックツリー２１０に供給される電流量の復元が速くなることで、データセンタートラッキング回路２０の正常動作までの時間が短縮される。
【００２３】
Ｄ／Ａコンバータ２３４は、デジタルコード(Ｄｇ＿ｃｏｄｅ)をアナログ信号(ａｎｓ)に変換する。Ｄ／Ａコンバータ２３４は、一般の形態のＤ／Ａコンバータを用いて具現できる。アナログ信号(ａｎｓ)の電圧レベルは、クロックツリー２１０に供給される電圧レベルの０.１倍〜１０倍の範囲を有するのが好ましい。
【００２４】
レギュレータ部２３５は、アナログ信号(ａｎｓ)に応じて、クロックツリー２１０に供給される電流量を調節する。レギュレータ部２３５は、比較部２３６及び供給制御部２３７を含む。
【００２５】
比較部２３６は、アナログ信号(ａｎｓ)と、クロックツリー２１０に供給される電源電圧とを比較する。供給制御部２３７は、比較部２３６の出力により、電源電圧からクロックツリー２１０に供給される電流量を調節する。供給制御部２３７は、図２に示すように、ＰＭＯＳトランジスタ(ＰＭ１)として具現できる。ＰＭＯＳトランジスタ(ＰＭ１)は、比較部２３６の出力信号がローレベルの場合、既に印加された電源からクロックツリー２１０に電流を供給する。
【００２６】
このように構成されたデータセンタートラッキング回路２０において、温度や電力やノイズ等の変動により、クロックツリー２１０の遅延量が変動すれば、クロックツリー２１０から出力される第３のクロック(ＣＬＫ３)の位相も変化する。感知部２２０は、このような第３のクロック(ＣＬＫ３)の位相の変化を感知して感知信号(ｐｄ＿ｓ)を生成し、ディレイ補償部２３０は、前記感知信号(ｐｄ＿ｓ)に応じて、クロックツリー２１０が第２のクロック(ＣＬＫ２)のバッファーリングのために使用する電流量を制御する。これにより、クロックツリー２１０は、第２のクロック(ＣＬＫ２)に付与する遅延量を再調整することで、第３のクロック(ＣＬＫ３)の変化した位相が補償される。
【００２７】
図３に示すように、ラッチ回路３０は、データ(ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３)の個数によって複数のラッチ部を含む。ここでは、データの個数を３つとしたため、ラッチ部も３つ(第１〜第３のラッチ部３１０〜３３０)とした。第１〜第３のラッチ部３１０〜３３０は、第３のクロック(ＣＬＫ３)が温度や電圧やノイズ等のような外部環境の変化にも一定の位相を有するように制御された後に入力されるので、より安定的にデータをラッチできる。
【００２８】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による半導体集積回路のブロック図である。
【図２】図１に示すデータセンタートラッキング回路の詳細構成図である。
【図３】図１に示すラッチ回路の詳細構成図である。
【符号の説明】
【００３０】
１０…ＤＱＳバッファー
２０…データセンタートラッキング回路
３０…ラッチ回路
２１０…クロックツリー
２１１…クロックバッファー
２２０…感知部
２２１…レプリカ部
２２２…位相比較器
２３０…ディレイ補償部
２３１…フィルター部
２３２…ファインステートマシン
２３３…レジスタ部
２３４…Ｄ／Ａコンバータ
２３５…レギュレータ部
２３６…比較部
２３７…供給制御部
３１０…第１のラッチ部
３２０…第２のラッチ部
３３０…第３のラッチ部
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、データセンタートラッキング回路及びこれを含む半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は、データストロボ信号を用いてチップセットとデータの送受信を行う。半導体集積回路からチップセットに伝送されるデータ及びデータストロボ信号は、互いに同一の位相を有するように制御され、チップセットから半導体集積回路に伝送されるデータ及びデータストロボ信号は、互いに９０°の位相差を有するように制御される。
【０００３】
このように、半導体メモリ装置にデータが入力される際、データストロボ信号はデータの一つのビット区間の中間時点にトグルを行うことが好ましい。このために、半導体メモリ装置は、データセンタートラッキング回路を備え、このようなデータセンタートラッキング回路の代表例としてＣＤＲ(clock data recovery)回路などが用いられる（例えば、特許文献１）。
【０００４】
しかしながら、ＣＤＲ回路は、ＤＬＬ(Delayed Locked Loop)やＰＬＬ(Phase Locked Loop)及びクロックツリーを備えて構成されるので、専有面積及び電力効率の面において短所がある。また、ＣＤＲ回路は、データをコーディングする動作によりデータを送受信するが、このときの所要時間によりデータの正確なタイミング制御が難しいという問題点がある。
【特許文献１】特開平９−２８４２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前記問題点を解決するために案出されたもので、その目的は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のデータセンタートラッキング回路は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；前記クロックに基づき、前記出力信号の位相の変化を感知して感知信号を出力する感知部；及び、前記感知信号に応じて、前記クロックツリーに供給される電流を調節し、前記出力信号の位相を調節するディレイ補償部を含む。
【０００７】
また、本発明のデータセンタートラッキング回路を含む半導体集積回路は、第１のクロックをバッファーリングして第２のクロックを出力するＤＱＳバッファー；前記第２のクロックをバッファーリングして第３のクロックを出力するが、前記第３のクロックの位相の変化を感知し、前記感知結果により前記第２のクロックをバッファーリングするために供給される電流量を調節して、前記第３のクロックの位相の変化量を補正するデータセンタートラッキング回路；及び、前記第３のクロックに同期してデータをラッチ及び伝送するラッチ回路を含む。
【発明の効果】
【０００８】
本発明のデータセンタートラッキング回路及びこれを含む半導体集積回路は、温度や電力やノイズ等のような外部環境の変化にもクロックツリーの遅延量を一定にすることで、データ及びクロック間の位相差を９０度に維持できる。また、データコーディングなどの動作を遂行しないので、エンコーダ及びデコーダが不要になり、面積及び電力効率の面においても利得がある。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
図１に示すように、本発明の一実施形態による半導体集積回路は、ＤＱＳバッファー１０、データセンタートラッキング回路２０及びラッチ回路３０を含む。
【００１０】
ＤＱＳバッファー１０は、第１のクロック(ＣＬＫ１)をバッファリングして、第２のクロック(ＣＬＫ２)を出力する。ＤＱＳバッファー１０は、一般のレシーバーバッファーを用いて具現できる。第１のクロック(ＣＬＫ１)は、半導体集積回路内で生成されて用いられるクロックである。
【００１１】
データセンタートラッキング回路２０は、第２のクロック(ＣＬＫ２)をバッファリングして、第３のクロック(ＣＬＫ３)を出力する。データセンタートラッキング回路２０は、クロックツリーを含み、温度や電力やノイズ等のような外部環境により変動する第３のクロック(ＣＬＫ３)の位相の変化を補償する。すなわち、データセンタートラッキング回路２０は、第３のクロック(ＣＬＫ３)の位相の変化を感知し、感知結果によって第２のクロック(ＣＬＫ２)をバッファーリングするために供給される電流量を調節する。半導体集積回路は、このようなデータセンタートラッキング回路２０の動作により、 データ及びデータストロボ信号の位相をより精密に制御して出力できることで、データ出力動作の信頼度を向上できる。
【００１２】
ラッチ回路３０は、第３のクロック(ＣＬＫ３)に同期してデータ(ＤＡＴＡ１、ＤＡＴＡ３、ＤＡＴＡ３)をラッチし、出力データ(ＤＡＴＡ＿ＯＵＴ１、ＤＡＴＡ＿ＯＵＴ２、ＤＡＴＡ＿ＯＵＴ３)として外部に伝送する。ここで、ラッチ回路３０が第３のクロック(ＣＬＫ３)に同期してラッチするデータの個数を３つとしたが、これは説明の便宜のために例示的に提示されたものに過ぎない。
【００１３】
図２に示すように、データセンタートラッキング回路２０は、クロックツリー２１０、感知部２２０及びディレイ補償部２３０を含む。
【００１４】
クロックツリー２１０は、第２のクロック(ＣＬＫ２)をバッファリングして、第３のクロック(ＣＬＫ３)を出力する。クロックツリー２１０は、直列連結した複数のクロックバッファー２１１を含む。
【００１５】
感知部２２０は、第２のクロック(ＣＬＫ２)及び第３のクロック(ＣＬＫ３)の入力を受け、第２のクロック(ＣＬＫ２)に対する第３のクロック(ＣＬＫ３)の位相の変化を感知して、感知信号(ｐｄ＿ｓ)を出力する。感知部２２０は、レプリカ部２２１及び位相比較器２２２を含む。
【００１６】
レプリカ部２２１は、クロックツリー２１０が第２のクロック(ＣＬＫ２)に付与する遅延量を補償するために、第３のクロック(ＣＬＫ３)を所定の時間だけ遅延させる。
【００１７】
位相比較器２２２は、レプリカ部２２１の出力信号と第２のクロック(ＣＬＫ２)の位相とを比較して、感知信号(ｐｄ＿ｓ)を生成する。位相比較器２２２は、第２のクロック(ＣＬＫ２)及びレプリカ部２２１の出力信号のうちで、どの信号の位相が先んじるかを感知して、その結果に対応する電圧レベルを有する感知信号(ｐｄ＿ｓ)を出力する。
【００１８】
ディレイ補償部２３０は、感知信号(ｐｄ＿ｓ)に応じてクロックツリー２１０に供給される電流量を制御する。ディレイ補償部２３０は、フィルター部２３１、ファインステートマシン２３２、レジスタ部２３３、Ｄ／Ａコンバータ(Digital Analog Converter)２３４、レギュレータ部２３５を含む。
【００１９】
フィルター部２３１は、感知信号(ｐｄ＿ｓ)の論理値が所定回数の間どのような電圧レベルで入力されるかを判別して、その合計である合(sum)を出力する。例えば、感知信号(ｐｄ＿ｓ)が、５回はアップ信号であり、３回はダウン信号であれば、２回のアップ信号が合(sum)になる。
【００２０】
ファインステートマシン２３２は、合(sum)に応じてデジタルコード(Ｄｇ＿ｃｏｄｅ)を出力する。ファインステートマシン２３２は、デジタルコード(Ｄｇ＿ｃｏｄｅ)のデフォルト値に合(sum)を足し算又は引き算した後に生成されるコードをデジタルコード(Ｄｇ＿ｃｏｄｅ)として出力する。例えば、デジタルコード(Ｄｇ＿ｃｏｄｅ)のデフォルト値が１１であり、合(sum)が２回のアップ信号であれば、デジタルコード(Ｄｇ＿ｃｏｄｅ）は１３になり、合(sum）が１回のダウン信号であれば、デジタルコード(Ｄｇ＿ｃｏｄｅ）は１０になる。
【００２１】
こうしたフィルター部２３１及びファインステートマシン２３２の構成は、当業者であれば容易に具現できる技術である。
【００２２】
レジスタ部２３３は、デジタルコード(Ｄｇ＿ｃｏｄｅ)を格納し、格納した信号を出力する。レジスタ部２３３は、デジタルコード(Ｄｇ＿ｃｏｄｅ)を格納していて、パワーダウンモードのようなパワーオフ状態の後、リロッキング(relocking)が要求される際、格納したデジタルコード(Ｄｇ＿ｃｏｄｅ)をＤ／Ａコンバータ２３４に伝送できる。このように、レジスタ部２３３により、パワーダウンモードの脱出時、クロックツリー２１０に供給される電流量の復元が速くなることで、データセンタートラッキング回路２０の正常動作までの時間が短縮される。
【００２３】
Ｄ／Ａコンバータ２３４は、デジタルコード(Ｄｇ＿ｃｏｄｅ)をアナログ信号(ａｎｓ)に変換する。Ｄ／Ａコンバータ２３４は、一般の形態のＤ／Ａコンバータを用いて具現できる。アナログ信号(ａｎｓ)の電圧レベルは、クロックツリー２１０に供給される電圧レベルの０.１倍〜１０倍の範囲を有するのが好ましい。
【００２４】
レギュレータ部２３５は、アナログ信号(ａｎｓ)に応じて、クロックツリー２１０に供給される電流量を調節する。レギュレータ部２３５は、比較部２３６及び供給制御部２３７を含む。
【００２５】
比較部２３６は、アナログ信号(ａｎｓ)と、クロックツリー２１０に供給される電源電圧とを比較する。供給制御部２３７は、比較部２３６の出力により、電源電圧からクロックツリー２１０に供給される電流量を調節する。供給制御部２３７は、図２に示すように、ＰＭＯＳトランジスタ(ＰＭ１)として具現できる。ＰＭＯＳトランジスタ(ＰＭ１)は、比較部２３６の出力信号がローレベルの場合、既に印加された電源からクロックツリー２１０に電流を供給する。
【００２６】
このように構成されたデータセンタートラッキング回路２０において、温度や電力やノイズ等の変動により、クロックツリー２１０の遅延量が変動すれば、クロックツリー２１０から出力される第３のクロック(ＣＬＫ３)の位相も変化する。感知部２２０は、このような第３のクロック(ＣＬＫ３)の位相の変化を感知して感知信号(ｐｄ＿ｓ)を生成し、ディレイ補償部２３０は、前記感知信号(ｐｄ＿ｓ)に応じて、クロックツリー２１０が第２のクロック(ＣＬＫ２)のバッファーリングのために使用する電流量を制御する。これにより、クロックツリー２１０は、第２のクロック(ＣＬＫ２)に付与する遅延量を再調整することで、第３のクロック(ＣＬＫ３)の変化した位相が補償される。
【００２７】
図３に示すように、ラッチ回路３０は、データ(ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３)の個数によって複数のラッチ部を含む。ここでは、データの個数を３つとしたため、ラッチ部も３つ(第１〜第３のラッチ部３１０〜３３０)とした。第１〜第３のラッチ部３１０〜３３０は、第３のクロック(ＣＬＫ３)が温度や電圧やノイズ等のような外部環境の変化にも一定の位相を有するように制御された後に入力されるので、より安定的にデータをラッチできる。
【００２８】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による半導体集積回路のブロック図である。
【図２】図１に示すデータセンタートラッキング回路の詳細構成図である。
【図３】図１に示すラッチ回路の詳細構成図である。
【符号の説明】
【００３０】
１０…ＤＱＳバッファー
２０…データセンタートラッキング回路
３０…ラッチ回路
２１０…クロックツリー
２１１…クロックバッファー
２２０…感知部
２２１…レプリカ部
２２２…位相比較器
２３０…ディレイ補償部
２３１…フィルター部
２３２…ファインステートマシン
２３３…レジスタ部
２３４…Ｄ／Ａコンバータ
２３５…レギュレータ部
２３６…比較部
２３７…供給制御部
３１０…第１のラッチ部
３２０…第２のラッチ部
３３０…第３のラッチ部
【特許請求の範囲】
【請求項１】
直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリーと、
前記クロックに基づき、前記出力信号の位相の変化を感知して感知信号を出力する感知部と、
前記感知信号に応じて、前記クロックツリーに供給される電流を調節し、前記出力信号の位相を調節するディレイ補償部と
を含むことを特徴とするデータセンタートラッキング回路。
【請求項２】
前記感知部は、
前記クロックツリーが前記クロックに付与する遅延量を補償するために、前記出力信号を所定の時間だけ遅延させるレプリカ部と、
前記レプリカ部の出力信号と前記クロックの位相とを比較して、前記感知信号を生成する位相比較器と
を含むことを特徴とする請求項１に記載のデータセンタートラッキング回路。
【請求項３】
前記ディレイ補償部は、
前記感知信号の論理値が所定回数の間どのような電圧レベルで入力されるかを判別して、合を出力するフィルター部と、
前記合に応じてデジタルコードを出力するが、前記デジタルコードのデフォルト値に前記合を足し算又は引き算した後に生成されるコードを前記デジタルコードとして出力するファインステートマシンと、
前記デジタルコードをアナログ信号に変換するＤ／Ａコンバータと、
前記アナログ信号に応じて、前記クロックツリーに入力される電流量を調節するレギュレータ部と
を含むことを特徴とする請求項１に記載のデータセンタートラッキング回路。
【請求項４】
前記ディレイ補償部は、前記デジタルコードを格納し、リロッキングが要求される際、格納した前記デジタルコードを前記Ｄ／Ａコンバータに伝送するレジスタ部をさらに含むことを特徴とする請求項３に記載のデータセンタートラッキング回路。
【請求項５】
前記レギュレータ部は、
前記アナログ信号と前記クロックツリーに供給される電源電圧とを比較する比較部と、
前記比較部の出力により、前記電源電圧から前記クロックツリーに供給される電流量を調節する供給制御部と
を含むことを特徴とする請求項３に記載のデータセンタートラッキング回路。
【請求項６】
第１のクロックをバッファーリングして第２のクロックを出力するＤＱＳバッファーと、
前記第２のクロックをバッファーリングして第３のクロックを出力するが、前記第３のクロックの位相の変化を感知し、前記感知結果により前記第２のクロックをバッファーリングするために供給される電流量を調節して、前記第３のクロックの位相の変化量を補正するデータセンタートラッキング回路と、
前記第３のクロックに同期してデータをラッチ及び伝送するラッチ回路と
を含むことを特徴とする半導体集積回路。
【請求項７】
前記データセンタートラッキング回路は、
直列連結した複数のクロックバッファーからなり、前記第２のクロックをバッファーリングして前記第３のクロックを出力するクロックツリーと、
前記第２のクロックに基づき、前記第３のクロックの位相の変化を感知して、感知信号を出力する感知部と、
前記感知信号に応じて、前記クロックツリーに供給される電流を調節し、前記第３のクロックの位相を調節するディレイ補償部と
を含むことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記感知部は、
前記クロックツリーが前記第２のクロックに付与する遅延量を補償するために、前記第３のクロックを所定の時間だけ遅延させるレプリカ部と、
前記レプリカ部の出力信号と前記第２のクロックの位相とを比較して、前記感知信号を生成する位相比較器と
を含むことを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記ディレイ補償部は、
前記感知信号の論理値が所定回数の間どのような電圧レベルで入力されるかを判別して、合を出力するフィルター部と、
前記合に応じてデジタルコードを出力するが、前記デジタルコードのデフォルト値に前記合を足し算又は引き算した後に生成されるコードを前記デジタルコードとして出力するファインステートマシンと、
前記デジタルコードをアナログ信号に変換するＤ／Ａコンバータと、
前記アナログ信号に応じて、前記クロックツリーに入力される電流量を調節するレギュレータ部と
を含むことを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記レギュレータ部は、
前記アナログ信号と前記クロックツリーに供給される電源電圧とを比較する比較部と、
前記比較部の出力により、前記電源電圧から前記クロックツリーに供給される電流量を調節する供給制御部と
を含むことを特徴とする請求項９に記載の半導体集積回路。
【請求項１】
直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリーと、
前記クロックに基づき、前記出力信号の位相の変化を感知して感知信号を出力する感知部と、
前記感知信号に応じて、前記クロックツリーに供給される電流を調節し、前記出力信号の位相を調節するディレイ補償部と
を含むことを特徴とするデータセンタートラッキング回路。
【請求項２】
前記感知部は、
前記クロックツリーが前記クロックに付与する遅延量を補償するために、前記出力信号を所定の時間だけ遅延させるレプリカ部と、
前記レプリカ部の出力信号と前記クロックの位相とを比較して、前記感知信号を生成する位相比較器と
を含むことを特徴とする請求項１に記載のデータセンタートラッキング回路。
【請求項３】
前記ディレイ補償部は、
前記感知信号の論理値が所定回数の間どのような電圧レベルで入力されるかを判別して、合を出力するフィルター部と、
前記合に応じてデジタルコードを出力するが、前記デジタルコードのデフォルト値に前記合を足し算又は引き算した後に生成されるコードを前記デジタルコードとして出力するファインステートマシンと、
前記デジタルコードをアナログ信号に変換するＤ／Ａコンバータと、
前記アナログ信号に応じて、前記クロックツリーに入力される電流量を調節するレギュレータ部と
を含むことを特徴とする請求項１に記載のデータセンタートラッキング回路。
【請求項４】
前記ディレイ補償部は、前記デジタルコードを格納し、リロッキングが要求される際、格納した前記デジタルコードを前記Ｄ／Ａコンバータに伝送するレジスタ部をさらに含むことを特徴とする請求項３に記載のデータセンタートラッキング回路。
【請求項５】
前記レギュレータ部は、
前記アナログ信号と前記クロックツリーに供給される電源電圧とを比較する比較部と、
前記比較部の出力により、前記電源電圧から前記クロックツリーに供給される電流量を調節する供給制御部と
を含むことを特徴とする請求項３に記載のデータセンタートラッキング回路。
【請求項６】
第１のクロックをバッファーリングして第２のクロックを出力するＤＱＳバッファーと、
前記第２のクロックをバッファーリングして第３のクロックを出力するが、前記第３のクロックの位相の変化を感知し、前記感知結果により前記第２のクロックをバッファーリングするために供給される電流量を調節して、前記第３のクロックの位相の変化量を補正するデータセンタートラッキング回路と、
前記第３のクロックに同期してデータをラッチ及び伝送するラッチ回路と
を含むことを特徴とする半導体集積回路。
【請求項７】
前記データセンタートラッキング回路は、
直列連結した複数のクロックバッファーからなり、前記第２のクロックをバッファーリングして前記第３のクロックを出力するクロックツリーと、
前記第２のクロックに基づき、前記第３のクロックの位相の変化を感知して、感知信号を出力する感知部と、
前記感知信号に応じて、前記クロックツリーに供給される電流を調節し、前記第３のクロックの位相を調節するディレイ補償部と
を含むことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記感知部は、
前記クロックツリーが前記第２のクロックに付与する遅延量を補償するために、前記第３のクロックを所定の時間だけ遅延させるレプリカ部と、
前記レプリカ部の出力信号と前記第２のクロックの位相とを比較して、前記感知信号を生成する位相比較器と
を含むことを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記ディレイ補償部は、
前記感知信号の論理値が所定回数の間どのような電圧レベルで入力されるかを判別して、合を出力するフィルター部と、
前記合に応じてデジタルコードを出力するが、前記デジタルコードのデフォルト値に前記合を足し算又は引き算した後に生成されるコードを前記デジタルコードとして出力するファインステートマシンと、
前記デジタルコードをアナログ信号に変換するＤ／Ａコンバータと、
前記アナログ信号に応じて、前記クロックツリーに入力される電流量を調節するレギュレータ部と
を含むことを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記レギュレータ部は、
前記アナログ信号と前記クロックツリーに供給される電源電圧とを比較する比較部と、
前記比較部の出力により、前記電源電圧から前記クロックツリーに供給される電流量を調節する供給制御部と
を含むことを特徴とする請求項９に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−１２４７０３（Ｐ２００９−１２４７０３Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００８−２８２６０１（Ｐ２００８−２８２６０１）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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