【課題】回路面積、消費電力を低減するとともに、正しい電圧比較が可能な電圧比較回路を提供する。
【解決手段】抵抗ストリング１０は、直列に接続された複数の抵抗の接続点に設けられた各タップに電圧を発生する。セレクタ１２は、複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力する。コンパレータ１４は、入力電圧Ｖ_ＩＮをセレクタ１２の出力電圧と比較する。メモリ１６＿ｉは、それぞれがしきい値電圧Ｖ_ＴＨｉごとに設けられ、書き込み信号ＷＲＩＴＥｉに応答してコンパレータ１４の出力Ｓ_ＣＭＰを格納して検出信号Ｓｉを生成する。シーケンサ２０は、Ｎ個のメモリ１６＿１〜１６＿Ｎからの検出信号Ｓ１〜ＳＮを受け、セレクタ１２の複数のスイッチを制御するとともに、書き込み信号を生成する。 （もっと読む）

【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。 （もっと読む）

【課題】回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供する。
【解決手段】水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器（ＴＤＣ）と、同期クロックをカウントして参照クロックを生成する参照クロック生成部と、ＴＤＣによるデジタルデータと参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、デジタル位相比較器の位相差情報に応じて上記参照クロックとＴＤＣによる水平同期信号のデジタルデータの位相が一致するように周波数が制御される同期クロックを生成する同期クロック生成装置と、を有する。 （もっと読む）

【課題】熱時定数による増幅利得の時間的な変化を補償でき、良好な直線性を有するパルス増幅装置を提供する。
【解決手段】パルス電力増幅装置１０は、高周波信号を変調するパルス信号を入力され、前記パルス信号を入力され第１の増幅器の熱時定数に対応する時定数を有する第１の微分回路と、前記パルス信号を入力され第２の増幅器の熱時定数に対応する時定数を有する第２の微分回路と、励振回路及び最終段増幅器の入力側の負バイアス端子に供給される負バイアス電圧を出力する負バイアス電源１８と、この負バイアス電源の出力する負バイアス電圧に前記第１の微分回路の出力を加算して前記第１の増幅器の入力側の負バイアス端子に供給する第１の加算回路と、前記負バイアス電源の出力する負バイアス電圧に前記第２の微分回路の出力を加算して前記第２の増幅器の入力側の負バイアス端子に供給する第２の加算回路と、を有する。 （もっと読む）

【課題】回路規模を増やすことなく、スキュー調整及び位相調整を実現する。
【解決手段】本実施形態の本実施形態の位相調整回路１２は、第１クロック信号と第２クロック信号との位相差に応じて動作する。位相調整回路１２は、調整用駆動素子１２０と、駆動素子１２１及び１２２とを備える。調整用駆動素子１２０は、入力信号を駆動させ、調整信号を生成する。駆動素子１２１及び１２２は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する。 （もっと読む）

【課題】ピークホールド回路及びボトムホールド回路の検出精度を高め、高温動作における当該回路の検出精度の劣化を抑制すること。
【解決手段】各ゲートに入力端子１と出力端子２が接続される第１の差動入力回路７と、第１のカレントミラー回路１０を備える第１の差動増幅回路１２と、第１のカレントミラー回路１０に流れる電流Ｉ１に比例する充電電流Ｉ２を生成する第５のトランジスタ１３と、ゲートが第１の差動増幅回路１２の出力ノード１６に接続され、ソースとドレインがそれぞれ第５のトランジスタ１３のドレインとキャパシタ１７に接続される第６のトランジスタ１４と、充電電流Ｉ２を充電するキャパシタ１７を備え、出力電圧ＶＯＵＴが入力信号ＶＩＮのピーク値に近づくに従って充電電流Ｉ２を減少させることで、ピークホールド回路の過剰の行き過ぎを抑制し、検出精度を高めた。 （もっと読む）

【課題】ドレイン電流が温度依存性、プロセスばらつき依存性がないようにＭＯＳＦＥＴの基板電圧を制御可能な半導体集積回路装置を提供する。
【解決手段】半導体基板上に複数のＮ型ＭＯＳＦＥＴを備えた集積回路本体１６Ｂと、複数のＮ型ＭＯＳＦＥＴの一つのドレイン電流をモニタするモニタ部１５Ｂと、ドレイン電流が一定になるよう半導体基板の基板電圧を制御する基板電圧調整部１４Ｂとを備える。モニタ部は、電流源１２Ｂ及びモニタ用Ｎ型ＭＯＳＦＥＴ１１Ｂを有する。基板電圧調整部は、モニタ用Ｎ型ＭＯＳＦＥＴのドレイン電位と基準電位を比較し、その結果に基づく出力電圧をモニタ用Ｎ型ＭＯＳＦＥＴの基板電圧にフィードバックする。モニタ部は、リーク電流キャンセル用Ｎ型ＭＯＳＦＥＴを有し、そのゲートとソースが略同電位である際のソース−ドレイン間の電流をモニタ用Ｎ型ＭＯＳＦＥＴのドレインに加算する。 （もっと読む）

【課題】比較器が出力する追従誤差に応じて適切な制御を行い、外乱の影響によっても基準周波数信号の精度が低下しない構成の基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、電圧制御発振器と、位相比較器と、制御器と、ファジィ補償器と、を備える。電圧制御発振器は、基準周波数信号を出力する。位相比較器は、基準周波数信号を分周した信号と、リファレンス信号と、を比較して位相差を算出する。制御器は、位相差を考慮して制御電圧信号を電圧制御発振器に出力する。ファジィ補償器は、位相差が急激な変動をしているか否かを、ファジィ理論を用いて判定する。そして、ファジィ補償器は、位相差が急激な変動をしていると判定した場合は、当該位相差が基準周波数信号に影響を及ぼさないように補償値を決定する。 （もっと読む）

【課題】印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる増幅回路を提供する。
【解決手段】オペアンプ１００は、差動増幅回路１１０、バイアス回路１２０、電圧レベルをシフトするレベルシフト回路ユニット１５０と増幅回路ユニット１６０からなるソース接地増幅回路１４０を具備し、すべてのトランジスタを同一プロセスにて簡易に製造できるディプレッション型のトランジスタにて構成する。 （もっと読む）

【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）

【課題】 温度によるクロックの変動を抑える。
【解決手段】 クロックを用いて信号を生成する信号処理部と、外部からの入力信号と前記信号処理部から出力された信号との位相差を検出し、前記位相差を示す信号を出力すると共に前記入力信号が無くなるとその直前の位相差の信号を出力する位相差検出部と、温度補償型の発振器からの出力信号に応じて前記位相差検出部からの出力に応じた値をカウントし、前記カウント値に基づいて基準信号を生成するデジタル発振器と、前記デジタル発振器からの基準信号と前記クロックを分周した信号との位相差に応じて前記クロックを生成するクロック生成部とを備える。 （もっと読む）

【課題】ロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整する。
【解決手段】VCO６３は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF１３１a乃至１３１dは、VCO６３が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。 （もっと読む）

【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】受信した差動信号ＲＸ＋，ＲＸ−の電位振幅が所定値を超えているときその検出信号Ｖｐをパルスとして出力するピーク検出回路１１と、ピーク検出回路１１から出力する検出信号Ｖｐのパルス幅を差動信号ＲＸ＋，ＲＸ−の少なくとも１周期分延長するパルス幅延長回路１２とを備える。ピーク検出回路１１は、差動信号ＲＸ＋，ＲＸ−に同一のＤＣバイアスを与えた後にその差分に対応する電圧信号Ｖｄａｔａを出力する入力差動増幅回路１１Ａと、入力差動増幅回路１１Ａのほぼレプリカ回路として構成され、参照電圧Ｖｒｅｆ’をレベルシフトしたシフト参照電圧Ｖｒｅｆを出力するレプリカ参照電圧生成回路１１Ｂと、電圧信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆとを比較して検出信号Ｖｐを出力する電圧比較回路１１Ｃと、を備える。 （もっと読む）

【課題】電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。
【解決手段】本発明のクロック信号生成装置において、クロック信号遅延算出部は、クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有して、Ｎ相のクロック信号の遅延量を算出し、クロック信号遅延制御部は、遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、算出されたＮ相のクロック信号の遅延量とに基づいて、可変遅延回路における遅延量を可変するよう構成されている。 （もっと読む）

【課題】本発明は、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。
【解決手段】本発明のクロック信号生成装置は、ノンオーバーラップクロック信号を使用する負荷回路において使用される２相クロック信号の遅延時間を可変する可変遅延器と、２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を検出し、ノンオーバーラップ時間に応じた検出信号を出力するノンオーバーラップ検出器と、ノンオーバーラップ検出器からの検出信号に基づいて可変遅延器を制御する制御信号を生成する制御信号生成部と、を備えている。 （もっと読む）

【課題】フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させる。
【解決手段】ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段（１１）と、差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段（１２）と、差動入力段とカスコード段に共通に接続された電流回路（Mn11〜Mn13,Mn21〜Mn23）と、カスコード段の出力ノードに接続された出力段（１３）とを備えたコンパレータ回路において、前記電流回路は、カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成した。 （もっと読む）

【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】入力電圧の閾値の変動があっても、ヒステリシス電圧が変化せず、温度特性の影響を受けないヒステリシスコンパレータを提供する。
【解決手段】入力端子ＩＮとグランドとの間に接続された抵抗２，３は、入力電圧Ｖｉｎに対応する電圧を発生し、コンパレータ１の入力端子に与える。コンパレータ１が“Ｈ”を出力しているとき、抵抗８にはＰＭＯＳ６のドレイン電流が流れる。ＰＭＯＳ６のドレイン電流に相当するＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより、ヒステリシス電圧が設定される。温度が変化して抵抗２，３，８の抵抗値が変化しても、ＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより設定されるヒステリシス電圧の値は、変化しない。 （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

【課題】しきい値のばらつきを低減させ、入力される２信号の間に所定のオフセット電圧が発生したことを検出する高速かつ高精度なオフセット付きの電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器を得る。
【解決手段】定電流回路１２と差動入力回路１１の一方の入力トランジスタＭ１との間に接続された抵抗Ｒ１を備え、電流制御回路４によって、該抵抗Ｒ１の両端電圧差が基準電圧Ｖｒｅｆの所定値Ｖａで一定になるように、各入力トランジスタＭ１及びＭ２にバイアス電流を供給する定電流回路１２をなすＰＭＯＳトランジスタＭ３から出力される電流が制御されるようにした。 （もっと読む）