コンパレータ回路
【課題】フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させる。
【解決手段】ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段（１１）と、差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段（１２）と、差動入力段とカスコード段に共通に接続された電流回路（Mn11〜Mn13,Mn21〜Mn23）と、カスコード段の出力ノードに接続された出力段（１３）とを備えたコンパレータ回路において、前記電流回路は、カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成した。
【解決手段】ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段（１１）と、差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段（１２）と、差動入力段とカスコード段に共通に接続された電流回路（Mn11〜Mn13,Mn21〜Mn23）と、カスコード段の出力ノードに接続された出力段（１３）とを備えたコンパレータ回路において、前記電流回路は、カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォールデッドカスコード型のコンパレータ回路における入力オフセットの温度依存性を抑制する技術に関し、例えばＤＣ−ＤＣコンバータのような直流電源装置において逆流防止のために同期整流用ＭＯＳトランジスタのドレイン・ソース間電圧などを検出するコンパレータ回路に利用して有効な技術に関する。
【背景技術】
【０００２】
スイッチング・レギュレータには、コイルに駆動電流を流し込むスイッチングトランジスタがオフされている期間にコイルに電流を供給する整流用ダイオードの代わりにＭＯＳＦＥＴ（電界効果型トランジスタ：以下ＭＯＳトランジスタと称する）を用いた同期整流型のレギュレータがある。同期整流型のレギュレータにおいては、同期整流用のトランジスタをオフさせるタイミングを正確に検出して同期整流用のトランジスタをオフさせることで、オフタイミングが遅れて逆流が流れるのを防止するために、同期整流用ＭＯＳトランジスタのドレイン・ソース間を検出するコンパレータが設けられることがある。
【０００３】
このコンパレータの検出誤差はレギュレータの電力効率に比較的大きな影響を与えるため、電位差を高精度に検出する必要がある。そのため、コンパレータの特性として、低オフセットでしかもオフセットの変動の少ないことが要求される。しかしながら、半導体集積回路においては、プロセスのばらつき等に起因してコンパレータにおけるオフセットの発生は避けることができない課題である。そこで、従来、プロセスに起因してコンパレータに発生するオフセットのばらつきを低減するため、トリミング回路を設けることが行なわれている。
【特許文献１】特開２００６−０６０９７７号公報
【特許文献２】特開平１０−０７９６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トリミング回路を設けたコンパレータにおいては、トリミングによってプロセスに起因して発生したオフセットを低減することはできる。しかしながら、トリミング回路を設けたコンパレータであっても、温度変動によってオフセットが変化し検出精度が低下するという課題がある。
【０００５】
なお、従来、逆流検出用のコンパレータを設けたレギュレータにおいて、温度変化による検出ポイントのずれを補正するため、コンパレータの入力オフセットに温度依存性を持たせるようにした発明がある（特許文献１）。しかしながら、この先願発明はコンパレータの入力オフセットに温度依存性を持たせるもので、コンパレータの入力オフセットが温度変動で変化しないようにするという本願発明とは、目的および課題の解決の仕方が異なっている。また、コンパレータのオフセットの温度特性を改善するようにした発明（特許文献２）もあるが、この先願発明はオフセットの補償の仕方が本願発明とは異なっている。
【０００６】
本発明の目的は、フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させることができる技術を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段と、前記差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段と、前記差動入力段と前記カスコード段に共通に接続された電流回路と、前記カスコード段の出力ノードに接続された出力段と、を備えたコンパレータ回路において、前記電流回路は、前記カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成したものである。
【０００８】
上記構成によれば、定電流用トランジスタに流れる電流によって、ＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動を抑えることができるため、温度変動に伴うコンパレータの入力オフセットの変化を抑制することができる。
【０００９】
ここで、望ましくは、前記電流回路は、並列接続され所定のバイアス電圧がゲート端子に共通に印加される複数のＭＯＳトランジスタと、これらのＭＯＳトランジスタと各々直列に接続された複数のヒューズ素子とを備え、該ヒューズ素子を適宜切断することにより流れる電流が調整可能に構成され、前記バイアス電圧が温度に応じて変化されることで前記電流回路が流す電流に前記温度特性が付与されるようにする。これにより、製造ばらつきでコンパレータに生じた入力オフセットを低減するような電流のトリミングを行なうことができる。
【００１０】
また、前記バイアス電圧は、ＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を生成する定電流源と、該定電流源からの電流を電圧に変換する電流−電圧変換手段を有するバイアス回路とによって生成するように構成することができる。
【００１１】
また、望ましくは、前記電流−電圧変換手段は、ゲート端子とドレイン端子が結合されたダイオード接続のＭＯＳトランジスタからなり、該ＭＯＳトランジスタと前記複数のＭＯＳトランジスタとがそれぞれカレントミラー回路を構成するようにゲート共通接続とする。
【００１２】
さらに、望ましくは、前記定電流源は、温度依存性のない定電圧を発生する定電圧回路と、該定電圧回路により発生された定電圧をゲート端子に受ける第１導電型の第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタと直列に接続された第１導電型の第２ＭＯＳトランジスタおよび第２導電型の第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタとカレントミラー接続された第２導電型の第４ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第５ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタとカレントミラー接続された第２導電型の出力用の第６ＭＯＳトランジスタと、を備え、前記第４ＭＯＳトランジスタと第５ＭＯＳトランジスタが電源電圧端子と接地点との間に直列に接続され、前記第２ＭＯＳトランジスタは、前記第５ＭＯＳトランジスタと同一サイズのＭＯＳトランジスタが複数個並列接続されてなるように構成する。
【００１３】
これにより、比較的簡単な回路で、ＭＯＳトランジスタのキャリア移動度の温度特性に近似した温度特性を有する定電流を生成し、それによって温度変動に伴うコンパレータの入力オフセットの変化を抑制することができる。
【発明の効果】
【００１４】
本発明によると、フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００１６】
図１は、本発明を適用して好適なフォールデッドカスコード型のコンパレータ回路の一実施例を示す。フォールデッドカスコード型のコンパレータ回路は、差動入力段にカスコード段を接続することで負荷のインピーダンスを高くして電圧ゲインを高めることができる回路として知られている。
【００１７】
本実施例のコンパレータ回路は、差動入力段１１とフォールデッドカスコード段１２と出力段１３とバイアス回路１４とからなる。差動入力段１１は、ソース共通接続された一対のＰチャネル型の差動ＭＯＳトランジスタＭｐ１，Ｍｐ２と、Ｍｐ１，Ｍｐ２の共通ソースと電源電圧端子ＶＤＤと間に接続された定電流用ＭＯＳトランジスタＭｐ３とを備え、Ｍｐ１，Ｍｐ２のゲート端子がコンパレータの入力端子Ｖin1，Ｖin2に接続されている。
【００１８】
フォールデッドカスコード段１２は、Ｐチャネル型ＭＯＳトランジスタＭｐ４，Ｍｐ５からなるカレントミラー回路と、Ｍｐ４，Ｍｐ５と各々直列に接続され、ゲート端子に定電圧Ｖｂが印加されることでゲート接地型のトランジスタとして動作するように構成されたＮチャネル型ＭＯＳトランジスタＭｎ１，Ｍｎ２とを備え、Ｍｎ１，Ｍｎ２のソース端子が差動入力段１１のＭｐ１，Ｍｐ２のドレイン端子に接続されている。そして、Ｍｎ１とＭｐ１の接続ノードＮ１と接地点との間、およびＭｎ２とＭｐ２の接続ノードＮ２と接地点との間に、フォールデッドカスコード段１２にバイアス電流を流すと共に差動入力段１１の負荷として機能する並列形態の複数のＮチャネル型ＭＯＳトランジスタＭｎ１１，Ｍｎ１２，Ｍｎ１３とＭｎ２１，Ｍｎ２２，Ｍｎ２３が、それぞれ接続されている。
【００１９】
さらに、上記ＭＯＳトランジスタＭｎ１１，Ｍｎ１２，Ｍｎ１３およびＭｎ２１，Ｍｎ２２，Ｍｎ２３と接地点との間には、ポリシリコンなどからなるトリミング用のヒューズ素子Ｆ１１，Ｆ１２，Ｆ１３およびＦ２１，Ｆ２２，Ｆ２３が接続されており、これらのヒューズ素子を切断またはそのままにしておくことで、差動入力段１１とカスコード段１２に流す電流を調整してプロセスのばらつきで生じる入力オフセットを低減できるように構成されている。なお、Ｍｎ１１，Ｍｎ１２，Ｍｎ１３（Ｍｎ２１，Ｍｎ２２，Ｍｎ２３）は、電流値が２のｎ乗の重みを持つように、サイズを１：２：４……のように設計しておくことができる。これにより、少ない数のヒューズ素子で調整幅を大きくとることができる。
【００２０】
出力段１３は、電源電圧端子ＶＤＤにソース端子が接続されゲート端子にカスコード段１２のＭＯＳトランジスタＭｐ５とＭｎ２の接続ノードＮ３の電位が印加されるＭＯＳトランジスタＭｐ６と、電源電圧端子ＶＤＤと接地点との間にＭｐ６と直列をなすように接続されゲート端子にノードＮ３の電位が印加されるＮチャネル型のＭＯＳトランジスタＭｎ８とからなるインバータとして構成されている。図１ではＭｎ８のゲート端子にＭｐ６と同じノードＮ３の電位が印加されインバータとして動作するように構成された出力段が示されているが、バイアス回路１４からのバイアス電圧をＭｎ８のゲート端子に供給して定電流源として動作させるようにしたソースフォロワ型出力段として構成しても良い。
【００２１】
バイアス回路１４は、カレントミラー回路やダイオード接続のＭＯＳトランジスタなどからなり定電流源ＣＳ０からの電流を受けて上記入力段１１の定電流用ＭＯＳトランジスタＭｐ３のゲート電圧Ｖａやカスコード段１２のトランジスタＭｎ１，Ｍｎ２のゲートバイアス電圧Ｖｂ、トリミング可能な電流用ＭＯＳトランジスタＭｎ１１，Ｍｎ１２，Ｍｎ１３およびＭｎ２１，Ｍｎ２２，Ｍｎ２３のゲートバイアス電圧Ｖｃなどを生成する。
【００２２】
フォールデッドカスコード型のコンパレータにおいて、入力オフセットを補正するためＭｎ１，Ｍｎ２に流れる電流を調整する方法としては、本実施例のように電流源（Ｍｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３）の電流を調整する方法以外にも、例えばＭｐ４，Ｍｐ５と直列にそれぞれ抵抗を接続してその抵抗値をトリミングで調整する方法も考えられる。しかし、抵抗を使用するとその製造ばらつきや温度特性の影響を受け易いという不具合がある。
【００２３】
これに対し、本実施例のように電流源の電流を調整することにより製造ばらつきの影響を受けにくくなるという利点がある。ただし、図１のコンパレータのような構成であっても、オフセットが温度の変動で変化するという不具合がある。高精度のコンパレータを実現するには、このオフセットの温度依存性を補正する必要がある。以下、図１のコンパレータにおいてオフセットが温度依存性を有する理由およびその補正の仕方について説明する。
【００２４】
一般に、飽和領域で動作するようにバイアスされたＭＯＳトランジスタのドレイン電流Ｉｄは、次式（１）
Ｉｄ＝(１／２)・μＣox・(Ｗ／Ｌ) ・Ｖeff2・(１−λＶds) ……(１)
で表わされる。ここで、μはキャリア移動度、Ｃoxは単位面積あたりのゲート容量、Ｗは実効ゲート幅、Ｌは実効ゲート長、λはチャネル長変調係数、Ｖdsはドレイン・ソース間電圧、Ｖeffはゲート・ソース間電圧Ｖgsとしきい値電圧Ｖthとの差すなわち次式（２）
Ｖeff＝Ｖgs−Ｖth ……(２)
で表わされるオーバードライブ電圧である。
【００２５】
上記式（１）内において、ＩｄとＶeffとＶds以外はプロセスによって決まる固定値である。従って、回路内の飽和状態にあるすべてのＭＯＳトランジスタは、バイアス状態に応じてＩｄとＶeffとＶdsが変化して式（１）を満たす点で動作することになる。つまり、電流値（Ｉｄ）を調整すればＶgsとＶdsを調整できることが分かる。このことから、電流値（Ｉｄ）を調整することでオフセットの補正が可能であるといえる。
【００２６】
コンパレータのオフセットの定義を、同相入力すなわちＶin１＝Ｖin２のときの出力Ｖoutと電源電圧Ｖddの１／２の電位との差とすると、図１のコンパレータにおいて、ＭＯＳトランジスタＭｎ２とＭｎ２１〜Ｍｎ２３に着目し、Ｍｎ２のドレイン・ソース間電圧をＶdsM0、Ｍｎ２１のドレイン・ソース間電圧をＶdsMtとおくと、同相入力のときに出力Ｖoutが次式（３）となるように、電流値を調整することでオフセットをなくすことができる。
【００２７】
Ｖout＝Ｖdd／２＝ＶdsM0＋ＶdsMt ……(３)
しかし、この関係は周囲温度（チップ温度）が一定という条件下で成り立つもので、温度が変化するとこの等式は崩れてしまう。それは、キャリア移動度μが温度依存性を有しており、温度が変化するとμが変化してしまうためである。このように、μが温度変化に応じて変化すると、ＭＯＳトランジスタはそれを補うようにＩｄとＶeffとＶdsが変化して式（１）の関係を保とうとする。図１の回路では、回路の構成上、ドレイン電流Ｉｄは固定されているため、ＶeffすなわちＶgsとＶdsが変化して式（１）の関係を保とうとする。μの変化を考慮して式（１）を書き直すと、式（４）のようになる。
【００２８】
Ｉｄ＝(1／2)・μμ0Ｃox・(Ｗ／Ｌ)・(ａ・Ｖeff)2・(１−λｂ・Ｖds) ……(４)
上記式（４）において、ａはμの温度変化分μ0に対するＶeffの補正値、ｂはμの温度変化分μ0に対するＶdsの補正値である。式（４）より、回路に同相入力が印加されたとしても、ＶdsM0とＶdsMtは、温度ごとに異なる動作点を持つことが分かる。その結果、回路にオフセットが生じてしまう。つまり、オフセットが温度依存性を呈することとなる。
【００２９】
従って、温度が変化しても回路のオフセットが増加しないようにするには、温度が変化してもμが変化しなければよいが、μはプロセスによって決まるパラメータであるため、回路構成の変更でμの温度特性を直接キャンセルすることはできない。そこで、本発明者らは、ＭＯＳトランジスタＭｎ１，Ｍｎ２のドレイン電流を温度変化に応じて変化させることでμの温度特性をキャンセルすることを検討した。式（５）に、μの温度特性をキャンセルするのに必要な電流式を示す。
【００３０】
Ｉｄ・μ0＝(1／2)・μμ0Ｃox・(Ｗ／Ｌ)・Ｖeff2・(１−λＶds) ……(５)
ドレイン電流に式（５）に示すような特性を持たせることによって、温度が変化してもＶgsとＶdsが変化せずに式（１）の関係を保つことができる。つまり、オフセットの温度依存性をキャンセルすることができる。なお、ＭＯＳトランジスタのしきい値電圧Ｖthも温度依存性を有しており、その変化分を補うようにＶgsとＶdsが変化するが、しきい値電圧Ｖthの変化はＭｎ１，Ｍｐ４，Ｍｐ５等他のトランジスタでも生じるため、相殺されてオフセットを生じさせる要因にはならない。
【００３１】
次に、ＭＯＳトランジスタＭｎ１，Ｍｎ２に流れる電流を温度変化に応じて変化させる回路の実施例について説明する。本実施例では、バイアス回路１４に供給される定電流Ｉ０に所定の温度特性を持たせることで、コンパレータのオフセットの温度依存性を低減するようにしている。具体的には、定電流源ＣＳ０を、図２に示すような回路で構成することとした。
【００３２】
図２の実施例の定電流源回路は、電源電圧端子ＶＤＤと接地点との間に直列に接続された分圧用の抵抗Ｒ１，Ｒ２と、Ｒ１，Ｒ２で分圧された電圧Ｖｅが非反転入力端子に印加される差動アンプＡＭＰと、該アンプの出力電圧がゲート端子に印加されソース端子が接地点に接続されたＮチャネルＭＯＳトランジスタＭｎ３と、電源電圧端子ＶＤＤとの間に該Ｍｎ３と直列に接続されたＮチャネルＭＯＳトランジスタＭｎ４およびＰチャネルＭＯＳトランジスタＭｐ７と、Ｍｐ７とカレントミラー接続されたＭＯＳトランジスタＭｐ８、Ｍｎ４とカレントミラー接続されたＭＯＳトランジスタＭｎ５、Ｍｐ７のゲート電圧と同一の電圧がゲート端子に印加されたＰチャネルＭＯＳトランジスタＭｐ９、Ｍｐ９と直列に接続されたＮチャネルＭＯＳトランジスタＭｎ６，Ｍｎ７とを備えている。Ｍｎ６とＭｎ７はそれぞれゲートとドレインが結合されたいわゆるダイオード接続とされ、Ｍｎ６のゲート電圧が図1の回路のＭｎ１，Ｍｎ２のゲート端子にバイアス電圧として印加され、Ｍｎ７のゲート電圧が図1の回路のＭｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３のゲート端子にバイアス電圧として印加されて所定の電流が流されるように構成されている。
【００３３】
また、Ｍｎ４とＭｎ３の接続ノードの電位が差動アンプＡＭＰの反転入力端子に印加され、差動アンプＡＭＰの持つイマジナリーショートの作用で、トランジスタＭｎ３のドレイン・ソース間電圧Ｖｋが抵抗Ｒ１，Ｒ２で分圧された電圧Ｖｅと同一になるように動作される。さらに、図示しないが、ＭＯＳトランジスタＭｎ４はＭｎ５と同一のサイズのＭＯＳトランジスタをｍ個並列に接続することで、Ｍｎ５に流れるドレイン電流のｍ倍の電流を流す能力を持つように構成されている。
【００３４】
この実施例の定電流源回路は、ＭＯＳトランジスタＭｎ４とＭｎ５の数（サイズ）を変えることによって電流能力に差をつけて、温度が変化してもＭｎ４とＭｎ５に流れる電流ＩM4，ＩM5間にＩM4＝ＩM5の関係が成り立つようにしている。この実施例では、Ｍｎ４とＭｎ５のゲート端子に同一の電圧が印加され、Ｍｎ４はＭｎ５のｍ倍の数（サイズ）に設計されているため、Ｍｎ５のドレイン電流のｍ倍の電流を流す能力を持つが、Ｍｐ７とＭｐ８のカレントミラーによって、Ｍｎ４のドレイン電流ＩM4はＩM5に制限される。
【００３５】
そのため、Ｍｎ４はＩM5を流すこととなり、式（１）より、Ｍｎ４とＭｎ５のオーバードライブ電圧Ｖeff M4とＶeff M5との間には、次式（６）で示される関係
Ｖeff M4＝（１／√ｍ）・Ｖeff M5 ……（６）
が成り立つ必要がある。その結果、Ｍｎ４とＭｎ５に流れる電流ＩM4，ＩM5は、
ＩM４＝ｍ・(１／２)・μＣox・(Ｗ／Ｌ)・{(１／√ｍ)・ＶeffM5}2 ……(７)
ＩM5＝(１／２)・μＣox・(Ｗ／Ｌ)・ＶeffM52 ……(８)
となる。なお、簡単化するため二次効果は無視した。また、このときＭｎ４とＭｎ５のゲート電圧は同一であり、
ＶgsM4＋Ｖｋ＝ＶgsM5 ……（９）
であることから、Ｍｎ４が電流ＩM5を流すためには、Ｖｋは式(９)と式(２)より、ＶthM4＝ＶthM5とみなせるので、
Ｖｋ＝Ｖeff M5−Ｖeff M4 ……（１０）
となる必要がある。これに式（６）を代入すると、
Ｖｋ＝Ｖeff M5−(１／√ｍ)・Ｖeff M5 ……（１１）
となる。従って、トランジスタＭｎ３のドレイン・ソース間電圧Ｖｋを式（１１）の電圧に固定することにより、ＩM4＝ＩM5の電流を作り出せることが分かる。
【００３６】
また、図２の回路においては、差動アンプＡＭＰでＭｎ３のドレイン・ソース間電圧Ｖｋを、電源電圧Ｖｄｄを抵抗Ｒ１，Ｒ２の比で分圧した電圧Ｖｅに固定しており、抵抗Ｒ１，Ｒ２はそれ自身が温度依存性を有していても、温度変動で抵抗Ｒ１，Ｒ２の抵抗値が変化したとしても、抵抗比はほとんど変化しないため、Ｖｋを温度変動にかかわらずほぼ一定にすることができる。一方、ｍは並列接続するＭＯＳトランジスタの数であり温度とは無関係のパラメータである。
【００３７】
そのため、式（１１）からＶｋとｍが温度変動にかかわらず一定であれば、Ｖeff M5も温度変動にかかわらず一定つまり温度が変化してもＶeffM5は変化しない。従って、図２の回路は温度変動に関係なくＶeff M5を一定に保つように動作することが分かる。よって、温度変動に対してＩM4＝ＩM5となる電流は、式（５）より、
ＩM5・μ0＝(1/2)・μμ0Ｃox・(Ｗ／Ｌ) ・Ｖeff M52 ……(１２)
となる。ここで、図２の回路ではトランジスタＭｐ８とＭｐ９がカレントミラーを構成しており、Ｍｐ８とＭｐ９が同一サイズであれば出力電流ＩoutはＩM5と同一電流となるので、出力電流Ｉoutにμ0の温度特性を持たせることができる。そして、この温度特性を有する出力電流Ｉoutを、ＭＯＳトランジスタＭｎ７とカレントミラー接続されたＭｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３に流すことで、カスコード段のＭＯＳトランジスタＭｎ１，Ｍｎ２にμ0の温度特性を有する電流を流し、温度変動があってもオフセットが変化しないコンパレータとして動作させることができる。
【００３８】
なお、上記実施例では、ＭＯＳトランジスタＭｎ３のドレイン・ソース間の電圧Ｖｋを温度変動にかかわらず一定にするため、抵抗Ｒ１，Ｒ２とからなる分圧回路と差動アンプＡＭＰを用いるようにしているが、温度依存性のない定電圧を発生するものであればどのような定電圧回路を使用するようにしても良い。また、図２の定電流源回路では、電源電圧Ｖｄｄが変動すると出力電流Ｉoutも変動してしまうが、本発明者らが適用を考えている同期整流型のスイッチング・レギュレータでは安定した電源電圧を発生して供給することができるので、図２の定電流源回路における電源電圧Ｖｄｄの変動による出力電流Ｉoutの変動はそれほど心配する必要はない。
【００３９】
次に、上記実施例のコンパレータを使用して好適なシステムの一例として図３に示すスイッチング電源装置について説明する。
【００４０】
図３のスイッチング電源装置２０は、フライバック方式の電源装置であり、一次巻線Ｎ１および極性が反転された二次巻線Ｎ２を有するトランスＴ１と、一次巻線Ｎ１に断続的に入力電圧Ｖｉｎを印加するスイッチング素子（例えばＮチャネルパワーＭＯＳＦＥＴ）ＳＷ１と、このスイッチング素子ＳＷ１のオン・オフ制御を行う一次側制御回路２１と、入力電圧Ｖｉを平滑する平滑コンデンサＣ１と、二次巻線Ｎ２に流れる電流を整流する同期整流素子（例えばＮチャネルパワーＭＯＳＦＥＴ）ＳＷ２と、出力電圧Ｖｏを平滑する平滑コンデンサＣ２と、同期整流用ＭＯＳトランジスタＳＷ２のソース・ドレイン間電圧を検出するコンパレータ２２と、同期整流用ＭＯＳトランジスタＳＷ２のオン・オフ制御を行う制御回路２３等を備えている。
【００４１】
一次側制御回路２１は、図示は省略するが、例えば二次側に出力電圧の検出回路を設けてフォトカプラを介してフィードバックされる信号を受けたり、或いは、トランスＴ１に補助巻線を設けて補助巻線の電圧から出力電圧Ｖｏを検出して、出力電圧Ｖｏが一定となるようにスイッチング素子ＳＷ１をオン・オフ制御する。
【００４２】
同期整流素子ＳＷ２は、二次巻線Ｎ２に流れる電流を一方向に制限するものであり、例えば、一次側のスイッチング素子ＳＷ１がオンされてトランスＴ１のコアにエネルギーを蓄積する期間にオフされて、二次巻線Ｎ２の電流を停止させる。また、一次側のスイッチング素子ＳＷ１がオフの期間には、同期整流用ＭＯＳトランジスタＳＷ２がオンされるか或いはボディダイオードを介して整流方向に電流を流す。整流時に同期整流用ＭＯＳトランジスタＳＷ２オンされることで、整流素子としてダイオードを使用するものに比べて電力損失を減らしてスイッチング電源装置２０による電圧変換の高効率化を図ることができる。
【００４３】
二次側制御回路２３は、図示しない同期整流用ＭＯＳトランジスタＳＷ２のオンタイミングを検出する回路やオフタイミングを検出する回路から検出信号を受け、これらの検出信号に基づいて同期整流用ＭＯＳトランジスタＳＷ２をオン・オフ制御するものである。同期整流用ＭＯＳトランジスタＳＷ２のオンタイミングは、例えば一次側のスイッチング素子ＳＷ１がターンオフして同期整流用ＭＯＳトランジスタＳＷ２のドレイン電圧が低下した状態をオンタイミングとして検出することができる。
【００４４】
また、同期整流用ＭＯＳトランジスタＳＷ２のオフタイミングは、この実施例では、ＳＷ２のソース・ドレイン間電圧をコンパレータ２２によって監視して検出し、ドレイン電流がゼロになった時点でＳＷ２をオフする制御を行なうようにしている。このコンパレータ２２として、図１および図２を用いて説明したような構成を有するコンパレータを使用することで温度変動があったとしても精度の高い検出が可能となる。
【００４５】
そのため、同期整流用ＭＯＳトランジスタをオフさせるタイミングを正確に検出することができ、それによって同期整流用ＭＯＳトランジスタをオフさせるタイミングが遅れることで逆流が流れてしまうのを防止することができるようになる。特に限定されるものではないが、コンパレータ２２は、二次側制御回路２３とともに１つの半導体チップ上に半導体集積回路として形成される。
【００４６】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施形態のコンパレータでは、ＰチャネルＭＯＳＦＥＴを差動入力トランジスタとしている差動増幅回路を示したが、差動入力トランジスタにＮチャネルＭＯＳＦＥＴを使用し、負荷ＭＯＳＦＥＴにＰチャネルＭＯＳＦＥＴを使用した差動増幅回路、すなわち図１や図２の回路において、電源電圧ＶＤＤと接地電位ＧＮＤの関係を逆にするとともに各トランジスタの導電型を逆にした回路にも適用することができる。
【００４７】
また、図２の実施例では、ＭＯＳトランジスタＭｐ８のゲート電圧を図１のＭｐ３のゲート端子に供給してバイアスを与えるように構成したものを示したが、Ｍｐ３のバイアス電圧は、図２のＭｎ７の電流を折り返すカレントミラーと、折り返された電流を電圧に変換するダイオード接続のトランジスタを設け、該トランジスタと図１のＭｐ３をカレントミラー接続してＭｐ３のゲートバイアス電圧を与えるように構成しても良い。同様に、図１のカスコード段のＭＯＳトランジスタＭｎ１，Ｍｎ２のゲートバイアス電圧Ｖｂも、図２のＭｎ７とカレントミラーを構成するトランジスタで折り返された電流を電圧に変換するダイオード接続のトランジスタを設けて生成するように構成することができる。
【産業上の利用可能性】
【００４８】
以上の説明では、本発明をＤＣ−ＤＣコンバータを構成する同期整流用ＭＯＳトランジスタのドレイン・ソース間電圧などを検出するコンパレータ回路に適用ことを想定して説明したが、本発明のコンパレータはそのような用途に限定されるものではなく、２つの電圧を比較する精度の高いコンパレータを必要とする半導体集積回路に広く利用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明を適用して好適なフォールデッドカスコード型のコンパレータ回路の一実施例を示す回路図である。
【図２】図１のコンパレータ回路のカスコード段に流す電流を生成する定電流源回路の一例を示す回路図である。
【図３】実施例のコンパレータを使用して好適なシステムの一例としてのスイッチング電源装置の構成例を示すブロック図である。
【符号の説明】
【００５０】
１１ 差動入力段
１２ カスコード段
１３ 出力段
１４ バイアス回路
ＡＭＰ 差動アンプ
Ｍｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３ 電流用ＭＯＳトランジスタ
Ｆ１１〜Ｆ１３，Ｆ２１〜Ｆ２３ ヒューズ素子
【技術分野】
【０００１】
本発明は、フォールデッドカスコード型のコンパレータ回路における入力オフセットの温度依存性を抑制する技術に関し、例えばＤＣ−ＤＣコンバータのような直流電源装置において逆流防止のために同期整流用ＭＯＳトランジスタのドレイン・ソース間電圧などを検出するコンパレータ回路に利用して有効な技術に関する。
【背景技術】
【０００２】
スイッチング・レギュレータには、コイルに駆動電流を流し込むスイッチングトランジスタがオフされている期間にコイルに電流を供給する整流用ダイオードの代わりにＭＯＳＦＥＴ（電界効果型トランジスタ：以下ＭＯＳトランジスタと称する）を用いた同期整流型のレギュレータがある。同期整流型のレギュレータにおいては、同期整流用のトランジスタをオフさせるタイミングを正確に検出して同期整流用のトランジスタをオフさせることで、オフタイミングが遅れて逆流が流れるのを防止するために、同期整流用ＭＯＳトランジスタのドレイン・ソース間を検出するコンパレータが設けられることがある。
【０００３】
このコンパレータの検出誤差はレギュレータの電力効率に比較的大きな影響を与えるため、電位差を高精度に検出する必要がある。そのため、コンパレータの特性として、低オフセットでしかもオフセットの変動の少ないことが要求される。しかしながら、半導体集積回路においては、プロセスのばらつき等に起因してコンパレータにおけるオフセットの発生は避けることができない課題である。そこで、従来、プロセスに起因してコンパレータに発生するオフセットのばらつきを低減するため、トリミング回路を設けることが行なわれている。
【特許文献１】特開２００６−０６０９７７号公報
【特許文献２】特開平１０−０７９６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トリミング回路を設けたコンパレータにおいては、トリミングによってプロセスに起因して発生したオフセットを低減することはできる。しかしながら、トリミング回路を設けたコンパレータであっても、温度変動によってオフセットが変化し検出精度が低下するという課題がある。
【０００５】
なお、従来、逆流検出用のコンパレータを設けたレギュレータにおいて、温度変化による検出ポイントのずれを補正するため、コンパレータの入力オフセットに温度依存性を持たせるようにした発明がある（特許文献１）。しかしながら、この先願発明はコンパレータの入力オフセットに温度依存性を持たせるもので、コンパレータの入力オフセットが温度変動で変化しないようにするという本願発明とは、目的および課題の解決の仕方が異なっている。また、コンパレータのオフセットの温度特性を改善するようにした発明（特許文献２）もあるが、この先願発明はオフセットの補償の仕方が本願発明とは異なっている。
【０００６】
本発明の目的は、フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させることができる技術を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段と、前記差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段と、前記差動入力段と前記カスコード段に共通に接続された電流回路と、前記カスコード段の出力ノードに接続された出力段と、を備えたコンパレータ回路において、前記電流回路は、前記カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成したものである。
【０００８】
上記構成によれば、定電流用トランジスタに流れる電流によって、ＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動を抑えることができるため、温度変動に伴うコンパレータの入力オフセットの変化を抑制することができる。
【０００９】
ここで、望ましくは、前記電流回路は、並列接続され所定のバイアス電圧がゲート端子に共通に印加される複数のＭＯＳトランジスタと、これらのＭＯＳトランジスタと各々直列に接続された複数のヒューズ素子とを備え、該ヒューズ素子を適宜切断することにより流れる電流が調整可能に構成され、前記バイアス電圧が温度に応じて変化されることで前記電流回路が流す電流に前記温度特性が付与されるようにする。これにより、製造ばらつきでコンパレータに生じた入力オフセットを低減するような電流のトリミングを行なうことができる。
【００１０】
また、前記バイアス電圧は、ＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を生成する定電流源と、該定電流源からの電流を電圧に変換する電流−電圧変換手段を有するバイアス回路とによって生成するように構成することができる。
【００１１】
また、望ましくは、前記電流−電圧変換手段は、ゲート端子とドレイン端子が結合されたダイオード接続のＭＯＳトランジスタからなり、該ＭＯＳトランジスタと前記複数のＭＯＳトランジスタとがそれぞれカレントミラー回路を構成するようにゲート共通接続とする。
【００１２】
さらに、望ましくは、前記定電流源は、温度依存性のない定電圧を発生する定電圧回路と、該定電圧回路により発生された定電圧をゲート端子に受ける第１導電型の第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタと直列に接続された第１導電型の第２ＭＯＳトランジスタおよび第２導電型の第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタとカレントミラー接続された第２導電型の第４ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第５ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタとカレントミラー接続された第２導電型の出力用の第６ＭＯＳトランジスタと、を備え、前記第４ＭＯＳトランジスタと第５ＭＯＳトランジスタが電源電圧端子と接地点との間に直列に接続され、前記第２ＭＯＳトランジスタは、前記第５ＭＯＳトランジスタと同一サイズのＭＯＳトランジスタが複数個並列接続されてなるように構成する。
【００１３】
これにより、比較的簡単な回路で、ＭＯＳトランジスタのキャリア移動度の温度特性に近似した温度特性を有する定電流を生成し、それによって温度変動に伴うコンパレータの入力オフセットの変化を抑制することができる。
【発明の効果】
【００１４】
本発明によると、フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００１６】
図１は、本発明を適用して好適なフォールデッドカスコード型のコンパレータ回路の一実施例を示す。フォールデッドカスコード型のコンパレータ回路は、差動入力段にカスコード段を接続することで負荷のインピーダンスを高くして電圧ゲインを高めることができる回路として知られている。
【００１７】
本実施例のコンパレータ回路は、差動入力段１１とフォールデッドカスコード段１２と出力段１３とバイアス回路１４とからなる。差動入力段１１は、ソース共通接続された一対のＰチャネル型の差動ＭＯＳトランジスタＭｐ１，Ｍｐ２と、Ｍｐ１，Ｍｐ２の共通ソースと電源電圧端子ＶＤＤと間に接続された定電流用ＭＯＳトランジスタＭｐ３とを備え、Ｍｐ１，Ｍｐ２のゲート端子がコンパレータの入力端子Ｖin1，Ｖin2に接続されている。
【００１８】
フォールデッドカスコード段１２は、Ｐチャネル型ＭＯＳトランジスタＭｐ４，Ｍｐ５からなるカレントミラー回路と、Ｍｐ４，Ｍｐ５と各々直列に接続され、ゲート端子に定電圧Ｖｂが印加されることでゲート接地型のトランジスタとして動作するように構成されたＮチャネル型ＭＯＳトランジスタＭｎ１，Ｍｎ２とを備え、Ｍｎ１，Ｍｎ２のソース端子が差動入力段１１のＭｐ１，Ｍｐ２のドレイン端子に接続されている。そして、Ｍｎ１とＭｐ１の接続ノードＮ１と接地点との間、およびＭｎ２とＭｐ２の接続ノードＮ２と接地点との間に、フォールデッドカスコード段１２にバイアス電流を流すと共に差動入力段１１の負荷として機能する並列形態の複数のＮチャネル型ＭＯＳトランジスタＭｎ１１，Ｍｎ１２，Ｍｎ１３とＭｎ２１，Ｍｎ２２，Ｍｎ２３が、それぞれ接続されている。
【００１９】
さらに、上記ＭＯＳトランジスタＭｎ１１，Ｍｎ１２，Ｍｎ１３およびＭｎ２１，Ｍｎ２２，Ｍｎ２３と接地点との間には、ポリシリコンなどからなるトリミング用のヒューズ素子Ｆ１１，Ｆ１２，Ｆ１３およびＦ２１，Ｆ２２，Ｆ２３が接続されており、これらのヒューズ素子を切断またはそのままにしておくことで、差動入力段１１とカスコード段１２に流す電流を調整してプロセスのばらつきで生じる入力オフセットを低減できるように構成されている。なお、Ｍｎ１１，Ｍｎ１２，Ｍｎ１３（Ｍｎ２１，Ｍｎ２２，Ｍｎ２３）は、電流値が２のｎ乗の重みを持つように、サイズを１：２：４……のように設計しておくことができる。これにより、少ない数のヒューズ素子で調整幅を大きくとることができる。
【００２０】
出力段１３は、電源電圧端子ＶＤＤにソース端子が接続されゲート端子にカスコード段１２のＭＯＳトランジスタＭｐ５とＭｎ２の接続ノードＮ３の電位が印加されるＭＯＳトランジスタＭｐ６と、電源電圧端子ＶＤＤと接地点との間にＭｐ６と直列をなすように接続されゲート端子にノードＮ３の電位が印加されるＮチャネル型のＭＯＳトランジスタＭｎ８とからなるインバータとして構成されている。図１ではＭｎ８のゲート端子にＭｐ６と同じノードＮ３の電位が印加されインバータとして動作するように構成された出力段が示されているが、バイアス回路１４からのバイアス電圧をＭｎ８のゲート端子に供給して定電流源として動作させるようにしたソースフォロワ型出力段として構成しても良い。
【００２１】
バイアス回路１４は、カレントミラー回路やダイオード接続のＭＯＳトランジスタなどからなり定電流源ＣＳ０からの電流を受けて上記入力段１１の定電流用ＭＯＳトランジスタＭｐ３のゲート電圧Ｖａやカスコード段１２のトランジスタＭｎ１，Ｍｎ２のゲートバイアス電圧Ｖｂ、トリミング可能な電流用ＭＯＳトランジスタＭｎ１１，Ｍｎ１２，Ｍｎ１３およびＭｎ２１，Ｍｎ２２，Ｍｎ２３のゲートバイアス電圧Ｖｃなどを生成する。
【００２２】
フォールデッドカスコード型のコンパレータにおいて、入力オフセットを補正するためＭｎ１，Ｍｎ２に流れる電流を調整する方法としては、本実施例のように電流源（Ｍｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３）の電流を調整する方法以外にも、例えばＭｐ４，Ｍｐ５と直列にそれぞれ抵抗を接続してその抵抗値をトリミングで調整する方法も考えられる。しかし、抵抗を使用するとその製造ばらつきや温度特性の影響を受け易いという不具合がある。
【００２３】
これに対し、本実施例のように電流源の電流を調整することにより製造ばらつきの影響を受けにくくなるという利点がある。ただし、図１のコンパレータのような構成であっても、オフセットが温度の変動で変化するという不具合がある。高精度のコンパレータを実現するには、このオフセットの温度依存性を補正する必要がある。以下、図１のコンパレータにおいてオフセットが温度依存性を有する理由およびその補正の仕方について説明する。
【００２４】
一般に、飽和領域で動作するようにバイアスされたＭＯＳトランジスタのドレイン電流Ｉｄは、次式（１）
Ｉｄ＝(１／２)・μＣox・(Ｗ／Ｌ) ・Ｖeff2・(１−λＶds) ……(１)
で表わされる。ここで、μはキャリア移動度、Ｃoxは単位面積あたりのゲート容量、Ｗは実効ゲート幅、Ｌは実効ゲート長、λはチャネル長変調係数、Ｖdsはドレイン・ソース間電圧、Ｖeffはゲート・ソース間電圧Ｖgsとしきい値電圧Ｖthとの差すなわち次式（２）
Ｖeff＝Ｖgs−Ｖth ……(２)
で表わされるオーバードライブ電圧である。
【００２５】
上記式（１）内において、ＩｄとＶeffとＶds以外はプロセスによって決まる固定値である。従って、回路内の飽和状態にあるすべてのＭＯＳトランジスタは、バイアス状態に応じてＩｄとＶeffとＶdsが変化して式（１）を満たす点で動作することになる。つまり、電流値（Ｉｄ）を調整すればＶgsとＶdsを調整できることが分かる。このことから、電流値（Ｉｄ）を調整することでオフセットの補正が可能であるといえる。
【００２６】
コンパレータのオフセットの定義を、同相入力すなわちＶin１＝Ｖin２のときの出力Ｖoutと電源電圧Ｖddの１／２の電位との差とすると、図１のコンパレータにおいて、ＭＯＳトランジスタＭｎ２とＭｎ２１〜Ｍｎ２３に着目し、Ｍｎ２のドレイン・ソース間電圧をＶdsM0、Ｍｎ２１のドレイン・ソース間電圧をＶdsMtとおくと、同相入力のときに出力Ｖoutが次式（３）となるように、電流値を調整することでオフセットをなくすことができる。
【００２７】
Ｖout＝Ｖdd／２＝ＶdsM0＋ＶdsMt ……(３)
しかし、この関係は周囲温度（チップ温度）が一定という条件下で成り立つもので、温度が変化するとこの等式は崩れてしまう。それは、キャリア移動度μが温度依存性を有しており、温度が変化するとμが変化してしまうためである。このように、μが温度変化に応じて変化すると、ＭＯＳトランジスタはそれを補うようにＩｄとＶeffとＶdsが変化して式（１）の関係を保とうとする。図１の回路では、回路の構成上、ドレイン電流Ｉｄは固定されているため、ＶeffすなわちＶgsとＶdsが変化して式（１）の関係を保とうとする。μの変化を考慮して式（１）を書き直すと、式（４）のようになる。
【００２８】
Ｉｄ＝(1／2)・μμ0Ｃox・(Ｗ／Ｌ)・(ａ・Ｖeff)2・(１−λｂ・Ｖds) ……(４)
上記式（４）において、ａはμの温度変化分μ0に対するＶeffの補正値、ｂはμの温度変化分μ0に対するＶdsの補正値である。式（４）より、回路に同相入力が印加されたとしても、ＶdsM0とＶdsMtは、温度ごとに異なる動作点を持つことが分かる。その結果、回路にオフセットが生じてしまう。つまり、オフセットが温度依存性を呈することとなる。
【００２９】
従って、温度が変化しても回路のオフセットが増加しないようにするには、温度が変化してもμが変化しなければよいが、μはプロセスによって決まるパラメータであるため、回路構成の変更でμの温度特性を直接キャンセルすることはできない。そこで、本発明者らは、ＭＯＳトランジスタＭｎ１，Ｍｎ２のドレイン電流を温度変化に応じて変化させることでμの温度特性をキャンセルすることを検討した。式（５）に、μの温度特性をキャンセルするのに必要な電流式を示す。
【００３０】
Ｉｄ・μ0＝(1／2)・μμ0Ｃox・(Ｗ／Ｌ)・Ｖeff2・(１−λＶds) ……(５)
ドレイン電流に式（５）に示すような特性を持たせることによって、温度が変化してもＶgsとＶdsが変化せずに式（１）の関係を保つことができる。つまり、オフセットの温度依存性をキャンセルすることができる。なお、ＭＯＳトランジスタのしきい値電圧Ｖthも温度依存性を有しており、その変化分を補うようにＶgsとＶdsが変化するが、しきい値電圧Ｖthの変化はＭｎ１，Ｍｐ４，Ｍｐ５等他のトランジスタでも生じるため、相殺されてオフセットを生じさせる要因にはならない。
【００３１】
次に、ＭＯＳトランジスタＭｎ１，Ｍｎ２に流れる電流を温度変化に応じて変化させる回路の実施例について説明する。本実施例では、バイアス回路１４に供給される定電流Ｉ０に所定の温度特性を持たせることで、コンパレータのオフセットの温度依存性を低減するようにしている。具体的には、定電流源ＣＳ０を、図２に示すような回路で構成することとした。
【００３２】
図２の実施例の定電流源回路は、電源電圧端子ＶＤＤと接地点との間に直列に接続された分圧用の抵抗Ｒ１，Ｒ２と、Ｒ１，Ｒ２で分圧された電圧Ｖｅが非反転入力端子に印加される差動アンプＡＭＰと、該アンプの出力電圧がゲート端子に印加されソース端子が接地点に接続されたＮチャネルＭＯＳトランジスタＭｎ３と、電源電圧端子ＶＤＤとの間に該Ｍｎ３と直列に接続されたＮチャネルＭＯＳトランジスタＭｎ４およびＰチャネルＭＯＳトランジスタＭｐ７と、Ｍｐ７とカレントミラー接続されたＭＯＳトランジスタＭｐ８、Ｍｎ４とカレントミラー接続されたＭＯＳトランジスタＭｎ５、Ｍｐ７のゲート電圧と同一の電圧がゲート端子に印加されたＰチャネルＭＯＳトランジスタＭｐ９、Ｍｐ９と直列に接続されたＮチャネルＭＯＳトランジスタＭｎ６，Ｍｎ７とを備えている。Ｍｎ６とＭｎ７はそれぞれゲートとドレインが結合されたいわゆるダイオード接続とされ、Ｍｎ６のゲート電圧が図1の回路のＭｎ１，Ｍｎ２のゲート端子にバイアス電圧として印加され、Ｍｎ７のゲート電圧が図1の回路のＭｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３のゲート端子にバイアス電圧として印加されて所定の電流が流されるように構成されている。
【００３３】
また、Ｍｎ４とＭｎ３の接続ノードの電位が差動アンプＡＭＰの反転入力端子に印加され、差動アンプＡＭＰの持つイマジナリーショートの作用で、トランジスタＭｎ３のドレイン・ソース間電圧Ｖｋが抵抗Ｒ１，Ｒ２で分圧された電圧Ｖｅと同一になるように動作される。さらに、図示しないが、ＭＯＳトランジスタＭｎ４はＭｎ５と同一のサイズのＭＯＳトランジスタをｍ個並列に接続することで、Ｍｎ５に流れるドレイン電流のｍ倍の電流を流す能力を持つように構成されている。
【００３４】
この実施例の定電流源回路は、ＭＯＳトランジスタＭｎ４とＭｎ５の数（サイズ）を変えることによって電流能力に差をつけて、温度が変化してもＭｎ４とＭｎ５に流れる電流ＩM4，ＩM5間にＩM4＝ＩM5の関係が成り立つようにしている。この実施例では、Ｍｎ４とＭｎ５のゲート端子に同一の電圧が印加され、Ｍｎ４はＭｎ５のｍ倍の数（サイズ）に設計されているため、Ｍｎ５のドレイン電流のｍ倍の電流を流す能力を持つが、Ｍｐ７とＭｐ８のカレントミラーによって、Ｍｎ４のドレイン電流ＩM4はＩM5に制限される。
【００３５】
そのため、Ｍｎ４はＩM5を流すこととなり、式（１）より、Ｍｎ４とＭｎ５のオーバードライブ電圧Ｖeff M4とＶeff M5との間には、次式（６）で示される関係
Ｖeff M4＝（１／√ｍ）・Ｖeff M5 ……（６）
が成り立つ必要がある。その結果、Ｍｎ４とＭｎ５に流れる電流ＩM4，ＩM5は、
ＩM４＝ｍ・(１／２)・μＣox・(Ｗ／Ｌ)・{(１／√ｍ)・ＶeffM5}2 ……(７)
ＩM5＝(１／２)・μＣox・(Ｗ／Ｌ)・ＶeffM52 ……(８)
となる。なお、簡単化するため二次効果は無視した。また、このときＭｎ４とＭｎ５のゲート電圧は同一であり、
ＶgsM4＋Ｖｋ＝ＶgsM5 ……（９）
であることから、Ｍｎ４が電流ＩM5を流すためには、Ｖｋは式(９)と式(２)より、ＶthM4＝ＶthM5とみなせるので、
Ｖｋ＝Ｖeff M5−Ｖeff M4 ……（１０）
となる必要がある。これに式（６）を代入すると、
Ｖｋ＝Ｖeff M5−(１／√ｍ)・Ｖeff M5 ……（１１）
となる。従って、トランジスタＭｎ３のドレイン・ソース間電圧Ｖｋを式（１１）の電圧に固定することにより、ＩM4＝ＩM5の電流を作り出せることが分かる。
【００３６】
また、図２の回路においては、差動アンプＡＭＰでＭｎ３のドレイン・ソース間電圧Ｖｋを、電源電圧Ｖｄｄを抵抗Ｒ１，Ｒ２の比で分圧した電圧Ｖｅに固定しており、抵抗Ｒ１，Ｒ２はそれ自身が温度依存性を有していても、温度変動で抵抗Ｒ１，Ｒ２の抵抗値が変化したとしても、抵抗比はほとんど変化しないため、Ｖｋを温度変動にかかわらずほぼ一定にすることができる。一方、ｍは並列接続するＭＯＳトランジスタの数であり温度とは無関係のパラメータである。
【００３７】
そのため、式（１１）からＶｋとｍが温度変動にかかわらず一定であれば、Ｖeff M5も温度変動にかかわらず一定つまり温度が変化してもＶeffM5は変化しない。従って、図２の回路は温度変動に関係なくＶeff M5を一定に保つように動作することが分かる。よって、温度変動に対してＩM4＝ＩM5となる電流は、式（５）より、
ＩM5・μ0＝(1/2)・μμ0Ｃox・(Ｗ／Ｌ) ・Ｖeff M52 ……(１２)
となる。ここで、図２の回路ではトランジスタＭｐ８とＭｐ９がカレントミラーを構成しており、Ｍｐ８とＭｐ９が同一サイズであれば出力電流ＩoutはＩM5と同一電流となるので、出力電流Ｉoutにμ0の温度特性を持たせることができる。そして、この温度特性を有する出力電流Ｉoutを、ＭＯＳトランジスタＭｎ７とカレントミラー接続されたＭｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３に流すことで、カスコード段のＭＯＳトランジスタＭｎ１，Ｍｎ２にμ0の温度特性を有する電流を流し、温度変動があってもオフセットが変化しないコンパレータとして動作させることができる。
【００３８】
なお、上記実施例では、ＭＯＳトランジスタＭｎ３のドレイン・ソース間の電圧Ｖｋを温度変動にかかわらず一定にするため、抵抗Ｒ１，Ｒ２とからなる分圧回路と差動アンプＡＭＰを用いるようにしているが、温度依存性のない定電圧を発生するものであればどのような定電圧回路を使用するようにしても良い。また、図２の定電流源回路では、電源電圧Ｖｄｄが変動すると出力電流Ｉoutも変動してしまうが、本発明者らが適用を考えている同期整流型のスイッチング・レギュレータでは安定した電源電圧を発生して供給することができるので、図２の定電流源回路における電源電圧Ｖｄｄの変動による出力電流Ｉoutの変動はそれほど心配する必要はない。
【００３９】
次に、上記実施例のコンパレータを使用して好適なシステムの一例として図３に示すスイッチング電源装置について説明する。
【００４０】
図３のスイッチング電源装置２０は、フライバック方式の電源装置であり、一次巻線Ｎ１および極性が反転された二次巻線Ｎ２を有するトランスＴ１と、一次巻線Ｎ１に断続的に入力電圧Ｖｉｎを印加するスイッチング素子（例えばＮチャネルパワーＭＯＳＦＥＴ）ＳＷ１と、このスイッチング素子ＳＷ１のオン・オフ制御を行う一次側制御回路２１と、入力電圧Ｖｉを平滑する平滑コンデンサＣ１と、二次巻線Ｎ２に流れる電流を整流する同期整流素子（例えばＮチャネルパワーＭＯＳＦＥＴ）ＳＷ２と、出力電圧Ｖｏを平滑する平滑コンデンサＣ２と、同期整流用ＭＯＳトランジスタＳＷ２のソース・ドレイン間電圧を検出するコンパレータ２２と、同期整流用ＭＯＳトランジスタＳＷ２のオン・オフ制御を行う制御回路２３等を備えている。
【００４１】
一次側制御回路２１は、図示は省略するが、例えば二次側に出力電圧の検出回路を設けてフォトカプラを介してフィードバックされる信号を受けたり、或いは、トランスＴ１に補助巻線を設けて補助巻線の電圧から出力電圧Ｖｏを検出して、出力電圧Ｖｏが一定となるようにスイッチング素子ＳＷ１をオン・オフ制御する。
【００４２】
同期整流素子ＳＷ２は、二次巻線Ｎ２に流れる電流を一方向に制限するものであり、例えば、一次側のスイッチング素子ＳＷ１がオンされてトランスＴ１のコアにエネルギーを蓄積する期間にオフされて、二次巻線Ｎ２の電流を停止させる。また、一次側のスイッチング素子ＳＷ１がオフの期間には、同期整流用ＭＯＳトランジスタＳＷ２がオンされるか或いはボディダイオードを介して整流方向に電流を流す。整流時に同期整流用ＭＯＳトランジスタＳＷ２オンされることで、整流素子としてダイオードを使用するものに比べて電力損失を減らしてスイッチング電源装置２０による電圧変換の高効率化を図ることができる。
【００４３】
二次側制御回路２３は、図示しない同期整流用ＭＯＳトランジスタＳＷ２のオンタイミングを検出する回路やオフタイミングを検出する回路から検出信号を受け、これらの検出信号に基づいて同期整流用ＭＯＳトランジスタＳＷ２をオン・オフ制御するものである。同期整流用ＭＯＳトランジスタＳＷ２のオンタイミングは、例えば一次側のスイッチング素子ＳＷ１がターンオフして同期整流用ＭＯＳトランジスタＳＷ２のドレイン電圧が低下した状態をオンタイミングとして検出することができる。
【００４４】
また、同期整流用ＭＯＳトランジスタＳＷ２のオフタイミングは、この実施例では、ＳＷ２のソース・ドレイン間電圧をコンパレータ２２によって監視して検出し、ドレイン電流がゼロになった時点でＳＷ２をオフする制御を行なうようにしている。このコンパレータ２２として、図１および図２を用いて説明したような構成を有するコンパレータを使用することで温度変動があったとしても精度の高い検出が可能となる。
【００４５】
そのため、同期整流用ＭＯＳトランジスタをオフさせるタイミングを正確に検出することができ、それによって同期整流用ＭＯＳトランジスタをオフさせるタイミングが遅れることで逆流が流れてしまうのを防止することができるようになる。特に限定されるものではないが、コンパレータ２２は、二次側制御回路２３とともに１つの半導体チップ上に半導体集積回路として形成される。
【００４６】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施形態のコンパレータでは、ＰチャネルＭＯＳＦＥＴを差動入力トランジスタとしている差動増幅回路を示したが、差動入力トランジスタにＮチャネルＭＯＳＦＥＴを使用し、負荷ＭＯＳＦＥＴにＰチャネルＭＯＳＦＥＴを使用した差動増幅回路、すなわち図１や図２の回路において、電源電圧ＶＤＤと接地電位ＧＮＤの関係を逆にするとともに各トランジスタの導電型を逆にした回路にも適用することができる。
【００４７】
また、図２の実施例では、ＭＯＳトランジスタＭｐ８のゲート電圧を図１のＭｐ３のゲート端子に供給してバイアスを与えるように構成したものを示したが、Ｍｐ３のバイアス電圧は、図２のＭｎ７の電流を折り返すカレントミラーと、折り返された電流を電圧に変換するダイオード接続のトランジスタを設け、該トランジスタと図１のＭｐ３をカレントミラー接続してＭｐ３のゲートバイアス電圧を与えるように構成しても良い。同様に、図１のカスコード段のＭＯＳトランジスタＭｎ１，Ｍｎ２のゲートバイアス電圧Ｖｂも、図２のＭｎ７とカレントミラーを構成するトランジスタで折り返された電流を電圧に変換するダイオード接続のトランジスタを設けて生成するように構成することができる。
【産業上の利用可能性】
【００４８】
以上の説明では、本発明をＤＣ−ＤＣコンバータを構成する同期整流用ＭＯＳトランジスタのドレイン・ソース間電圧などを検出するコンパレータ回路に適用ことを想定して説明したが、本発明のコンパレータはそのような用途に限定されるものではなく、２つの電圧を比較する精度の高いコンパレータを必要とする半導体集積回路に広く利用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明を適用して好適なフォールデッドカスコード型のコンパレータ回路の一実施例を示す回路図である。
【図２】図１のコンパレータ回路のカスコード段に流す電流を生成する定電流源回路の一例を示す回路図である。
【図３】実施例のコンパレータを使用して好適なシステムの一例としてのスイッチング電源装置の構成例を示すブロック図である。
【符号の説明】
【００５０】
１１ 差動入力段
１２ カスコード段
１３ 出力段
１４ バイアス回路
ＡＭＰ 差動アンプ
Ｍｎ１１〜Ｍｎ１３，Ｍｎ２１〜Ｍｎ２３ 電流用ＭＯＳトランジスタ
Ｆ１１〜Ｆ１３，Ｆ２１〜Ｆ２３ ヒューズ素子
【特許請求の範囲】
【請求項１】
ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段と、
前記差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段と、
前記差動入力段と前記カスコード段に共通に接続された電流回路と、
前記カスコード段の出力ノードに接続された出力段と、を備えたコンパレータ回路であって、
前記電流回路は、前記カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成されていることを特徴とするコンパレータ回路。
【請求項２】
前記電流回路は、並列接続され所定のバイアス電圧がゲート端子に共通に印加される複数のＭＯＳトランジスタと、これらのＭＯＳトランジスタと各々直列に接続された複数のヒューズ素子とを備え、該ヒューズ素子を適宜切断することにより流れる電流が調整可能に構成され、前記バイアス電圧が温度に応じて変化されることで前記電流回路が流す電流に前記温度特性が付与されるように構成されていることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記バイアス電圧は、ＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を生成する定電流源と、該定電流源からの電流を電圧に変換する電流−電圧変換手段を有するバイアス回路とによって生成されることを特徴とする請求項１または２に記載のコンパレータ回路。
【請求項４】
前記電流−電圧変換手段は、ゲート端子とドレイン端子が結合されたダイオード接続のＭＯＳトランジスタからなり、該ＭＯＳトランジスタと前記複数のＭＯＳトランジスタとがそれぞれカレントミラー回路を構成するようにゲート共通接続されていることを特徴とする請求項３に記載のコンパレータ回路。
【請求項５】
前記定電流源は、
温度依存性のない定電圧を発生する定電圧回路と、
該定電圧回路により発生された定電圧をゲート端子に受ける第１導電型の第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタと直列に接続された第１導電型の第２ＭＯＳトランジスタおよび第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタとカレントミラー接続された第２導電型の第４ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第５ＭＯＳトランジスタと、
前記第４ＭＯＳトランジスタとカレントミラー接続された第２導電型の出力用の第６ＭＯＳトランジスタと、を備え、
前記第４ＭＯＳトランジスタと第５ＭＯＳトランジスタが電源電圧端子と接地点との間に直列に接続され、前記第２ＭＯＳトランジスタは、前記第５ＭＯＳトランジスタと同一サイズのＭＯＳトランジスタが複数個並列接続されてなることを特徴とする請求項３または４に記載のコンパレータ回路。
【請求項６】
前記定電圧回路は、電源電圧端子と接地点との間に直列に接続された分圧用の抵抗と、該分圧用の抵抗により分圧された電圧が非反転入力端子に入力され前記第２ＭＯＳトランジスタと前記第１ＭＯＳトランジスタとの接続ノードの電位が反転入力端子に入力され出力が前記第１ＭＯＳトランジスタのゲート端子に供給される差動アンプと、からなることを特徴とする請求項５に記載のコンパレータ回路。
【請求項７】
一次巻線と二次巻線とを有するトランスと、オン・オフ動作により前記一次巻線に断続的に電圧を印加するスイッチング素子と、該スイッチング素子を制御する一次側制御回路と、前記二次巻線の電流を整流する同期整流ＭＯＳトランジスタと、該同期整流用ＭＯＳトランジスタを制御する二次側制御回路とを備えたスイッチング電源装置において、
前記同期整流用ＭＯＳトランジスタのソース・ドレイン間電圧を請求項１〜６のいずれかに記載のコンパレータによって検出して前記二次側制御回路に供給し、該二次側制御回路は前記コンパレータの検出信号に基づいて前記同期整流用ＭＯＳトランジスタを制御することを特徴とするスイッチング電源装置。
【請求項１】
ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段と、
前記差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段と、
前記差動入力段と前記カスコード段に共通に接続された電流回路と、
前記カスコード段の出力ノードに接続された出力段と、を備えたコンパレータ回路であって、
前記電流回路は、前記カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成されていることを特徴とするコンパレータ回路。
【請求項２】
前記電流回路は、並列接続され所定のバイアス電圧がゲート端子に共通に印加される複数のＭＯＳトランジスタと、これらのＭＯＳトランジスタと各々直列に接続された複数のヒューズ素子とを備え、該ヒューズ素子を適宜切断することにより流れる電流が調整可能に構成され、前記バイアス電圧が温度に応じて変化されることで前記電流回路が流す電流に前記温度特性が付与されるように構成されていることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記バイアス電圧は、ＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を生成する定電流源と、該定電流源からの電流を電圧に変換する電流−電圧変換手段を有するバイアス回路とによって生成されることを特徴とする請求項１または２に記載のコンパレータ回路。
【請求項４】
前記電流−電圧変換手段は、ゲート端子とドレイン端子が結合されたダイオード接続のＭＯＳトランジスタからなり、該ＭＯＳトランジスタと前記複数のＭＯＳトランジスタとがそれぞれカレントミラー回路を構成するようにゲート共通接続されていることを特徴とする請求項３に記載のコンパレータ回路。
【請求項５】
前記定電流源は、
温度依存性のない定電圧を発生する定電圧回路と、
該定電圧回路により発生された定電圧をゲート端子に受ける第１導電型の第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタと直列に接続された第１導電型の第２ＭＯＳトランジスタおよび第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタとカレントミラー接続された第２導電型の第４ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第５ＭＯＳトランジスタと、
前記第４ＭＯＳトランジスタとカレントミラー接続された第２導電型の出力用の第６ＭＯＳトランジスタと、を備え、
前記第４ＭＯＳトランジスタと第５ＭＯＳトランジスタが電源電圧端子と接地点との間に直列に接続され、前記第２ＭＯＳトランジスタは、前記第５ＭＯＳトランジスタと同一サイズのＭＯＳトランジスタが複数個並列接続されてなることを特徴とする請求項３または４に記載のコンパレータ回路。
【請求項６】
前記定電圧回路は、電源電圧端子と接地点との間に直列に接続された分圧用の抵抗と、該分圧用の抵抗により分圧された電圧が非反転入力端子に入力され前記第２ＭＯＳトランジスタと前記第１ＭＯＳトランジスタとの接続ノードの電位が反転入力端子に入力され出力が前記第１ＭＯＳトランジスタのゲート端子に供給される差動アンプと、からなることを特徴とする請求項５に記載のコンパレータ回路。
【請求項７】
一次巻線と二次巻線とを有するトランスと、オン・オフ動作により前記一次巻線に断続的に電圧を印加するスイッチング素子と、該スイッチング素子を制御する一次側制御回路と、前記二次巻線の電流を整流する同期整流ＭＯＳトランジスタと、該同期整流用ＭＯＳトランジスタを制御する二次側制御回路とを備えたスイッチング電源装置において、
前記同期整流用ＭＯＳトランジスタのソース・ドレイン間電圧を請求項１〜６のいずれかに記載のコンパレータによって検出して前記二次側制御回路に供給し、該二次側制御回路は前記コンパレータの検出信号に基づいて前記同期整流用ＭＯＳトランジスタを制御することを特徴とするスイッチング電源装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−２７３０７３（Ｐ２００９−２７３０７３Ａ）
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願番号】特願２００８−１２４２１７（Ｐ２００８−１２４２１７）
【出願日】平成２０年５月１２日（２００８．５．１２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願日】平成２０年５月１２日（２００８．５．１２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
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