半導体集積回路装置および逓倍クロック生成方法
【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、特に所望の逓倍クロックを発振させることによって高周波数でエージングを行う回路、及び、逓倍クロック生成方法に関する。
【背景技術】
【０００２】
エージング試験では高温・高電圧条件下でLSIの劣化を加速させて、初期不良のスクリーニングを行う。この条件はLSIの通常動作条件を大きく外れており、アナログ回路を用いて構成されているPLLやDLLは使用できない。そのため、エージング時は実動作時と比べて周波数が低くなり、エージングによる初期不良のスクリーニングに多大な時間を要し、テストコストが増大している。
【０００３】
特許文献１は、エージング試験回路について記載された文献である。特に図１には特定の段数のディレイヤを用いることにより外部入力に同期し、外部入力より高い周波数を出力するクロック発生回路の例が示されている。
【０００４】
【特許文献１】特開昭６４−１２２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
初期不良のスクリーニング・エージング時間の短縮し、テストコストの削減を行うため、動作範囲が広く、エージング時の高温条件でも逓倍クロックを発生可能な逓倍クロック発生回路を提供することを課題とする。
【０００６】
また、エージング試験回路における逓倍クロック発生回路については特許文献１の第２図、第３図に示される。しかし、この回路はディレイヤの段数が固定されているために、動作条件を変化させた場合、一段あたりのディレイ値が変わってしまい、出力クロックの周波数が変わってしまう。そのため特定の動作条件の場合にしか所望の逓倍クロックを発生することができない。この点を鑑み、エージング試験に動作条件を変更した場合であっても、所望の逓倍クロック発生させることを課題とする。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記とおりである。即ち、可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させることを特徴とするクロック発生回路を構成する。
【発明の効果】
【０００８】
クロック発生回路が全てデジタルで構成されているため、動作範囲が広くエージング時の高温条件でも逓倍クロックを発生可能であり、初期不良のスクリーニング・エージング時間の短縮によるテストコストの削減が可能となる。
【０００９】
また、可変ディレイヤを用いることによりディレイの段数を変化させることができるので、動作条件が変わり一段当たりのディレイが変化してもそれに応じてディレイヤの段数を増減することができる。そのため高温高電圧に動作条件を変更した場合にも所望の逓倍クロックを発生することができる。
【発明を実施するための最良の形態】
【００１０】
図1は本発明を適用した半導体集積回路の一例であるエージング試験回路の実施例を示したものである。本回路は論理回路1、実動作用の位相同期回路PLL(Phase Locked Loop)2、エージング時用の逓倍クロック発生回路3、自己診断回路BIST（Built In Self Test）4、セレクタ5とで構成されている。6は実動作時の入力クロックである。
【００１１】
論理回路１は、論理演算や信号の記憶をする回路である。位相同期回路PLL2は、実動作時に入力クロックに同期した逓倍クロックを発生する回路である。逓倍クロック発生回路３は、エージング時に入力クロックに同期した逓倍クロックを発生する回路である。エージングとは、高温・高電圧の条件下でLSIの劣化を加速させて、初期不良のスクリーニングを行うことである。なお、逓倍クロック発生回路の詳細は、図２で説明する。自己診断回路BIST４は、自己診断を実施するためのテストパターンを生成する回路である。セレクタ回路５は、出力回路から１つを選択し、出力する回路である。6は実動作時の入力クロックである。
【００１２】
実動作時には、６からクロックが入力され、位相同期回路PLL２により入力クロックに同期した逓倍クロックを発生する。位相同期回路PLL２により発生した逓倍クロックは、セレクタ5を介し、論理回路１に入力され、論理回路１で論理演算が行われる。
【００１３】
エージング時には、CKINからクロックが入力され、逓倍クロック発生回路３は、入力クロックに同期した逓倍クロックを発生する。逓倍クロック発生回路３により発生した逓倍クロックは、セレクタを介し、自己診断回路BIST４に入力される。クロックを入力された自己診断回路BISTはテストパターンを発生し、論理回路１の自己診断を行う。
【００１４】
図2は逓倍クロック発生回路の全体構成図である。本回路は、非同期逓倍クロック発生回路8、2組の同期逓倍クロック発生回路9、10とフリップフロップE-FF11とで構成されている。
【００１５】
非同期逓倍クロック発生回路8は、入力クロックと同期させずに所望の逓倍クロックを発生する回路である。なお、非同期逓倍クロック発生回路8の詳細は、図４で説明する。CKINとは、入力クロックである。EN０とは、イネーブル信号であり、ＥＮ０に’１’を入力すると、非同期逓倍クロック発生回路が動作する。siは、逓倍設定信号であり、逓倍数を指定する。OUT0は、CKINの非同期逓倍クロックを出力する。CKA_Pは、入力クロックCKINを2分周したクロックを出力する。CKA_Nも、入力クロックCKINを2分周したクロックを出力するが、CKA_Pから入力クロックCKINの1サイクル分位相がずれたクロックを出力する。yjは、逓倍クロックを発生するためのディレイヤ設定値を出力する。
【００１６】
同期逓倍クロック発生回路9、10は、入力クロックと同期した所望の逓倍クロックを発生する回路である。なお、同期逓倍クロック発生回路9、10の詳細は、図6で説明する。入力INには、入力クロックCKINを2分周したクロックであるＣＫＡ_Ｐが入力される。EN1は、イネーブル信号であり、ＥＮ０が’１’かつＥＮ１が’１’の場合、ＥＮには’１’が入力され、同期逓倍クロック発生回路が動作する。OUT1、OUT2は、同期逓倍クロックを出力する。フリップフロップE-FF11は、非同期逓倍クロック発生回路で設定したディレイヤ設定値を入力クロックCKINの1サイクル分遅らせて同期逓倍クロック発生回路に伝播する回路である。Dnには、非同期逓倍クロック発生回路で設定されたディレイヤ設定値が入力される。CKには、入力クロックCKINを2分周したクロックが入力される。QnはDnを入力クロックCKINの1サイクル分遅らせたものを出力する。R_Nは、リセットが入力される。
【００１７】
まず非同期逓倍クロック8に入力クロックCKIN、逓倍設定値si、イネーブル信号EN0が入力される。EN0に’１’が入力されると、逓倍設定値に応じたディレイヤ段数を決定し、入力クロックの所望の逓倍クロックをOUT0から出力する。加えて、入力クロックCKINを2分周したクロックCKA_P、CKA_Pから入力クロックCKINの1サイクル分位相のずれたCKA_Nとディレイヤ設定値yjを出力し、同期逓倍クロック発生回路9、10に伝播する。
【００１８】
EN1に’０’を入力した場合には、同期逓倍クロック発生回路を動作せず、逓倍クロック発生回路の出力CKOUTからは、非同期逓倍クロック発生回路の出力であるOUT0を出力する。
【００１９】
EN1に’１’を入力した場合には、同期逓倍クロック発生回路9、10が、入力クロック1サイクルごとに交互に発振する。逓倍クロック発生回路の出力CKOUTからは、この2つの同期逓倍クロック発生回路の出力OUT1とOUT2をNANDに入力して合成した、入力クロックに同期した逓倍クロックを出力する。また、同期逓倍クロック発生回路10へのディレイヤ設定値yjはフリップフロップE-FF11により入力クロック1周期遅らせて伝播することにより同期逓倍クロック発生回路10が発振中にディレイヤ段数が変化しないようにしている。
【００２０】
この回路は、逓倍数に応じてディレイヤ段数を設定することにより周波数の制御が可能であり、入力クロックCKINと同期した逓倍クロックを出力CKOUTより出力する効果がある。
【００２１】
図3は8逓倍時の逓倍クロック発生回路3の入出力波形である。入力波形CKINを2分周した波形がCKA_P、CKA_Nである。OUT1はCKA_Pの立ち上がりで発振を開始し、所望の逓倍数をカウントしたところで発振を停止する。同様にOUT2はCKA_Nの立ち上がりで発振を開始し、所望の逓倍数をカウントしたところで発振を停止する。このOUT1とOUT2をNANDに入力して合成することで、入力クロックに同期した所望の逓倍クロック(CKOUT @EN1=1)を得ることができる。
【００２２】
図4は非同期逓倍クロック発生回路8の構成図である。本回路は、ディレイヤ12とD-FF13による発振回路14、フリップフロップE-FFによる分周器15、カウンタ16とカウンタ比較器17による周波数比較部18、アップダウンカウンタによるディレイヤ段数制御部19と段数を設定するデコーダ20とで構成されている。
【００２３】
ディレイヤ12は、発振回路のディレイ値を設定する回路である。D-FF13は、発振回路を発振させる回路である。ENに’１’が入力されることで、発振する。発振回路14は、ディレイヤによりディレイ値を設定し、所望の逓倍クロックをCKOUTから出力する回路である。分周器15は、入力クロックCKINを2分周する回路である。入力CKに入力クロックＣＫＩＮが入力入力されると、出力ＱはＣＫＩＮを２分周したクロックを出力する。カウンタ１６は、発振回路からの発振数をカウントする回路である。入力ＩＮには、発振回路からの出力が入力される。入力Ｒには、入力クロックＣＫＩＮを２分周したクロックが入力される。出力ｘｉは、入力クロックＣＫＩＮの１サイクル分中の発振回路からのカウント数を出力する。カウンタ比較器１７は、カウンタからのカウント数と所望の逓倍数を比較する回路である。入力ｘｉには、カウンタから出力されたカウント数が入力される。入力ＳＴＢには、入力クロックＣＫＩＮを２分周したクロックが入力される。入力にＲには、イネーブル信号（ネガ）が入力される。入力ｓｉには、逓倍数を設定する。出力ＵＰ（ＤＯＷＮ）は、カウント数ｘｉと逓倍数ｓｉを比較し、ｘｉ ＞ ｓｉ ならばディレイヤの段数を減少させる信号、ｘｉ ＜ ｓｉ ならばディレイヤ段数を増加させる信号を出力する。周波数比較部１８は、カウンタからのカウント数と逓倍数から発振回路の発振周波数と逓倍クロックとの周波数を比較する回路である。ディレイ段数制御部１９は、カウンタ比較器からのＵＰ、ＤＯＷＮの信号に応じてディレイヤの段数を決定する回路である。入力ＵＰ（ＤＯＷＮ）には、ディレイヤ設定値を増減させる信号が入力される。入力ＳＴＢには、入力クロックＣＫＩＮを２分周したクロックが入力される。入力Ｒには、イネーブル信号（ネガ）が入力される。出力ｙｊは、ディレイヤ設定値を出力する。出力ＭＯＮＩＴＯＲは、モニタ出力信号を出力する。デコーダ２０は、入力信号を復号し、ディレイヤに出力する回路である。入力ｙｊには、ディレイヤ設定値が入力される。出力ｄｋは、ｙｊを復号した信号を出力する。
【００２４】
まず、ＥＮに’１’を入力することで発振回路14を自走発振させる。分周器15により入力クロックを2分周し、カウンタ16へ入力する。カウンタで入力クロック1サイクル中に発振回路から何回の発振があるのかをカウントし、カウンタ比較器17へカウント数xiを出力する。カウンタ比較器では、カウンタから出力されるカウント数xiと逓倍数siを比較する。逓倍数siに対しカウント数xiが小さければ、発振周波数が低いので、ディレイ段数制御部19へディレイヤの段数を減らすように信号UPを送る。UPを受けたディレイ段数制御部19は、ディレイヤ設定値yjを減らし、デコーダ20へ出力する。デコーダへ入力された信号は、復号されてdkとして出力される。出力されたdkによりディレイヤの段数を減らすことで、発振周波数を高くする。逆にカウント数が大きければ、発振周波数が高いので、ディレイヤ段数を増加させる。このようにディレイヤの段数を増減させることでカウント数と逓倍数を一致させ、所望の逓倍クロック発生する。また非同期逓倍クロック発生回路で設定されたディレイヤ設定値yjは同規定倍クロック発生回路9、10へ伝播される。
【００２５】
この回路は、カウンタ比較器を用いディレイヤ段数を増減させることで、発振回路からの発振数を逓倍数と一致させることができ、逓倍数を得るのに必要なディレイヤ段数と非同期逓倍クロックを出力する効果がある。
【００２６】
図5は8逓倍時の非同期逓倍クロック発生回路8の入出力波形である。入力クロックCKINを分周したCKA_Pの立ち上がりから立下りまでに発振回路から何回の発振があるのかを、カウンタによりカウントする。その発振回路からのカウント数xiと所望の逓倍数siとを比較し、xi < siであればUP_Nによりディレイヤ段数を減少させるように信号を送り、xi > siであればDOWNによりディレイヤ段数を増加させるように信号を送ることでディレイヤの段数を調節する。
【００２７】
図6は同期逓倍クロック発生回路9、10の構成図である。本回路は、ディレイヤ12とD-FF13による発振回路14、カウンタ16と一致検出器21による発振数検出部と、ディレイヤ段数を設定するデコーダ20とで構成される。
【００２８】
ディレイヤ12は、発振回路のディレイ値を設定する回路である。D-FF13は、発振回路を発振させる回路である。入力CKにはENに’１’が入力されることで、発振する。発振回路14は、ディレイヤによりディレイ値を設定し、所望の逓倍クロックをCKOUTから出力する回路である。カウンタ16は、発振回路からの発振数をカウントする回路である。入力INには、発振回路からの出力が入力される。入力Rには、入力クロックCKINを2分周したクロックが入力される。出力xiは、入力クロックCKINの1サイクル分中の発振回路からの発振数を出力する。一致検出器21は、カウント数と逓倍数が一致すると発振回路を停止する信号を出力する回路である。入力xiには、カウンタからの出力が入力される。入力Rはに、イネーブル信号(ネガ)が入力される。入力siには、逓倍数が入力される。出力OUTは発振回路を停止させる信号を出力する。デコーダ20は、入力信号を復号し、ディレイヤに出力する回路である。入力yjには、ディレイヤ設定値が入力される。出力dkは、yjを復号した信号を出力する。
【００２９】
まず、発振回路を発振させるが、非同期逓倍クロック発振回路と違い自走発振させるのではなく、入力クロックを分周した入力信号INの立ち上がり又は立下がりで発振を起動させる。次に、カウンタ16で入力クロック1サイクル中に発振回路から何回の発振があるのかをカウントし、一致検出器21へカウント数xiを出力する。一致検出器では、カウンタから出力されるカウント数xiが、逓倍数siと一致したところで、OUTから信号を出力し、発振回路を停止させ、OUT1(2)から入力クロックと同期した逓倍クロックを発生する。
【００３０】
尚、本回路単独では、入力クロックの１サイクル分動作したら、次の１サイクルは停止するため、回路を２組交互に動作させる。その出力をNANDに入力して合成することで連続した同期逓倍クロックを得る。
【００３１】
この回路は、非同期逓倍クロック発生回路から出力されるディレイヤ設定値によりディレイヤ段数を決定し周波数を制御し、一致検出器により逓倍数と発振回路からのカウント数が一致したところで発振を止めることで、入力クロックCKINに同期したクロックを入力クロックCKINの1サイクル分おきに出力することができる。同様な回路をもう1つ用意し、入力クロックCKINの1サイクルごとに交互に動作させ、NANDを介して合成することでCKINと同期した逓倍クロックを発生する効果がある。
【００３２】
図7は8逓倍時の非同期逓倍クロック発生回路9、10の入出力波形である。入力クロックCKINを分周したINにより発振を起動し、カウンタにより発振数xiをカウントする。発振数xiが所望の逓倍数siになったところで一致検出器により発振を停止する。次のINにより再度発振を開始することで出力クロックOUT1を得る。この回路は発振を行った次のサイクルは停止しているので、同様の回路をもう1組用い、INの逆位相のCKDにより発振を起動するようにし出力OUT2を得ている。この出力OUT1とOUT2をNANDに入力して、合成することにより連続した同期逓倍クロックを得ることができる。
【００３３】
以上の逓倍クロック発生回路は可変ディレイヤによって発振周波数が可変な発振回路と、カウンタを用いた周波数制御回路とを有し、2組のクロック発生回路を交互に動作させることで入力クロックに同期した逓倍したクロックを発生する構造となっており、入力クロックに同期していることで逓倍していないクロックとの転送も行うことができるメリットがある。アナログ位相同期回路PLLでは、扱う信号がアナログであるために、入出力信号に連続した値を用いるので、温度変化によるノイズでデータが劣化しやすく、高温条件下では正常動作をすることができない。一方、デジタル回路は、信号が離散化しており、中間値を持たないので、温度変化により干渉を受けても、元のデータに劣化すること無く復元しやすい。(例：デジタル回路では、離散した値’０’と’１’で判断するので元データが’１’の場合に、外的要因の影響により、’０．８’となったとしても回路としては’１’と判断するので、劣化することなくデータの復元が容易に行える)。本逓倍クロック発生回路は、全てCMOSデジタル回路で構成されているので、アナログ位相同期回路PLLと比較すると、温度変化によるノイズの影響を受けにくいので、動作範囲が広くエージング時の高温条件でも動作可能である。
【００３４】
図8はディレイヤ2段分の構成図である。このディレイヤを多段に組み合わせることでディレイを調節している。IN3、IN4は、入力である。OUT3、OUT4は、出力である。EN3、EN4は、ディレイヤ段数を決定するイネーブル信号である。以下に、動作の例をしめす。IN3を図4、6のディレイヤ12における入力、OUT4を出力とする。EN3に’０’を入力することでIN3からの入力はN5とN4の2段のNANDを介してOUT4へ出力される。EN3に’１’を入力することで、IN3からの入力は、N1を介して次段のディレイヤへ伝播される。EN4に’０’を入力することで、信号はN6、N3とN4、全部で4段のNANDを介してOUT4へ出力される。EN4に’１’を入力することで、信号はN2を介してさらに次段のディレイヤへ伝播される。つまり、イネーブル信号を与えるディレイヤを1段後段にすることで、通過するNANDの数が2つずつ増加する(NANDを2段通過するのに要する時間だけディレイ値が増加する)。逓倍クロック発生回路では、発振数と逓倍数を比較して、所望の逓倍クロックを得るのに必要なディレイ値に応じたディレイヤの段数を決定することで周波数の調節を行う。
【００３５】
この回路を多段に組み合わせ、ディレイヤ段数を決定することで逓倍数に応じた周波数を得るためのディレイ値を設定する効果がある。
【００３６】
図9は、同期逓倍クロック発生回路9、10の他の構成図である。ディレイヤ12は、発振回路のディレイ値を設定する回路である。D-FF13は、発振回路を発振させる回路である。入力CKに’１’を入力することで発振する。発振回路14は、ディレイヤによりディレイ値を設定し、所望の逓倍クロックをCKOUTから出力する回路である。デコーダ20は、入力信号を復号し、ディレイヤに出力する回路である。入力yjには、ディレイヤ設定値を入力する。出力dkは、yjを復号した信号を出力する。
【００３７】
図6では、カウンタと一致検出器を用いて、一致検出後に発振を停止していたが、入力INの立下りを待って発振を停止しても動作可能であり、図6の場合よりも小面積で構成可能となる効果がある。しかし、2つの同期逓倍クロック発生回路9、10の入力クロックCKA_PとCKA_Nの位相差入力クロックCKINの1サイクル分からずれてしまうと、発振周波数が所望の逓倍からずれてしまう恐れがあるので、CKA_PとCKA_Nの位相差を正確にCKINの1サイクル分に設定しなくてはいけないという問題点がある。
【００３８】
以上本発明者によってなされた発明を実施例に基き具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用したエージング用回路の構成図である。
【図２】逓倍クロック発生回路の全体構成図である。
【図３】逓倍クロック発生回路の入出力波形である。(8逓倍の場合)
【図４】非同期逓倍クロック発生回路の構成図である。
【図５】非同期逓倍クロック発生回路の入出力波形である。(8逓倍の場合)
【図６】同期逓倍クロック発生回路の構成図である。
【図７】同期逓倍クロック発生回路の入出力波形である。(8逓倍の場合)
【図８】ディレイヤの構成図である。
【図９】同期逓倍クロック発生回路の他の構成例である。
【符号の説明】
【００４０】
1…論理回路、2…位相同期回路PLL、3…逓倍クロック発生回路、4…自己診断回路BIST、5…セレクタ、6…実動作時入力クロック、7…エージング時入力クロック、8…非同期逓倍クロック発生回路、9,10…同期逓倍クロック発生回路、11…フリップフロップE-FF、12…ディレイヤ、13…D-FF、15…フリップフロップE-FF、16…カウンタ、17…カウンタ比較器、19…ディレイ段数制御部、20…デコーダ、21…一致検出器、EN0…非同期逓倍クロック発生回路イネーブル信号、EN1…同期逓倍クロック発生回路イネーブル信号、si…逓倍設定信号、xi…カウント数、CKIN…入力クロック、CKOUT…出力クロック、CKA_P…CKINを分周したクロック、CKA_N…CKA_Pから入力クロック入力クロックCKINの1サイクル分位相のずれたクロック、yj…ディレイヤ設定値、UP(DOWN)…カウントアップ(ダウン)信号、MONITOR…モニタ出力信号。
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、特に所望の逓倍クロックを発振させることによって高周波数でエージングを行う回路、及び、逓倍クロック生成方法に関する。
【背景技術】
【０００２】
エージング試験では高温・高電圧条件下でLSIの劣化を加速させて、初期不良のスクリーニングを行う。この条件はLSIの通常動作条件を大きく外れており、アナログ回路を用いて構成されているPLLやDLLは使用できない。そのため、エージング時は実動作時と比べて周波数が低くなり、エージングによる初期不良のスクリーニングに多大な時間を要し、テストコストが増大している。
【０００３】
特許文献１は、エージング試験回路について記載された文献である。特に図１には特定の段数のディレイヤを用いることにより外部入力に同期し、外部入力より高い周波数を出力するクロック発生回路の例が示されている。
【０００４】
【特許文献１】特開昭６４−１２２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
初期不良のスクリーニング・エージング時間の短縮し、テストコストの削減を行うため、動作範囲が広く、エージング時の高温条件でも逓倍クロックを発生可能な逓倍クロック発生回路を提供することを課題とする。
【０００６】
また、エージング試験回路における逓倍クロック発生回路については特許文献１の第２図、第３図に示される。しかし、この回路はディレイヤの段数が固定されているために、動作条件を変化させた場合、一段あたりのディレイ値が変わってしまい、出力クロックの周波数が変わってしまう。そのため特定の動作条件の場合にしか所望の逓倍クロックを発生することができない。この点を鑑み、エージング試験に動作条件を変更した場合であっても、所望の逓倍クロック発生させることを課題とする。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記とおりである。即ち、可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させることを特徴とするクロック発生回路を構成する。
【発明の効果】
【０００８】
クロック発生回路が全てデジタルで構成されているため、動作範囲が広くエージング時の高温条件でも逓倍クロックを発生可能であり、初期不良のスクリーニング・エージング時間の短縮によるテストコストの削減が可能となる。
【０００９】
また、可変ディレイヤを用いることによりディレイの段数を変化させることができるので、動作条件が変わり一段当たりのディレイが変化してもそれに応じてディレイヤの段数を増減することができる。そのため高温高電圧に動作条件を変更した場合にも所望の逓倍クロックを発生することができる。
【発明を実施するための最良の形態】
【００１０】
図1は本発明を適用した半導体集積回路の一例であるエージング試験回路の実施例を示したものである。本回路は論理回路1、実動作用の位相同期回路PLL(Phase Locked Loop)2、エージング時用の逓倍クロック発生回路3、自己診断回路BIST（Built In Self Test）4、セレクタ5とで構成されている。6は実動作時の入力クロックである。
【００１１】
論理回路１は、論理演算や信号の記憶をする回路である。位相同期回路PLL2は、実動作時に入力クロックに同期した逓倍クロックを発生する回路である。逓倍クロック発生回路３は、エージング時に入力クロックに同期した逓倍クロックを発生する回路である。エージングとは、高温・高電圧の条件下でLSIの劣化を加速させて、初期不良のスクリーニングを行うことである。なお、逓倍クロック発生回路の詳細は、図２で説明する。自己診断回路BIST４は、自己診断を実施するためのテストパターンを生成する回路である。セレクタ回路５は、出力回路から１つを選択し、出力する回路である。6は実動作時の入力クロックである。
【００１２】
実動作時には、６からクロックが入力され、位相同期回路PLL２により入力クロックに同期した逓倍クロックを発生する。位相同期回路PLL２により発生した逓倍クロックは、セレクタ5を介し、論理回路１に入力され、論理回路１で論理演算が行われる。
【００１３】
エージング時には、CKINからクロックが入力され、逓倍クロック発生回路３は、入力クロックに同期した逓倍クロックを発生する。逓倍クロック発生回路３により発生した逓倍クロックは、セレクタを介し、自己診断回路BIST４に入力される。クロックを入力された自己診断回路BISTはテストパターンを発生し、論理回路１の自己診断を行う。
【００１４】
図2は逓倍クロック発生回路の全体構成図である。本回路は、非同期逓倍クロック発生回路8、2組の同期逓倍クロック発生回路9、10とフリップフロップE-FF11とで構成されている。
【００１５】
非同期逓倍クロック発生回路8は、入力クロックと同期させずに所望の逓倍クロックを発生する回路である。なお、非同期逓倍クロック発生回路8の詳細は、図４で説明する。CKINとは、入力クロックである。EN０とは、イネーブル信号であり、ＥＮ０に’１’を入力すると、非同期逓倍クロック発生回路が動作する。siは、逓倍設定信号であり、逓倍数を指定する。OUT0は、CKINの非同期逓倍クロックを出力する。CKA_Pは、入力クロックCKINを2分周したクロックを出力する。CKA_Nも、入力クロックCKINを2分周したクロックを出力するが、CKA_Pから入力クロックCKINの1サイクル分位相がずれたクロックを出力する。yjは、逓倍クロックを発生するためのディレイヤ設定値を出力する。
【００１６】
同期逓倍クロック発生回路9、10は、入力クロックと同期した所望の逓倍クロックを発生する回路である。なお、同期逓倍クロック発生回路9、10の詳細は、図6で説明する。入力INには、入力クロックCKINを2分周したクロックであるＣＫＡ_Ｐが入力される。EN1は、イネーブル信号であり、ＥＮ０が’１’かつＥＮ１が’１’の場合、ＥＮには’１’が入力され、同期逓倍クロック発生回路が動作する。OUT1、OUT2は、同期逓倍クロックを出力する。フリップフロップE-FF11は、非同期逓倍クロック発生回路で設定したディレイヤ設定値を入力クロックCKINの1サイクル分遅らせて同期逓倍クロック発生回路に伝播する回路である。Dnには、非同期逓倍クロック発生回路で設定されたディレイヤ設定値が入力される。CKには、入力クロックCKINを2分周したクロックが入力される。QnはDnを入力クロックCKINの1サイクル分遅らせたものを出力する。R_Nは、リセットが入力される。
【００１７】
まず非同期逓倍クロック8に入力クロックCKIN、逓倍設定値si、イネーブル信号EN0が入力される。EN0に’１’が入力されると、逓倍設定値に応じたディレイヤ段数を決定し、入力クロックの所望の逓倍クロックをOUT0から出力する。加えて、入力クロックCKINを2分周したクロックCKA_P、CKA_Pから入力クロックCKINの1サイクル分位相のずれたCKA_Nとディレイヤ設定値yjを出力し、同期逓倍クロック発生回路9、10に伝播する。
【００１８】
EN1に’０’を入力した場合には、同期逓倍クロック発生回路を動作せず、逓倍クロック発生回路の出力CKOUTからは、非同期逓倍クロック発生回路の出力であるOUT0を出力する。
【００１９】
EN1に’１’を入力した場合には、同期逓倍クロック発生回路9、10が、入力クロック1サイクルごとに交互に発振する。逓倍クロック発生回路の出力CKOUTからは、この2つの同期逓倍クロック発生回路の出力OUT1とOUT2をNANDに入力して合成した、入力クロックに同期した逓倍クロックを出力する。また、同期逓倍クロック発生回路10へのディレイヤ設定値yjはフリップフロップE-FF11により入力クロック1周期遅らせて伝播することにより同期逓倍クロック発生回路10が発振中にディレイヤ段数が変化しないようにしている。
【００２０】
この回路は、逓倍数に応じてディレイヤ段数を設定することにより周波数の制御が可能であり、入力クロックCKINと同期した逓倍クロックを出力CKOUTより出力する効果がある。
【００２１】
図3は8逓倍時の逓倍クロック発生回路3の入出力波形である。入力波形CKINを2分周した波形がCKA_P、CKA_Nである。OUT1はCKA_Pの立ち上がりで発振を開始し、所望の逓倍数をカウントしたところで発振を停止する。同様にOUT2はCKA_Nの立ち上がりで発振を開始し、所望の逓倍数をカウントしたところで発振を停止する。このOUT1とOUT2をNANDに入力して合成することで、入力クロックに同期した所望の逓倍クロック(CKOUT @EN1=1)を得ることができる。
【００２２】
図4は非同期逓倍クロック発生回路8の構成図である。本回路は、ディレイヤ12とD-FF13による発振回路14、フリップフロップE-FFによる分周器15、カウンタ16とカウンタ比較器17による周波数比較部18、アップダウンカウンタによるディレイヤ段数制御部19と段数を設定するデコーダ20とで構成されている。
【００２３】
ディレイヤ12は、発振回路のディレイ値を設定する回路である。D-FF13は、発振回路を発振させる回路である。ENに’１’が入力されることで、発振する。発振回路14は、ディレイヤによりディレイ値を設定し、所望の逓倍クロックをCKOUTから出力する回路である。分周器15は、入力クロックCKINを2分周する回路である。入力CKに入力クロックＣＫＩＮが入力入力されると、出力ＱはＣＫＩＮを２分周したクロックを出力する。カウンタ１６は、発振回路からの発振数をカウントする回路である。入力ＩＮには、発振回路からの出力が入力される。入力Ｒには、入力クロックＣＫＩＮを２分周したクロックが入力される。出力ｘｉは、入力クロックＣＫＩＮの１サイクル分中の発振回路からのカウント数を出力する。カウンタ比較器１７は、カウンタからのカウント数と所望の逓倍数を比較する回路である。入力ｘｉには、カウンタから出力されたカウント数が入力される。入力ＳＴＢには、入力クロックＣＫＩＮを２分周したクロックが入力される。入力にＲには、イネーブル信号（ネガ）が入力される。入力ｓｉには、逓倍数を設定する。出力ＵＰ（ＤＯＷＮ）は、カウント数ｘｉと逓倍数ｓｉを比較し、ｘｉ ＞ ｓｉ ならばディレイヤの段数を減少させる信号、ｘｉ ＜ ｓｉ ならばディレイヤ段数を増加させる信号を出力する。周波数比較部１８は、カウンタからのカウント数と逓倍数から発振回路の発振周波数と逓倍クロックとの周波数を比較する回路である。ディレイ段数制御部１９は、カウンタ比較器からのＵＰ、ＤＯＷＮの信号に応じてディレイヤの段数を決定する回路である。入力ＵＰ（ＤＯＷＮ）には、ディレイヤ設定値を増減させる信号が入力される。入力ＳＴＢには、入力クロックＣＫＩＮを２分周したクロックが入力される。入力Ｒには、イネーブル信号（ネガ）が入力される。出力ｙｊは、ディレイヤ設定値を出力する。出力ＭＯＮＩＴＯＲは、モニタ出力信号を出力する。デコーダ２０は、入力信号を復号し、ディレイヤに出力する回路である。入力ｙｊには、ディレイヤ設定値が入力される。出力ｄｋは、ｙｊを復号した信号を出力する。
【００２４】
まず、ＥＮに’１’を入力することで発振回路14を自走発振させる。分周器15により入力クロックを2分周し、カウンタ16へ入力する。カウンタで入力クロック1サイクル中に発振回路から何回の発振があるのかをカウントし、カウンタ比較器17へカウント数xiを出力する。カウンタ比較器では、カウンタから出力されるカウント数xiと逓倍数siを比較する。逓倍数siに対しカウント数xiが小さければ、発振周波数が低いので、ディレイ段数制御部19へディレイヤの段数を減らすように信号UPを送る。UPを受けたディレイ段数制御部19は、ディレイヤ設定値yjを減らし、デコーダ20へ出力する。デコーダへ入力された信号は、復号されてdkとして出力される。出力されたdkによりディレイヤの段数を減らすことで、発振周波数を高くする。逆にカウント数が大きければ、発振周波数が高いので、ディレイヤ段数を増加させる。このようにディレイヤの段数を増減させることでカウント数と逓倍数を一致させ、所望の逓倍クロック発生する。また非同期逓倍クロック発生回路で設定されたディレイヤ設定値yjは同規定倍クロック発生回路9、10へ伝播される。
【００２５】
この回路は、カウンタ比較器を用いディレイヤ段数を増減させることで、発振回路からの発振数を逓倍数と一致させることができ、逓倍数を得るのに必要なディレイヤ段数と非同期逓倍クロックを出力する効果がある。
【００２６】
図5は8逓倍時の非同期逓倍クロック発生回路8の入出力波形である。入力クロックCKINを分周したCKA_Pの立ち上がりから立下りまでに発振回路から何回の発振があるのかを、カウンタによりカウントする。その発振回路からのカウント数xiと所望の逓倍数siとを比較し、xi < siであればUP_Nによりディレイヤ段数を減少させるように信号を送り、xi > siであればDOWNによりディレイヤ段数を増加させるように信号を送ることでディレイヤの段数を調節する。
【００２７】
図6は同期逓倍クロック発生回路9、10の構成図である。本回路は、ディレイヤ12とD-FF13による発振回路14、カウンタ16と一致検出器21による発振数検出部と、ディレイヤ段数を設定するデコーダ20とで構成される。
【００２８】
ディレイヤ12は、発振回路のディレイ値を設定する回路である。D-FF13は、発振回路を発振させる回路である。入力CKにはENに’１’が入力されることで、発振する。発振回路14は、ディレイヤによりディレイ値を設定し、所望の逓倍クロックをCKOUTから出力する回路である。カウンタ16は、発振回路からの発振数をカウントする回路である。入力INには、発振回路からの出力が入力される。入力Rには、入力クロックCKINを2分周したクロックが入力される。出力xiは、入力クロックCKINの1サイクル分中の発振回路からの発振数を出力する。一致検出器21は、カウント数と逓倍数が一致すると発振回路を停止する信号を出力する回路である。入力xiには、カウンタからの出力が入力される。入力Rはに、イネーブル信号(ネガ)が入力される。入力siには、逓倍数が入力される。出力OUTは発振回路を停止させる信号を出力する。デコーダ20は、入力信号を復号し、ディレイヤに出力する回路である。入力yjには、ディレイヤ設定値が入力される。出力dkは、yjを復号した信号を出力する。
【００２９】
まず、発振回路を発振させるが、非同期逓倍クロック発振回路と違い自走発振させるのではなく、入力クロックを分周した入力信号INの立ち上がり又は立下がりで発振を起動させる。次に、カウンタ16で入力クロック1サイクル中に発振回路から何回の発振があるのかをカウントし、一致検出器21へカウント数xiを出力する。一致検出器では、カウンタから出力されるカウント数xiが、逓倍数siと一致したところで、OUTから信号を出力し、発振回路を停止させ、OUT1(2)から入力クロックと同期した逓倍クロックを発生する。
【００３０】
尚、本回路単独では、入力クロックの１サイクル分動作したら、次の１サイクルは停止するため、回路を２組交互に動作させる。その出力をNANDに入力して合成することで連続した同期逓倍クロックを得る。
【００３１】
この回路は、非同期逓倍クロック発生回路から出力されるディレイヤ設定値によりディレイヤ段数を決定し周波数を制御し、一致検出器により逓倍数と発振回路からのカウント数が一致したところで発振を止めることで、入力クロックCKINに同期したクロックを入力クロックCKINの1サイクル分おきに出力することができる。同様な回路をもう1つ用意し、入力クロックCKINの1サイクルごとに交互に動作させ、NANDを介して合成することでCKINと同期した逓倍クロックを発生する効果がある。
【００３２】
図7は8逓倍時の非同期逓倍クロック発生回路9、10の入出力波形である。入力クロックCKINを分周したINにより発振を起動し、カウンタにより発振数xiをカウントする。発振数xiが所望の逓倍数siになったところで一致検出器により発振を停止する。次のINにより再度発振を開始することで出力クロックOUT1を得る。この回路は発振を行った次のサイクルは停止しているので、同様の回路をもう1組用い、INの逆位相のCKDにより発振を起動するようにし出力OUT2を得ている。この出力OUT1とOUT2をNANDに入力して、合成することにより連続した同期逓倍クロックを得ることができる。
【００３３】
以上の逓倍クロック発生回路は可変ディレイヤによって発振周波数が可変な発振回路と、カウンタを用いた周波数制御回路とを有し、2組のクロック発生回路を交互に動作させることで入力クロックに同期した逓倍したクロックを発生する構造となっており、入力クロックに同期していることで逓倍していないクロックとの転送も行うことができるメリットがある。アナログ位相同期回路PLLでは、扱う信号がアナログであるために、入出力信号に連続した値を用いるので、温度変化によるノイズでデータが劣化しやすく、高温条件下では正常動作をすることができない。一方、デジタル回路は、信号が離散化しており、中間値を持たないので、温度変化により干渉を受けても、元のデータに劣化すること無く復元しやすい。(例：デジタル回路では、離散した値’０’と’１’で判断するので元データが’１’の場合に、外的要因の影響により、’０．８’となったとしても回路としては’１’と判断するので、劣化することなくデータの復元が容易に行える)。本逓倍クロック発生回路は、全てCMOSデジタル回路で構成されているので、アナログ位相同期回路PLLと比較すると、温度変化によるノイズの影響を受けにくいので、動作範囲が広くエージング時の高温条件でも動作可能である。
【００３４】
図8はディレイヤ2段分の構成図である。このディレイヤを多段に組み合わせることでディレイを調節している。IN3、IN4は、入力である。OUT3、OUT4は、出力である。EN3、EN4は、ディレイヤ段数を決定するイネーブル信号である。以下に、動作の例をしめす。IN3を図4、6のディレイヤ12における入力、OUT4を出力とする。EN3に’０’を入力することでIN3からの入力はN5とN4の2段のNANDを介してOUT4へ出力される。EN3に’１’を入力することで、IN3からの入力は、N1を介して次段のディレイヤへ伝播される。EN4に’０’を入力することで、信号はN6、N3とN4、全部で4段のNANDを介してOUT4へ出力される。EN4に’１’を入力することで、信号はN2を介してさらに次段のディレイヤへ伝播される。つまり、イネーブル信号を与えるディレイヤを1段後段にすることで、通過するNANDの数が2つずつ増加する(NANDを2段通過するのに要する時間だけディレイ値が増加する)。逓倍クロック発生回路では、発振数と逓倍数を比較して、所望の逓倍クロックを得るのに必要なディレイ値に応じたディレイヤの段数を決定することで周波数の調節を行う。
【００３５】
この回路を多段に組み合わせ、ディレイヤ段数を決定することで逓倍数に応じた周波数を得るためのディレイ値を設定する効果がある。
【００３６】
図9は、同期逓倍クロック発生回路9、10の他の構成図である。ディレイヤ12は、発振回路のディレイ値を設定する回路である。D-FF13は、発振回路を発振させる回路である。入力CKに’１’を入力することで発振する。発振回路14は、ディレイヤによりディレイ値を設定し、所望の逓倍クロックをCKOUTから出力する回路である。デコーダ20は、入力信号を復号し、ディレイヤに出力する回路である。入力yjには、ディレイヤ設定値を入力する。出力dkは、yjを復号した信号を出力する。
【００３７】
図6では、カウンタと一致検出器を用いて、一致検出後に発振を停止していたが、入力INの立下りを待って発振を停止しても動作可能であり、図6の場合よりも小面積で構成可能となる効果がある。しかし、2つの同期逓倍クロック発生回路9、10の入力クロックCKA_PとCKA_Nの位相差入力クロックCKINの1サイクル分からずれてしまうと、発振周波数が所望の逓倍からずれてしまう恐れがあるので、CKA_PとCKA_Nの位相差を正確にCKINの1サイクル分に設定しなくてはいけないという問題点がある。
【００３８】
以上本発明者によってなされた発明を実施例に基き具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用したエージング用回路の構成図である。
【図２】逓倍クロック発生回路の全体構成図である。
【図３】逓倍クロック発生回路の入出力波形である。(8逓倍の場合)
【図４】非同期逓倍クロック発生回路の構成図である。
【図５】非同期逓倍クロック発生回路の入出力波形である。(8逓倍の場合)
【図６】同期逓倍クロック発生回路の構成図である。
【図７】同期逓倍クロック発生回路の入出力波形である。(8逓倍の場合)
【図８】ディレイヤの構成図である。
【図９】同期逓倍クロック発生回路の他の構成例である。
【符号の説明】
【００４０】
1…論理回路、2…位相同期回路PLL、3…逓倍クロック発生回路、4…自己診断回路BIST、5…セレクタ、6…実動作時入力クロック、7…エージング時入力クロック、8…非同期逓倍クロック発生回路、9,10…同期逓倍クロック発生回路、11…フリップフロップE-FF、12…ディレイヤ、13…D-FF、15…フリップフロップE-FF、16…カウンタ、17…カウンタ比較器、19…ディレイ段数制御部、20…デコーダ、21…一致検出器、EN0…非同期逓倍クロック発生回路イネーブル信号、EN1…同期逓倍クロック発生回路イネーブル信号、si…逓倍設定信号、xi…カウント数、CKIN…入力クロック、CKOUT…出力クロック、CKA_P…CKINを分周したクロック、CKA_N…CKA_Pから入力クロック入力クロックCKINの1サイクル分位相のずれたクロック、yj…ディレイヤ設定値、UP(DOWN)…カウントアップ(ダウン)信号、MONITOR…モニタ出力信号。
【特許請求の範囲】
【請求項１】
分周回路と、
第１同期逓倍クロック発生回路と、
第２同期逓倍クロック発生回路とを有し、
前記分周回路は、入力クロックを分周した第１分周クロックと、第２分周クロックを出力し、
前記第１分周クロックと前記第２分周クロックとは、前記入力クロックの１周期分位相がずれており、
前記第１同期逓倍クロック発生回路は、前記第１分周クロックの立ち上がりにより発振を開始し、所定の逓倍数分の第１逓倍クロックを発生させた後、停止し、
前記第２同期逓倍クロック発生回路は、前記第２分周クロックの立ち上がりにより発振を開始し、所定の逓倍数分の第２逓倍クロックを発生させた後、停止し
前記第１逓倍クロックと前記第２逓倍クロックとが合成されて出力されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
ＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路は、前記第１逓倍クロックと前記第２逓倍クロックとを合成することを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
多段のディレイヤを有する発振回路と、
前記入力クロックの１サイクル中における前記発振回路からのクロック数をカウントするカウンタと、
周波数比較部と、
ディレイ段数制御部とを有し、
前記第１および第２同期逓倍クロック発生回路は、それぞれ多段のディレイヤを有し、
前記周波数比較部は、前記カウンタのカウント数と前記逓倍数とを比較し、前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を増減させる信号を出力し、
前記ディレイ段数制御部は、前記信号に応じて前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を制御することを特徴とする半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記発振回路と前記第１および第２同期逓倍クロック発生回路は、それぞれデコーダを有し、
前記ディレイ段数制御部は、前記信号に応じて前記発振回路と前記第１および第２同期逓倍クロック発生回路とディレイヤの段数を決定するディレイヤ設定値を出力し、
前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数は、前記デコーダが前記ディレイ設定値をデコードした信号により制御されることを特徴とする半導体集積回路装置。
【請求項５】
分周回路から、入力クロックを分周した第１分周クロックと、前記入力クロックの１周期分位相がずれている第２分周クロックを出力させ、
前記第１分周クロックの立ち上がりにより第１同期逓倍クロック発生回路の発振を開始させ、所定の逓倍数分の第１逓倍クロックを発生させた後、停止させ、
前記第２分周クロックの立ち上がりにより第２同期逓倍クロック発生回路の発振を開始させ、所定の逓倍数分の第２逓倍クロックを発生させた後、停止させ
前記第１逓倍クロックと前記第２逓倍クロックとを合成し出力させることを特徴とする逓倍クロック生成方法。
【請求項６】
請求項５に記載の逓倍クロック生成方法において、
ＮＡＮＤ回路により、前記第１逓倍クロックと前記第２逓倍クロックとを合成させることを特徴とする逓倍クロック生成方法。
【請求項７】
請求項５に記載の逓倍クロック生成方法において、
カウンタにより前記入力クロックの１サイクル中における前記発振回路からのクロック数をカウントさせ、
前記周波数比較部により、前記カウンタのカウント数と前記逓倍数とを比較させ、前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を増減させる信号を出力させ、
前記ディレイ段数制御部により、前記信号に応じて前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を制御させることを特徴とする逓倍クロック生成方法。
【請求項８】
請求項７に記載の逓倍クロック生成方法において、
前記ディレイ段数制御部により、前記信号に応じて前記発振回路と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を決定するディレイヤ設定値を出力させ、
前記デコーダが前記ディレイ設定値をデコードした信号により、前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を制御させることを特徴とする逓倍クロック生成方法。
【請求項１】
分周回路と、
第１同期逓倍クロック発生回路と、
第２同期逓倍クロック発生回路とを有し、
前記分周回路は、入力クロックを分周した第１分周クロックと、第２分周クロックを出力し、
前記第１分周クロックと前記第２分周クロックとは、前記入力クロックの１周期分位相がずれており、
前記第１同期逓倍クロック発生回路は、前記第１分周クロックの立ち上がりにより発振を開始し、所定の逓倍数分の第１逓倍クロックを発生させた後、停止し、
前記第２同期逓倍クロック発生回路は、前記第２分周クロックの立ち上がりにより発振を開始し、所定の逓倍数分の第２逓倍クロックを発生させた後、停止し
前記第１逓倍クロックと前記第２逓倍クロックとが合成されて出力されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
ＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路は、前記第１逓倍クロックと前記第２逓倍クロックとを合成することを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
多段のディレイヤを有する発振回路と、
前記入力クロックの１サイクル中における前記発振回路からのクロック数をカウントするカウンタと、
周波数比較部と、
ディレイ段数制御部とを有し、
前記第１および第２同期逓倍クロック発生回路は、それぞれ多段のディレイヤを有し、
前記周波数比較部は、前記カウンタのカウント数と前記逓倍数とを比較し、前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を増減させる信号を出力し、
前記ディレイ段数制御部は、前記信号に応じて前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を制御することを特徴とする半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記発振回路と前記第１および第２同期逓倍クロック発生回路は、それぞれデコーダを有し、
前記ディレイ段数制御部は、前記信号に応じて前記発振回路と前記第１および第２同期逓倍クロック発生回路とディレイヤの段数を決定するディレイヤ設定値を出力し、
前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数は、前記デコーダが前記ディレイ設定値をデコードした信号により制御されることを特徴とする半導体集積回路装置。
【請求項５】
分周回路から、入力クロックを分周した第１分周クロックと、前記入力クロックの１周期分位相がずれている第２分周クロックを出力させ、
前記第１分周クロックの立ち上がりにより第１同期逓倍クロック発生回路の発振を開始させ、所定の逓倍数分の第１逓倍クロックを発生させた後、停止させ、
前記第２分周クロックの立ち上がりにより第２同期逓倍クロック発生回路の発振を開始させ、所定の逓倍数分の第２逓倍クロックを発生させた後、停止させ
前記第１逓倍クロックと前記第２逓倍クロックとを合成し出力させることを特徴とする逓倍クロック生成方法。
【請求項６】
請求項５に記載の逓倍クロック生成方法において、
ＮＡＮＤ回路により、前記第１逓倍クロックと前記第２逓倍クロックとを合成させることを特徴とする逓倍クロック生成方法。
【請求項７】
請求項５に記載の逓倍クロック生成方法において、
カウンタにより前記入力クロックの１サイクル中における前記発振回路からのクロック数をカウントさせ、
前記周波数比較部により、前記カウンタのカウント数と前記逓倍数とを比較させ、前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を増減させる信号を出力させ、
前記ディレイ段数制御部により、前記信号に応じて前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を制御させることを特徴とする逓倍クロック生成方法。
【請求項８】
請求項７に記載の逓倍クロック生成方法において、
前記ディレイ段数制御部により、前記信号に応じて前記発振回路と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を決定するディレイヤ設定値を出力させ、
前記デコーダが前記ディレイ設定値をデコードした信号により、前記発振回路のディレイヤの段数と前記第１および第２同期逓倍クロック発生回路のディレイヤの段数を制御させることを特徴とする逓倍クロック生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−２００６６１（Ｐ２００９−２００６６１Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３８１６８（Ｐ２００８−３８１６８）
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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