【課題】差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供する。
【解決手段】ラッチト・コンパレータ（１）は、ドレイン・ソース間が、第１の電流経路上の第１のＭＯＳトランジスタ（Ｑ１）と第３のＭＯＳトランジスタ（Ｑ３）との間の第１のノード（Ｎ１）と、第２の電流経路上の第２のＭＯＳトランジスタ（Ｑ２）と第５のＭＯＳトランジスタ（Ｑ４）との間の第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第１のＣＭＯＳインバータの出力に接続された、第７のＭＯＳトランジスタ（ＱＮ３）と、ドレイン・ソース間が第１のノード（Ｎ１）と第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第２のＣＭＯＳインバータの出力に接続された、第８のＭＯＳトランジスタ（ＱＮ４）と、の少なくとも一方をさらに備えている。 （もっと読む）

【課題】低電圧動作を実現可能なレベルシフト回路を提供する。
【解決手段】入力電位は、ＧＮＤとＶＤＤとの間で切り替わる。電源端子には、ＶＤＤよりも高いＶＤＤＯが印加される。レベルシフト回路は、クランプ回路と接続制御回路を備える。クランプ回路は、ソースが第１ノードに接続され、ドレインがＰ側出力端子に接続され、ゲートが電源端子に接続された第１ＮＭＯＳトランジスタと、ソースが第１ノードに接続され、ドレインがＮ側出力端子に接続され、ゲートがグランド端子に接続された第１ＰＭＯＳトランジスタと、を備える。入力電位がＧＮＤとＶＤＤの一方の場合、接続制御回路は、Ｐ側出力端子にＶＤＤＯを印加し、且つ、Ｎ側出力端子とグランド端子との間の電気的接続を遮断する。入力電位がＧＮＤとＶＤＤの他方の場合、接続制御回路は、Ｎ側出力端子にＧＮＤを印加し、且つ、Ｐ側出力端子と電源端子との間の電気的接続を遮断する。 （もっと読む）

【課題】自己診断する論理の範囲を比較回路以外の検査論理、更にはメイン論理に広げ、検査論理、メイン論理に異常がある場合、比較回路が不一致を発生する前に検出し装置の交換ができるようにする。
【解決手段】同じ入力が与えられ、同じ論理演算を実施する第１と第２の論理部、第１と第２の論理部のいずれかにエラー信号を与えるエラー注入回路、第１と第２の論理部の出力を入力し選択した信号を与える選択回路と第１と第２の論理部の出力を比較し、比較不一致信号を与える比較回路とを備えた比較補正回路から構成され、比較補正回路は、第１と第２の論理部のいずれかにエラー信号を与えた時、第１と第２の論理部の出力が不一致にならない場合、または、第１と第２の論理部にエラー信号を与えないときに、第１と第２の論理部の出力が不一致になる場合に異常があると判断する。 （もっと読む）

【課題】回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供する。
【解決手段】
集積回路１は、高位側電源ＶＤＤと出力端子ＯＵＴの間に接続されたＰＭＯＳトランジスタＭＰ１と、低位側電源ＶＳＳと出力端子ＯＵＴの間に接続されたＮＭＯＳトランジスタＭＮ１と、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３と、低位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３とを備えている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、及びＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが入力端子ＩＮに接続されている。また、ＮＭＯＳトランジスタＭＮ３のゲートは高位側電源に接続され、ＰＭＯＳトランジスタＭＰ３のゲートは低位側電源に接続されている。 （もっと読む）

【課題】構成を簡略化して消費電力を低減させることができる交流電源駆動の半導体集積回路装置を提供する。
【解決手段】入力信号に応じた論理計算を行わない任意の負荷１ａと当該負荷１ａに直列に接続し、入力信号に応じた論理計算を行う第１の計算部２ａとを備える第１のロジック演算部１０ａと、同様の構成で第１の計算部２ａの代わりに第１の計算部２ａの計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部２ｂとを備え、前記第１のロジック演算部１０ａと並列に接続される第２のロジック演算部１０ｂと、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂの間に接続され、演算された計算結果を保持する保持回路５と、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂに高電圧と低電圧とを相補的に変化させて印加する交流電源３とを備え、論理計算の処理と、計算結果を増幅させて出力する処理とが半周期ごとに交互に実行される。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】回路面積が小さく、かつ省電力化したラッチ回路を提供する。
【解決手段】複数の論理回路（第１の論理回路１１、第２の論理回路１３、第３の論理回路１５、及び第４の論理回路１７）によりラッチ回路１を構成し、選択信号の論理レベルに応じて差動動作とシングルエンド動作の切り替えを行う。また、これらの複数の論理回路１１，１３，１５，１７へのクロック入力信号に応じて個々の論理回路をＯＮ状態又はＯＦＦ状態にすることで、差動動作とシングルエンド動作それぞれにおいてスルー動作とホールド動作をさせる。 （もっと読む）

【課題】消費電力を小さくでき、トランジスタ数が少ない半導体装置を提供する。
【解決手段】ソース及びドレインの一方が第１の配線と電気的に接続され、ソース及びドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース及びドレインの一方が第１の配線と電気的に接続され、ゲートが第１のトランジスタのゲートと電気的に接続された第２のトランジスタと、一方の電極が第３の配線と電気的に接続され、他方の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１，１２を直列に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１，２２を直列に接続した第２の回路ブロック２とを備え、少なくとも１つの前記ｐＭＯＳトランジスタ１２のゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタ２１のゲートを入力端子Ｖｉｎに接続し、少なくとも１つの他のｐＭＯＳトランジスタ１１のゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタ２２のゲートに、オン電圧を印加する半導体回路。 （もっと読む）

【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】信号伝送のより高速化を図る。
【解決手段】入力信号Ｖｉｎと基準信号Ｖｒｅｆとを入力する第１の差動対（Ｑ３、Ｑ４が相当）と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタＱ２、Ｑ１と、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタＱ２は、第２のトランジスタＱ１に比べてゲート幅を長くする。 （もっと読む）

【課題】貫通電流を抑制しつつ、ドライブ能力を向上することが可能なＣＭＯＳ論理回路を提供する。
【解決手段】ＣＭＯＳ論理回路は、第１の電圧線に一端が接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子と、第１、第２のＭＯＳトランジスタで構成される第１のインバータ回路を備える。ＣＭＯＳ論理回路は、第３、第４のＭＯＳトランジスタからなる第２のインバータ回路を備える。ＣＭＯＳ論理回路は、抵抗性素子と並列に接続され、ゲートが第３のＭＯＳトランジスタＰ２の他端に接続された第５のＭＯＳトランジスタを備える。ＣＭＯＳ論理回路は、第１の電圧線と第１の出力端子との間に接続され、ゲートが第３のＭＯＳトランジスタの他端に接続された第６のＭＯＳトランジスタを備える。 （もっと読む）

【課題】トランジスタのゲートへの電流を防ぐ。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。 （もっと読む）

【課題】ＤＶＤＤ系ロジック回路とＲＶＤＤ系ロジック回路との間のアイソレートを実施しながら、小型化及び低コスト化を実現する。
【解決手段】第一のデジタル回路と第二のデジタル回路とを含むロジック回路であって、第一のデジタル回路の動作電圧である第一の電圧値を検出する第一の検出手段と、第二のデジタル回路の動作電圧である第二の電圧値を検出する第二の検出手段と、第一の電圧値と第二の電圧値とを比較する比較手段と、比較手段により得られた比較結果に応じて、第一のデジタル回路と第二のデジタル回路との間の分離結合を行う分離結合手段と、を含む。 （もっと読む）

【課題】素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、ボディ領域１１ａ、１１ｂと、ボディ領域１１ａ、１１ｂ上にゲート絶縁層１２ａ、１２ｂを介して配置されるゲート電極１３ａ、１３ｂと、ボディ領域１１ａ、１１ｂを挟んで配置される一対のソース／ドレイン領域１４ａ、１４ｂ、１４ｃと、を有する電界効果型トランジスタ１０ａ、１０ｂを複数備え、複数のトランジスタ１０ａ、１０ｂは、ボディ領域１１ａ、１１ｂ同士が電気的に接続されており、複数のトランジスタ１０ａ、１０ｂの内の一のトランジスタ１０ａのゲート電極１３ａのみが、複数のトランジスタ１０ａ、１０ｂの内の何れかのトランジスタのボディ領域と電気的に接続される。 （もっと読む）

【課題】本発明は、ハイレベルの入力信号に混入されたローレベルのノイズ及びローレベルの入力信号に混入されたハイレベルのノイズをより効果よく取り除くことができる半導体回路を提供する。
【解決手段】 入力信号を所定時間遅延して出力する遅延部１２０、２２０、３２０と、該入力信号のレベルによって電圧を充放電させる電圧調整部１４０、２４０、３４０と、該入力信号のレベル及び遅延部１２０、２２０、３２０から出力される信号のレベルを用いて生成された信号によって、電圧調整部１４０、２４０、３４０の充放電動作を制御する組合せ部１６０、２６０、３６０とを含む。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】故障検査のために観測用フリップフロップ回路を配置することなく，故障検査を可能とする半導体集積回路，その検査方法を提供する。
【解決手段】第2の論理回路51の試験の際に試験モードを示す制御信号TSMが，故障検査用回路41に入力され，この試験モードに対応するテスト値が，論理回路51に入力されると，故障検査用回路41により，論理回路51の出力論理が，論理回路13に対応するフリップフロップ回路14に入力される。さらに，通常モード時に，論理回路13の出力論理が，故障検査用回路41により，論理回路13に対応するフリップフロップ回路14にそのまま入力される。 （もっと読む）

【課題】新たなロジックインメモリ構造を提供する。また、より消費電力の低い信号処理回路を提供する。また、より消費電力の低い電子機器を提供する。
【解決手段】オフ電流の低いトランジスタを用いて記憶素子を構成することで、記憶機能と演算機能を組み合わせた回路を提供する。オフ電流の低いトランジスタを用いることで、オフ電流の低いトランジスタのソースまたはドレインの一方と、他のトランジスタのゲートとの間などに電荷を保持することができる。そのため、オフ電流の低いトランジスタのソース又はドレインの一方と、他のトランジスタのゲートと、の間のノード等を記憶素子として用いることができる。また、加算器の動作に伴うリーク電流を著しく低減することができる。これにより、消費電力の低い信号処理回路を構築することが可能である。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）