半導体装置
【課題】信号伝送のより高速化を図る。
【解決手段】入力信号Ｖｉｎと基準信号Ｖｒｅｆとを入力する第１の差動対（Ｑ３、Ｑ４が相当）と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタＱ２、Ｑ１と、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタＱ２は、第２のトランジスタＱ１に比べてゲート幅を長くする。
【解決手段】入力信号Ｖｉｎと基準信号Ｖｒｅｆとを入力する第１の差動対（Ｑ３、Ｑ４が相当）と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタＱ２、Ｑ１と、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタＱ２は、第２のトランジスタＱ１に比べてゲート幅を長くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置における信号入力技術に係る。
【背景技術】
【０００２】
近年、メモリシステムでは、高速化への要求が益々高くなってきており、特に高速のメモリシステムには、例えば数百ＭＨｚ〜数ＧＨｚといった高い周波数に対応する性能が要求される。一般に、メモリシステムでは、動作周波数が高くなると、信号が配線を伝播する際に波形が乱れやすくなるため、信号配線には信号が高速かつ正確に伝播されるような種々の工夫が施されている。
【０００３】
また、メモリシステムは、大容量化の要求に対応するために、複数のメモリチップを搭載したメモリモジュールとして実現されている。このようなメモリモジュールにおいて、信号の伝送のより高速化を実現するために、メモリモジュールを構成するメモリデバイスを貫く配線としてビア（ビアホール）が設けられる。このようなビアは、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれ、複数のメモリチップに対するＤＱ信号（データ入出力信号）、ＤＱＳ信号（データ入出力ストローブ信号）等の配線に用いられ、配線長を短くすることができる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１６５６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
従来のメモリシステムにおける等価回路を図１０（Ａ）に示す。ここでは、３つのスロットを有するメモリシステムを駆動する場合の等価回路であり、それぞれのスロットにおいてＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）が適切に設定されている場合を示す。図１０（Ｂ）は、スロット１におけるアイパターンを示す。このようなシステムにおいて、アイパターンは、信号が高速になればなるほど、符号間干渉、クロストーク、ジッタ等によって劣化する。
【０００７】
ところで、従来のメモリシステムは、メモリチップのＩ／Ｏの仕様を満たすように入力信号のＡＣレベル（リファレンス電圧Ｖｒｅｆに対して±１５０ｍＶ）が規定されてしまい、信号の高速化に伴って入力信号のＡＣレベル（±１５０ｍＶ）を確保することが徐々に困難となってしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体装置は、入力信号と基準信号とを入力する第１の差動対と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタと、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタは、第２のトランジスタに比べてゲート幅を長くする。
【０００９】
本発明の他のアスペクト（側面）に係る積層型半導体装置は、少なくとも一つの半導体チップをインタフェースチップと積層して形成される積層型半導体装置であって、半導体チップと外部との信号のやり取りを行なうインタフェースチップは、リファレンス電圧であるＶｒｅｆから±８０ｍＶ〜±１００ｍＶの振幅の入力信号を増幅することができるよう構成された第１の入力回路を備えている。
【発明の効果】
【００１０】
本発明によれば、信号伝送のより高速化が図られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例に係る入力回路の回路図である。
【図２】本発明の第１の実施例に係る入力回路の入出力特性を示す図である。
【図３】本発明の第１の実施例に係るメモリシステムの構成の例を示す図である。
【図４】本発明の第１の実施例に係るＲＤＩＭＭの構成の例を示す図である。
【図５】本発明の第１の実施例に係るＲＤＩＭＭの構成の他の例を示す図である。
【図６】本発明の第１の実施例に係るＬＲＤＩＭＭの構成の例を示す図である。
【図７】本発明の第１の実施例に係るＬＲＤＩＭＭの構成の他の例を示す図である。
【図８】図７に示したＬＲＤＩＭＭの構成の他の例におけるＣＡ系を示す図である。
【図９】本発明の第２の実施例に係る入力回路の回路図である。
【図１０】従来のメモリシステムにおける等価回路およびアイパターンを示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１３】
本発明の一実施形態に係る半導体装置は、入力信号と基準信号とを入力する第１の差動対（図１のＱ３、Ｑ４が相当）と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタ（図１のＱ２、Ｑ１）と、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタは、第２のトランジスタに比べてゲート幅を長くする。
【００１４】
半導体装置において、第１及び第２のトランジスタは、第１のカレントミラー回路を構成し、第１のトランジスタは、第１のカレントミラー回路の出力側に配置され、第２のトランジスタは、第１のカレントミラー回路のダイオード接続側に配置されるようにしてもよい。
【００１５】
半導体装置において、第１の差動対は、供給される電流源（図１のＱ５が相当）が遮断可能となるように構成されてもよい。
【００１６】
半導体装置において、入力信号と基準信号とを入力する第２の差動対（図９のＱ３ａ、Ｑ４ａが相当）と、第２の差動対のそれぞれ負荷となる第３及び第４のトランジスタ（図９のＱ２ａ、Ｑ１ａ）と、を含む第２の入力回路と、第１及び第２の差動対のいずれか一方の出力信号を選択して出力する選択回路（図９の８が相当）と、をさらに備え、第２の入力回路の出力側となる第３のトランジスタは、第４のトランジスタと同一のサイズであってもよい。
【００１７】
半導体装置において、第３及び第４のトランジスタは、第２のカレントミラー回路を構成し、第３のトランジスタは、第２のカレントミラー回路の出力側に配置され、第４のトランジスタは、第２のカレントミラー回路のダイオード接続側に配置されてもよい。
【００１８】
半導体装置において、第２の差動対は、供給される電流源（図９のＱ５ａが相当）が遮断可能となるように構成されてもよい。
【００１９】
半導体装置において、半導体記憶装置を含み、半導体記憶装置は、半導体記憶装置における、読み書きに係る制御信号、動作タイミングに係るクロック信号、書き込みに係るデータ信号のいずれかの信号を入力信号として入力する第１の入力回路を備えるようにしてもよい。
【００２０】
半導体装置において、上記の半導体記憶装置は、上記の第２の入力回路および選択回路をさらに備えるようにしてもよい。
【００２１】
半導体装置において、複数の半導体記憶装置と、インタフェースチップと、複数の半導体記憶装置およびインタフェースチップを搭載する積層基板と、を備え、半導体記憶装置とインタフェースチップ間のいずれかの信号に係る配線の少なくとも一部が半導体記憶装置内に設けられたビアホールを介して配線されるようにしてもよい。
【００２２】
以上のような半導体装置によれば、入力回路を低振幅のＡＣレベルを有するように構成して信号伝送のより高速化が図られる。
【００２３】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係る入力回路の回路図である。図１において、入力回路５は、ＰＭＯＳトランジスタＱ１、Ｑ２、ＮＭＯＳトランジスタＱ３〜Ｑ５を備える。ＰＭＯＳトランジスタＱ１は、ソースを電源ＶＤＤに接続し、ゲートとドレインを共通にＮＭＯＳトランジスタＱ３のドレインに接続する。ＰＭＯＳトランジスタＱ２は、ソースを電源ＶＤＤに接続し、ゲートをＰＭＯＳトランジスタＱ１のゲートに接続し、ドレインをＮＭＯＳトランジスタＱ４のドレインに接続する。このようなＰＭＯＳトランジスタＱ１、Ｑ２は、ＰＭＯＳトランジスタＱ１がダイオード接続されたカレントミラー回路を構成する。
【００２５】
ＮＭＯＳトランジスタＱ３は、ゲートに基準信号Ｖｒｅｆが供給され、ソースをＮＭＯＳトランジスタＱ５のドレインに接続する。ＮＭＯＳトランジスタＱ４は、ドレインから出力信号Ｖｏｕｔを出力し、ゲートに入力信号Ｖｉｎが供給され、ソースをＮＭＯＳトランジスタＱ５のドレインに接続する。ＮＭＯＳトランジスタＱ５は、ゲートにバイアス信号ＰＷＤＮが供給され、ソースを接地する。このようなＮＭＯＳトランジスタＱ３、Ｑ４は、ＰＭＯＳトランジスタＱ１、Ｑ２を負荷とし、ＮＭＯＳトランジスタＱ５を電流源とする差動対を構成し、基準信号Ｖｒｅｆと入力信号Ｖｉｎの電圧差を増幅し、出力信号Ｖｏｕｔとして出力する。
【００２６】
ここで、ＰＭＯＳトランジスタＱ２のゲート幅（Ｗサイズ）をＰＭＯＳトランジスタＱ１に比べて大きくなるように構成する。このような構成によれば、入力回路５の電圧増幅度が上がり、図２の特性Ｂのような急峻な傾きの入出力特性（Ｖｉｎ−Ｖｏｕｔ特性）が得られる。即ち、低振幅のＡＣレベル（図２の例ではＶｒｅｆに対して±１００ｍＶ）に対応した入力回路５が実現される。なお、図２の特性Ａは、通常のＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）等に用いられるＡＣレベル（±１５０ｍＶ）の入力回路の入出力特性であって、ＰＭＯＳトランジスタＱ１、Ｑ２を同一のサイズで構成した場合の入出力特性に相当する。
【００２７】
また、この入力回路５を使用しない場合は、低消費電力化のために、バイアス信号ＰＷＤＮをＬｏｗレベル（接地レベル）にすることで入力回路５のＶＤＤ電流を遮断する（０にする）ことができる。
【００２８】
なお、以上のような入力回路５は、インタフェース部として論理回路のプロセスを用いることが可能であり、低振幅のＡＣレベルを有するように構成することは容易である。
【００２９】
次に、以上のような入力回路５を備える半導体装置の構成について説明する。図３は、本発明の第１の実施例に係るメモリシステムの構成の例を示す図である。図３において、メモリシステムは、基板（Ｉｎｔｅｒｐｏｓｅｒ）４０上に、絶縁物である基板２８を備え、基板２８上に、４個のメモリチップ（ＤＲＡＭ ｃｏｒｅ）１０と、４個のメモリチップ１０と外部とのインタフェースを司るインタフェースチップ２０とを備える。
【００３０】
メモリチップ１０およびインタフェースチップ２０は、他のチップとの接続のための配線部としてビア（ＴＳＶ）１２をチップ内を貫通するように備え、さらにチップ間の接続のためのビア接続部としてバンプ１４を備える。メモリチップ１０同士、あるいはメモリチップ１０とインタフェースチップ２０とは、直列的に接続されるビア１２およびバンプ１４を介して配線される。
【００３１】
また、基板４０は、外部との接続のためのボール状のバンプ４４と、インタフェースチップ２０のバンプ１４とを接続するための配線４２とを備える。
【００３２】
ここではメモリチップ１０は、４枚を積層した場合を例として示すが、２枚、あるいは８枚等自由に積層される。例えば、２Ｇｂのメモリチップ（ＤＲＡＭ）１０が４枚積層されている場合、メモリシステムは、一つの８ＧｂのＤＲＡＭ、あるいは、２Ｇｂの４ランクのＤＲＡＭ、あるいは、４Ｇｂの２ランクのＤＲＡＭとして機能する。
【００３３】
メモリチップ１０としてＴＳＶを備えるＤＲＡＭ（以下、ＴＳＶ ＤＲＡＭ１０と称す）は、外部からの負荷としてインタフェースチップ２０しか見えないので、何層の積層になっても負荷はインタフェースチップ２０のみである（Ｌｏａｄ＝１と表す）。これに対し、通常の積層ＤＲＡＭの場合、データ信号系（ＤＱ系）も制御信号系（ＣＡ系）において積層分の負荷が増える。つまり、４層の積層なら４倍程度になる。従って、負荷の重さの点で、ＴＳＶ ＤＲＡＭで構成する効果は高い。
【００３４】
次に、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を構成する例について説明する。図４は、ＲＤＩＭＭの構成の例を示す図である。図４において、メモリシステムは、基板３０に、９個のＴＳＶ ＤＲＡＭ１０とレジスタ２２を備え、メモリコントローラ５０に接続される。レジスタ２２は、ＰＬＬの機能を含み、ＣＡ信号（コマンドアドレス信号）、ＣＫ信号（クロック信号）、ＣＫ＃信号（逆相のクロック信号）を時間的に整合させて９個のＴＳＶ ＤＲＡＭ１０に分配する。
【００３５】
このような構成のメモリシステムにおいて、ＤＱデータは、それぞれのＴＳＶ ＤＲＡＭ１０とメモリコントローラ５０間で直接やり取りを行う（必要に応じて整合抵抗が挿入されても良い）。ＴＳＶ ＤＲＡＭ１０からの読出し時には、ＴＳＶ ＤＲＡＭ１０からＤＱ信号とＤＱＳ信号を同位相で出力し、メモリコントローラ５０でＤＱＳ信号を９０度遅らせて、遅れたＤＱＳ信号の立ち上り、あるいは立ち下がりでＤＱデータをラッチする。ＴＳＶ ＤＲＡＭ１０への書込み時には、メモリコントローラ５０から、ＤＱＳ信号をＤＱ信号に対して９０度遅らせて出力し、ＴＳＶ ＤＲＡＭ１０において遅れたＤＱＳ信号の立ち上り、あるいは、立ち下りでＤＱデータをラッチする。
【００３６】
一方、ＣＡ系、ＣＫ系に関して、レジスタ２２からデジーチェーン（Ｆｌｙ−ｂｙ ｔｏｐｏｌｏｇｙ）で各ＴＳＶ ＤＲＡＭ１０に信号が供給される。従って、ランク数が多くなる場合でも、負荷が重くならないというＴＳＶ ＤＲＡＭの効果に加えてＡＣレベルも低振幅で良いので、ＤＱ系のみならずＣＡ系、ＣＫ系において更に高速化が達成される。
【００３７】
次に、他のＲＤＩＭＭを構成する例について説明する。図５は、ＲＤＩＭＭの構成の他の例を示す図である。図５において、メモリシステムは、基板３０に、７２個のＴＳＶ ＤＲＡＭ１０とレジスタ２２を備える。ここではメモリコントローラ５０の図示を省略し、簡単化のためにＣＡ系のみ示している。
【００３８】
図５（Ａ）に示すように、ＣＡ信号は、レジスタ２２から右方向に出力され、さらに上下に分岐された配線を介して８箇所のＴＳＶ ＤＲＡＭに伝達される。また、レジスタ２２から左方向に出力され、さらに上下に分岐された配線を介して１０箇所のＴＳＶ ＤＲＡＭに伝達される。各ＴＳＶ ＤＲＡＭは、図５（Ｂ）の断面図に示すように、４積層に配置されるＴＳＶ ＤＲＡＭを用いて構成される。
【００３９】
図５（Ｂ）から分かるように、各トレースに関し、２個のインタフェースチップ２４が負荷となって接続され、負荷は２である。このように、ＴＳＶ ＤＲＡＭを用いると負荷が軽くなり、高速化の効果がある。その上でＡＣ振幅が小さいので更に高速化が達成できる。なお、図示を省略したＣＫ系も同様である。したがって、ＡＣレベルが低いＴＳＶ ＤＲＡＭを用いると、ＲＤＩＭＭシステムのスピードを上げることが可能となる。
【００４０】
次に、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を構成する例について説明する。図６は、ＬＲＤＩＭＭの構成の例を示す図である。図６において、メモリシステムは、基板３０に、９個のＴＳＶ ＤＲＡＭ１０とメモリバッファ２６を備え、メモリコントローラ５０に接続される。メモリバッファ２６は、ＣＡ信号、ＣＫ信号、ＣＫ＃信号、ＤＱ信号、ＤＱＳ信号、ＤＱＳ＃信号をバッファリングして９個のＴＳＶ ＤＲＡＭ１０に分配する。
【００４１】
このような構成のメモリシステムにおいて、ＴＳＶ ＤＲＡＭ１０のＤＱデータと直接やり取りするのはメモリバッファ２６となる。ＴＳＶ ＤＲＡＭ１０からの読出し時には、ＴＳＶ ＤＲＡＭ１０からＤＱ信号とＤＱＳ信号を同位相で出力し、メモリバッファ２６でＤＱＳ信号を９０度遅らせて、遅れたＤＱＳ信号の立ち上り、あるいは立ち下がりでＤＱデータをラッチする。ＴＳＶ ＤＲＡＭ１０への書込み時は、メモリバッファ２６から、ＤＱＳ信号をＤＱ信号に対して９０度遅らせて出力し、ＴＳＶ ＤＲＡＭ１０において遅れたＤＱＳ信号の立ち上り、あるいは、立ち下りでＤＱデータをラッチする。メモリバッファ２６とメモリコントローラ５０間も同様にＤＱ信号の授受を行う。
【００４２】
ＬＲＤＩＭＭでは、ＣＡ系、ＣＫ系に関して、メモリバッファ２６からデジーチェーン（Ｆｌｙ−ｂｙ ｔｏｐｏｌｏｇｙ）で各ＴＳＶ ＤＲＡＭ１０に信号が供給される。ＤＱ系は、１対１（ポイント・ツー・ポイント、Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ ｔｏｐｏｌｏｇｙ）でＴＳＶ ＤＲＡＭ１０と信号の授受を行う。従って、ランク数が多くなる場合であっても、負荷が重くならないというＴＳＶ ＤＲＡＭの効果に加えてＡＣレベルも低振幅で良いので、メモリバッファ２６のＣＡ系、ＣＫ系、ＤＱ系において更に高速化が達成される。
【００４３】
次に、他のＬＲＤＩＭＭを構成する例について説明する。図７は、ＬＲＤＩＭＭの構成の他の例を示す図である。図７において、メモリシステムは、基板３０に、７２個のＴＳＶ ＤＲＡＭ１０とメモリバッファ２６を備える。ここではメモリコントローラ５０の図示を省略し、簡単化のためにＤＱ系のみ示している。
【００４４】
図７（Ａ）に示すように、ＤＱ信号、ＤＱＳ信号、ＤＱＳ＃信号に係る配線は、メモリバッファ２６とそれぞれのＴＳＶ ＤＲＡＭ１０とが１対１で接続される。各ＴＳＶ ＤＲＡＭは、図７（Ｂ）の断面図に示すように、４積層に配置されるＴＳＶ ＤＲＡＭを用いて構成される。
【００４５】
図７（Ｂ）から分かるように、各トレースに関し、２個のインタフェース回路２４が負荷となって接続され、ＤＲＡＭ部の負荷は２である。このように、ＴＳＶ ＤＲＡＭを用いると負荷が軽くなり、高速化の効果がある。その上でＡＣ振幅が小さいので更に高速化が達成できる。さらに、８積層のＴＳＶ ＤＲＡＭを構成すれば、ＤＲＡＭ部の負荷は１になり更に高速化が可能である。
【００４６】
図８は、図７に示したＬＲＤＩＭＭの構成の他の例におけるＣＡ系を示す図である。図８のＣＡ系は、図５のレジスタ２２に替えてメモリバッファ２６を備える点を除き図５と同様である。
【００４７】
図８（Ｂ）から分かるように、各トレースに関し、２個のインタフェースチップ２４が負荷となって接続され、ＤＲＡＭ部の負荷は２である。このように、ＴＳＶ ＤＲＡＭを用いると負荷が軽くなり、高速化の効果がある。その上でＡＣ振幅が小さいので更に高速化が達成できる。図示していないＣＫ系についても同様である。
【００４８】
以上のように、ＡＣレベルが低いＴＳＶ ＤＲＡＭを用いると、ＬＲＤＩＭＭのスピードを上げることが可能となる。
【実施例２】
【００４９】
図９は、本発明の第２の実施例に係る入力回路の回路図である。図９において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例の入力回路は、図１に示した入力回路（第１の入力回路）５に対し、さらに同一構造の第２の入力回路５ａと、切り替え回路８と、をさらに備える。
【００５０】
入力回路５ａにおけるＰＭＯＳトランジスタＱ１ａ、Ｑ２ａ、ＮＭＯＳトランジスタＱ３ａ〜Ｑ５ａは、入力回路５におけるＰＭＯＳトランジスタＱ１、Ｑ２、ＮＭＯＳトランジスタＱ３〜Ｑ５のそれぞれと同様に接続される。ただし、ＰＭＯＳトランジスタＱ２ａは、ＰＭＯＳトランジスタＱ１ａと同一のサイズとする。また、ＮＭＯＳトランジスタＱ５は、ゲートにバイアス信号ＰＷＤＮが供給され、ＮＭＯＳトランジスタＱ５ａは、ゲートにバイアス信号ＰＷＤＮａが供給される。
【００５１】
切り替え回路８は、入力回路５の出力信号Ｖｏｕｔ＿ｂと入力回路５ａの出力信号Ｖｏｕｔ＿ａのどちらか一方を選択し、出力信号Ｖｏｕｔとして出力する。
【００５２】
低電力重視のために場合によっては、従来通りのＶＩＨ／ＶＩＬ ＡＣレベルが必要な場合も考えられる。本実施例の入力回路は、このような要求にも応えられるものである。即ち、低ＡＣレベル入力回路部である入力回路５と通常ＡＣレベル入力回路部である入力回路５ａとを備え、用途に応じてバイアス信号ＰＷＤＮａ、ＰＷＤＮの一方をＬｏｗレベルとして入力回路５、５ａの一方のみを活性化させる。例えば、従来通りのＶＩＨ／ＶＩＬ ＡＣレベルが必要な場合は、バイアス信号ＰＷＤＮａを適正なバイアスレベルとし、入力回路５ａを活性化させる一方で、バイアス信号ＰＷＤＮをＬｏｗレベルにして電流源であるＮＭＯＳトランジスタＱ５を遮断状態とし、入力回路５を非活性化とすれば良い。一方の入力回路が非活性化した場合に他方の入力回路の出力に対して影響を与えない程度に高インピーダンスとなるならば、切り替え回路８は、単なるノードであっても良い。
【００５３】
以上のような入力回路によれば、入力信号のＡＣレベルが図２に示すような例えば±１５０ｍＶと±１００ｍＶとの双方である場合に対応して入出力特性を切り替えることができる。したがって、より汎用性のあるインタフェースを有するメモリデバイスを実現することができる。なお、本発明の入力回路によれば、ＡＣレベルが±８０ｍＶの入力信号も入力可能である。
【００５４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５５】
５、５ａ 入力回路
８ 切り替え回路
１０ メモリチップ（ＴＳＶ ＤＲＡＭ）
１２ ビア
１４、４４ バンプ
２０、２４ インタフェースチップ
２２ レジスタ
２６ メモリバッファ
２８、３０、４０ 基板
４２ 配線
５０ メモリコントローラ
Ｑ１、Ｑ２、Ｑ１ａ、Ｑ２ａ ＰＭＯＳトランジスタ
Ｑ３〜Ｑ５、Ｑ３ａ〜Ｑ５ａ ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置における信号入力技術に係る。
【背景技術】
【０００２】
近年、メモリシステムでは、高速化への要求が益々高くなってきており、特に高速のメモリシステムには、例えば数百ＭＨｚ〜数ＧＨｚといった高い周波数に対応する性能が要求される。一般に、メモリシステムでは、動作周波数が高くなると、信号が配線を伝播する際に波形が乱れやすくなるため、信号配線には信号が高速かつ正確に伝播されるような種々の工夫が施されている。
【０００３】
また、メモリシステムは、大容量化の要求に対応するために、複数のメモリチップを搭載したメモリモジュールとして実現されている。このようなメモリモジュールにおいて、信号の伝送のより高速化を実現するために、メモリモジュールを構成するメモリデバイスを貫く配線としてビア（ビアホール）が設けられる。このようなビアは、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれ、複数のメモリチップに対するＤＱ信号（データ入出力信号）、ＤＱＳ信号（データ入出力ストローブ信号）等の配線に用いられ、配線長を短くすることができる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１６５６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
従来のメモリシステムにおける等価回路を図１０（Ａ）に示す。ここでは、３つのスロットを有するメモリシステムを駆動する場合の等価回路であり、それぞれのスロットにおいてＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）が適切に設定されている場合を示す。図１０（Ｂ）は、スロット１におけるアイパターンを示す。このようなシステムにおいて、アイパターンは、信号が高速になればなるほど、符号間干渉、クロストーク、ジッタ等によって劣化する。
【０００７】
ところで、従来のメモリシステムは、メモリチップのＩ／Ｏの仕様を満たすように入力信号のＡＣレベル（リファレンス電圧Ｖｒｅｆに対して±１５０ｍＶ）が規定されてしまい、信号の高速化に伴って入力信号のＡＣレベル（±１５０ｍＶ）を確保することが徐々に困難となってしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体装置は、入力信号と基準信号とを入力する第１の差動対と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタと、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタは、第２のトランジスタに比べてゲート幅を長くする。
【０００９】
本発明の他のアスペクト（側面）に係る積層型半導体装置は、少なくとも一つの半導体チップをインタフェースチップと積層して形成される積層型半導体装置であって、半導体チップと外部との信号のやり取りを行なうインタフェースチップは、リファレンス電圧であるＶｒｅｆから±８０ｍＶ〜±１００ｍＶの振幅の入力信号を増幅することができるよう構成された第１の入力回路を備えている。
【発明の効果】
【００１０】
本発明によれば、信号伝送のより高速化が図られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例に係る入力回路の回路図である。
【図２】本発明の第１の実施例に係る入力回路の入出力特性を示す図である。
【図３】本発明の第１の実施例に係るメモリシステムの構成の例を示す図である。
【図４】本発明の第１の実施例に係るＲＤＩＭＭの構成の例を示す図である。
【図５】本発明の第１の実施例に係るＲＤＩＭＭの構成の他の例を示す図である。
【図６】本発明の第１の実施例に係るＬＲＤＩＭＭの構成の例を示す図である。
【図７】本発明の第１の実施例に係るＬＲＤＩＭＭの構成の他の例を示す図である。
【図８】図７に示したＬＲＤＩＭＭの構成の他の例におけるＣＡ系を示す図である。
【図９】本発明の第２の実施例に係る入力回路の回路図である。
【図１０】従来のメモリシステムにおける等価回路およびアイパターンを示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１３】
本発明の一実施形態に係る半導体装置は、入力信号と基準信号とを入力する第１の差動対（図１のＱ３、Ｑ４が相当）と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタ（図１のＱ２、Ｑ１）と、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタは、第２のトランジスタに比べてゲート幅を長くする。
【００１４】
半導体装置において、第１及び第２のトランジスタは、第１のカレントミラー回路を構成し、第１のトランジスタは、第１のカレントミラー回路の出力側に配置され、第２のトランジスタは、第１のカレントミラー回路のダイオード接続側に配置されるようにしてもよい。
【００１５】
半導体装置において、第１の差動対は、供給される電流源（図１のＱ５が相当）が遮断可能となるように構成されてもよい。
【００１６】
半導体装置において、入力信号と基準信号とを入力する第２の差動対（図９のＱ３ａ、Ｑ４ａが相当）と、第２の差動対のそれぞれ負荷となる第３及び第４のトランジスタ（図９のＱ２ａ、Ｑ１ａ）と、を含む第２の入力回路と、第１及び第２の差動対のいずれか一方の出力信号を選択して出力する選択回路（図９の８が相当）と、をさらに備え、第２の入力回路の出力側となる第３のトランジスタは、第４のトランジスタと同一のサイズであってもよい。
【００１７】
半導体装置において、第３及び第４のトランジスタは、第２のカレントミラー回路を構成し、第３のトランジスタは、第２のカレントミラー回路の出力側に配置され、第４のトランジスタは、第２のカレントミラー回路のダイオード接続側に配置されてもよい。
【００１８】
半導体装置において、第２の差動対は、供給される電流源（図９のＱ５ａが相当）が遮断可能となるように構成されてもよい。
【００１９】
半導体装置において、半導体記憶装置を含み、半導体記憶装置は、半導体記憶装置における、読み書きに係る制御信号、動作タイミングに係るクロック信号、書き込みに係るデータ信号のいずれかの信号を入力信号として入力する第１の入力回路を備えるようにしてもよい。
【００２０】
半導体装置において、上記の半導体記憶装置は、上記の第２の入力回路および選択回路をさらに備えるようにしてもよい。
【００２１】
半導体装置において、複数の半導体記憶装置と、インタフェースチップと、複数の半導体記憶装置およびインタフェースチップを搭載する積層基板と、を備え、半導体記憶装置とインタフェースチップ間のいずれかの信号に係る配線の少なくとも一部が半導体記憶装置内に設けられたビアホールを介して配線されるようにしてもよい。
【００２２】
以上のような半導体装置によれば、入力回路を低振幅のＡＣレベルを有するように構成して信号伝送のより高速化が図られる。
【００２３】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係る入力回路の回路図である。図１において、入力回路５は、ＰＭＯＳトランジスタＱ１、Ｑ２、ＮＭＯＳトランジスタＱ３〜Ｑ５を備える。ＰＭＯＳトランジスタＱ１は、ソースを電源ＶＤＤに接続し、ゲートとドレインを共通にＮＭＯＳトランジスタＱ３のドレインに接続する。ＰＭＯＳトランジスタＱ２は、ソースを電源ＶＤＤに接続し、ゲートをＰＭＯＳトランジスタＱ１のゲートに接続し、ドレインをＮＭＯＳトランジスタＱ４のドレインに接続する。このようなＰＭＯＳトランジスタＱ１、Ｑ２は、ＰＭＯＳトランジスタＱ１がダイオード接続されたカレントミラー回路を構成する。
【００２５】
ＮＭＯＳトランジスタＱ３は、ゲートに基準信号Ｖｒｅｆが供給され、ソースをＮＭＯＳトランジスタＱ５のドレインに接続する。ＮＭＯＳトランジスタＱ４は、ドレインから出力信号Ｖｏｕｔを出力し、ゲートに入力信号Ｖｉｎが供給され、ソースをＮＭＯＳトランジスタＱ５のドレインに接続する。ＮＭＯＳトランジスタＱ５は、ゲートにバイアス信号ＰＷＤＮが供給され、ソースを接地する。このようなＮＭＯＳトランジスタＱ３、Ｑ４は、ＰＭＯＳトランジスタＱ１、Ｑ２を負荷とし、ＮＭＯＳトランジスタＱ５を電流源とする差動対を構成し、基準信号Ｖｒｅｆと入力信号Ｖｉｎの電圧差を増幅し、出力信号Ｖｏｕｔとして出力する。
【００２６】
ここで、ＰＭＯＳトランジスタＱ２のゲート幅（Ｗサイズ）をＰＭＯＳトランジスタＱ１に比べて大きくなるように構成する。このような構成によれば、入力回路５の電圧増幅度が上がり、図２の特性Ｂのような急峻な傾きの入出力特性（Ｖｉｎ−Ｖｏｕｔ特性）が得られる。即ち、低振幅のＡＣレベル（図２の例ではＶｒｅｆに対して±１００ｍＶ）に対応した入力回路５が実現される。なお、図２の特性Ａは、通常のＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）等に用いられるＡＣレベル（±１５０ｍＶ）の入力回路の入出力特性であって、ＰＭＯＳトランジスタＱ１、Ｑ２を同一のサイズで構成した場合の入出力特性に相当する。
【００２７】
また、この入力回路５を使用しない場合は、低消費電力化のために、バイアス信号ＰＷＤＮをＬｏｗレベル（接地レベル）にすることで入力回路５のＶＤＤ電流を遮断する（０にする）ことができる。
【００２８】
なお、以上のような入力回路５は、インタフェース部として論理回路のプロセスを用いることが可能であり、低振幅のＡＣレベルを有するように構成することは容易である。
【００２９】
次に、以上のような入力回路５を備える半導体装置の構成について説明する。図３は、本発明の第１の実施例に係るメモリシステムの構成の例を示す図である。図３において、メモリシステムは、基板（Ｉｎｔｅｒｐｏｓｅｒ）４０上に、絶縁物である基板２８を備え、基板２８上に、４個のメモリチップ（ＤＲＡＭ ｃｏｒｅ）１０と、４個のメモリチップ１０と外部とのインタフェースを司るインタフェースチップ２０とを備える。
【００３０】
メモリチップ１０およびインタフェースチップ２０は、他のチップとの接続のための配線部としてビア（ＴＳＶ）１２をチップ内を貫通するように備え、さらにチップ間の接続のためのビア接続部としてバンプ１４を備える。メモリチップ１０同士、あるいはメモリチップ１０とインタフェースチップ２０とは、直列的に接続されるビア１２およびバンプ１４を介して配線される。
【００３１】
また、基板４０は、外部との接続のためのボール状のバンプ４４と、インタフェースチップ２０のバンプ１４とを接続するための配線４２とを備える。
【００３２】
ここではメモリチップ１０は、４枚を積層した場合を例として示すが、２枚、あるいは８枚等自由に積層される。例えば、２Ｇｂのメモリチップ（ＤＲＡＭ）１０が４枚積層されている場合、メモリシステムは、一つの８ＧｂのＤＲＡＭ、あるいは、２Ｇｂの４ランクのＤＲＡＭ、あるいは、４Ｇｂの２ランクのＤＲＡＭとして機能する。
【００３３】
メモリチップ１０としてＴＳＶを備えるＤＲＡＭ（以下、ＴＳＶ ＤＲＡＭ１０と称す）は、外部からの負荷としてインタフェースチップ２０しか見えないので、何層の積層になっても負荷はインタフェースチップ２０のみである（Ｌｏａｄ＝１と表す）。これに対し、通常の積層ＤＲＡＭの場合、データ信号系（ＤＱ系）も制御信号系（ＣＡ系）において積層分の負荷が増える。つまり、４層の積層なら４倍程度になる。従って、負荷の重さの点で、ＴＳＶ ＤＲＡＭで構成する効果は高い。
【００３４】
次に、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を構成する例について説明する。図４は、ＲＤＩＭＭの構成の例を示す図である。図４において、メモリシステムは、基板３０に、９個のＴＳＶ ＤＲＡＭ１０とレジスタ２２を備え、メモリコントローラ５０に接続される。レジスタ２２は、ＰＬＬの機能を含み、ＣＡ信号（コマンドアドレス信号）、ＣＫ信号（クロック信号）、ＣＫ＃信号（逆相のクロック信号）を時間的に整合させて９個のＴＳＶ ＤＲＡＭ１０に分配する。
【００３５】
このような構成のメモリシステムにおいて、ＤＱデータは、それぞれのＴＳＶ ＤＲＡＭ１０とメモリコントローラ５０間で直接やり取りを行う（必要に応じて整合抵抗が挿入されても良い）。ＴＳＶ ＤＲＡＭ１０からの読出し時には、ＴＳＶ ＤＲＡＭ１０からＤＱ信号とＤＱＳ信号を同位相で出力し、メモリコントローラ５０でＤＱＳ信号を９０度遅らせて、遅れたＤＱＳ信号の立ち上り、あるいは立ち下がりでＤＱデータをラッチする。ＴＳＶ ＤＲＡＭ１０への書込み時には、メモリコントローラ５０から、ＤＱＳ信号をＤＱ信号に対して９０度遅らせて出力し、ＴＳＶ ＤＲＡＭ１０において遅れたＤＱＳ信号の立ち上り、あるいは、立ち下りでＤＱデータをラッチする。
【００３６】
一方、ＣＡ系、ＣＫ系に関して、レジスタ２２からデジーチェーン（Ｆｌｙ−ｂｙ ｔｏｐｏｌｏｇｙ）で各ＴＳＶ ＤＲＡＭ１０に信号が供給される。従って、ランク数が多くなる場合でも、負荷が重くならないというＴＳＶ ＤＲＡＭの効果に加えてＡＣレベルも低振幅で良いので、ＤＱ系のみならずＣＡ系、ＣＫ系において更に高速化が達成される。
【００３７】
次に、他のＲＤＩＭＭを構成する例について説明する。図５は、ＲＤＩＭＭの構成の他の例を示す図である。図５において、メモリシステムは、基板３０に、７２個のＴＳＶ ＤＲＡＭ１０とレジスタ２２を備える。ここではメモリコントローラ５０の図示を省略し、簡単化のためにＣＡ系のみ示している。
【００３８】
図５（Ａ）に示すように、ＣＡ信号は、レジスタ２２から右方向に出力され、さらに上下に分岐された配線を介して８箇所のＴＳＶ ＤＲＡＭに伝達される。また、レジスタ２２から左方向に出力され、さらに上下に分岐された配線を介して１０箇所のＴＳＶ ＤＲＡＭに伝達される。各ＴＳＶ ＤＲＡＭは、図５（Ｂ）の断面図に示すように、４積層に配置されるＴＳＶ ＤＲＡＭを用いて構成される。
【００３９】
図５（Ｂ）から分かるように、各トレースに関し、２個のインタフェースチップ２４が負荷となって接続され、負荷は２である。このように、ＴＳＶ ＤＲＡＭを用いると負荷が軽くなり、高速化の効果がある。その上でＡＣ振幅が小さいので更に高速化が達成できる。なお、図示を省略したＣＫ系も同様である。したがって、ＡＣレベルが低いＴＳＶ ＤＲＡＭを用いると、ＲＤＩＭＭシステムのスピードを上げることが可能となる。
【００４０】
次に、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を構成する例について説明する。図６は、ＬＲＤＩＭＭの構成の例を示す図である。図６において、メモリシステムは、基板３０に、９個のＴＳＶ ＤＲＡＭ１０とメモリバッファ２６を備え、メモリコントローラ５０に接続される。メモリバッファ２６は、ＣＡ信号、ＣＫ信号、ＣＫ＃信号、ＤＱ信号、ＤＱＳ信号、ＤＱＳ＃信号をバッファリングして９個のＴＳＶ ＤＲＡＭ１０に分配する。
【００４１】
このような構成のメモリシステムにおいて、ＴＳＶ ＤＲＡＭ１０のＤＱデータと直接やり取りするのはメモリバッファ２６となる。ＴＳＶ ＤＲＡＭ１０からの読出し時には、ＴＳＶ ＤＲＡＭ１０からＤＱ信号とＤＱＳ信号を同位相で出力し、メモリバッファ２６でＤＱＳ信号を９０度遅らせて、遅れたＤＱＳ信号の立ち上り、あるいは立ち下がりでＤＱデータをラッチする。ＴＳＶ ＤＲＡＭ１０への書込み時は、メモリバッファ２６から、ＤＱＳ信号をＤＱ信号に対して９０度遅らせて出力し、ＴＳＶ ＤＲＡＭ１０において遅れたＤＱＳ信号の立ち上り、あるいは、立ち下りでＤＱデータをラッチする。メモリバッファ２６とメモリコントローラ５０間も同様にＤＱ信号の授受を行う。
【００４２】
ＬＲＤＩＭＭでは、ＣＡ系、ＣＫ系に関して、メモリバッファ２６からデジーチェーン（Ｆｌｙ−ｂｙ ｔｏｐｏｌｏｇｙ）で各ＴＳＶ ＤＲＡＭ１０に信号が供給される。ＤＱ系は、１対１（ポイント・ツー・ポイント、Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ ｔｏｐｏｌｏｇｙ）でＴＳＶ ＤＲＡＭ１０と信号の授受を行う。従って、ランク数が多くなる場合であっても、負荷が重くならないというＴＳＶ ＤＲＡＭの効果に加えてＡＣレベルも低振幅で良いので、メモリバッファ２６のＣＡ系、ＣＫ系、ＤＱ系において更に高速化が達成される。
【００４３】
次に、他のＬＲＤＩＭＭを構成する例について説明する。図７は、ＬＲＤＩＭＭの構成の他の例を示す図である。図７において、メモリシステムは、基板３０に、７２個のＴＳＶ ＤＲＡＭ１０とメモリバッファ２６を備える。ここではメモリコントローラ５０の図示を省略し、簡単化のためにＤＱ系のみ示している。
【００４４】
図７（Ａ）に示すように、ＤＱ信号、ＤＱＳ信号、ＤＱＳ＃信号に係る配線は、メモリバッファ２６とそれぞれのＴＳＶ ＤＲＡＭ１０とが１対１で接続される。各ＴＳＶ ＤＲＡＭは、図７（Ｂ）の断面図に示すように、４積層に配置されるＴＳＶ ＤＲＡＭを用いて構成される。
【００４５】
図７（Ｂ）から分かるように、各トレースに関し、２個のインタフェース回路２４が負荷となって接続され、ＤＲＡＭ部の負荷は２である。このように、ＴＳＶ ＤＲＡＭを用いると負荷が軽くなり、高速化の効果がある。その上でＡＣ振幅が小さいので更に高速化が達成できる。さらに、８積層のＴＳＶ ＤＲＡＭを構成すれば、ＤＲＡＭ部の負荷は１になり更に高速化が可能である。
【００４６】
図８は、図７に示したＬＲＤＩＭＭの構成の他の例におけるＣＡ系を示す図である。図８のＣＡ系は、図５のレジスタ２２に替えてメモリバッファ２６を備える点を除き図５と同様である。
【００４７】
図８（Ｂ）から分かるように、各トレースに関し、２個のインタフェースチップ２４が負荷となって接続され、ＤＲＡＭ部の負荷は２である。このように、ＴＳＶ ＤＲＡＭを用いると負荷が軽くなり、高速化の効果がある。その上でＡＣ振幅が小さいので更に高速化が達成できる。図示していないＣＫ系についても同様である。
【００４８】
以上のように、ＡＣレベルが低いＴＳＶ ＤＲＡＭを用いると、ＬＲＤＩＭＭのスピードを上げることが可能となる。
【実施例２】
【００４９】
図９は、本発明の第２の実施例に係る入力回路の回路図である。図９において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例の入力回路は、図１に示した入力回路（第１の入力回路）５に対し、さらに同一構造の第２の入力回路５ａと、切り替え回路８と、をさらに備える。
【００５０】
入力回路５ａにおけるＰＭＯＳトランジスタＱ１ａ、Ｑ２ａ、ＮＭＯＳトランジスタＱ３ａ〜Ｑ５ａは、入力回路５におけるＰＭＯＳトランジスタＱ１、Ｑ２、ＮＭＯＳトランジスタＱ３〜Ｑ５のそれぞれと同様に接続される。ただし、ＰＭＯＳトランジスタＱ２ａは、ＰＭＯＳトランジスタＱ１ａと同一のサイズとする。また、ＮＭＯＳトランジスタＱ５は、ゲートにバイアス信号ＰＷＤＮが供給され、ＮＭＯＳトランジスタＱ５ａは、ゲートにバイアス信号ＰＷＤＮａが供給される。
【００５１】
切り替え回路８は、入力回路５の出力信号Ｖｏｕｔ＿ｂと入力回路５ａの出力信号Ｖｏｕｔ＿ａのどちらか一方を選択し、出力信号Ｖｏｕｔとして出力する。
【００５２】
低電力重視のために場合によっては、従来通りのＶＩＨ／ＶＩＬ ＡＣレベルが必要な場合も考えられる。本実施例の入力回路は、このような要求にも応えられるものである。即ち、低ＡＣレベル入力回路部である入力回路５と通常ＡＣレベル入力回路部である入力回路５ａとを備え、用途に応じてバイアス信号ＰＷＤＮａ、ＰＷＤＮの一方をＬｏｗレベルとして入力回路５、５ａの一方のみを活性化させる。例えば、従来通りのＶＩＨ／ＶＩＬ ＡＣレベルが必要な場合は、バイアス信号ＰＷＤＮａを適正なバイアスレベルとし、入力回路５ａを活性化させる一方で、バイアス信号ＰＷＤＮをＬｏｗレベルにして電流源であるＮＭＯＳトランジスタＱ５を遮断状態とし、入力回路５を非活性化とすれば良い。一方の入力回路が非活性化した場合に他方の入力回路の出力に対して影響を与えない程度に高インピーダンスとなるならば、切り替え回路８は、単なるノードであっても良い。
【００５３】
以上のような入力回路によれば、入力信号のＡＣレベルが図２に示すような例えば±１５０ｍＶと±１００ｍＶとの双方である場合に対応して入出力特性を切り替えることができる。したがって、より汎用性のあるインタフェースを有するメモリデバイスを実現することができる。なお、本発明の入力回路によれば、ＡＣレベルが±８０ｍＶの入力信号も入力可能である。
【００５４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５５】
５、５ａ 入力回路
８ 切り替え回路
１０ メモリチップ（ＴＳＶ ＤＲＡＭ）
１２ ビア
１４、４４ バンプ
２０、２４ インタフェースチップ
２２ レジスタ
２６ メモリバッファ
２８、３０、４０ 基板
４２ 配線
５０ メモリコントローラ
Ｑ１、Ｑ２、Ｑ１ａ、Ｑ２ａ ＰＭＯＳトランジスタ
Ｑ３〜Ｑ５、Ｑ３ａ〜Ｑ５ａ ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
入力信号と基準信号とを入力する第１の差動対と、
前記第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタと、
を含む第１の入力回路を備え、
前記第１の入力回路の出力側となる前記第１のトランジスタは、前記第２のトランジスタに比べてゲート幅を長くしたことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のトランジスタは、第１のカレントミラー回路を構成し、
前記第１のトランジスタは、前記第１のカレントミラー回路の出力側に配置され、
前記第２のトランジスタは、前記第１のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記入力信号と前記基準信号とを入力する第２の差動対と、
前記第２の差動対のそれぞれ負荷となる第３及び第４のトランジスタと、
を含む第２の入力回路と、
前記第１及び第２の差動対のいずれか一方の出力信号を選択して出力する選択回路と、
をさらに備え、
前記第２の入力回路の出力側となる前記第３のトランジスタは、前記第４のトランジスタと同一のサイズであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３及び第４のトランジスタは、第２のカレントミラー回路を構成し、
前記第３のトランジスタは、前記第２のカレントミラー回路の出力側に配置され、
前記第４のトランジスタは、前記第２のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項４記載の半導体装置。
【請求項７】
半導体記憶装置を含み、
前記半導体記憶装置は、半導体記憶装置における、読み書きに係る制御信号、動作タイミングに係るクロック信号、書き込みに係るデータ信号のいずれかの信号を前記入力信号として入力する前記第１の入力回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項８】
請求項７記載の半導体記憶装置は、請求項４記載の第２の入力回路および選択回路をさらに備えることを特徴とする半導体装置。
【請求項９】
複数の前記半導体記憶装置と、
インタフェースチップと、
複数の前記半導体記憶装置および前記インタフェースチップを搭載する積層基板と、
を備え、
前記半導体記憶装置と前記インタフェースチップ間のいずれかの信号に係る配線の少なくとも一部が前記半導体記憶装置内に設けられたビアホールを介して配線されることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
少なくとも一つの半導体チップをインタフェースチップと積層して形成される積層型半導体装置であって、前記半導体チップと外部との信号のやり取りを行なう前記インタフェースチップは、リファレンス電圧であるＶｒｅｆから±８０ｍＶ〜±１００ｍＶの振幅の入力信号を増幅することができるよう構成された第１の入力回路を備えていることを特徴とする積層型半導体装置。
【請求項１１】
前記第１の入力回路は、入力信号と基準信号とを入力する第１の差動対と、
前記第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタと、
を備え、
前記第１の入力回路の出力側となる前記第１のトランジスタは、前記第２のトランジスタに比べてゲート幅を長く構成されたことを特徴とする請求項１０記載の積層型半導体装置。
【請求項１２】
前記第１及び第２のトランジスタは、第１のカレントミラー回路を構成し、
前記第１のトランジスタは、前記第１のカレントミラー回路の出力側に配置され、
前記第２のトランジスタは、前記第１のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項１１記載の積層型半導体装置。
【請求項１３】
前記第１の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項１１記載の積層型半導体装置。
【請求項１４】
前記入力信号と前記基準信号とを入力する第２の差動対と、
前記第２の差動対のそれぞれ負荷となる第３及び第４のトランジスタと、
を含む第２の入力回路と、
前記第１及び第２の差動対のいずれか一方の出力信号を選択して出力する選択回路と、
をさらに備え、
前記第２の入力回路の出力側となる前記第３のトランジスタは、前記第４のトランジスタと同一のサイズであることを特徴とする請求項１１記載の積層型半導体装置。
【請求項１５】
前記第３及び第４のトランジスタは、第２のカレントミラー回路を構成し、
前記第３のトランジスタは、前記第２のカレントミラー回路の出力側に配置され、
前記第４のトランジスタは、前記第２のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項１４記載の積層型半導体装置。
【請求項１６】
前記第２の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項１４記載の積層型半導体装置。
【請求項１】
入力信号と基準信号とを入力する第１の差動対と、
前記第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタと、
を含む第１の入力回路を備え、
前記第１の入力回路の出力側となる前記第１のトランジスタは、前記第２のトランジスタに比べてゲート幅を長くしたことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のトランジスタは、第１のカレントミラー回路を構成し、
前記第１のトランジスタは、前記第１のカレントミラー回路の出力側に配置され、
前記第２のトランジスタは、前記第１のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記入力信号と前記基準信号とを入力する第２の差動対と、
前記第２の差動対のそれぞれ負荷となる第３及び第４のトランジスタと、
を含む第２の入力回路と、
前記第１及び第２の差動対のいずれか一方の出力信号を選択して出力する選択回路と、
をさらに備え、
前記第２の入力回路の出力側となる前記第３のトランジスタは、前記第４のトランジスタと同一のサイズであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３及び第４のトランジスタは、第２のカレントミラー回路を構成し、
前記第３のトランジスタは、前記第２のカレントミラー回路の出力側に配置され、
前記第４のトランジスタは、前記第２のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項４記載の半導体装置。
【請求項７】
半導体記憶装置を含み、
前記半導体記憶装置は、半導体記憶装置における、読み書きに係る制御信号、動作タイミングに係るクロック信号、書き込みに係るデータ信号のいずれかの信号を前記入力信号として入力する前記第１の入力回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項８】
請求項７記載の半導体記憶装置は、請求項４記載の第２の入力回路および選択回路をさらに備えることを特徴とする半導体装置。
【請求項９】
複数の前記半導体記憶装置と、
インタフェースチップと、
複数の前記半導体記憶装置および前記インタフェースチップを搭載する積層基板と、
を備え、
前記半導体記憶装置と前記インタフェースチップ間のいずれかの信号に係る配線の少なくとも一部が前記半導体記憶装置内に設けられたビアホールを介して配線されることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
少なくとも一つの半導体チップをインタフェースチップと積層して形成される積層型半導体装置であって、前記半導体チップと外部との信号のやり取りを行なう前記インタフェースチップは、リファレンス電圧であるＶｒｅｆから±８０ｍＶ〜±１００ｍＶの振幅の入力信号を増幅することができるよう構成された第１の入力回路を備えていることを特徴とする積層型半導体装置。
【請求項１１】
前記第１の入力回路は、入力信号と基準信号とを入力する第１の差動対と、
前記第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタと、
を備え、
前記第１の入力回路の出力側となる前記第１のトランジスタは、前記第２のトランジスタに比べてゲート幅を長く構成されたことを特徴とする請求項１０記載の積層型半導体装置。
【請求項１２】
前記第１及び第２のトランジスタは、第１のカレントミラー回路を構成し、
前記第１のトランジスタは、前記第１のカレントミラー回路の出力側に配置され、
前記第２のトランジスタは、前記第１のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項１１記載の積層型半導体装置。
【請求項１３】
前記第１の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項１１記載の積層型半導体装置。
【請求項１４】
前記入力信号と前記基準信号とを入力する第２の差動対と、
前記第２の差動対のそれぞれ負荷となる第３及び第４のトランジスタと、
を含む第２の入力回路と、
前記第１及び第２の差動対のいずれか一方の出力信号を選択して出力する選択回路と、
をさらに備え、
前記第２の入力回路の出力側となる前記第３のトランジスタは、前記第４のトランジスタと同一のサイズであることを特徴とする請求項１１記載の積層型半導体装置。
【請求項１５】
前記第３及び第４のトランジスタは、第２のカレントミラー回路を構成し、
前記第３のトランジスタは、前記第２のカレントミラー回路の出力側に配置され、
前記第４のトランジスタは、前記第２のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項１４記載の積層型半導体装置。
【請求項１６】
前記第２の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項１４記載の積層型半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−４６１０１（Ｐ２０１３−４６１０１Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８０６２６（Ｐ２０１１−１８０６２６）
【出願日】平成２３年８月２２日（２０１１．８．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２２日（２０１１．８．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]