【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】ＮＰＮバイポーラトランジスタＴ１１のエミッタは抵抗Ｒ１１の一端に接続されるとともに接地レベルに接続され、コレクタは抵抗Ｒ１２の一端及びコンデンサＣ１２の一方電極に接続され、ベースは抵抗Ｒ１１の他端及びコンデンサＣ１１の一方電極に接続される。コンデンサＣ１１の他方電極はＬライン通信線１０Ｌに接続される。ＰＮＰバイポーラトランジスタＴ１２のエミッタは電源電圧Ｖ１１を受け、コレクタはＮＭＯＳトランジスタＱ１１のゲートに接続される。ＮＭＯＳトランジスタＱ１１のドレインはＨライン通信線１０Ｈに接続され、ソースがＬライン通信線１０Ｌに接続され、ゲートは抵抗Ｒ１４を介して接地される。 （もっと読む）

【課題】充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供する。
【解決手段】充電対象素子Ｃに充電電流を供給する半導体装置１は、第１導電型の半導体層１と、充電対象素子Ｃの第１電極に結合される第１ノードＮ１を有し、半導体層１の主表面上に形成される第２導電型の第１の半導体領域２と、電源電圧が供給される電源電位ノードＮＬ１に結合される第２ノードＮ３および第３ノードＮ４を有し、第１の半導体領域２の表面において半導体層１と間隔をあけて形成される第１導電型の第２の半導体領域３と、第２ノードＮ３および第３ノードＮ４から半導体層１への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。 （もっと読む）

【課題】出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置を提供する。
【解決手段】ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２を常時オンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。ディップスイッチ８１にてシンク型出力対応モードを選択した場合に、第１スイッチング素子３１を常時オンにし、第２スイッチング素子３２のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。またソース型出力対応モードを選択した状態で、第２出力端子３２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断される。 （もっと読む）

【課題】汎用性の高いデバイスを実現する。
【解決手段】与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、定電圧源と出力端との間に設けられる出力抵抗部と、入力信号に応じて出力端の電圧をスイッチングする出力スイッチ部と、出力抵抗部の抵抗値を切り替える切替部と、を備え、出力抵抗部は、定電圧源と出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、切替部は、出力抵抗用ＦＥＴのゲート端子に制御電圧を与えて、出力抵抗用ＦＥＴのソース−ドレイン間を指定された抵抗値に切り替えるドライバ回路を提供する。 （もっと読む）

【課題】低消費電流でノイズ耐性に優れた高圧側パワートランジスタを駆動する回路を提供する。
【解決手段】低圧側入力信号（ＨＩＮ）に従って短い期間活性状態となるワンショットパルス（ＯＮ＿Ｂ）を生成するワンショット回路（１１）を設ける。第１および第２の電流供給部（１４，１６）により、入力信号およびワンショットパルスの発生するワンショットパルス信号に従って内部ノード（１５）に電流を供給する。第１の内部ノードを流れる電流をウイルソンカレントミラー回路（２０）で受け、電流検出部（Ｒ３）により電圧信号に変換し、ゲートドライバ（ＤＲＶ）により、スイッチングパワートランジスタの駆動信号を生成する。 （もっと読む）

【課題】回路面積を削減しつつ、より適切に電流を制限することが可能な電流制限回路を提供する。
【解決手段】電流制限回路は、第１の端子と、第１の端子との間に負荷回路を接続した場合に、第１の端子よりも電位が低くなる第２の端子と、第１の端子と第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、第１のトランジスタのソースと第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える。 （もっと読む）

【課題】電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能な半導体集積回路を提供すること。
【解決手段】発明にかかる半導体集積回路は、第１の制御信号を駆動回路１２０を介して出力する論理回路２０９と、コレクタが高電位側の電源電圧ＶＣＣに接続され、エミッタが出力端子ＶＯＵＴに接続され、ベースに入力される第１の制御信号に応じてオンオフが制御されるＮＰＮ型バイポーラトランジスタ２０１をそなえる。また、一方の端子がベースと駆動回路２１０との間のノードに接続され、他方の端子が電源電圧及び接地電圧のいずれか一方に接続されたトランジスタスイッチ２０３と、第１のトランジスタスイッチに並列に接続された抵抗素子２０５とを備える。このような回路構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することができる。 （もっと読む）

高電圧耐性の用途で用いるＩＯインターフェイス回路が提供される。このＩＯインターフェイス回路は、信号パッド、ならびにインターフェイス回路の電圧帰路に接続するように適合されたエミッタ、第１の制御信号を受け取るように適合されたベース、およびオープンコレクタ構成で信号パッドに直接接続されたコレクタを有する少なくとも１つの第１の寄生バイポーラ・トランジスタを含む。このインターフェイス回路は、寄生バイポーラ・トランジスタに結合されて第１の制御信号を発生する働きをするＭＯＳ制御回路をさらに含む。このＩＯインターフェイス回路は、インターフェイス回路の電圧源と信号パッドとの間に接続されたアクティブ・プルアップ回路をさらに含んでよい。
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【課題】トランスの結合係数が悪くても誤動作を抑えることが可能な信号伝達回路を提供することを目的とする。
【解決手段】入力信号の立上りタイミングにおいて、トランス１９３の１次側コイルにプラス極性の電圧をかけ、入力信号の立下りタイミングにおいて、１次側コイルにマイナス極性の電圧を発生させる駆動回路５と、トランス１９３の２次側コイルにプラス極性の電圧が発生すると、出力信号を立ち上がらせ、２次側コイルにマイナス極性の電圧が発生すると、出力信号を立ち下がらせる２次側回路１９２と、１次側コイルにプラス極性の電圧が発生した後、２次側回路１９２が動作しない大きさのマイナス極性の電圧を１次側コイルにかけ、１次側コイルにマイナス極性の電圧がかかった後、２次側回路１９２が動作しない大きさのプラス極性の電圧を１次側コイルに発生させる抵抗８とを備えて信号伝達回路１を構成する。 （もっと読む）

【課題】いわゆるラッチアップ防止のため一方のバス側の外部駆動デバイスの検出と、他方のバス側の十分低いプルダウンを両立して、バス駆動回路を安定動作させる。
【解決手段】それぞれが駆動部（駆動トランジスタＭ１ｍまたはＭ１ｓ）を含み、バスＭまたはバスＳの電位の電圧閾値に対する大小関係と、内部の駆動部を流れる駆動電流ＩｍまたはＩｓの電流閾値に対する大小関係とを検出する第１および第２駆動検出回路（バスインターフェース１,３）と、制御回路２とを有する。制御回路２は、バスインターフェース１のバス電位検出と駆動電流検出の結果に基づいてバスＳ駆動トランジスタＭ１ｓを制御し、バスインターフェース３のバス電位検出と駆動電流検出の結果に基づいてバスＭ駆動トランジスタＭ１ｍを制御する。 （もっと読む）

注入電流を制御及び／又は阻止する回路配置及び方法を更に発展させるために、前記方法は、少なくとも１つのトランジスタ手段を少なくとも１つの電圧信号及び／又は電流信号の信号レベルに応じて少なくとも１つのイネーブル状態と少なくとも１つのディセーブル状態との間でスイッチングさせ、前記トランジスタ手段のイネーブル状態において、少なくとも１つのアナログ及び／又はディジタル信号を、少なくとも１つの第１ピンから少なくとも１つの第２ピンへ少なくとも１つの導電チャネルを介して、前記導電チャネル上の不所望な電流信号及び／又は不所望な電圧信号による妨害が最小になるように伝送するため、特に回路配置内でＭＯＳ効果並びにバイポーラ効果を防止するために、
前記トランジスタ手段がそのディセーブル状態において少なくとも１つの不所望な信号が供給されることにより導通し始めるのを阻止すること、及び
前記トランジスタ手段が前記導電チャネルの少なくとも１つの第１部分と前記導電チャネルの少なくとも１つの第２部分との間に配置されている場合に、少なくとも１つの不所望な電流ピークが前記導電チャネルの少なくとも１つの第１部分から前記導電チャネルの少なくとも１つの第２部分へ伝送されるのを阻止することを提案する。
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【課題】安定した短い遅延時間を生成する。
【解決手段】遅延回路は、第１キャパシタと、第１電流源と、入力信号が一方の論理値の場合に第１キャパシタに所定の電圧を印加する第１スイッチと、入力信号が他方の論理値の場合に第１キャパシタと第１電流源とを電気的に接続する第２スイッチと、第１キャパシタに充電された電圧に応じて動作し、入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、第２キャパシタと、第２電流源と、遅延信号が一方の論理値の場合に第２キャパシタに所定の電圧を印加する第３スイッチと、遅延信号が他方の論理値の場合に第２キャパシタと第２電流源とを電気的に接続する第４スイッチと、第２キャパシタに充電された電圧に応じて動作し、遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、を備える。 （もっと読む）

【課題】 耐圧の低い素子を使用でき、素子定数のばらつきの影響を受けにくいレベルシフト回路を提供する。
【解決手段】 駆動制御信号ＳＨがＬからＨになると、レベルシフト回路１８のトランジスタＱ１１、Ｑ１２がオフし、Ｑ１３、Ｑ１４、Ｑ１５がオンする。これによりノードＮｃ、Ｎｅの電位が上昇し、駆動回路１５のトランジスタＱ１７がオン、Ｑ１８がオフする。このとき、ノードＮｄの電圧Ｖ(Nd)はＶDD−Ｖｆ(D14)−Ｖｚ(D12)までしか低下しないため、トランジスタＱ５のゲート・ソース間を高電圧から保護することができる。また、トランジスタＱ１２のゲートにＶHS−Ｖｆ(D14)なる中間的な電圧が与えられているため、トランジスタＱ１２とＱ１１は電圧ＶBSを分担する。このため、トランジスタＱ１１、Ｑ１２を高電圧から保護することができる。 （もっと読む）

回路の電源バス（４２）又は接地バス（４４）に沿って配置された電流制限器（４６、４８）を含むＣＭＯＳ回路（４０）が提供される。電流制限器（４６、４８）は、ＣＭＯＳ回路（４０）のラッチアップを阻止するように構成される。より具体的には、電流制限器（４６、４８）は、寄生ｐｎｐｎダイオード構造体の接合を逆バイアスに維持するように構成される。回路の電源バスに沿って配置された電流制限器を含まない第１のＣＭＯＳ回路内に配置されたｐｎｐｎダイオードの電流−電圧プロットを生成する段階を含む方法も提供される。更に、本方法は、第２のＣＭＯＳ回路を通る電流が保持電流レベルを超えないように、電流−電圧プロットから保持電流レベルを求めて、第１のＣＭＯＳ回路と同様の設計仕様を有する第２のＣＭＯＳ回路の電源バスに沿って配置するように電流制限器の大きさを定める段階とを含む。 （もっと読む）

【課題】 外付けの大容量のコンデンサを使用することなく電源瞬断時にデータを喪失しないように対策を施すことができるようにする。
【解決手段】 電圧保持回路Ｈがバッテリ電源電圧＋Ｂが低下したときにラッチ回路Ｒに供給される電源電圧を保持しているため、電源瞬断が発生したとしてもデータを喪失することなく対策を施すことができる。 （もっと読む）