ドライバ回路および試験装置
【課題】汎用性の高いデバイスを実現する。
【解決手段】与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、定電圧源と出力端との間に設けられる出力抵抗部と、入力信号に応じて出力端の電圧をスイッチングする出力スイッチ部と、出力抵抗部の抵抗値を切り替える切替部と、を備え、出力抵抗部は、定電圧源と出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、切替部は、出力抵抗用ＦＥＴのゲート端子に制御電圧を与えて、出力抵抗用ＦＥＴのソース−ドレイン間を指定された抵抗値に切り替えるドライバ回路を提供する。
【解決手段】与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、定電圧源と出力端との間に設けられる出力抵抗部と、入力信号に応じて出力端の電圧をスイッチングする出力スイッチ部と、出力抵抗部の抵抗値を切り替える切替部と、を備え、出力抵抗部は、定電圧源と出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、切替部は、出力抵抗用ＦＥＴのゲート端子に制御電圧を与えて、出力抵抗用ＦＥＴのソース−ドレイン間を指定された抵抗値に切り替えるドライバ回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路および試験装置に関する。
【背景技術】
【０００２】
ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）と呼ばれるドライバ回路が知られている。ＣＭＬは、差動の入力信号に応じて互いに逆相でスイッチングする一対のトランジスタと、一対のトランジスタのそれぞれのコレクタを定電圧源にプルアップする一対の抵抗と、一対のトランジスタのエミッタに共通に接続された定電流源とを備える。このようなＣＭＬは、一対のトランジスタのコレクタから出力信号を出力する。
【０００３】
ＣＭＬにおいて、出力信号の電圧振幅は、トランジスタのコレクタから定電圧源にプルアップされた抵抗の抵抗値と、定電流源の電流値とを乗じた値となる。従って、ＣＭＬでは、プルアップ抵抗を大きくするほど、出力信号の電圧振幅を大きくすることができる。
【０００４】
また、ＣＭＬにおいて、出力信号の論理切替の遷移時間は、プルアップ抵抗の抵抗値と、トランジスタのコレクタに接続された寄生容量の容量値とを乗じた値に比例する。従って、ＣＭＬは、プルアップ抵抗を小さくするほど、出力信号の論理切替の遷移時間を短くすることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＣＭＬでは、大振幅動作および高速動作の両者を１つのデバイスで実現するには、プルアップ抵抗の抵抗値を小さくし、且つ、定電流源の電流値を大きくしなければならなかった。しかし、定電流源の電流値を大きくすると、消費電力が大きくなってしまっていた。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の１つの態様においては、与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、定電圧源と前記出力端との間に設けられる出力抵抗部と、前記入力信号に応じて前記出力端の電圧をスイッチングする出力スイッチ部と、前記出力抵抗部の抵抗値を切り替える切替部と、を備えるドライバ回路を提供する。また、このドライバ回路を備える試験装置を提供する。
【０００７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態に係るドライバ回路１０の構成を、定電圧源２０、出力バッファ２２、抵抗２４および寄生容量２６とともに示す。
【図２】図２は、本実施形態に係る出力抵抗用ＦＥＴ６２のゲート電圧に対するオン抵抗の特性の一例を示す。
【図３】図３は、本実施形態の第１変形例に係るドライバ回路１０の構成を示す。
【図４】図４は、本実施形態の第２変形例に係るドライバ回路１０の構成を示す。
【図５】図５は、本実施形態の第３変形例に係るドライバ回路１０の構成を示す。
【図６】図６は、本実施形態の第４変形例に係るドライバ回路１０の構成を示す。
【図７】図７は、本実施形態に係る出力抵抗部４２の構成の第１例を示す。
【図８】図８は、本実施形態に係る出力抵抗部４２の構成の第２例を示す。
【図９】図９は、本実施形態に係る試験装置１１０の構成を被試験デバイス２００とともに示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、本実施形態に係るドライバ回路１０の構成を、定電圧源２０、出力バッファ２２、抵抗２４および寄生容量２６とともに示す。ドライバ回路１０は、差動の入力信号（ポジ側の入力信号およびネガ側の入力信号）が与えられ、与えられた入力信号に応じた出力信号を出力端３２から出力する。
【００１１】
なお、ドライバ回路１０は、差動の出力信号を出力してもよいし、単相の出力信号を出力してもよい。差動の出力信号を出力する場合には、ドライバ回路１０は、出力端３２からポジ側の出力信号を出力し、差動端３４からネガ側の出力信号を出力する。
【００１２】
また、ドライバ回路１０は、定電圧源２０から所定の定電圧が与えられる。また、本例においては、ドライバ回路１０は、出力信号を出力バッファ２２に与える。出力バッファ２２は、抵抗２４（例えば５０Ωの抵抗）を介して、負荷に出力電圧を供給する。また、ドライバ回路１０は、出力端３２とグランドとの間に寄生容量２６を有する。
【００１３】
ドライバ回路１０は、出力抵抗部４２と、差動抵抗部４４と、出力スイッチ部４６と、差動スイッチ部４８と、定電流源５０と、切替部５２とを備える。
【００１４】
出力抵抗部４２は、定電圧源２０と出力端３２との間に設けられる。出力抵抗部４２は、外部からの制御に応じて抵抗値が変化する。
【００１５】
本実施形態において、出力抵抗部４２は、定電圧源２０と出力端３２との間にソース−ドレインが接続された出力抵抗用ＦＥＴ（電界効果型トランジスタ）６２を有する。出力抵抗用ＦＥＴ６２は、ソース−ドレイン間に一定の電流が流されている場合、ゲート電圧に応じてソース−ドレイン間の抵抗値が変化する。
【００１６】
差動抵抗部４４は、定電圧源２０と差動端３４との間に設けられる。差動抵抗部４４は、外部からの制御に応じて抵抗値が変化する。本実施形態においては、差動抵抗部４４は、出力抵抗部４２と同一の抵抗値に制御される。
【００１７】
本実施形態において、差動抵抗部４４は、定電圧源２０と差動端３４との間にソース−ドレインが接続された差動抵抗用ＦＥＴ６４を有する。差動抵抗用ＦＥＴ６４は、出力抵抗用ＦＥＴ６２と同特性に設計された同種類のＦＥＴである。
【００１８】
出力スイッチ部４６は、入力信号に応じて出力端３２の電圧をスイッチングする。本実施形態において、出力スイッチ部４６は、ポジ側の入力信号に応じて出力端３２と定電流源５０との間を接続または切断して、出力抵抗部４２を介して定電圧源２０と定電流源５０との間に流れる電流をスイッチングする。
【００１９】
差動スイッチ部４８は、入力信号に応じて差動端３４の電圧を、出力スイッチ部４６と逆相でスイッチングする。本実施形態において、差動スイッチ部４８は、ネガ側の入力信号に応じて差動端３４と定電流源５０との間を接続または切断して、差動抵抗部４４を介して定電圧源２０と定電流源５０との間に流れる電流を、出力スイッチ部４６と逆相でスイッチングする。
【００２０】
出力スイッチ部４６および差動スイッチ部４８は、一例として、バイポーラトランジスタであってよい。また、出力スイッチ部４６および差動スイッチ部４８は、一例として、ＦＥＴであってもよい。
【００２１】
定電流源５０は、所定の定電流を流す。本実施形態においては、定電流源５０は、出力抵抗部４２および差動抵抗部４４に流れる電流の合計を一定とする。
【００２２】
このようなドライバ回路１０は、出力スイッチ部４６がオンし、差動スイッチ部４８がオフしている場合、出力端３２および差動端３４の電圧を下式のような電圧とする。なお、ＶＰは、出力端３２の電圧を表す。ＶＮは、差動端３４の電圧を表す。ＩＬは、定電流源５０が流す定電流の電流値を表す。Ｖｃｃは、定電圧源２０から発生される定電圧を表す。Ｒは、出力抵抗部４２の抵抗値を表す。
ＶＰ＝Ｖｃｃ−（ＩＬ×Ｒ）
ＶＮ＝Ｖｃｃ
【００２３】
また、ドライバ回路１０は、出力スイッチ部４６がオフし、差動スイッチ部４８がオンしている場合、出力端３２および差動端３４の電圧を下式のような電圧とする。
ＶＰ＝Ｖｃｃ
ＶＮ＝Ｖｃｃ−（ＩＬ×Ｒ）
【００２４】
このように、ドライバ回路１０は、出力抵抗部４２の抵抗値に定電流源５０の電流値を乗じた電圧振幅を有する出力信号を出力することができる。
【００２５】
切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を切り替える。切替部５２は、一例として、製造時において、出力抵抗部４２および差動抵抗部４４のそれぞれを指定された抵抗値に設定する。また、切替部５２は、一例として、ユーザの使用時において、出力抵抗部４２および差動抵抗部４４のそれぞれを、ユーザにより指定された抵抗値に設定してもよい。本実施形態においては、切替部５２は、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のゲート端子に同一の制御電圧を与えて、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のソース−ドレイン間を指定された抵抗値に切り替える。
【００２６】
ここで、切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を大きくすることにより、出力信号の電圧振幅を大きくすることができる。また、切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を小さくすることにより、出力信号の論理切替の遷移時間を短くすることができる。このように、切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を切り替えて、当該ドライバ回路１０の特性を切り替えることができる。
【００２７】
以上のように、ドライバ回路１０によれば、定電流源５０に流れる電流量を変化させず、且つ、簡単な制御により、出力信号の電圧振幅および出力信号の論理切替の遷移時間を変更することができる。これにより、ドライバ回路１０によれば、使用目的に応じて特性を簡単に変更することができる汎用性の高いデバイスを実現することができる。
【００２８】
図２は、本実施形態に係る出力抵抗用ＦＥＴ６２における、ソース−ドレイン間に一定の電流を流した場合のゲート電圧に対するオン抵抗（ソース−ドレイン間の抵抗）の特性の一例を示す。なお、図２は、ゲート電圧を０から−１のスケール上に表し、縦軸はオン抵抗を０から１のスケール上に表している。
【００２９】
図２に示されるように、出力抵抗用ＦＥＴ６２は、ゲート電圧に略比例してオン抵抗が変化する。さらに、出力抵抗用ＦＥＴ６２は、オン抵抗を約１０倍の範囲で変化させることができる。出力抵抗部４２は、このような特性の出力抵抗用ＦＥＴ６２を有することにより、出力信号の電圧振幅および出力信号の論理切替の遷移時間を約１０倍の範囲で変化させることができる。
【００３０】
図３は、本実施形態の第１変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００３１】
本変形例に係る切替部５２は、リファレンスＦＥＴ７２と、リファレンスＦＥＴ用定電流源７４と、リファレンス抵抗７６と、リファレンス抵抗用定電流源７８と、制御電圧印加部８０とを有する。
【００３２】
リファレンスＦＥＴ７２は、定電圧源２０とリファレンスＦＥＴ用定電流源７４との間にソース−ドレインが接続される。リファレンスＦＥＴ７２は、出力抵抗用ＦＥＴ６２と同特性に設計された同種類のＦＥＴである。
【００３３】
リファレンスＦＥＴ用定電流源７４は、定電流源５０と同一の定電流をリファレンスＦＥＴ７２のソース−ドレイン間に流す。即ち、リファレンスＦＥＴ用定電流源７４は、出力抵抗部４２の出力抵抗用ＦＥＴ６２および差動抵抗部４４の出力抵抗用ＦＥＴ６２に流れる電流の合計と同一の電流を、リファレンスＦＥＴ７２のソース−ドレイン間に流す。
【００３４】
リファレンス抵抗７６は、定電圧源２０とリファレンス抵抗用定電流源７８との間に接続され、予め定められた抵抗値を有する。リファレンス抵抗７６は、一例として、複数の抵抗素子８２（例えば、第１の抵抗素子８２−１、第２の抵抗素子８２−２および第３の抵抗素子８２−３）と、複数のヒューズ８４（例えば、第１のヒューズ８４−１、第２のヒューズ８４−２および第３のヒューズ８４−３）とを含む。
【００３５】
複数の抵抗素子８２は、並列に接続される。また、複数の抵抗素子８２は、一例として、互いに抵抗値が異なる。複数のヒューズ８４のそれぞれは、複数の抵抗素子８２のそれぞれに対応して設けられる。複数のヒューズ８４のそれぞれは、所定以上の電流が与えられた場合に、対応する抵抗素子８２の一方の端子に接続された配線を切断する。
【００３６】
このようなリファレンス抵抗７６は、複数の抵抗素子８２の合成抵抗が指定された抵抗値となるように、製造段階において、複数のヒューズ８４のうちの選択された何れかのヒューズ８４が切断される。リファレンス抵抗７６は、一例として、指定された抵抗値の抵抗素子８２のみを残し、他の抵抗素子８２に対応するヒューズ８４が全て切断される。これにより、リファレンス抵抗７６は、製造段階において、指定された抵抗値に設定される。
【００３７】
リファレンス抵抗用定電流源７８は、定電流源５０と同一の定電流をリファレンス抵抗７６に流す。即ち、リファレンス抵抗用定電流源７８は、出力抵抗部４２の出力抵抗用ＦＥＴ６２および差動抵抗部４４の出力抵抗用ＦＥＴ６２に流れる電流の合計と同一の電流を、リファレンス抵抗７６に流す。
【００３８】
制御電圧印加部８０は、リファレンスＦＥＴ７２のソース−ドレイン間の電圧を、リファレンス抵抗７６の電圧と一致させる制御電圧を、リファレンスＦＥＴ７２のゲート端子に与える。制御電圧印加部８０は、一例として、リファレンスＦＥＴ７２のソース−ドレイン間の電圧とリファレンス抵抗７６の両端間の電圧との差を０とするような制御電圧を発生する差動増幅器であってよい。これにより、制御電圧印加部８０は、リファレンスＦＥＴ７２のソース−ドレイン間を指定された抵抗値とする制御電圧を、リファレンスＦＥＴ７２のゲート端子に与えることができる。
【００３９】
そして、制御電圧印加部８０は、このような制御電圧を、更に、出力抵抗用ＦＥＴ６２のゲート端子および差動抵抗用ＦＥＴ６４のゲート端子に与える。これにより、制御電圧印加部８０は、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のソース−ドレイン間を、リファレンス抵抗７６と同一の抵抗値とすることができる。
【００４０】
このように、本変形例に係るドライバ回路１０によれば、出力抵抗部４２および差動抵抗部４４の抵抗値を、指定された抵抗値に切り替えることができる。
【００４１】
図４は、本実施形態の第２変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００４２】
本変形例に係る切替部５２は、リファレンスＦＥＴ７２と、リファレンスＦＥＴ用定電流源７４と、制御電圧印加部８０と、設定部８６とを有する。設定部８６は、外部から、出力信号の電圧振幅および出力信号の論理切替の遷移時間が指定される。そして、設定部８６は、指定された電圧振幅および論理切替の遷移時間に応じて出力抵抗部４２および差動抵抗部４４の抵抗値、並びに、定電流源５０が流す電流値を設定する。
【００４３】
設定部８６は、一例として、制御電圧印加部８０に対して設定電圧を与えることにより、出力抵抗部４２および差動抵抗部４４の抵抗値を設定する。制御電圧印加部８０は、与えられた設定電圧と、リファレンスＦＥＴ７２のソース端子の電圧とを一致させるような制御電圧を出力する。そして、制御電圧印加部８０は、出力した制御電圧を、リファレンスＦＥＴ７２、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のゲート端子に与える。
【００４４】
設定部８６は、一例として、複数の電圧振幅および複数の遷移時間の組み合わせ毎に、当該組合せの電圧振幅および遷移時間を実現する出力抵抗部４２および差動抵抗部４４の抵抗値並びに定電流源５０が流す電流値を記述したリストを、予め記憶しておく。設定部８６は、外部から電圧振幅および遷移時間の指定を受けると、リストから対応する抵抗値および電流値を選択する。そして、設定部８６は、出力抵抗部４２および差動抵抗部４４を選択した抵抗値に調整するとともに、定電流源５０が流す電流を選択した電流値に調整する。
【００４５】
このように本変形例に係るドライバ回路１０によれば、ユーザの指定に応じた電圧振幅および遷移時間の出力信号を出力することができる。
【００４６】
図５は、本実施形態の第３変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００４７】
本変形例に係るドライバ回路１０は、出力抵抗部４２と、差動抵抗部４４と、ビット分割部８８と、複数の出力スイッチ部４６と、複数の差動スイッチ部４８と、複数の定電流源５０と、切替部５２とを備える。
【００４８】
ビット分割部８８は、複数のビットにより表される多値の入力信号を外部から受け取る。ビット分割部８８は、入力信号を、ビット毎の信号に分割する。図５の例においては、ビット分割部８８は、２ビットの値を表す差動の入力信号を、１ビット目の値を表わす差動の信号と、２ビット目の値を表す差動の信号とに分割する。
【００４９】
複数の定電流源５０は、入力信号のそれぞれのビットに対応して設けられ、それぞれが対応するビットの重みに応じた電流を流す。図５の例においては、１ビット目に対応する第１の定電流源５０−１は、ＩＬの電流を流す。また、２ビット目に対応する第２の定電流源５０−２は、第１の定電流源５０−１が流す電流量の２倍の電流（２×ＩＬ）の電流を流す。
【００５０】
複数の出力スイッチ部４６は、入力信号のそれぞれのビットに対応して設けられる。そして、複数の出力スイッチ部４６のそれぞれは、対応するビットの値に応じて、出力抵抗部４２を介して定電圧源２０と対応する定電流源５０との間に流れる電流をスイッチングする。
【００５１】
図５の例においては、１ビット目に対応する第１の出力スイッチ部４６−１は、１ビット目の値を表すポジ側の信号に応じて、第１の定電流源５０−１の電流（ＩＬ）を出力抵抗部４２に流すか否かをスイッチングする。また、２ビット目に対応する第２の出力スイッチ部４６−２は、２ビット目の値を表すポジ側の信号に応じて、第２の定電流源５０−２の電流（２×ＩＬ）を出力抵抗部４２に流すか否かをスイッチングする。
【００５２】
複数の差動スイッチ部４８は、入力信号のそれぞれのビットに対応して設けられる。そして、複数の差動スイッチ部４８のそれぞれは、対応するビットの値に応じて、差動抵抗部４４を介して定電圧源２０と対応する定電流源５０との間に流れる電流を、対応するビットの出力スイッチ部４６と逆相でスイッチングする。
【００５３】
図５の例においては、１ビット目に対応する第１の差動スイッチ部４８−１は、１ビット目の値を表すネガ側の信号に応じて、第１の定電流源５０−１の電流（ＩＬ）を差動抵抗部４４に流すか否かをスイッチングする。また、２ビット目に対応する第２の差動スイッチ部４８−２は、２ビット目の値を表すネガ側の信号に応じて、第２の定電流源５０−２の電流（２×ＩＬ）を差動抵抗部４４に流すか否かをスイッチングする。
【００５４】
このような本変形例に係るドライバ回路１０によれば、多値の入力信号に応じた出力信号を出力することができる。そして、本変形例に係るドライバ回路１０によれば、多値の出力信号の電圧振幅および論理切替の遷移時間を切り替えることができる。
【００５５】
図６は、本実施形態の第４変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００５６】
本変形例に係るドライバ回路１０は、補正部９０と、補正用出力スイッチ部９２と、補正用差動スイッチ部９４と、補正用定電流源９６とを更に備える。補正部９０は、出力信号を補正するための差動の補正信号を、入力信号に応じて生成する。補正部９０は、一例として、入力信号のエッジ成分を抽出して、出力信号の高周波数成分を強調するための差動の補正信号を生成する。
【００５７】
補正用定電流源９６は、所定の補正電流を流す。補正用出力スイッチ部９２は、ポジ側の補正信号に応じて、出力抵抗部４２を介して定電圧源２０と補正用定電流源９６との間に流れる電流をスイッチングする。補正用差動スイッチ部９４は、ネガ側の補正信号に応じて、差動抵抗部４４を介して定電圧源２０と補正用定電流源９６との間に流れる電流を、補正用出力スイッチ部９２と逆相でスイッチングする。
【００５８】
このような本変形例に係るドライバ回路１０によれば、補正信号に応じた電圧を加算した出力信号を出力することができる。例えば、本変形例に係るドライバ回路１０では、伝送路により減衰してしまう高周波数成分を予め強調した出力信号を出力することができる。
【００５９】
図７は、本実施形態に係る出力抵抗部４２の構成の第１例を示す。出力抵抗部４２は、一例として、出力抵抗用ＦＥＴ６２のソース−ドレイン間に対して直列に接続された調整用抵抗１０２を更に有する構成であってもよい。これにより、出力抵抗部４２は、オン抵抗が比較的に小さな出力抵抗用ＦＥＴ６２を用いても、出力抵抗部４２の全体の抵抗値を大きくすることができる。
【００６０】
図８は、本実施形態に係る出力抵抗部４２の構成の第２例を示す。出力抵抗部４２は、一例として、定電圧源２０と出力端３２との間にソース−ドレインが並列に接続された複数の出力抵抗用ＦＥＴ６２を有する構成であってよい。
【００６１】
そして、出力抵抗部４２がこのような構成の場合、切替部５２は、複数の出力抵抗用ＦＥＴ６２のそれぞれのゲート端子に対して、個別に制御電圧を与えて、出力抵抗部４２の合成抵抗を指定された抵抗値に切り替える。これにより、出力抵抗部４２は、抵抗値の調整範囲を広くすることができる。
【００６２】
なお、差動抵抗部４４も、図７および図８に示された出力抵抗部４２と同様の構成であってよい。また、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４は、Ｎ−ＭＯＳ型であっても、Ｐ−ＭＯＳ型であってもよい。
【００６３】
図９は、本実施形態に係る試験装置１１０の構成を被試験デバイス２００とともに示す。試験装置１１０は、被試験デバイス２００との間で伝送線路２２０を介して信号を入出力して、被試験デバイス２００を試験する。
【００６４】
試験装置１１０は、信号発生部１１２と、メインドライバ回路１１４と、レプリカドライバ回路１１６と、減算部１１８と、コンパレータ回路１２０と、判定部１２２とを備える。信号発生部１１２は、被試験デバイス２００に与える試験信号を発生する。
【００６５】
メインドライバ回路１１４は、試験信号に応じた電圧の出力信号を被試験デバイス２００の入出力端子２１０に与える。ここで、メインドライバ回路１１４は、図１から図８を参照して説明した本実施形態に係るドライバ回路１０であってよい。これにより、メインドライバ回路１１４は、被試験デバイス２００に与える試験信号の電圧振幅を適切に調整することができる。
【００６６】
レプリカドライバ回路１１６は、試験信号に応じた補正信号を出力する。レプリカドライバ回路１１６は、一例として、メインドライバ回路１１４から出力される試験信号の電圧振幅の１／２の電圧振幅の補正信号を出力する。ここで、レプリカドライバ回路１１６は、図１から図８を参照して説明した本実施形態に係るドライバ回路１０であってよい。これにより、レプリカドライバ回路１１６は、補正信号の電圧振幅を適切な値に調整することができる。
【００６７】
減算部１１８は、被試験デバイス２００の入出力端子２１０から出力された出力信号を入力し、入力した出力信号から補正信号を減ずる。コンパレータ回路１２０は、減算部１１８から出力された信号の値を取得する。判定部１２２は、コンパレータ回路１２０により取得した値を期待値と比較して被試験デバイス２００の良否を判定する。
【００６８】
このような試験装置１１０は、被試験デバイス２００との間で、所定の伝送遅延を有する伝送線路２２０を介して信号を入出力する。従って、試験装置１１０から被試験デバイス２００へ試験信号が伝送される期間と、被試験デバイス２００から試験装置１１０へ出力信号が伝送される期間とを短いマージンで切り替えると、コンパレータ回路１２０の入力端において、試験信号の出力タイミングと出力信号の入力タイミングとが重複する可能性がある。
【００６９】
本実施形態に係る試験装置１１０は、被試験デバイス２００から出力された出力信号から、メインドライバ回路１１４から出力された試験信号の成分を除去した信号をコンパレータ回路１２０に与えることができる。これにより、このような試験装置１１０によれば、高速に被試験デバイス２００を試験することができる。
【００７０】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７２】
１０ ドライバ回路、２０ 定電圧源、２２ 出力バッファ、２４ 抵抗、２６ 寄生容量、３２ 出力端、３４ 差動端、４２ 出力抵抗部、４４ 差動抵抗部、４６ 出力スイッチ部、４８ 差動スイッチ部、５０ 定電流源、５２ 切替部、６２ 出力抵抗用ＦＥＴ、６４ 差動抵抗用ＦＥＴ、７２ リファレンスＦＥＴ、７４ リファレンスＦＥＴ用定電流源、７６ リファレンス抵抗、７８ リファレンス抵抗用定電流源、８０ 制御電圧印加部、８２ 抵抗素子、８４ ヒューズ、８６ 設定部、８８ ビット分割部、９０ 補正部、９２ 補正用出力スイッチ部、９４ 補正用差動スイッチ部、９６ 補正用定電流源、１０２ 調整用抵抗、１１０ 試験装置、１１２ 信号発生部、１１４ メインドライバ回路、１１６ レプリカドライバ回路、１１８ 減算部、１２０ コンパレータ回路、１２２ 判定部、２００ 被試験デバイス、２１０ 入出力端子、２２０ 伝送線路
【技術分野】
【０００１】
本発明は、ドライバ回路および試験装置に関する。
【背景技術】
【０００２】
ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）と呼ばれるドライバ回路が知られている。ＣＭＬは、差動の入力信号に応じて互いに逆相でスイッチングする一対のトランジスタと、一対のトランジスタのそれぞれのコレクタを定電圧源にプルアップする一対の抵抗と、一対のトランジスタのエミッタに共通に接続された定電流源とを備える。このようなＣＭＬは、一対のトランジスタのコレクタから出力信号を出力する。
【０００３】
ＣＭＬにおいて、出力信号の電圧振幅は、トランジスタのコレクタから定電圧源にプルアップされた抵抗の抵抗値と、定電流源の電流値とを乗じた値となる。従って、ＣＭＬでは、プルアップ抵抗を大きくするほど、出力信号の電圧振幅を大きくすることができる。
【０００４】
また、ＣＭＬにおいて、出力信号の論理切替の遷移時間は、プルアップ抵抗の抵抗値と、トランジスタのコレクタに接続された寄生容量の容量値とを乗じた値に比例する。従って、ＣＭＬは、プルアップ抵抗を小さくするほど、出力信号の論理切替の遷移時間を短くすることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＣＭＬでは、大振幅動作および高速動作の両者を１つのデバイスで実現するには、プルアップ抵抗の抵抗値を小さくし、且つ、定電流源の電流値を大きくしなければならなかった。しかし、定電流源の電流値を大きくすると、消費電力が大きくなってしまっていた。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の１つの態様においては、与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、定電圧源と前記出力端との間に設けられる出力抵抗部と、前記入力信号に応じて前記出力端の電圧をスイッチングする出力スイッチ部と、前記出力抵抗部の抵抗値を切り替える切替部と、を備えるドライバ回路を提供する。また、このドライバ回路を備える試験装置を提供する。
【０００７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態に係るドライバ回路１０の構成を、定電圧源２０、出力バッファ２２、抵抗２４および寄生容量２６とともに示す。
【図２】図２は、本実施形態に係る出力抵抗用ＦＥＴ６２のゲート電圧に対するオン抵抗の特性の一例を示す。
【図３】図３は、本実施形態の第１変形例に係るドライバ回路１０の構成を示す。
【図４】図４は、本実施形態の第２変形例に係るドライバ回路１０の構成を示す。
【図５】図５は、本実施形態の第３変形例に係るドライバ回路１０の構成を示す。
【図６】図６は、本実施形態の第４変形例に係るドライバ回路１０の構成を示す。
【図７】図７は、本実施形態に係る出力抵抗部４２の構成の第１例を示す。
【図８】図８は、本実施形態に係る出力抵抗部４２の構成の第２例を示す。
【図９】図９は、本実施形態に係る試験装置１１０の構成を被試験デバイス２００とともに示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、本実施形態に係るドライバ回路１０の構成を、定電圧源２０、出力バッファ２２、抵抗２４および寄生容量２６とともに示す。ドライバ回路１０は、差動の入力信号（ポジ側の入力信号およびネガ側の入力信号）が与えられ、与えられた入力信号に応じた出力信号を出力端３２から出力する。
【００１１】
なお、ドライバ回路１０は、差動の出力信号を出力してもよいし、単相の出力信号を出力してもよい。差動の出力信号を出力する場合には、ドライバ回路１０は、出力端３２からポジ側の出力信号を出力し、差動端３４からネガ側の出力信号を出力する。
【００１２】
また、ドライバ回路１０は、定電圧源２０から所定の定電圧が与えられる。また、本例においては、ドライバ回路１０は、出力信号を出力バッファ２２に与える。出力バッファ２２は、抵抗２４（例えば５０Ωの抵抗）を介して、負荷に出力電圧を供給する。また、ドライバ回路１０は、出力端３２とグランドとの間に寄生容量２６を有する。
【００１３】
ドライバ回路１０は、出力抵抗部４２と、差動抵抗部４４と、出力スイッチ部４６と、差動スイッチ部４８と、定電流源５０と、切替部５２とを備える。
【００１４】
出力抵抗部４２は、定電圧源２０と出力端３２との間に設けられる。出力抵抗部４２は、外部からの制御に応じて抵抗値が変化する。
【００１５】
本実施形態において、出力抵抗部４２は、定電圧源２０と出力端３２との間にソース−ドレインが接続された出力抵抗用ＦＥＴ（電界効果型トランジスタ）６２を有する。出力抵抗用ＦＥＴ６２は、ソース−ドレイン間に一定の電流が流されている場合、ゲート電圧に応じてソース−ドレイン間の抵抗値が変化する。
【００１６】
差動抵抗部４４は、定電圧源２０と差動端３４との間に設けられる。差動抵抗部４４は、外部からの制御に応じて抵抗値が変化する。本実施形態においては、差動抵抗部４４は、出力抵抗部４２と同一の抵抗値に制御される。
【００１７】
本実施形態において、差動抵抗部４４は、定電圧源２０と差動端３４との間にソース−ドレインが接続された差動抵抗用ＦＥＴ６４を有する。差動抵抗用ＦＥＴ６４は、出力抵抗用ＦＥＴ６２と同特性に設計された同種類のＦＥＴである。
【００１８】
出力スイッチ部４６は、入力信号に応じて出力端３２の電圧をスイッチングする。本実施形態において、出力スイッチ部４６は、ポジ側の入力信号に応じて出力端３２と定電流源５０との間を接続または切断して、出力抵抗部４２を介して定電圧源２０と定電流源５０との間に流れる電流をスイッチングする。
【００１９】
差動スイッチ部４８は、入力信号に応じて差動端３４の電圧を、出力スイッチ部４６と逆相でスイッチングする。本実施形態において、差動スイッチ部４８は、ネガ側の入力信号に応じて差動端３４と定電流源５０との間を接続または切断して、差動抵抗部４４を介して定電圧源２０と定電流源５０との間に流れる電流を、出力スイッチ部４６と逆相でスイッチングする。
【００２０】
出力スイッチ部４６および差動スイッチ部４８は、一例として、バイポーラトランジスタであってよい。また、出力スイッチ部４６および差動スイッチ部４８は、一例として、ＦＥＴであってもよい。
【００２１】
定電流源５０は、所定の定電流を流す。本実施形態においては、定電流源５０は、出力抵抗部４２および差動抵抗部４４に流れる電流の合計を一定とする。
【００２２】
このようなドライバ回路１０は、出力スイッチ部４６がオンし、差動スイッチ部４８がオフしている場合、出力端３２および差動端３４の電圧を下式のような電圧とする。なお、ＶＰは、出力端３２の電圧を表す。ＶＮは、差動端３４の電圧を表す。ＩＬは、定電流源５０が流す定電流の電流値を表す。Ｖｃｃは、定電圧源２０から発生される定電圧を表す。Ｒは、出力抵抗部４２の抵抗値を表す。
ＶＰ＝Ｖｃｃ−（ＩＬ×Ｒ）
ＶＮ＝Ｖｃｃ
【００２３】
また、ドライバ回路１０は、出力スイッチ部４６がオフし、差動スイッチ部４８がオンしている場合、出力端３２および差動端３４の電圧を下式のような電圧とする。
ＶＰ＝Ｖｃｃ
ＶＮ＝Ｖｃｃ−（ＩＬ×Ｒ）
【００２４】
このように、ドライバ回路１０は、出力抵抗部４２の抵抗値に定電流源５０の電流値を乗じた電圧振幅を有する出力信号を出力することができる。
【００２５】
切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を切り替える。切替部５２は、一例として、製造時において、出力抵抗部４２および差動抵抗部４４のそれぞれを指定された抵抗値に設定する。また、切替部５２は、一例として、ユーザの使用時において、出力抵抗部４２および差動抵抗部４４のそれぞれを、ユーザにより指定された抵抗値に設定してもよい。本実施形態においては、切替部５２は、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のゲート端子に同一の制御電圧を与えて、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のソース−ドレイン間を指定された抵抗値に切り替える。
【００２６】
ここで、切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を大きくすることにより、出力信号の電圧振幅を大きくすることができる。また、切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を小さくすることにより、出力信号の論理切替の遷移時間を短くすることができる。このように、切替部５２は、出力抵抗部４２および差動抵抗部４４の抵抗値を切り替えて、当該ドライバ回路１０の特性を切り替えることができる。
【００２７】
以上のように、ドライバ回路１０によれば、定電流源５０に流れる電流量を変化させず、且つ、簡単な制御により、出力信号の電圧振幅および出力信号の論理切替の遷移時間を変更することができる。これにより、ドライバ回路１０によれば、使用目的に応じて特性を簡単に変更することができる汎用性の高いデバイスを実現することができる。
【００２８】
図２は、本実施形態に係る出力抵抗用ＦＥＴ６２における、ソース−ドレイン間に一定の電流を流した場合のゲート電圧に対するオン抵抗（ソース−ドレイン間の抵抗）の特性の一例を示す。なお、図２は、ゲート電圧を０から−１のスケール上に表し、縦軸はオン抵抗を０から１のスケール上に表している。
【００２９】
図２に示されるように、出力抵抗用ＦＥＴ６２は、ゲート電圧に略比例してオン抵抗が変化する。さらに、出力抵抗用ＦＥＴ６２は、オン抵抗を約１０倍の範囲で変化させることができる。出力抵抗部４２は、このような特性の出力抵抗用ＦＥＴ６２を有することにより、出力信号の電圧振幅および出力信号の論理切替の遷移時間を約１０倍の範囲で変化させることができる。
【００３０】
図３は、本実施形態の第１変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００３１】
本変形例に係る切替部５２は、リファレンスＦＥＴ７２と、リファレンスＦＥＴ用定電流源７４と、リファレンス抵抗７６と、リファレンス抵抗用定電流源７８と、制御電圧印加部８０とを有する。
【００３２】
リファレンスＦＥＴ７２は、定電圧源２０とリファレンスＦＥＴ用定電流源７４との間にソース−ドレインが接続される。リファレンスＦＥＴ７２は、出力抵抗用ＦＥＴ６２と同特性に設計された同種類のＦＥＴである。
【００３３】
リファレンスＦＥＴ用定電流源７４は、定電流源５０と同一の定電流をリファレンスＦＥＴ７２のソース−ドレイン間に流す。即ち、リファレンスＦＥＴ用定電流源７４は、出力抵抗部４２の出力抵抗用ＦＥＴ６２および差動抵抗部４４の出力抵抗用ＦＥＴ６２に流れる電流の合計と同一の電流を、リファレンスＦＥＴ７２のソース−ドレイン間に流す。
【００３４】
リファレンス抵抗７６は、定電圧源２０とリファレンス抵抗用定電流源７８との間に接続され、予め定められた抵抗値を有する。リファレンス抵抗７６は、一例として、複数の抵抗素子８２（例えば、第１の抵抗素子８２−１、第２の抵抗素子８２−２および第３の抵抗素子８２−３）と、複数のヒューズ８４（例えば、第１のヒューズ８４−１、第２のヒューズ８４−２および第３のヒューズ８４−３）とを含む。
【００３５】
複数の抵抗素子８２は、並列に接続される。また、複数の抵抗素子８２は、一例として、互いに抵抗値が異なる。複数のヒューズ８４のそれぞれは、複数の抵抗素子８２のそれぞれに対応して設けられる。複数のヒューズ８４のそれぞれは、所定以上の電流が与えられた場合に、対応する抵抗素子８２の一方の端子に接続された配線を切断する。
【００３６】
このようなリファレンス抵抗７６は、複数の抵抗素子８２の合成抵抗が指定された抵抗値となるように、製造段階において、複数のヒューズ８４のうちの選択された何れかのヒューズ８４が切断される。リファレンス抵抗７６は、一例として、指定された抵抗値の抵抗素子８２のみを残し、他の抵抗素子８２に対応するヒューズ８４が全て切断される。これにより、リファレンス抵抗７６は、製造段階において、指定された抵抗値に設定される。
【００３７】
リファレンス抵抗用定電流源７８は、定電流源５０と同一の定電流をリファレンス抵抗７６に流す。即ち、リファレンス抵抗用定電流源７８は、出力抵抗部４２の出力抵抗用ＦＥＴ６２および差動抵抗部４４の出力抵抗用ＦＥＴ６２に流れる電流の合計と同一の電流を、リファレンス抵抗７６に流す。
【００３８】
制御電圧印加部８０は、リファレンスＦＥＴ７２のソース−ドレイン間の電圧を、リファレンス抵抗７６の電圧と一致させる制御電圧を、リファレンスＦＥＴ７２のゲート端子に与える。制御電圧印加部８０は、一例として、リファレンスＦＥＴ７２のソース−ドレイン間の電圧とリファレンス抵抗７６の両端間の電圧との差を０とするような制御電圧を発生する差動増幅器であってよい。これにより、制御電圧印加部８０は、リファレンスＦＥＴ７２のソース−ドレイン間を指定された抵抗値とする制御電圧を、リファレンスＦＥＴ７２のゲート端子に与えることができる。
【００３９】
そして、制御電圧印加部８０は、このような制御電圧を、更に、出力抵抗用ＦＥＴ６２のゲート端子および差動抵抗用ＦＥＴ６４のゲート端子に与える。これにより、制御電圧印加部８０は、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のソース−ドレイン間を、リファレンス抵抗７６と同一の抵抗値とすることができる。
【００４０】
このように、本変形例に係るドライバ回路１０によれば、出力抵抗部４２および差動抵抗部４４の抵抗値を、指定された抵抗値に切り替えることができる。
【００４１】
図４は、本実施形態の第２変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００４２】
本変形例に係る切替部５２は、リファレンスＦＥＴ７２と、リファレンスＦＥＴ用定電流源７４と、制御電圧印加部８０と、設定部８６とを有する。設定部８６は、外部から、出力信号の電圧振幅および出力信号の論理切替の遷移時間が指定される。そして、設定部８６は、指定された電圧振幅および論理切替の遷移時間に応じて出力抵抗部４２および差動抵抗部４４の抵抗値、並びに、定電流源５０が流す電流値を設定する。
【００４３】
設定部８６は、一例として、制御電圧印加部８０に対して設定電圧を与えることにより、出力抵抗部４２および差動抵抗部４４の抵抗値を設定する。制御電圧印加部８０は、与えられた設定電圧と、リファレンスＦＥＴ７２のソース端子の電圧とを一致させるような制御電圧を出力する。そして、制御電圧印加部８０は、出力した制御電圧を、リファレンスＦＥＴ７２、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４のゲート端子に与える。
【００４４】
設定部８６は、一例として、複数の電圧振幅および複数の遷移時間の組み合わせ毎に、当該組合せの電圧振幅および遷移時間を実現する出力抵抗部４２および差動抵抗部４４の抵抗値並びに定電流源５０が流す電流値を記述したリストを、予め記憶しておく。設定部８６は、外部から電圧振幅および遷移時間の指定を受けると、リストから対応する抵抗値および電流値を選択する。そして、設定部８６は、出力抵抗部４２および差動抵抗部４４を選択した抵抗値に調整するとともに、定電流源５０が流す電流を選択した電流値に調整する。
【００４５】
このように本変形例に係るドライバ回路１０によれば、ユーザの指定に応じた電圧振幅および遷移時間の出力信号を出力することができる。
【００４６】
図５は、本実施形態の第３変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００４７】
本変形例に係るドライバ回路１０は、出力抵抗部４２と、差動抵抗部４４と、ビット分割部８８と、複数の出力スイッチ部４６と、複数の差動スイッチ部４８と、複数の定電流源５０と、切替部５２とを備える。
【００４８】
ビット分割部８８は、複数のビットにより表される多値の入力信号を外部から受け取る。ビット分割部８８は、入力信号を、ビット毎の信号に分割する。図５の例においては、ビット分割部８８は、２ビットの値を表す差動の入力信号を、１ビット目の値を表わす差動の信号と、２ビット目の値を表す差動の信号とに分割する。
【００４９】
複数の定電流源５０は、入力信号のそれぞれのビットに対応して設けられ、それぞれが対応するビットの重みに応じた電流を流す。図５の例においては、１ビット目に対応する第１の定電流源５０−１は、ＩＬの電流を流す。また、２ビット目に対応する第２の定電流源５０−２は、第１の定電流源５０−１が流す電流量の２倍の電流（２×ＩＬ）の電流を流す。
【００５０】
複数の出力スイッチ部４６は、入力信号のそれぞれのビットに対応して設けられる。そして、複数の出力スイッチ部４６のそれぞれは、対応するビットの値に応じて、出力抵抗部４２を介して定電圧源２０と対応する定電流源５０との間に流れる電流をスイッチングする。
【００５１】
図５の例においては、１ビット目に対応する第１の出力スイッチ部４６−１は、１ビット目の値を表すポジ側の信号に応じて、第１の定電流源５０−１の電流（ＩＬ）を出力抵抗部４２に流すか否かをスイッチングする。また、２ビット目に対応する第２の出力スイッチ部４６−２は、２ビット目の値を表すポジ側の信号に応じて、第２の定電流源５０−２の電流（２×ＩＬ）を出力抵抗部４２に流すか否かをスイッチングする。
【００５２】
複数の差動スイッチ部４８は、入力信号のそれぞれのビットに対応して設けられる。そして、複数の差動スイッチ部４８のそれぞれは、対応するビットの値に応じて、差動抵抗部４４を介して定電圧源２０と対応する定電流源５０との間に流れる電流を、対応するビットの出力スイッチ部４６と逆相でスイッチングする。
【００５３】
図５の例においては、１ビット目に対応する第１の差動スイッチ部４８−１は、１ビット目の値を表すネガ側の信号に応じて、第１の定電流源５０−１の電流（ＩＬ）を差動抵抗部４４に流すか否かをスイッチングする。また、２ビット目に対応する第２の差動スイッチ部４８−２は、２ビット目の値を表すネガ側の信号に応じて、第２の定電流源５０−２の電流（２×ＩＬ）を差動抵抗部４４に流すか否かをスイッチングする。
【００５４】
このような本変形例に係るドライバ回路１０によれば、多値の入力信号に応じた出力信号を出力することができる。そして、本変形例に係るドライバ回路１０によれば、多値の出力信号の電圧振幅および論理切替の遷移時間を切り替えることができる。
【００５５】
図６は、本実施形態の第４変形例に係るドライバ回路１０の構成を示す。本変形例に係るドライバ回路１０は、図１に示されたドライバ回路１０と略同一の構成および機能を採るので、図１に示されたドライバ回路１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００５６】
本変形例に係るドライバ回路１０は、補正部９０と、補正用出力スイッチ部９２と、補正用差動スイッチ部９４と、補正用定電流源９６とを更に備える。補正部９０は、出力信号を補正するための差動の補正信号を、入力信号に応じて生成する。補正部９０は、一例として、入力信号のエッジ成分を抽出して、出力信号の高周波数成分を強調するための差動の補正信号を生成する。
【００５７】
補正用定電流源９６は、所定の補正電流を流す。補正用出力スイッチ部９２は、ポジ側の補正信号に応じて、出力抵抗部４２を介して定電圧源２０と補正用定電流源９６との間に流れる電流をスイッチングする。補正用差動スイッチ部９４は、ネガ側の補正信号に応じて、差動抵抗部４４を介して定電圧源２０と補正用定電流源９６との間に流れる電流を、補正用出力スイッチ部９２と逆相でスイッチングする。
【００５８】
このような本変形例に係るドライバ回路１０によれば、補正信号に応じた電圧を加算した出力信号を出力することができる。例えば、本変形例に係るドライバ回路１０では、伝送路により減衰してしまう高周波数成分を予め強調した出力信号を出力することができる。
【００５９】
図７は、本実施形態に係る出力抵抗部４２の構成の第１例を示す。出力抵抗部４２は、一例として、出力抵抗用ＦＥＴ６２のソース−ドレイン間に対して直列に接続された調整用抵抗１０２を更に有する構成であってもよい。これにより、出力抵抗部４２は、オン抵抗が比較的に小さな出力抵抗用ＦＥＴ６２を用いても、出力抵抗部４２の全体の抵抗値を大きくすることができる。
【００６０】
図８は、本実施形態に係る出力抵抗部４２の構成の第２例を示す。出力抵抗部４２は、一例として、定電圧源２０と出力端３２との間にソース−ドレインが並列に接続された複数の出力抵抗用ＦＥＴ６２を有する構成であってよい。
【００６１】
そして、出力抵抗部４２がこのような構成の場合、切替部５２は、複数の出力抵抗用ＦＥＴ６２のそれぞれのゲート端子に対して、個別に制御電圧を与えて、出力抵抗部４２の合成抵抗を指定された抵抗値に切り替える。これにより、出力抵抗部４２は、抵抗値の調整範囲を広くすることができる。
【００６２】
なお、差動抵抗部４４も、図７および図８に示された出力抵抗部４２と同様の構成であってよい。また、出力抵抗用ＦＥＴ６２および差動抵抗用ＦＥＴ６４は、Ｎ−ＭＯＳ型であっても、Ｐ−ＭＯＳ型であってもよい。
【００６３】
図９は、本実施形態に係る試験装置１１０の構成を被試験デバイス２００とともに示す。試験装置１１０は、被試験デバイス２００との間で伝送線路２２０を介して信号を入出力して、被試験デバイス２００を試験する。
【００６４】
試験装置１１０は、信号発生部１１２と、メインドライバ回路１１４と、レプリカドライバ回路１１６と、減算部１１８と、コンパレータ回路１２０と、判定部１２２とを備える。信号発生部１１２は、被試験デバイス２００に与える試験信号を発生する。
【００６５】
メインドライバ回路１１４は、試験信号に応じた電圧の出力信号を被試験デバイス２００の入出力端子２１０に与える。ここで、メインドライバ回路１１４は、図１から図８を参照して説明した本実施形態に係るドライバ回路１０であってよい。これにより、メインドライバ回路１１４は、被試験デバイス２００に与える試験信号の電圧振幅を適切に調整することができる。
【００６６】
レプリカドライバ回路１１６は、試験信号に応じた補正信号を出力する。レプリカドライバ回路１１６は、一例として、メインドライバ回路１１４から出力される試験信号の電圧振幅の１／２の電圧振幅の補正信号を出力する。ここで、レプリカドライバ回路１１６は、図１から図８を参照して説明した本実施形態に係るドライバ回路１０であってよい。これにより、レプリカドライバ回路１１６は、補正信号の電圧振幅を適切な値に調整することができる。
【００６７】
減算部１１８は、被試験デバイス２００の入出力端子２１０から出力された出力信号を入力し、入力した出力信号から補正信号を減ずる。コンパレータ回路１２０は、減算部１１８から出力された信号の値を取得する。判定部１２２は、コンパレータ回路１２０により取得した値を期待値と比較して被試験デバイス２００の良否を判定する。
【００６８】
このような試験装置１１０は、被試験デバイス２００との間で、所定の伝送遅延を有する伝送線路２２０を介して信号を入出力する。従って、試験装置１１０から被試験デバイス２００へ試験信号が伝送される期間と、被試験デバイス２００から試験装置１１０へ出力信号が伝送される期間とを短いマージンで切り替えると、コンパレータ回路１２０の入力端において、試験信号の出力タイミングと出力信号の入力タイミングとが重複する可能性がある。
【００６９】
本実施形態に係る試験装置１１０は、被試験デバイス２００から出力された出力信号から、メインドライバ回路１１４から出力された試験信号の成分を除去した信号をコンパレータ回路１２０に与えることができる。これにより、このような試験装置１１０によれば、高速に被試験デバイス２００を試験することができる。
【００７０】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７２】
１０ ドライバ回路、２０ 定電圧源、２２ 出力バッファ、２４ 抵抗、２６ 寄生容量、３２ 出力端、３４ 差動端、４２ 出力抵抗部、４４ 差動抵抗部、４６ 出力スイッチ部、４８ 差動スイッチ部、５０ 定電流源、５２ 切替部、６２ 出力抵抗用ＦＥＴ、６４ 差動抵抗用ＦＥＴ、７２ リファレンスＦＥＴ、７４ リファレンスＦＥＴ用定電流源、７６ リファレンス抵抗、７８ リファレンス抵抗用定電流源、８０ 制御電圧印加部、８２ 抵抗素子、８４ ヒューズ、８６ 設定部、８８ ビット分割部、９０ 補正部、９２ 補正用出力スイッチ部、９４ 補正用差動スイッチ部、９６ 補正用定電流源、１０２ 調整用抵抗、１１０ 試験装置、１１２ 信号発生部、１１４ メインドライバ回路、１１６ レプリカドライバ回路、１１８ 減算部、１２０ コンパレータ回路、１２２ 判定部、２００ 被試験デバイス、２１０ 入出力端子、２２０ 伝送線路
【特許請求の範囲】
【請求項１】
与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、
定電圧源と前記出力端との間に設けられる出力抵抗部と、
前記入力信号に応じて前記出力端の電圧をスイッチングする出力スイッチ部と、
前記出力抵抗部の抵抗値を切り替える切替部と、
を備えるドライバ回路。
【請求項２】
前記出力抵抗部は、前記定電圧源と前記出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、
前記切替部は、前記出力抵抗用ＦＥＴのゲート端子に制御電圧を与えて、前記出力抵抗用ＦＥＴのソース−ドレイン間を指定された抵抗値に切り替える
請求項１に記載のドライバ回路。
【請求項３】
前記切替部は、
前記出力抵抗用ＦＥＴと同特性に設計されたリファレンスＦＥＴと、
前記リファレンスＦＥＴのソース−ドレイン間を指定された抵抗値とする制御電圧を、前記出力抵抗用ＦＥＴおよび前記リファレンスＦＥＴのゲート端子に与える制御電圧印加部と、
を有する請求項２に記載のドライバ回路。
【請求項４】
当該ドライバ回路は、
前記定電圧源と差動端との間に設けられる差動抵抗部と、
前記入力信号に応じて前記差動端の電圧を、前記出力スイッチ部と逆相でスイッチングする差動スイッチ部と、
前記出力抵抗部および前記差動抵抗部に流れる電流の合計を一定とする定電流源と、
を更に備える請求項１から３の何れかに記載のドライバ回路。
【請求項５】
前記出力抵抗部は、前記定電圧源と前記出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、
前記切替部は、
前記出力抵抗用ＦＥＴと同特性に設計されたリファレンスＦＥＴと、
前記出力抵抗部および前記差動抵抗部に流れる電流の合計と同一の電流を、前記リファレンスＦＥＴのソース−ドレイン間に流すリファレンスＦＥＴ用定電流源と、
予め定められた抵抗値のリファレンス抵抗と、
前記出力抵抗部および前記差動抵抗部に流れる電流の合計と同一の電流を、前記リファレンス抵抗に流すリファレンス抵抗用定電流源と、
前記リファレンスＦＥＴのソース−ドレイン間の電圧を前記リファレンス抵抗の電圧と一致させる制御電圧を、前記出力抵抗用ＦＥＴおよび前記リファレンスＦＥＴのゲート端子に与える制御電圧印加部と、
を有する請求項４に記載のドライバ回路。
【請求項６】
前記リファレンス抵抗は、
並列に接続された複数の抵抗素子と、
前記複数の抵抗素子のそれぞれに対応して設けられ、所定以上の電流が与えられた場合に対応する抵抗素子の一方の端子の配線を切断する複数のヒューズと、
を含み、
当該リファレンス抵抗が指定された抵抗値となるように、複数のヒューズのうちの少なくとも１つが製造段階において切断される
請求項５に記載のドライバ回路。
【請求項７】
当該ドライバ回路は、
複数のビットにより表される入力信号のそれぞれのビットに対応して設けられ、対応するビットの重みに応じた電流を流す複数の定電流源と、
前記入力信号のそれぞれのビットに対応して設けられ、対応するビットの値に応じて、前記出力抵抗部を介して前記定電圧源と対応する前記定電流源との間に流れる電流をスイッチングする複数の出力スイッチ部と、
前記入力信号のそれぞれのビットに対応して設けられ、対応するビットの値に応じて、前記差動抵抗部を介して前記定電圧源と対応する前記定電流源との間に流れる電流を、対応するビットの前記出力スイッチ部と逆相でスイッチングする複数の差動スイッチ部と、
を備える請求項４から６の何れかに記載のドライバ回路。
【請求項８】
当該ドライバ回路は、
補正電流を流す補正用定電流源と、
前記出力信号を補正するための補正信号に応じて、前記出力抵抗部を介して前記定電圧源と前記補正用定電流源との間に流れる電流をスイッチングする補正用出力スイッチ部と、
前記補正信号に応じて、前記差動抵抗部を介して前記定電圧源と前記補正用定電流源との間に流れる電流を、前記補正用出力スイッチ部と逆相でスイッチングする補正用差動スイッチ部と、
を備える請求項４から６の何れかに記載のドライバ回路。
【請求項９】
前記出力抵抗部は、前記出力抵抗用ＦＥＴのソース−ドレイン間に対して直列に接続された調整用抵抗を更に有する
請求項５に記載のドライバ回路。
【請求項１０】
前記出力抵抗部は、前記定電圧源と前記出力端との間にソース−ドレインが並列に接続された複数の出力抵抗用ＦＥＴを有し、
前記切替部は、前記複数の出力抵抗用ＦＥＴのそれぞれのゲート端子に対して、個別に制御電圧を与えて、前記出力抵抗部の合成抵抗を指定された抵抗値に切り替える
請求項４に記載のドライバ回路。
【請求項１１】
前記切替部は、指定された電圧振幅および論理切替の遷移時間の少なくとも一方に応じて、前記出力抵抗部の抵抗値および前記定電流源が流す電流値を設定する設定部を更に有する
請求項４から１０の何れかに記載のドライバ回路。
【請求項１２】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに与える試験信号を発生する信号発生部と、
前記試験信号に応じた出力信号を前記被試験デバイスに与える請求項１から１１の何れかに記載のドライバ回路と、
を備える試験装置。
【請求項１３】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに与える試験信号を発生する信号発生部と、
前記試験信号に応じた出力信号を前記被試験デバイスの入出力端子に与えるメインドライバ回路と、
前記試験信号に応じた補正信号を出力する請求項１から１１の何れかに記載のドライバ回路であるレプリカドライバ回路と、
前記被試験デバイスの前記入出力端子から出力された出力信号から、前記補正信号を減ずる減算部と、
前記減算部から出力された信号の値を取得するコンパレータ回路と、
前記コンパレータ回路により取得した値を期待値と比較して前記被試験デバイスの良否を判定する判定部と、
を備える試験装置。
【請求項１】
与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、
定電圧源と前記出力端との間に設けられる出力抵抗部と、
前記入力信号に応じて前記出力端の電圧をスイッチングする出力スイッチ部と、
前記出力抵抗部の抵抗値を切り替える切替部と、
を備えるドライバ回路。
【請求項２】
前記出力抵抗部は、前記定電圧源と前記出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、
前記切替部は、前記出力抵抗用ＦＥＴのゲート端子に制御電圧を与えて、前記出力抵抗用ＦＥＴのソース−ドレイン間を指定された抵抗値に切り替える
請求項１に記載のドライバ回路。
【請求項３】
前記切替部は、
前記出力抵抗用ＦＥＴと同特性に設計されたリファレンスＦＥＴと、
前記リファレンスＦＥＴのソース−ドレイン間を指定された抵抗値とする制御電圧を、前記出力抵抗用ＦＥＴおよび前記リファレンスＦＥＴのゲート端子に与える制御電圧印加部と、
を有する請求項２に記載のドライバ回路。
【請求項４】
当該ドライバ回路は、
前記定電圧源と差動端との間に設けられる差動抵抗部と、
前記入力信号に応じて前記差動端の電圧を、前記出力スイッチ部と逆相でスイッチングする差動スイッチ部と、
前記出力抵抗部および前記差動抵抗部に流れる電流の合計を一定とする定電流源と、
を更に備える請求項１から３の何れかに記載のドライバ回路。
【請求項５】
前記出力抵抗部は、前記定電圧源と前記出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、
前記切替部は、
前記出力抵抗用ＦＥＴと同特性に設計されたリファレンスＦＥＴと、
前記出力抵抗部および前記差動抵抗部に流れる電流の合計と同一の電流を、前記リファレンスＦＥＴのソース−ドレイン間に流すリファレンスＦＥＴ用定電流源と、
予め定められた抵抗値のリファレンス抵抗と、
前記出力抵抗部および前記差動抵抗部に流れる電流の合計と同一の電流を、前記リファレンス抵抗に流すリファレンス抵抗用定電流源と、
前記リファレンスＦＥＴのソース−ドレイン間の電圧を前記リファレンス抵抗の電圧と一致させる制御電圧を、前記出力抵抗用ＦＥＴおよび前記リファレンスＦＥＴのゲート端子に与える制御電圧印加部と、
を有する請求項４に記載のドライバ回路。
【請求項６】
前記リファレンス抵抗は、
並列に接続された複数の抵抗素子と、
前記複数の抵抗素子のそれぞれに対応して設けられ、所定以上の電流が与えられた場合に対応する抵抗素子の一方の端子の配線を切断する複数のヒューズと、
を含み、
当該リファレンス抵抗が指定された抵抗値となるように、複数のヒューズのうちの少なくとも１つが製造段階において切断される
請求項５に記載のドライバ回路。
【請求項７】
当該ドライバ回路は、
複数のビットにより表される入力信号のそれぞれのビットに対応して設けられ、対応するビットの重みに応じた電流を流す複数の定電流源と、
前記入力信号のそれぞれのビットに対応して設けられ、対応するビットの値に応じて、前記出力抵抗部を介して前記定電圧源と対応する前記定電流源との間に流れる電流をスイッチングする複数の出力スイッチ部と、
前記入力信号のそれぞれのビットに対応して設けられ、対応するビットの値に応じて、前記差動抵抗部を介して前記定電圧源と対応する前記定電流源との間に流れる電流を、対応するビットの前記出力スイッチ部と逆相でスイッチングする複数の差動スイッチ部と、
を備える請求項４から６の何れかに記載のドライバ回路。
【請求項８】
当該ドライバ回路は、
補正電流を流す補正用定電流源と、
前記出力信号を補正するための補正信号に応じて、前記出力抵抗部を介して前記定電圧源と前記補正用定電流源との間に流れる電流をスイッチングする補正用出力スイッチ部と、
前記補正信号に応じて、前記差動抵抗部を介して前記定電圧源と前記補正用定電流源との間に流れる電流を、前記補正用出力スイッチ部と逆相でスイッチングする補正用差動スイッチ部と、
を備える請求項４から６の何れかに記載のドライバ回路。
【請求項９】
前記出力抵抗部は、前記出力抵抗用ＦＥＴのソース−ドレイン間に対して直列に接続された調整用抵抗を更に有する
請求項５に記載のドライバ回路。
【請求項１０】
前記出力抵抗部は、前記定電圧源と前記出力端との間にソース−ドレインが並列に接続された複数の出力抵抗用ＦＥＴを有し、
前記切替部は、前記複数の出力抵抗用ＦＥＴのそれぞれのゲート端子に対して、個別に制御電圧を与えて、前記出力抵抗部の合成抵抗を指定された抵抗値に切り替える
請求項４に記載のドライバ回路。
【請求項１１】
前記切替部は、指定された電圧振幅および論理切替の遷移時間の少なくとも一方に応じて、前記出力抵抗部の抵抗値および前記定電流源が流す電流値を設定する設定部を更に有する
請求項４から１０の何れかに記載のドライバ回路。
【請求項１２】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに与える試験信号を発生する信号発生部と、
前記試験信号に応じた出力信号を前記被試験デバイスに与える請求項１から１１の何れかに記載のドライバ回路と、
を備える試験装置。
【請求項１３】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに与える試験信号を発生する信号発生部と、
前記試験信号に応じた出力信号を前記被試験デバイスの入出力端子に与えるメインドライバ回路と、
前記試験信号に応じた補正信号を出力する請求項１から１１の何れかに記載のドライバ回路であるレプリカドライバ回路と、
前記被試験デバイスの前記入出力端子から出力された出力信号から、前記補正信号を減ずる減算部と、
前記減算部から出力された信号の値を取得するコンパレータ回路と、
前記コンパレータ回路により取得した値を期待値と比較して前記被試験デバイスの良否を判定する判定部と、
を備える試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−５５４８４（Ｐ２０１１−５５４８４Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２０１０−１７５０８７（Ｐ２０１０−１７５０８７）
【出願日】平成２２年８月４日（２０１０．８．４）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２２年８月４日（２０１０．８．４）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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