【課題】チップ面積，製造コストが増大することなく，試験時における電源電圧降下を抑制する半導体集積回路を提供する。
【解決手段】半導体集積回路は，複数のワード線WLと，複数のワード線と交差する複数のビット線対BL，/BLと，複数のワード線と複数のビット線対との交差部に設けられた複数のメモリセル211とを有するメモリと，電源供給線VDDLからの電源電圧を電源として所定の論理演算を行うLOGIC101と，論理回論の試験制御を行う試験制御回路と，電源供給線VDDLに接続され，電源供給線VDDLからの電源電圧を複数のワード線WLに供給するドライバ部222と，試験制御回路の試験制御実行時に，電源電圧を複数のワード線WLに供給して複数のメモリセル211に電源電圧を供給するチャージ回路222aとを有する。 （もっと読む）

【課題】 ＴＤＲ測定によって、ＤＵＴボードの配線長に依存した信号遅延時間を正確に求めることが可能なＩＣテスタ用信号遅延測定プログラムを提供する。
【解決手段】 本発明にかかるＩＣテスタ用信号遅延測定プログラム１０６の構成は、コンピュータを、テストヘッド１１０側からステップ波形１４８を印加してその入射波と反射波との第１到達時間差Ｔｄ１、第２到達時間差Ｔｄ２を測定するＴＤＲ測定手段、第１スルーレートＳ２、第２スルーレートＳ２を演算するスルーレート演算手段、第１スルーレートＳ２と第２スルーレートＳ２とを用いて第２到達時間差Ｔｄ２を補正し、第１到達時間差Ｔｄ１を差し引くことで信号遅延時間を演算する信号遅延演算手段、として機能させることを特徴とする。 （もっと読む）

【課題】複数箇所のタイミング違反検出を、小規模な回路構成で実現する。
【解決手段】選択信号に基づいて、複数の信号からいずれか１つを選択する第１のセレクタと、上記選択信号に基づいて、ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、クロック信号ＣＬＫを所定時間遅延する遅延回路と、遅延回路により遅延したクロック信号に同期して、第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、タイミング違反検出用フリップフロップ回路の出力と第２のセレクタの出力とを比較する比較回路とを、備える。複数の信号に対し、個別に回路を設けることなく、１つのタイミング違反検出回路で構成することができる。 （もっと読む）

【課題】部分的な経年劣化の予兆を早期に発見することができる半導体装置を提供する。
【解決手段】ＬＳＩ１は、複数のモジュールと、複数の遅延モニタを含む遅延モニタ群１５とを備える。各遅延モニタは、複数段のゲート素子を有するリングオシレータを含む。各遅延モニタは、ゲート素子の遅延時間を測定する。ＣＰＵ＃０は、遅延モニタによって測定された遅延時間に基づいて、遅延モニタの近傍のモジュールの経年劣化を判定する。 （もっと読む）

【課題】フリップフロップ追加による利益と、スキャンＦＦの段数増加による不利益と、を考慮に入れ、スキャンテスト回路の設計を行う半導体設計方法が、望まれる。
【解決手段】複数のスキャンＦＦから構成されるスキャンテスト回路の設計方法は、複数のスキャンＦＦ間の遅延値を抽出することで、スキャンテスト回路の動作レート候補値を複数算出する第１の工程と、中継用フリップフロップの追加を仮定し、複数の動作レート候補値をそれぞれ使用して、スキャンテストの実施に必要な時間をスキャンシフト時間として算出し、スキャンシフト時間に基づき、中継用フリップフロップを追加することの効果が最も高い動作レート候補値を、中継用フリップフロップの追加後のスキャンテスト回路に適用する動作レートとして選択する第２の工程と、動作レートを満たすように、複数のスキャンＦＦ間に中継用フリップフロップを追加する第３の工程と、を含んでいる。 （もっと読む）

【課題】タイミングエラーの種類を判別することができる集積回路を提供する。
【解決手段】エラー測定部は、同期動作回路に入力されているデータ信号が第１の期間内に変化した場合には同期動作回路における第１のタイミングエラーを検出する。また、エラー測定部は、第１の期間の前または後に所定の長さのエラー警告期間を加えた第２の期間内に前記データ信号が変化した場合には同期動作回路における第２のタイミングエラーを検出する。エラー補償制御部は、第１および第２のタイミングエラーがともに検出された場合には第１および第２のタイミングエラーの検出結果の履歴に基づいてタイミングの前後のいずれにおいて前記データ信号が変化したかを判断する。 （もっと読む）

【課題】電子機器の通常動作を妨げることなく、ＣＰＵの経時劣化を保障し、電子機器の性能を維持することができるようにする。
【解決手段】保守装置１は、ＣＰＵ１１に内蔵されるセンサ回路１２からＣＰＵ１１の劣化に応じて変化する劣化情報をＣＰＵ１１の通常動作時に取得する劣化情報取得部２と、劣化情報に基づいてＣＰＵ１１の劣化の進行度を示す劣化レベルを判定する劣化レベル判定部３と、劣化レベルの増大に伴いＣＰＵ１１に印加される電源電圧を増加させるように電源１３を制御する電源制御部４とを備える。 （もっと読む）

【課題】従来のスキャンテスト方法では、電源電圧変動を抑制しながら動作クロックの周波数の高い半導体装置をテストできない問題があった。
【解決手段】本発明のスキャンテスト方法は、クロック信号ＳＣＬＫをスキャンフリップフロップ２１〜２ｎに入力して第１のテストパターンをスキャンフリップフロップ２１〜２ｎに設定し、クロック信号ＳＣＬＫよりも周波数の高いクロック信号ＲＣＬＫをスキャンフリップフロップ２１〜２ｎに入力すると共に、スキャンフリップフロップ２１〜２ｎをクロック信号ＲＣＬＫによらず保持する値を維持するホールドモードに制御し、ホールドモードを解除すると共にスキャンフリップフロップ２１〜２ｎをテスト対象回路の出力に応じて保持する値を更新するテスト結果取得モードに制御し、テスト結果取得モードにおいてクロック信号ＲＣＬＫを２パルス用いてスキャンフリップフロップ２１〜２ｎに保持されている値を更新する。 （もっと読む）

【課題】短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供すること。
【解決手段】本発明は、記憶部２から半導体装置ＳＤ１の特性データＤＡＴ１を読み込む。次いで、ストローブ演算式２１２にＮＭＯＳトランジスタの閾値Ｖｔ１を代入することにより、半導体装置ＳＤ１に対するストローブ値ＳＴＢ１する。次いで、半導体装置ＳＤ１にテスト入力信号Ｄｉｎを出力する。そして、ストローブ値ＳＴＢ１で指定されるタイミングで、半導体装置ＳＤ１から出力されるテスト出力信号Ｄｏｕｔのパターンが期待値パターンＥＰと一致するかを判定する。 （もっと読む）

【課題】ウェハを対象とした半導体試験装置において、簡易にプローブ先端を接地状態として電気長測定を行なえるようにする。
【解決手段】試験対象のウェハと接触するプローブを複数備えた半導体試験装置における、プローブを一端とする信号経路の電気長測定方法であって、電気伝導性領域を有するキャリブレーションウェハの電気伝導性領域を全プローブに接触させ、信号経路の他端から測定信号を入力し、電気伝導性領域との接触部で反射した信号波形を他端側で測定することにより電気長を算出する。 （もっと読む）

【課題】精度の高いディレイテストを行うことが可能な半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１は、クロック信号ＣＬＫに同期して動作する複数のレジスタを有する内部回路１１と、クロック信号ＣＬＫに同期して動作し第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路１２と、遅延測定モードの場合に、遅延測定回路１２に対してのみクロック信号ＣＬＫを供給し、電圧検出モードの場合に、内部回路１１及び遅延測定回路１２に対してクロック信号ＣＬＫを供給するクロック供給回路１３と、を備える。 （もっと読む）

【課題】スピードパス解析の解析精度を向上させる技術を提供する。
【解決手段】第１の解析部１５は，パス遅延情報記憶部１２０から，テスト対象回路に対するディレイテストの結果から得られるパス遅延の実測値を取得する。第１の解析部１５は，予測値記憶部１３０から，テスト対象回路に対するタイミング解析により得られるパス遅延の予測値を取得する。第１の解析部１５は，特徴値記憶部１４０から，遅延に影響する要因ごとの特徴値を取得する。第１の解析部１５は，取得したパス遅延の実測値と，パス遅延の予測値と，要因ごとの特徴値とを用いて，要因ごとの特徴値からパス遅延の実測値と予測値とのずれを算出するずれ算出モデルを求める。このとき，第１の解析部１５は，パス遅延の実測値が得られない活性化パスについて，パス遅延の実測値の代わりにディレイテストで測定した最大周波数に対応する遅延の値を用いて，解析を行う。 （もっと読む）

【課題】電子回路及びそのタイミング調整方法において、フリップフロップのホールドエラーを防止すること。
【解決手段】クロック信号ＣＬＫに同期してテストパターンＴＰを出力する送信側フリップフロップＦＦ_t１〜ＦＦ_t３と、テストパターンＴＰを遅延させる遅延回路４１〜４３と、遅延回路４１〜４３から出力されたテストパターンＴＰをラッチすると共に、テストパターンＴＰを出力する受信側フリップフロップＦＦ_r１〜ＦＦ_r３と、受信側フリップフロップＦＦ_r１〜ＦＦ_r３から出力されたテストパターンＴＰと期待値とを比較して、それらが一致するか否かを示す比較信号Ｓ_p１〜Ｓ_p３を出力する比較器４６と、比較信号Ｓ_p１〜Ｓ_p３によってテストパターンＴＰと期待値とが一致していないときに、遅延回路４１〜４３の遅延時間を調整するタイミング調整器４５とを有する電子回路による。 （もっと読む）

【課題】半導体装置の動的解析を短時間で行う技術を提供する。
【解決手段】ＳＤＬ／ＬＡＤＡ解析に用いるスポット光１２の径を変更可能なようにする。大径のスポット光による検査対象の半導体装置の照射中、テスタは該当する照射範囲の電気的動作の検証を行う。この照射中、不良箇所を見つけた場合には、小径のスポット光に切り替えて、検査対象の半導体装置に照射し、テスタによるより小範囲の電気的動作の検証を行う。これを反復することで、不良箇所の特定を行う。 （もっと読む）

【課題】ホールドフリーの小規模なテスト回路であり、且つ実動作周波数でのテスト可能なスキャンフリップフロップを提供する。
【解決手段】ＰｏｓタイプＦ／Ｆ１００は、クロックの立ち上りエッジ同期し、データ又はスキャンテストデータが選択的に入力されるマスタラッチ（Ｌｏｗレベルラッチ）１１０と、マスタラッチ１１０からのデータが入力されるスレーブラッチ（Ｈｉレベルラッチ）１１１とを有する。そして、スキャンシフト時には、マスタラッチ１１０は、スキャンシフトデータ入力ＳＩＮをスキャンシフトクロックＳＣＬＫ１のＬｏｗ期間で取り込むと共にスレーブラッチ１１１へ出力する。スレーブラッチ１１１はＳＣＬＫ１とはエッジ位置が異なるスキャンシフトクロックＳＣＬＫ２のＨｉ期間でマスターラッチ１１０の出力を取り込むと共にＱに出力する。 （もっと読む）

【課題】ｔＲＰ期間の性能限界試験を実行可能な半導体装置及びその制御方法を提供する。
【解決手段】コマンドデコーダ１６は、デバイスのアクティブ動作を認識し保持する第１の取り込み部、第１の取り込み部が出力する第１の出力信号を後段の回路（制御回路１８）に出力する第１の出力部、デバイスのインアクティブ動作を認識し保持する第２の取り込み部、第２の取り込み部が出力する第２の出力信号を後段の回路に出力する第２の出力部を含む。第１及び第２の取り込み部は、同期信号（クロック信号ＣＬＫ）の第１の遷移エッジに対応してＣｏｍｍａｎｄを取り込み且つ保持し第１の出力部は、第１の遷移エッジに対応して第１の出力信号（ｉｎＡＣＴ）を出力する。第２の出力部は、テストモード信号が第２の論理であるテストモード動作時に、第１の遷移エッジと逆の遷移エッジである同期信号の第２の遷移エッジに対応して第２の出力信号（ｉｎＰＲＥ）を出力する。 （もっと読む）

【課題】ＴＤＲ検査を安価な構成で実現できるＩＣチップを得ること。
【解決手段】ＩＣチップは、ＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）検査のためのＩＣチップであって、クロック信号を生成するクロック生成部と、前記クロック信号をトリガとしてパルスを発生して検査対象へ出力するパルス発生部と、前記クロック信号を逓倍して逓倍クロック信号を生成する逓倍部と、前記逓倍クロック信号に同期して、前記検査対象からの反射信号をＡ／Ｄ変換して反射データとしてサンプリングするＡ／Ｄコンバータと、前記サンプリングされた反射データを記憶するメモリと、外部から読み出しコマンドを受け、前記読み出しコマンドに応じて前記メモリに記憶された反射データを外部に出力する通信制御部とを備えている。 （もっと読む）

【課題】内部に備えられた順序回路の動作検証にかかる時間を短縮できる半導体集積回路を提供すること
【解決手段】半導体集積回路１は、入力信号３が論理回路４を通過した信号である通過信号が供給されるＤ型Ｆ／Ｆ１０を備える。遅延量測定回路６は、論理回路４により生じる入力信号３の遅延量を、Ｄ型Ｆ／Ｆ１０の動作検証前に測定する。遅延制御回路５は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、入力信号３を遅延量測定回路６が測定した遅延量だけ遅延させた遅延信号を生成する。比較回路１１は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、遅延制御回路５が生成した遅延信号をＤ型Ｆ／Ｆ１０の入力とした場合のＤ型Ｆ／Ｆ１０からの出力と、期待値と、を比較してＤ型Ｆ／Ｆ１０の動作検証を行う。 （もっと読む）

【課題】複数のドライバのタイミングを校正するときに、高い精度のタイミング校正を行うことを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ１に信号を出力するドライバ１０およびドライバ１０に接続されるコンパレータ１１とドライバ１０のタイミングを校正するために設けた基準コンパレータ６との間の校正経路Ｌに信号を反射する複数の半導体スイッチ１５が設けられる半導体試験装置２であって、コンパレータ１１がドライバ１０から出力されて基準コンパレータ６で反射した校正信号を検出するときに、半導体スイッチ１５で多重反射した反射信号が校正信号の検出に干渉しないように、校正経路Ｌを基準コンパレータ６が分割した各分割経路Ｌ１〜Ｌ３の電気長Ｔｐｄ１〜Ｔｐｄ３を設定している。 （もっと読む）