【課題】ＬＳＩテスト時においても選別用のモニタリングを行うことができると共に、小さな面積で簡便な構成によりモニタ可能なモニタ回路を提供すること。
【解決手段】モニタ回路は、クロック信号３９に同期して入力信号を取り込むフリップフロップ回路３２と、クロック信号４０に同期して入力信号を取り込むフリップフロップ回路３４と、フリップフロップ回路３４の出力信号を受ける論理回路３７と、クロック信号４０に同期して論理回路３７の出力信号を取り込むフリップフロップ回路３５とを含み、クロック信号４０の立ち上がりエッジ位置を調整し、フリップフロップ回路３２の出力信号とフリップフロップ回路３５の出力信号とが所定の組合せとなったときの、調整したクロック信号４０の立ち上がりエッジ位置とクロック信号３９の立ち上がりエッジ位置とに基づいてチップの性能を判別する。 （もっと読む）

【課題】例えば数百ＭＨｚで高速動作する多行並列配置多段のシフトレジスタ回路を備えた半導体装置において、そのシフトレジスタ回路の規模（面積）が増大して配線遅延が顕在化する場合であっても、それ等のシフトレジスタ回路を実速度でエラー検査する。
【解決手段】Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１のＮ行のうち例えば２行のシフトレジスタ回路を１組として、各組において、１組の２行のシフトレジスタ回路に対して入力回路１０２が共通の同一テストパターンを入力する。この１組の各行のシフトレジスタ回路からの出力同士を比較回路１０３で比較し、この比較結果のみを出力する。前記Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１と前記比較回路１０３とは、数百ＭＨｚのクロック信号ＣＫによって動作する。 （もっと読む）

【課題】本発明の課題は、半導体集積回路において全てのフリップフロップ間の高速テストを実施し、テスト漏れを防ぐことにより高品質の半導体集積回路を提供することにある。
【解決手段】半導体集積回路の高速テストにおいて、テスト開始後各フリップフロップのデータ出力端子が1回以上“０”から“１”または“１”から“０”に反転した場合に“１”を出力し続け、テスト開始後データ出力端子に全く変化がない場合は“０”を出力し続ける、もう一つの出力端子（判定端子と呼ぶ）を各フリップフロップが備えることを特徴とする。 （もっと読む）

【課題】３信号以上の同時測定を可能にするとともに同時試験可能なＤＵＴの数を大幅に向上させることで試験に要する時間を大幅に短縮することができ、更にはＤＵＴのピンの割り付けの自由度を大幅に向上させることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、ＤＵＴ２０から得られる信号と所定の比較電圧とを比較した比較結果を出力するハイ側コンパレータ１６及びロー側コンパレータ１７を備える複数のピンエレクトロニクス回路１１ａ〜１１ｎと、ピンエレクトロニクス回路１１ａ〜１１ｎに対応して設けられ、トリガ信号Ｔｒ１が入力されてから対応するピンエレクトロニクス回路からの比較結果が入力されるまでの時間を測定する時間測定回路１２ａ〜１２ｎと、時間測定回路１２ａ〜１２ｎの測定結果に基づいて、ＤＵＴ２０から得られる複数の信号間の時間差を求める時間差演算部１４とを備える。 （もっと読む）

【課題】スキュー測定時間を短くする。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに対して信号を出力する複数のドライバと、複数のドライバのそれぞれから複数の信号のそれぞれを出力させる出力制御部と、複数の信号を合成した合成信号に基づいて、複数のドライバのそれぞれから出力された複数の信号のスキューを算出する算出部と、スキューに応じて、複数のドライバのそれぞれから出力される信号の出力タイミングを調整する調整部と、を備える試験装置を提供する。 （もっと読む）

【課題】ＤＵＴのジッタ伝達関数、ビット誤り率、及びジッタ耐力を効率よく算出する。
【解決手段】ＤＵＴに入力される入力信号に応じて、ＤＵＴが出力する出力信号に基づいて、出力信号の出力タイミングジッタを示す出力タイミングジッタ系列を算出するタイミングジッタ推定部と、出力タイミングジッタ系列に基づいて、ＤＵＴにおけるジッタ伝達関数を算出するジッタ伝達関数推定部とを備え、ジッタ伝達関数推定部は、出力信号に基づいて、出力信号の瞬時位相雑音を算出する瞬時位相雑音推定部と、瞬時位相雑音を、所定のタイミングでリサンプリングした出力タイミングジッタ系列を生成するリサンプリング部とを有する測定装置を提供する。 （もっと読む）

【課題】内部信号を逐次信号に変換して出力するＬＳＩにおいて、ＬＳＩ外部信号と同期をとって観測することを可能にすること。
【解決手段】内部信号線群から１以上の内部信号線を選択する内部信号選択部１００４と、内部信号線群から所定の方法により基準信号線を選択する基準信号選択部１００５と、内部信号と基準信号をサンプリングするクロックを選択する基準クロック選択部１００６と、出力クロックを選択する出力クロック選択部１００８と、内部信号と基準信号とを基準クロックによりサンプリングするサンプリング部１００７と、サンプリングした各信号値を前記出力クロックの各サイクルで逐次出力する逐次信号出力部１００９とを備え、外部基準信号と内部基準信号の位相差を比較することで、逐次変換処理による遅延時間を考慮することが可能となるので、内部信号と外部信号の同期をとる事ができる。 （もっと読む）

【課題】高速インタフェースの受信部における信号品質を高い精度で評価する。
【解決手段】シフトレジスタ群１０１は、ｍ段のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続したｎ個のシフトレジスタから構成される。多相クロック生成回路３００は、１周期の位相がｎ相に分割されたクロック信号を生成してシフトレジスタ毎に互いに異なる位相のクロック信号を供給する。データ入力端子６１１は、テスタ７００から測定対象データを入力する。測定制御回路６３０は、多相クロック生成回路３００から供給されたクロック信号に従ってシフトレジスタ群１０１に保持された測定対象データを取得し、シフトレジスタ群１０１を構成するｎ個のシフトレジスタの各段における測定対象データのトグル位置を検出し、この検出された各段におけるトグル位置に基づいてデータ位相品質を測定する。 （もっと読む）

【課題】ランダムパターンを用いてスキャンチェーン上の故障を検出すること。
【解決手段】半導体集積回路１は、論理回路１０、パターン生成回路３０、段数調整回路４０、及び比較回路６０を備えている。論理回路１０は、Ｎ本のスキャンチェーン（１１，１２）を有する。パターン生成回路３０は、Ｎ本のスキャンチェーン（１１，１２）のそれぞれの入力端子（Ｐ１，Ｐ２）にランダムパターンＲＰＡＴを入力する。段数調整回路４０は、Ｎ個の出力端子（Ｙ１，Ｙ２）を有し、また、Ｎ本のスキャンチェーン（１１，１２）のそれぞれの出力端子（Ｑ１，Ｑ２）とＮ個の出力端子（Ｙ１，Ｙ２）のそれぞれとの間に追加フリップフロップを挿入する。比較回路６０は、Ｎ個の出力端子（Ｙ１，Ｙ２）のそれぞれから出力されるパターン（ＣＯＵＴ１，ＣＯＵＴ２）同士の比較を行う。段数調整回路４０は、追加フリップフロップの段数を０以上に、且つ、可変に設定する。 （もっと読む）

【課題】複数の回路に分割して動的故障テストを実施する場合に、分割回路間の組み合わせ回路に対するテストが抜け落ち、動的故障の検出率が下がる。
【解決手段】半導体装置に内蔵される論理回路が分割された複数の分割回路を有する半導体装置のスキャンテスト回路であって、クロック制御回路と、少なくとも２以上の分割回路の各々に備えられた第１、第２のスキャンパスとを有し、第１のスキャンパスは分割回路の各々が有するスキャンＦＦのうち他方の前記分割回路と信号の送受を行うスキャンＦＦからなる周辺スキャンＦＦにより構成され、第２のスキャンパスは分割回路の各々が有するスキャンＦＦのうち前記周辺スキャンＦＦを除いたスキャンＦＦからなる内部スキャンＦＦにより構成され、クロック制御回路は分割回路の各々の周辺スキャンＦＦおよび内部スキャンＦＦに対応するクロック信号の伝播と遮断を制御する （もっと読む）

【課題】モード切替え時にロックアップタイムを不要として試験の高速化を図る。
【解決手段】ＰＬＬユニット１を搭載し、該ＰＬＬユニットの出力クロックを試験用クロックに使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置であって、前記ＰＬＬユニット１は、外部からの入力クロックＣＬＫを第１の分周数Ｋで分周して前記スキャンシフトモードに使用するための第１のクロックＣＬＫ１を生成する第１の分周器１１と、前記入力クロックＣＬＫを第２の分周数Ｍで分周して第２のクロックＣＬＫ２を生成する第２の分周器１２と、該第２のクロックを受け取って前記キャプチャモードに使用するための第３のクロックＣＬＫ３を生成するＰＬＬ１４と、を備えるように構成する。 （もっと読む）

【課題】パッケージ内に高速メモリインターフェースを有するＳＩＰ構成の半導体装置において、動作特性に不良が生ずる原因となる個々の遅延時間要因の評価が可能な半導体装置を提供する。
【解決手段】システムＬＳＩチップ（１００ａ）内にデータ信号（Ｓｄｗ、Ｓｄｒ）およびストローブ信号（Ｓｓｗ、Ｓｓｒ）の送信経路を変更するスイッチ（１１３〜１１６）と、各経路を転送される信号の遅延時間を調整する遅延調整回路（１１０〜１１２）が設けられている。スイッチ（１１３〜１１６）を切り換えて異なる４つの経路についてそれぞれ評価試験を行い、データの読み出しや書き込みが正常に行われるＡＣタイミング範囲を明確にする。それぞれの経路について得られたＡＣタイミング範囲から遅延時間の最適値を求める。この遅延時間の最適値を含む４元の連立方程式を解くことにより、遅延時間要因（１０６〜１０９）の遅延時間量が算出できる。 （もっと読む）

【課題】簡易な試験装置を用いた場合においても、アナログ入出力機能およびデジタル入出力機能を有するプリント基板の不良解析精度を向上できるようにする。
【解決手段】不良プリント基板２のＡＩ端子６をＡＩ／Ｏケーブル１４を介して良品プリント基板３のＡＯ端子９に接続し、不良プリント基板２のＡＯ端子７をＡＩ／Ｏケーブル１５を介して良品プリント基板３のＡＩ端子８に接続し、不良プリント基板２のＤＩ端子１０をＤＩ／Ｏケーブル１７を介して良品プリント基板３のＤＯ端子１３に接続し、不良プリント基板２のＤＯ端子１１をＤＩ／Ｏケーブル１６を介して良品プリント基板３のＤＩ端子１２に接続し、故障解析制御部１は、不良プリント基板２および良品プリント基板３に伝送データを送出し、その伝送データに対する不良プリント基板２および良品プリント基板３からの応答に基づいて、不良プリント基板２の故障解析を行う。 （もっと読む）

【課題】レイアウト工程における負担を軽減するとともに、ＩＲ−ＤＲＯＰの観測およびＩＲ−ＤＲＯＰ量の算出ができる半導体集積回路を提供する。
【解決手段】半導体集積回路１において、電源ＶＣＣ１が供給される機能ブロック部２と、機能ブロック部２とは独立した電源ＶＣＣ２が供給されるとともに互いに異なるクロック信号が入力されるフリップフロップＦＦ１、ＦＦ２から構成される測定部３と、フリップフロップＦＦ１の出力とフリップフロップＦＦ２の入力の間に接続され、機能ブロック部２のＩＲ−ＤＲＯＰを測定したい位置に配置されたバッファｂｕｆとを有する。そして、バッファｂｕｆの遅延値を、機能ブロック部２が動作状態時と非動作状態時に電源ＶＣＣ１を変化させて測定し、動作状態時の電源ＶＣＣ１の設定値と動作状態時の遅延時間に最も近い非動作状態時の遅延時間に対応する電源ＶＣＣ１の設定値との差がＩＲ−ＤＲＯＰ量となる。 （もっと読む）

【課題】表示不良が発生した場合、パネル側において不良原因があることを検知できるパネル表示装置を実現する。
【解決手段】コントローラ部１０から表示パネル２０のゲートドライバ２２およびソースドライバ２３に入力される垂直駆動信号および水平駆動信号と、ゲートドライバ２２およびソースドライバ２３に含まれるシフトレジスタの最終段から出力される垂直出力信号および水平出力信号とのタイミング比較を、検知用信号発生回路１２およびチェック回路１３にて行なう。比較されたこれら信号の同期が取れていない場合には、表示パネルの異常を検知する。 （もっと読む）

【課題】スキュー調整に要する時間を短縮することができる半導体試験装置及びその調整方法を提供する。
【解決手段】半導体試験装置１は、ドライバピンブロック１１、調整用判定部１２、及び可変遅延量データ発生部１４等を備える。ドライバピンブロック１１は、ドライバ信号発生回路１１ａから出力されるドライバ信号Ａ１を所定の時間範囲内における所定時間だけ遅延させる可変遅延回路１１ｂと、可変遅延回路１１ｂを介したドライバ信号から試験信号を生成する駆動回路１１ｃとを備える。調整用判定部１２は、ドライバピンブロック１１から出力される試験信号を受信して所定の基準タイミングでパス／フェイルを判定する。可変遅延量データ発生部１４は、調整用判定部１２の判定結果に基づいて、可変遅延回路１１ｂの遅延時間を二分探索により決定する。 （もっと読む）

【課題】ストレス試験が実際に実行されたかどうかを、外部から判定する技術を提供する。
【解決手段】ストレス試験回路（１１）と、ストレス試験判定回路（１２）とを具備する半導体装置（１）を構成する。ここにおいて、ストレス試験回路（１１）は、ストレス試験を実行するための制御信号（ＴＭ１〜ＴＭ３）を試験対象（２）とストレス試験判定回路（１２）とに出力する。そして、ストレス試験判定回路（１２）は、制御信号（ＴＭ１〜ＴＭ３）に基づいて、ストレス試験が実行されたか否かを示す判定結果を出力する。 （もっと読む）

【課題】歩留まりを向上させることが可能な半導体集積回路を提供する。
【解決手段】テスト回路１４は、予め決定されたヒューズ回路１８の切断位置情報を入力して、ヒューズ切断前の試験工程において、内部状態を生成する内部状態生成部（タイミング制御回路１３や電源回路１５）に切断位置情報を設定し、内部状態生成部は、切断位置情報をもとに内部状態（内部タイミングや内部電位）を自己生成させることにより、ヒューズ切断前の内部状態と、ヒューズ切断後の内部状態とが等しくなり、ヒューズ切断前後の内部状態の差異に起因した歩留まり悪化が防止される。 （もっと読む）

【課題】リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現すること。
【解決手段】リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、全ての可変遅延回路の遅延発生動作が終了してから全ての可変遅延回路のリセット動作を行うことを特徴とするもの。 （もっと読む）

【課題】配線の自己発熱による温度上昇を考慮した抵抗計算を行い、回路動作の遅延変動を正確に検証することができる回路動作検証装置を提供する。
【解決手段】半導体集積回路の回路動作を検証する回路動作検証装置１００において、あらかじめ熱解析シミュレーションにより得られた熱分布情報から、該半導体集積回路における温度分布を示す温度分布テーブルを作成する温度分布テーブル作成部１１２と、ネットリスト情報から該半導体集積回路における配線の各部分（配線抵抗素子）の抵抗値をその位置とともに抽出する配線抵抗抽出部１２１と、上記温度分布テーブルを用いて、該各配線抵抗素子の抵抗値からその温度に依存した温度依存抵抗値を計算する温度依存配線抵抗計算部１３１とを備え、該各配線抵抗素子の温度依存抵抗値を用いて上記回路動作の遅延変動を検証するようにした。 （もっと読む）