【課題】非同期クロックの複数クロックドメイン間でパスが存在する場合、クロック系統数分のシフトとラウンチ−キャプチャを繰り返す必要があり、テスト時間が長くなる。
【解決手段】複数のクロックドメインに対応する複数のクロック制御回路が、第ｎのスキャンイネーブル信号に基づき、第ｎのクロックに同期動作する第ｎのクロックドメインに接続される第ｎのスキャンチェーン回路に第ｎの遅延テスト用クロックを出力する第ｎのクロック制御回路と、第ｎの遅延テスト用クロック出力終了に基づき、第ｎのクロック制御回路から出力される第ｎ＋１のスキャンイネーブル信号に基づき、第ｎのクロックとは非同期の第ｎ＋１のクロックに同期動作する第ｎ＋１のクロックドメインに接続される第ｎ＋１のスキャンチェーン回路に第ｎ＋１の遅延テスト用クロックを出力する第ｎ＋１の制御回路を含む半導体テスト回路を提供する。 （もっと読む）

【課題】正確さと資源消費とを適度に妥協させた、時間領域反射応答情報を得るための概念を提供すること。
【解決手段】時間領域反射応答情報を得るための装置は、パルス長の異なる２つのパルスをＴＤＲポートに印加して、第１のパルスに対応する第１のＴＤＲ応答信号と、第２のパルスに対応する第２のＴＤＲ応答信号とを励起させるように構成された信号ドライバを備える。この装置は、第１のＴＤＲ応答信号がしきい値を横切る第１の時点と第２のＴＤＲ応答信号がしきい値を横切る第２の時点とに基づき、タイミング情報を提供するように構成されたタイミング判定部を備える。この装置は、タイミング情報に基づいてＴＤＲ応答に関する情報を計算するように構成されたＴＤＲ応答情報計算部を備える。 （もっと読む）

【課題】クロックに同期して、複数の入力端子を備えたテスト対象回路の入出力特性の測定を効率良く行えるテスト装置及びテスト方法の提供。
【解決手段】回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。テスト回路４は、モード切替信号となるテスト信号ＴＳＴ［ａ：ｂ］に応じて内部のマルチプレクサ１１ａ、１１ｂが切り替えられ、複数のモードからなるテスト動作モードに設定される。複数の各モードへの切り替え設定により、テスト回路４の出力値を複数の組み合わせで変更し、バッファ回路６のＡＣテスト時の入出力特性を効率よく測定可能とした。 （もっと読む）

【課題】従来の遅延テスト方法では、遅延テスト用の故障検査用データは２つのクロック印加後の期待値を求めるなど故障検査用データの生成が複雑化する。また、スキャン制御回路内部を構成する回路が複雑となる。
【解決手段】本発明のスキャンテスト回路は、制御信号を入力する制御用ＦＦと、その出力が第１状態値の時シフト動作モードに、出力が第２の状態値の時通常動作モードとなる記憶素子のスキャンパスチェーンとを有し、制御用ＦＦは、制御信号が第１から第２の状態値に遷移した場合は、複数の記憶素子に与えられるクロックの遷移後の最初のクロックパルスに同期して、第２の状態値を複数の記憶素子に出力し、制御信号が第２から第１の状態値に遷移した場合は、制御信号が遷移したタイミングで第１の状態値を複数のスキャン記憶素子に出力することを特徴とする。 （もっと読む）

【課題】従来、半導体集積回路の端子に入力出されるパタンのデータ量自体を少なくすることはできなかった。
【解決手段】テスト回路１は、テスト対象回路２と複数の外部端子３ａ〜３ｇ間に接続される。テスト回路１は、テスト対象回路３０に入力又はテスト対象回路３０から出力されるべき内部信号パタンがＮ（Ｎは、２以上の自然数）分割されたＮ個の単位パタンそれぞれを保持するＮ個の第１保持回路６ａ〜６ｄと、単位パタン毎に予め設定された識別信号に基づいてＮ個の第１保持回路６ａ〜６ｄに保持された内部信号パタンを単位パタン単位で選択的に更新させる、又は識別信号に基づいてＮ個の第１保持回路６ａ〜６ｄに保持される内部信号パタンを単位パタン単位で選択的に出力させる制御回路と、を備える。 （もっと読む）

【課題】簡単で効率的にＡＣ特性評価が可能な半導体装置を提供する。
【解決手段】搭載される内部回路を構成するＭＯＳＦＥＴと同一の製造工程で形成されたＭＯＳＦＥＴ素子を用いて構成されたリングオシレータと外部端子から供給されるタイミング信号により上記リングオシレータの発振信号を計数の開始と停止を行う周波数カウンタを形成する。評価時に出力回路により上記周波数カウンタの計数出力をさせる。制御判定回路を設けて、上記周波数カウンタの制御と、その計数出力が許容値内にあるか判定して判定結果を出力させる。上記タイミング信号として、複数のリングオシレータのそれぞれに対応して上記周波数カウンタの計数値が最大計数値内に収まるように異なる時間に設定する。 （もっと読む）

【課題】集積回路における遅延発生の有無をデジタル的に、且つ迅速に検出することが可能な遅延検査方法および遅延検出用回路を提供する。
【解決手段】信号遅延検出用回路は、少なくとも１つの信号伝播遅延回路１と、信号伝播遅延回路から出力された信号Ｂと、信号伝播遅延回路１の入力部から分岐した信号伝達経路を通過した信号Ｃとを受けて信号を出力する排他的論理和回路Ｃとを有する遅延検出用ユニットを１つまたは複数備えている。排他的論理和回路Ｃから出力されるデジタル信号を用いて信号伝播遅延回路１における異常の有無を判定する。 （もっと読む）

【課題】簡易な構成で、従来技術より短いノイズ除去時間の測定が可能な技術を提供する。
【解決手段】信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。 （もっと読む）

【課題】ＲＯＭなどの内部回路の動作試験を簡便な手段で、システムクロックよりもパルス幅の狭いパルスなどを用いて行える半導体装置を提供する。
【解決手段】外部からの制御信号により、予め設定したパルス幅のパルスを調整して外部クロック（ＲＣＬＫ）に同期してテスト対象ＲＯＭ（３２）などの内部回路に出力するＰＬＬ回路１０と、テスタから外部クロック信号とテストパターン信号を前記テスト対象となるＲＯＭとに入力する手段（４１等）とを備えることを特徴とする半導体装置。予め設定したパルス幅のパルスを簡便かつ正確に外部テスタでモニタすることにより、簡便に、システムクロックよりもパルス幅の狭いパルスを用いた試験を行うことができる。 （もっと読む）

【課題】半導体集積回路の設計時にクロストークを的確に探し出すクロストーク検証装置およびクロストーク回避配線装置を提供する。
【解決手段】論理シミュレーション手段２００で所定の時間区分ＴＣ毎の信号変化を信号動作タイミングＳＴとして保存する手段２１０、レイアウトから実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００で最隣接配線パターンが所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０を備え、ペア群ＰＲについてＳＴが同一時間で変動する信号をクロストークペア信号群ＰＸとして算出する判定手段４２０を備える。 （もっと読む）

【課題】乱数発生回路に対して衝突が発生しない乱数を発生させるための動作時間の設定を簡単に行うことができる乱数発生回路用テスト回路及び乱数発生回路用テスト方法を提供する。
【解決手段】リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。所定回数分、取り込まれた出力データ１６における２つを比較回路７により比較して、一致する組が１つでも存在した場合には動作時間を長くして、同様の動作を繰り返すことにより、衝突が発生しないで十分にランダムな乱数の発生ができる動作時間が算出される。 （もっと読む）

【課題】出力バッファで発生する信号遅延を精度よく測定することができない問題があった。
【解決手段】本発明にかかる半導体装置は、外部から入力される信号に基づき所定の処理を行う内部回路と、内部回路が出力する信号に基づき出力端子に接続される配線を駆動する出力バッファ１２と、出力バッファ１２内において出力バッファ１２の出力段回路２５にデータ信号を伝達するバッファ内信号配線から分岐して設けられるフィードバック配線（ＦＬ１０〜ＦＬ１３を含む）と、フィードバック配線ＦＬ１１、ＦＬ１３に接続される遅延テスト回路と、を有するものである。 （もっと読む）

【課題】高品質の遅延テストを実現すること。
【解決手段】論理回路１００は、入出力端子間（１０１と１０５との間）の論理パス１３０に伝搬する遅延故障に関する信号を検出する可観測性テストポイント１１０または可制御性テストポイント１２０が接続されている。可観測性テストポイント１１０は、論理パス１３０から伝搬された遅延故障に関する信号を故障検出部１１１に検出するタイミングを、可観測テストポイント１１０の接続地点から出力端子１０５までの後段の論理パス１３０の伝搬時間分遅延させる遅延素子１１２を備えている。また、可制御性テストポイント１２０は、故障生成部１２１から遅延故障に関する信号を伝搬するタイミングを、入力端子１０１から可制御性テストポイント１２０の接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子１２３を備えている。 （もっと読む）

【課題】 遅延データを順次複数のカウンタにロードし、これらのカウンタを基準クロックでダウンカウントして、カウント値が所定の値になったタイミングでカウンタの出力を有効にするようにし、これらのカウンタ出力を合成して遅延信号を発生させる遅延信号発生回路では、連続して遅延トリガ信号を与えることができる遅延データの上限を増加させるためにはカウンタの数を増やさなければならず、レジスタの数が大きく増加してしまうという課題を解決する。
【解決手段】 遅延データによってシフト段数を変化させることができる可変段数シフトレジスタを用い、カウンタの出力をこの可変段数シフトレジスタでシフトするようにした。連続して遅延トリガ信号を与えることができる遅延データの上限を増加させる場合に、従来に比べてレジスタの増加を大幅に抑えることができる。 （もっと読む）

【課題】半導体集積回路に内蔵された送受信の通信機能のテストコストの低減を可能とすること。
【解決手段】半導体集積回路１００は、受信システム４…１２と、送信システム１３…１６と、ＲＦテスト信号供給回路１８とを含む。ＲＦテスト信号供給回路１８は、送信システムからのＲＦ送信出力信号を受信システムが処理可能な周波数帯域のＲＦテスト信号に変換して、受信システムに供給する。半導体集積回路１００は通常動作モードに設定されることにより、受信システムと送信システムとは送受信動作を行う。半導体集積回路１００は通常動作モードと異なる他の動作モードに設定されることにより、ＲＦテスト信号供給回路１８は変換したＲＦテスト信号を受信システムに供給する。テストで、受信システムでの受信信号が正常であれば、半導体集積回路１００の受信システムと送信システムとは正常と判断される。 （もっと読む）

オンチップジッタ耐性測定が可能な集積回路は、少なくとも１つのクロック信号に注入される、量制御されたジッタを生成するジッタ生成器回路と、少なくとも１つのクロック信号に従って入力信号をサンプリングする受信回路とを含む。受信器から出力されたサンプリングデータ値は、集積回路のジッタ耐性を評価するために使用される。
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【課題】半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストする。
【解決手段】半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 （もっと読む）

【課題】Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式を用いて、Ａｔ−Ｓｐｅｅｄ（実動作速度）のテストを可能にするＳＣＡＮテスト回路を提供する。
【解決手段】半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 （もっと読む）

【課題】ループバック試験をより正確に行うことが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、その試験システムを提供すること。
【解決手段】データストローブ信号発生回路ＤＧには内部クロック信号２ＣＬＫが入力される。またフリップフロップＦＦ２には、ループバック試験には、クロックセレクタＣＳによって内部クロック信号２ＣＬＫが入力される。データストローブ信号発生回路ＤＧから出力されるデータストローブ信号ＤＱＳは、出力バッファＯＢ１、入力バッファＩＢ１、ＤＬＬ回路１０を介してフリップフロップＦＦ３へ帰還される。またフリップフロップＦＦ２から出力される遅延データ信号ＤＱＲも、出力バッファＯＢ２、入力バッファＩＢ２を介してフリップフロップＦＦ３へ帰還される。フリップフロップＦＦ３は、遅延データストローブ信号ＤＤＱＳに応じて、遅延データ信号ＤＱＲのキャプチャを行う。 （もっと読む）

【課題】集積回路においてアット・スピード・（以後ＡＳ）テストを行う際の電圧変動に伴う誤動作とそれによる信頼性の低下を解決する効率的な付加回路等を提供する
【解決手段】（１）ＡＳテストを実行するための機構と、（２）自身への電源投入後でＡＳテストでの動作クロック発生前の所定タイミングから、前記動作クロック発生時までの期間でアクティブである第１出力信号を生成するタイミング指定回路と、（３）動作クロックのクロック・ツリー上の複数のクロック・バッファの全部または一部のクロック・バッファの各々に対応して設置され、第１出力信号がアクティブな期間で一定電流を消費する電流消費回路と、を備える集積回路を提供する。 （もっと読む）