信号処理回路、電子装置、および信号処理回路の試験方法
【課題】簡易な構成で、従来技術より短いノイズ除去時間の測定が可能な技術を提供する。
【解決手段】信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
【解決手段】信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子あるいは入出力端子にノイズフィルタを持つ半導体集積回路における、ノイズフィルタの評価技術に関するものである。
【背景技術】
【０００２】
図１に従来例として、半導体集積回路（以下ＬＳＩ）の端子の構成を示す。図１で、１は入出力回路（以下Ｉ／Ｏ回路）、２はノイズフィルタ、３はセレクタをそれぞれ示す。ノイズフィルタは、ＬＳＩ外部からの入力信号のノイズを除去するものであり、Ｉ／Ｏ回路１と内部ロジックの間に配置される。またセレクタはＬＳＩ外部からの入力信号に対し、ノイズフィルタを通過させる経路と通過させない経路のどちらかの信号を選択し、内部ロジックに出力するためのものである。例えば通常使用時は、ＴＥＳＴ信号を”０”に設定し、ノイズフィルタを通過させる経路を選択する。またＬＳＩの内部ロジックテスト時は、ＴＥＳＴ信号を”１”に設定し、ノイズフィルタを通過させない経路を選択する。ＬＳＩテスト時にノイズフィルタを通過させない経路を使用する理由はＬＳＩテスタで内部ロジックの動作特性を評価する際に、ノイズフィルタの特性要素（ディレイ）を排除したいためである。
【０００３】
一方、ノイズフィルタそのものの評価も必要であり、その場合はＴＥＳＴ信号を”０”に設定して行う。ＬＳＩ外部から微小パルスを入力し、内部ロジック（図示しないＣＰＵや周辺機能）を動作させながらノイズ除去がされた／されないという判定を行うことで、ノイズ除去の評価を行う必要がある。
【０００４】
ここで、端子毎のノイズフィルタの評価を行うためには、端子毎に接続された内部ロジックを動作させる評価プログラムが必要となり、試験パターンが多くなる。その結果、コストが極めて大きくなる。
【０００５】
その対策として、試験を簡略化させることを目的として、特許文献１のように端子毎にカウンタを設け、ノイズフィルタの除去可能なパルス幅測定等の性能測定を行う方法が用いられている（例えば、下記特許文献１参照。）。
【特許文献１】特開平３−１３７７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示す構成のように、端子毎にノイズフィルタの性能測定用のカウンタを設けることは、多数の端子を持つＬＳＩではハード規模が大きくなるため現実的ではない。また、クロック速度の遅いＬＳＩでは、そのクロック周期が、ノイズフィルタが持つノイズ除去可能パルス幅に相当する時間よりも遅いと、カウンタ動作によるパルス幅の測定が不可能である。すなわち、カウンタのクロック周期によって測定可能なパルス幅に制限が生じる。
【０００７】
本発明の目的は、このような従来の課題を解決し、簡易な構成で、さらに短い時間でのノイズ除去性能の測定が可能な技術を提供することである。
【課題を解決するための手段】
【０００８】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
【０００９】
本発明は、セットリセットフリップフロップの出力信号がセットされた否かによって、ノイズフィルタへ入力されたパルスノイズ除去の良否を判定する。したがって、ノイズフィルタを含む回路に、フリップフロップという簡易な構成を組み込むことでノイズフィルタの性能を試験できる。
【発明の効果】
【００１０】
本発明によれば、簡易な構成で、従来のカウンタ方式に測定されたパルス幅よりも短いパルスでのノイズ除去性能を測定することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係るノイズフィルタ評価回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
【００１２】
＜発明の骨子＞
本実施形態のノイズフィルタ評価回路は、評価対象のノイズフィルタを有するＬＳＩに内蔵される。本ノイズフィルタ評価回路は、ノイズフィルタ評価用のフリップフロップ（以下ＲＳ−Ｆ／Ｆ）と、ＲＳ−Ｆ／Ｆの出力を他の端子に出すためのセレクタを設け、ノイズ除去の有無をモニタ可能にした。
【００１３】
本ノイズフィルタ評価回路の構成においては、ノイズ除去の有無を示す出力信号をＬＳＩ外部でモニタすることで、ＬＳＩ内部のＣＰＵまたは周辺機能を動作させることなしに簡易的に評価が可能となり、ＬＳＩの内部ロジックと切り離した試験が可能となる。その結果、ＬＳＩの試験パターンを減らすことが可能となる。また、従来の技術（特許文献１）に対しては以下の２点の効果がある。
・端子毎のカウンタが不要となり、ハードウェア回路削減になる。
・クロック周期がノイズ除去時間よりも遅いＬＳＩにおいてもノイズ評価が可能となる。
【００１４】
＜実施形態＞
図２は本発明に用いるＬＳＩの構成例を示す。図２で、１はＩ／Ｏ回路、２はノイズフィルタ、３はセレクタ、４はＲＳ−Ｆ／Ｆ、５はセレクタ、６はＩ／Ｏ回路である。従来の図１の構成と比較して、ＲＳ−Ｆ／Ｆ４、セレクタ５（本発明の選択回路に相当）、およびＩ／Ｏ回路６が追加されている。
【００１５】
図２で、ノイズフィルタ２は、例えば、ディレイ回路の入力信号端子と出力信号端子とをＡＮＤゲートの２つの入力端子に接続して構成される。ノイズフィルタ２は、ディレイ回路の遅延時間より短いパルス幅のパルスに対しては、ＡＮＤゲートからはパルスが出力されず、パルスノイズを除去する。一方、ディレイ回路の遅延時間より長いパルス幅のパルスに対しては、ディレイ回路の入力信号と、出力信号の両方が高レベルとなる期間に、ＡＮＤゲートからパルスが出力される。したがって、ノイズフィルタ２は、ディレイ回路の遅延時間より長いパルス幅のパルスを除去できない仕様にて設計されている。本ＬＳＩは、ノイズフィルタ２が、設計通りの性能を有するか否かの試験手段を含む。
【００１６】
ＲＳ−Ｆ／Ｆ４のセット（Ｓ）入力には、ノイズフィルタの出力を接続し、またＲＳ−Ｆ／Ｆ４のリセット（Ｒ）入力にはＬＳＩのリセット信号を接続している。また、ノイズフィルタ評価の際は、ＴＥＳＴ２信号を”１”に設定することで、ＲＳ−Ｆ／Ｆ４の出力をＩ／Ｏ回路６経由でモニタ端子７に出力している（なお、ＬＳＩの内部ロジックテスト
時には、ＴＥＳＴ信号を”１”に設定し、ノイズフィルタを通過させない経路を選択する）。Ｉ／Ｏ回路１および６は、外部回路とのインターフェース、例えば、信号レベル、信号入出力タイミング等をＬＳＩ内部との間で調整する。
【００１７】
図３はノイズフィルタの除去時間を評価するテスト手順の例を示す図である。このテスト手順は、例えば、ＬＳＩ外部のテスタによって実行される。
【００１８】
図４に、テスタ２０の回路構成を示す。このテスタは、入力端子８、モニタ端子７、および制御（ＴＥＳＴ２）端子９に、接続可能なプローブと、所定の初期値から所定の増分でパルス幅を変更した複数個のパルスを発生可能なパルス発生部２４と、モニタ端子７からの出力信号を検知する信号検知部２５と、パルス発生部２４のパルスの入力端子８へのパルスの入力および入力されたパルスに対応するモニタ端子７からの応答出力を監視する制御部２２と、制御部２２からの制御信号を制御端子９に入力するＩ／Ｏ回路２６と、制御部２２の制御に基づくテスト結果を表示する表示部２３と、を備えている。
【００１９】
以下、図３にしたがって、テスト手順を説明する。このテスト手順では、まず、制御部２２は、Ｉ／Ｏ回路２６を通じた制御信号（ＴＥＳＴ２）により、セレクタ５を選択状態とし、ＲＳ−Ｆ／Ｆ４の出力信号が信号検知部２５に出力可能な状態となる。そして、入力端子８にＬＳＩ外部のパルス発生部２４から微小パルスが入力される。
【００２０】
パルスの幅は、制御部２２の制御により初期値から徐々に大きく変更される。そして、それら一連の入力パルスに対するモニタ端子７での応答が信号検知部２５を介して監視される。この場合に、それらのパルスのうち特定のパルス幅にて、パルスがノイズフィルタで除去不可能になったところでＲＳ−Ｆ／Ｆ４の出力が”１”になる。
【００２１】
そこで、制御部２２は、モニタ端子７において、ＲＳ−Ｆ／Ｆ４の出力が”１”になる１つ前に入力したパルス幅の時間が、ノイズフィルタのノイズ除去時間と判断できる。このテスト結果により、制御部２２は、表示部２３に、ノイズフィルタ２のノイズ除去性能の良否、あるいは、除去可能な最大パルス幅等を表示する。
【００２２】
このように、本実施形態のＬＳＩによれば、テスタ等の外部回路にてパルス幅を変更可能な手段を用意すれば、ＬＳＩ内部でのノイズフィルタの試験回路を極めて簡潔に構成できる。具体的には、従来のようにノイズフィルタ毎にカウンタ回路を設ける場合と比較して、基本的にはセットリセットフリップフロップ（ＲＳ−Ｆ／Ｆ４）１個、およびセレクタ７、Ｉ／Ｏ回路６を設ければよい。これによって、ＬＳＩの回路面積を大幅に低減できる。
【００２３】
また、従来は、カウンタ回路のクロックに依存して試験可能なノイズフィルタの最小除去パルスの範囲に制限があった。しかし、本ＬＳＩでは、ＲＳ−Ｆ／Ｆ４にてセット可能なパルスが制限となり、最小除去パルスの範囲をよりパルス幅の小さい範囲に拡張しやすい。さらに、入力端子８に入力されるパルス自体は、外部回路で生成すればよいので、ＬＳＩ自体の構成によらず、自在に入力パルスを選択できる可能性が高まる。
【図面の簡単な説明】
【００２４】
【図１】従来の回路構成例である。
【図２】本発明の第１実施形態に係る回路構成例である。
【図３】本発明の第１実施形態に係る回路での検出信号例である。
【図４】テスタの回路構成図である。
【符号の説明】
【００２５】
１ Ｉ／Ｏ回路
２ ノイズフィルタ
３ セレクタ
４ ＲＳ−Ｆ／Ｆ
５ セレクタ
６ Ｉ／Ｏ回路
７ モニタ端子
８ 入力端子
９ ＴＥＳＴ２端子
２０ テスタ
２２ 制御部
２３ 表示部
２４ パルス信号発生部
２５ 信号検知部
【技術分野】
【０００１】
本発明は、入力端子あるいは入出力端子にノイズフィルタを持つ半導体集積回路における、ノイズフィルタの評価技術に関するものである。
【背景技術】
【０００２】
図１に従来例として、半導体集積回路（以下ＬＳＩ）の端子の構成を示す。図１で、１は入出力回路（以下Ｉ／Ｏ回路）、２はノイズフィルタ、３はセレクタをそれぞれ示す。ノイズフィルタは、ＬＳＩ外部からの入力信号のノイズを除去するものであり、Ｉ／Ｏ回路１と内部ロジックの間に配置される。またセレクタはＬＳＩ外部からの入力信号に対し、ノイズフィルタを通過させる経路と通過させない経路のどちらかの信号を選択し、内部ロジックに出力するためのものである。例えば通常使用時は、ＴＥＳＴ信号を”０”に設定し、ノイズフィルタを通過させる経路を選択する。またＬＳＩの内部ロジックテスト時は、ＴＥＳＴ信号を”１”に設定し、ノイズフィルタを通過させない経路を選択する。ＬＳＩテスト時にノイズフィルタを通過させない経路を使用する理由はＬＳＩテスタで内部ロジックの動作特性を評価する際に、ノイズフィルタの特性要素（ディレイ）を排除したいためである。
【０００３】
一方、ノイズフィルタそのものの評価も必要であり、その場合はＴＥＳＴ信号を”０”に設定して行う。ＬＳＩ外部から微小パルスを入力し、内部ロジック（図示しないＣＰＵや周辺機能）を動作させながらノイズ除去がされた／されないという判定を行うことで、ノイズ除去の評価を行う必要がある。
【０００４】
ここで、端子毎のノイズフィルタの評価を行うためには、端子毎に接続された内部ロジックを動作させる評価プログラムが必要となり、試験パターンが多くなる。その結果、コストが極めて大きくなる。
【０００５】
その対策として、試験を簡略化させることを目的として、特許文献１のように端子毎にカウンタを設け、ノイズフィルタの除去可能なパルス幅測定等の性能測定を行う方法が用いられている（例えば、下記特許文献１参照。）。
【特許文献１】特開平３−１３７７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示す構成のように、端子毎にノイズフィルタの性能測定用のカウンタを設けることは、多数の端子を持つＬＳＩではハード規模が大きくなるため現実的ではない。また、クロック速度の遅いＬＳＩでは、そのクロック周期が、ノイズフィルタが持つノイズ除去可能パルス幅に相当する時間よりも遅いと、カウンタ動作によるパルス幅の測定が不可能である。すなわち、カウンタのクロック周期によって測定可能なパルス幅に制限が生じる。
【０００７】
本発明の目的は、このような従来の課題を解決し、簡易な構成で、さらに短い時間でのノイズ除去性能の測定が可能な技術を提供することである。
【課題を解決するための手段】
【０００８】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
【０００９】
本発明は、セットリセットフリップフロップの出力信号がセットされた否かによって、ノイズフィルタへ入力されたパルスノイズ除去の良否を判定する。したがって、ノイズフィルタを含む回路に、フリップフロップという簡易な構成を組み込むことでノイズフィルタの性能を試験できる。
【発明の効果】
【００１０】
本発明によれば、簡易な構成で、従来のカウンタ方式に測定されたパルス幅よりも短いパルスでのノイズ除去性能を測定することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係るノイズフィルタ評価回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
【００１２】
＜発明の骨子＞
本実施形態のノイズフィルタ評価回路は、評価対象のノイズフィルタを有するＬＳＩに内蔵される。本ノイズフィルタ評価回路は、ノイズフィルタ評価用のフリップフロップ（以下ＲＳ−Ｆ／Ｆ）と、ＲＳ−Ｆ／Ｆの出力を他の端子に出すためのセレクタを設け、ノイズ除去の有無をモニタ可能にした。
【００１３】
本ノイズフィルタ評価回路の構成においては、ノイズ除去の有無を示す出力信号をＬＳＩ外部でモニタすることで、ＬＳＩ内部のＣＰＵまたは周辺機能を動作させることなしに簡易的に評価が可能となり、ＬＳＩの内部ロジックと切り離した試験が可能となる。その結果、ＬＳＩの試験パターンを減らすことが可能となる。また、従来の技術（特許文献１）に対しては以下の２点の効果がある。
・端子毎のカウンタが不要となり、ハードウェア回路削減になる。
・クロック周期がノイズ除去時間よりも遅いＬＳＩにおいてもノイズ評価が可能となる。
【００１４】
＜実施形態＞
図２は本発明に用いるＬＳＩの構成例を示す。図２で、１はＩ／Ｏ回路、２はノイズフィルタ、３はセレクタ、４はＲＳ−Ｆ／Ｆ、５はセレクタ、６はＩ／Ｏ回路である。従来の図１の構成と比較して、ＲＳ−Ｆ／Ｆ４、セレクタ５（本発明の選択回路に相当）、およびＩ／Ｏ回路６が追加されている。
【００１５】
図２で、ノイズフィルタ２は、例えば、ディレイ回路の入力信号端子と出力信号端子とをＡＮＤゲートの２つの入力端子に接続して構成される。ノイズフィルタ２は、ディレイ回路の遅延時間より短いパルス幅のパルスに対しては、ＡＮＤゲートからはパルスが出力されず、パルスノイズを除去する。一方、ディレイ回路の遅延時間より長いパルス幅のパルスに対しては、ディレイ回路の入力信号と、出力信号の両方が高レベルとなる期間に、ＡＮＤゲートからパルスが出力される。したがって、ノイズフィルタ２は、ディレイ回路の遅延時間より長いパルス幅のパルスを除去できない仕様にて設計されている。本ＬＳＩは、ノイズフィルタ２が、設計通りの性能を有するか否かの試験手段を含む。
【００１６】
ＲＳ−Ｆ／Ｆ４のセット（Ｓ）入力には、ノイズフィルタの出力を接続し、またＲＳ−Ｆ／Ｆ４のリセット（Ｒ）入力にはＬＳＩのリセット信号を接続している。また、ノイズフィルタ評価の際は、ＴＥＳＴ２信号を”１”に設定することで、ＲＳ−Ｆ／Ｆ４の出力をＩ／Ｏ回路６経由でモニタ端子７に出力している（なお、ＬＳＩの内部ロジックテスト
時には、ＴＥＳＴ信号を”１”に設定し、ノイズフィルタを通過させない経路を選択する）。Ｉ／Ｏ回路１および６は、外部回路とのインターフェース、例えば、信号レベル、信号入出力タイミング等をＬＳＩ内部との間で調整する。
【００１７】
図３はノイズフィルタの除去時間を評価するテスト手順の例を示す図である。このテスト手順は、例えば、ＬＳＩ外部のテスタによって実行される。
【００１８】
図４に、テスタ２０の回路構成を示す。このテスタは、入力端子８、モニタ端子７、および制御（ＴＥＳＴ２）端子９に、接続可能なプローブと、所定の初期値から所定の増分でパルス幅を変更した複数個のパルスを発生可能なパルス発生部２４と、モニタ端子７からの出力信号を検知する信号検知部２５と、パルス発生部２４のパルスの入力端子８へのパルスの入力および入力されたパルスに対応するモニタ端子７からの応答出力を監視する制御部２２と、制御部２２からの制御信号を制御端子９に入力するＩ／Ｏ回路２６と、制御部２２の制御に基づくテスト結果を表示する表示部２３と、を備えている。
【００１９】
以下、図３にしたがって、テスト手順を説明する。このテスト手順では、まず、制御部２２は、Ｉ／Ｏ回路２６を通じた制御信号（ＴＥＳＴ２）により、セレクタ５を選択状態とし、ＲＳ−Ｆ／Ｆ４の出力信号が信号検知部２５に出力可能な状態となる。そして、入力端子８にＬＳＩ外部のパルス発生部２４から微小パルスが入力される。
【００２０】
パルスの幅は、制御部２２の制御により初期値から徐々に大きく変更される。そして、それら一連の入力パルスに対するモニタ端子７での応答が信号検知部２５を介して監視される。この場合に、それらのパルスのうち特定のパルス幅にて、パルスがノイズフィルタで除去不可能になったところでＲＳ−Ｆ／Ｆ４の出力が”１”になる。
【００２１】
そこで、制御部２２は、モニタ端子７において、ＲＳ−Ｆ／Ｆ４の出力が”１”になる１つ前に入力したパルス幅の時間が、ノイズフィルタのノイズ除去時間と判断できる。このテスト結果により、制御部２２は、表示部２３に、ノイズフィルタ２のノイズ除去性能の良否、あるいは、除去可能な最大パルス幅等を表示する。
【００２２】
このように、本実施形態のＬＳＩによれば、テスタ等の外部回路にてパルス幅を変更可能な手段を用意すれば、ＬＳＩ内部でのノイズフィルタの試験回路を極めて簡潔に構成できる。具体的には、従来のようにノイズフィルタ毎にカウンタ回路を設ける場合と比較して、基本的にはセットリセットフリップフロップ（ＲＳ−Ｆ／Ｆ４）１個、およびセレクタ７、Ｉ／Ｏ回路６を設ければよい。これによって、ＬＳＩの回路面積を大幅に低減できる。
【００２３】
また、従来は、カウンタ回路のクロックに依存して試験可能なノイズフィルタの最小除去パルスの範囲に制限があった。しかし、本ＬＳＩでは、ＲＳ−Ｆ／Ｆ４にてセット可能なパルスが制限となり、最小除去パルスの範囲をよりパルス幅の小さい範囲に拡張しやすい。さらに、入力端子８に入力されるパルス自体は、外部回路で生成すればよいので、ＬＳＩ自体の構成によらず、自在に入力パルスを選択できる可能性が高まる。
【図面の簡単な説明】
【００２４】
【図１】従来の回路構成例である。
【図２】本発明の第１実施形態に係る回路構成例である。
【図３】本発明の第１実施形態に係る回路での検出信号例である。
【図４】テスタの回路構成図である。
【符号の説明】
【００２５】
１ Ｉ／Ｏ回路
２ ノイズフィルタ
３ セレクタ
４ ＲＳ−Ｆ／Ｆ
５ セレクタ
６ Ｉ／Ｏ回路
７ モニタ端子
８ 入力端子
９ ＴＥＳＴ２端子
２０ テスタ
２２ 制御部
２３ 表示部
２４ パルス信号発生部
２５ 信号検知部
【特許請求の範囲】
【請求項１】
信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
を備えることを特徴とする信号処理回路。
【請求項２】
前記セットリセットフリップフロップの出力信号の前記モニタ端子への出力可否を所定の制御信号によって制御する選択回路をさらに備えることを特徴とする請求項１に記載の信号処理回路。
【請求項３】
信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
前記ノイズフィルタからの信号を処理する論理回路と、を備えることを特徴とする電子装置。
【請求項４】
入力端子へ入力された信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
を備える信号処理回路の試験方法であり、
前記入力端子に、パルス幅の異なるパルス波形を入力するとともにそのパルス波形の入力に対する前記セットリセットフリップフロップの出力信号を前記モニタ端子で検知するステップと、
前記モニタ端子でセットリセットフリップフロップのセット状態への遷移が検知されたときに、その遷移を引き起こしたパルス波形を特定することによって前記ノイズフィルタの性能を判定するステップと、
を備えることを特徴とする信号処理回路の試験方法。
【請求項１】
信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
を備えることを特徴とする信号処理回路。
【請求項２】
前記セットリセットフリップフロップの出力信号の前記モニタ端子への出力可否を所定の制御信号によって制御する選択回路をさらに備えることを特徴とする請求項１に記載の信号処理回路。
【請求項３】
信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
前記ノイズフィルタからの信号を処理する論理回路と、を備えることを特徴とする電子装置。
【請求項４】
入力端子へ入力された信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
を備える信号処理回路の試験方法であり、
前記入力端子に、パルス幅の異なるパルス波形を入力するとともにそのパルス波形の入力に対する前記セットリセットフリップフロップの出力信号を前記モニタ端子で検知するステップと、
前記モニタ端子でセットリセットフリップフロップのセット状態への遷移が検知されたときに、その遷移を引き起こしたパルス波形を特定することによって前記ノイズフィルタの性能を判定するステップと、
を備えることを特徴とする信号処理回路の試験方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−２４９３７２（Ｐ２００８−２４９３７２Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−８８０５９（Ｐ２００７−８８０５９）
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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