【課題】半導体装置の出力回路における試験時間を短縮する。
【解決手段】出力端子９に複数並列に接続されるｐＭＯＳ２−１〜２−４、ｎＭＯＳ３−１〜３−４において、各ゲート電極１１〜２６の一端に、選択されるドライブ能力に応じた制御信号が伝搬される制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を接続し、他端に試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４を接続する。これにより、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査でき、各ドライブ能力に対応する電流負荷を全てテスタで設定して試験するより、試験時間を短縮できる。 （もっと読む）

【課題】分周信号を検査するにあたって、その周波数のみならず第１区間長および第２区間長をも検査し、比較対象に用いる信号を生成する高価な検査装置を必要としない自己診断回路を有する半導体集積回路およびその検査方法を提供する。
【解決手段】分周回路の検査を、生成される分周信号の周波数およびデューティー比、すなわち第１区間および第２区間の比率、の２つに対して行う。外部からはデューティー比を定義する２つの期待値を供給する。 （もっと読む）

【課題】簡易な回路で、よりセキュリティ性を向上させる。
【解決手段】半導体集積回路装置（１００）は、複数の機能ブロック（１２５−１２７）と、取り込み部（１３１）と、検出部（１３２）と、判定部（１５０）とを具備し、動作パターンが所定の規則に従って変化したときにテストモードに移行する。複数の機能ブロック（１２５−１２７）は、制御装置（２００）からの指示に応答して動作する。取り込み部（１３１）は、複数の機能ブロック（１２５−１２７）のそれぞれの動作状態を示す信号を取り込む。検出部（１３２）は、複数の機能ブロック（１２５−１２７）のうちの少なくとも１つの機能ブロックの動作状態の変化を検出する。判定部（１５０）は、取り込まれた動作状態を示す信号によって示される動作パターンが所定の規則に従って変化するか否かを判定する。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、前記回路ブロックがそれぞれ正常に動作し得る最小限度の電圧を供給する複数の電圧供給回路を備え、各前記回路ブロックへの最小限度の電圧を供給する制御内容を記憶する電源電圧制御メモリを有し、前記電源電圧制御メモリの記憶する制御内容に従って前記電圧供給回路が各前記回路ブロックに供給する電圧を切り替える電源切り替え手段を備えた半導体装置を用いる。 （もっと読む）

【課題】 インバータ等の論理ゲートからなる大規模なゲートチェーンを有し、そのゲートチェーンにおいて不良の原因となっている論理ゲートを特定することが容易な素子評価用半導体集積回路を提供する。
【解決手段】 多段接続された複数の論理ゲートからなるゲートチェーンと、モニタ信号線ＭＯＮと、ゲートチェーンにおける各論理ゲートの出力ノードとモニタ信号線ＭＯＮとの間に各々介挿され、当該モニタユニットＭＵａを指示する制御信号が与えられることにより、モニタ信号線ＭＯＮに当該出力ノードの電圧に依存した信号を発生させる複数のモニタユニットＭＵａと、ゲートチェーンにおける複数の論理ゲートの出力ノードを順次モニタ対象とし、モニタ対象とする論理ゲートの出力ノードに接続されたモニタユニットを指示する制御信号を発生するモニタユニット選択手段を有する。 （もっと読む）

【課題】システムＬＳＩ内部の信号を観測するために、小数個のテストコネクションポイントを設け、そこに選択的に切り替えられた観測対象信号を出力することは出来るが、これでは内部状態を物理的に外部に引き出しただけであり、電気信号単体での波形立ち上がり時間／ジッタ値／アイ・ダイアグラムの開口、また２つ以上の電気信号での位相ズレ、そして観測信号そのものの信号品質について対応が不十分である。
【解決手段】本発明では、内蔵された信号を外部に引き出す場合の特殊な構造を設けることによって、システムＬＳＩにおける電気信号特性の観測及び解析を可能とする。パッケージ上に内蔵された電気信号をデジタル的かつアナログ的に観測することでシステムＬＳＩの解析をするこが可能となる。さらに観測用端子についても最小限に抑えることができ、システムの省スペース化及び、コストダウンに対応することが可能となる。 （もっと読む）

【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。 （もっと読む）

【課題】複数のＩ／Ｏバッファ間における相対的な差を測定し、Ｉ／Ｏバッファの複数信号の相対的な差が許容範囲にあれば正常な半導体集積デバイスと判定し、いままでは不良のデバイスであると判定されていたものを救済する。
【解決手段】半導体集積デバイスにおいて、ドライバ、複数のレシーバ、インバータによって発振回路を構成し、この発振回路の出力をクロック入力とする２個以上のカウンタと、カウント値を比較するコンパレータの比較結果により半導体集積デバイスの良否を判定する。 （もっと読む）

【課題】簡易な構成で論理回路を用いたシステムを停止させることなく論理回路の試験を行なう回路試験装置を得ること。
【解決手段】システムの動作の一部を実行する試験対象部と同じ機能を有した論理回路をＦＰＧＡを用いて再構成する試験対象機能代替部１１を備え、試験対象入力選択部１５は、試験対象部１０の試験が行なわれる際には試験データ準備部１６からの試験情報を選択して試験対象部１０に出力し、且つ試験対象部がシステムの動作の一部を実行する際にはシステム前段Ｐ１からの入力情報を選択して試験対象部１０に出力し、有効回路選択部１４は、試験対象部の試験が行なわれる際には再構成後の試験対象機能代替部１１による処理結果を選択してシステム後段Ｑ１側へ出力し、且つ試験対象部１０がシステムの動作の一部を実行する際には試験対象部１０による処理結果を選択してシステム後段Ｑ１側へ出力する。 （もっと読む）

【課題】フラッシュメモリとその周辺回路との接続性試験を上位アドレス線を含めて適確に行なう。
【解決手段】コマンドデコーダ６０３は、外部ピンからの入力信号が特定のアドレスに対する特定の値の書き込みであることを検出する。ステートデコーダ６０２は、ステートマシン３０７の状態が所定のモードであるＣＦＩクエリモードであるかを判定する。判定回路６０４は、ステートデコーダ６０２がＣＦＩクエリモード配下でコマンドデコーダ６０３の検出出力とに基づいてテストモードになったことを判定する。データ保持回路６０５は、判定回路６０４の判定出力をセットし、テストモードになったことを示すテストモード表示信号４０３を保持する。テストモードにおいては、例えばアドレス線の上位側をデータ線に出力する。 （もっと読む）

【課題】検査工程と調整工程をほぼ同時に実行可能な、アナログ電圧調整回路を提供する。
【解決手段】アナログ電圧調整回路１は、外部装置から、目標電圧を示す目標電圧信号を入力する、目標電圧入力端子１２と、目標電圧信号に基づいて生成された目標電圧を示すデータを取り込み、期待値データとして格納する、期待値データ格納回路７と、トリミングデータを格納し、トリミングデータに応じたトリミング信号を出力する、トリミングデータ格納回路１１と、トリミング信号を取得し、トリミングデータに応じた電圧レベルで、アナログ出力信号を出力する、アナログ信号出力回路２と、アナログ出力信号の電圧レベルを示す測定データと、格納された前記期待値データとを比較し、比較結果を示す比較結果信号を生成する比較回路８と、比較結果信号に基いて、トリミングデータを変更するか否かを決定する、制御回路１０とを具備する。 （もっと読む）

【課題】テスト信号毎の専用配線を不要とし、配線領域を削減できるテスト回路を備えた半導体装置を提供する。
【解決手段】半導体装置は、複数のテスト信号(ＤＦＴ０〜ＤＦＴｎ)のうち当該テストコード信号が示す所定のテスト信号を活性化するデコーダ(デコーダ部１０６)と、夫々が次段のレジスタに前記複数のテスト信号を順次転送する前記複数の第１のレジスタ（第１のレジスタ部１０７）と、夫々が次段のレジスタに前記複数のテスト信号を順次転送する前記複数の第２のレジスタ（第２のレジスタ部１０８）と、前記複数の第２のレジスタから供給される前記複数のテスト信号を受けとる複数の制御回路 (制御回路ＣＫＴ０〜ＣＫＴｎ)を含み、前記複数のテスト信号に応じてメモリセルアレイの動作を制御する制御部(読み出し及び書き込み制御部１０４)と、を備える。 （もっと読む）

【課題】レイアウトが複雑になることを抑える。
【解決手段】テスト対象とされる複数の出力バッファ１１のそれぞれに対応してサブテスト回路１ａを備える。それぞれのサブテスト回路１ａは、前段のサブテスト回路１ａの出力が後段のサブテスト回路１ａの入力に接続されてチェーン構成をなし、初段のサブテスト回路１ａの入力には信号ＴＤＩを入力し、最終段のサブテスト回路１ａの出力から信号ＴＤＯを出力する。サブテスト回路１ａは、対応する出力バッファ１１の出力値と入力における入力値とが異なる場合に、出力に信号ＴＤＩの論理値とは異なる論理値を出力する。 （もっと読む）

【課題】破壊を伴うことなく正確に半導体装置の接続状態の検査を行うことを目的とする。
【解決手段】実装基板２に半導体チップ３を実装して構成され、外部から供給される電源を半導体チップ３の内部回路３０に伝送する電源伝送部を備える半導体装置１であって、電源伝送部は、実装基板２上に設けられ、外部から供給される電源を入力するための電源入力端子と、実装基板２上に設けられ、この実装基板２と半導体チップ３との間の接続状態の検査を行うための検査入力端子と、電源入力端子から入力した電源を分配して内部回路３０に伝送する複数の電源経路と、各電源経路に一端が接続され、他端が合流されて検査入力端子に接続される複数の分岐経路と、各分岐経路上に設けられ、各分岐経路が合流する前に設けた抵抗２６と、を備えている。 （もっと読む）

【課題】低速テスターによる直流電圧を用いてスケルチ回路をより高速テストをすることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、スケルチ回路のテスト動作時において、第１の受信端子に第１の直流電圧を印加し、且つ、第２の受信端子に第１の直流電圧と異なる第２の直流電圧を印加した状態で、第１のスイッチ回路と第２のスイッチ回路とをオン／オフが同期するように制御するとともに、第１および第２のスイッチ回路のオン／オフに対して相補的になるようにして第３のスイッチ回路と前記第４のスイッチ回路とをオン／オフが同期するように制御する。 （もっと読む）

【課題】１つのパッケージに複数のＩＣチップが内蔵された半導体集積回路において、ＩＣチップ間の断線テストを容易に実現する。
【解決手段】この半導体集積回路は、１つのパッケージに複数のＩＣチップが内蔵された半導体集積回路であって、出力段のＤＡＣ（ディジタル／アナログ変換器）と、半導体集積回路の端子に入力されるデータと半導体集積回路の内部回路から出力されるデータとの内の一方を選択してＤＡＣに供給する選択回路と、外部から供給される信号に従って選択回路を制御する制御回路とを含む第１のＩＣチップと、ＤＡＣの出力電圧を受けて動作するトランジスタを含む第２のＩＣチップと、第１のＩＣチップと第２のＩＣチップとを接続する配線とを具備する。 （もっと読む）

【課題】外部ピン数を増加させることなく、各種試験を行うことが可能な半導体装置を提供すること。
【解決手段】半導体装置１は、入力される信号の内容を任意に定義可能とされる。半導体装置１は、通常動作を行う通常モードと各種の試験を行うテストモードとを備える。半導体装置１は、データ入力端子Ｔ０ないしＴ３を備える。半導体装置１は、データ入力端子Ｔ０ないしＴ３に接続され、予め定められる所定パルス幅ＰＷより大きいパルス幅を有する通常信号に基づいて通常動作する通常ロジック回路２２を備える。半導体装置１は、データ入力端子Ｔ０ないしＴ３に接続され、所定パルス幅ＰＷより小さいパルス幅を有するテストモード設定信号を通過させるマスク回路１１を備える。半導体装置１は、マスク回路１１の出力経路上に接続され、テストモード設定信号が入力されることに応じてテストモードで行われる試験の設定を行うテストモード設定回路２１を備える。 （もっと読む）

【課題】ＬＣＤを駆動するためのドライバ用半導体集積回路装置においては、チップの実装がＣＯＧ構造で行われる。このため、比較的小面積のアルミニウム系パッド上に、長細く、比較的厚い金バンプ電極が形成されている。この金バンプ電極の形成後に行われるウエハ・プローブ・テストでは、一般に金を主要な成分とし、先端がほぼ垂直となるように曲げられたカンチ・レバー型のプローブ針が使用される。このプローブ針の先端付近の径は金バンプ電極の幅と同程度であるのが一般的であり、ウエハ・プローブ・テストの安定した実行が困難である。
【解決手段】本願発明はバンプ電極群の内の一部の電極にプローブ針を当てて、ウエハ・プローブ・テストを実行する表示装置を駆動するための半導体集積回路装置において、表示装置駆動信号出力用のバンプ電極列を複数列構成とし、外側のバンプ電極の幅よりも内側のバンプ電極の幅を広くしたものである。 （もっと読む）

【課題】大規模な被測定トランジスタの特性を高精度かつ高速に測定する。
【解決手段】ｎ×ｍ個の評価セルと、ｎ本の行選択線と、ｍ本の列選択線と、第１及び第２の共通プリチャージ線と、プリチャージ回路と、第１及び第２のビット線と、第１及び第２の列選択スイッチとを具備し、前記評価セルの各々は、第１及び第２の被測定トランジスタと、自己の行に属する行選択線に供給される行選択信号に応じて、自己の列に属する第１のビット線と第１の被測定トランジスタの出力端子との接続／非接続を切り替えるための第１の行選択スイッチ、及び第２のビット線と第２の被測定トランジスタの出力端子との接続／非接続を切り替えるための第２の行選択スイッチとを少なくとも有し、第１及び第２の被測定トランジスタのゲート端子に入力されるゲート電圧差に応じた差動増幅動作を行う差動増幅回路と、差動増幅回路の２つの出力をさらに増幅する増幅回路とを備える。 （もっと読む）

【課題】 全てのパッドのオンダイターミネーション（ＯＤＴ）抵抗値テストをパラレルに行うことが可能な装置を提供する。
【解決手段】 装置は、ＯＤＴテスト動作モードでパッドに入力される入力データと基準電圧とを比較してＯＤＴ抵抗値を判断し、その結果に対応するＯＤＴ抵抗値判断データを出力する比較部と、比較部の出力をクロック信号に同期させて蓄積する蓄積部と、ＯＤＴテスト動作モードで蓄積部に蓄積されたＯＤＴ抵抗値判断データをパッドに出力する出力部とを含む。ＯＤＴ抵抗値の不良の有無を判断することにより、テスト時間が改善される。 （もっと読む）