半導体記憶装置及びその回路の電位測定方法
【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模な半導体記憶装置の内部配線の電圧状態を簡単な手法でモニターし、内部回路の動作状態を判定するモニター回路システムを有する半導体記憶装置及びその回路の電位測定方法に関する。
【背景技術】
【０００２】
メモリ等の大規模な半導体チップでは、電源等の配線長が長くなり、寄生抵抗による電圧降下、あるいは基準電圧（VSS）の上昇により、回路動作のマージンがなくなる等の問題があり、さらに、これらの要因による不良モードの確認が困難であった。また、半導体チップの量産時に、工程内のごみあるいは欠陥等により、半導体チップに不良が発生して、例えば、チップ内の配線あるいはトランジスタが破壊して予期しない電流が流れることがあり、歩留まりが低下することも良くあることであった。
【０００３】
そのため、半導体チップの内部配線の電位を確認して半導体チップの不良モードを確認する必要があった。しかし、そのためには、チップのパッシベーション膜（保護膜）を剥離する必要があり、タングステン等の針を確認したい箇所に当て、電圧を測定していた。また、工程内の欠陥等により半導体チップに不良品が発生した場合は、不良個所に集中して電流が流れる。通常、このような、破壊電流や、リーク電流を解析する手法として、レーザー光照射によるＯＢＩＲＣＨ発光解析や、電子ビーム照射によるホットエレクトロン検知による発光確認を行い、不良箇所を確認する手法が取られていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この手法では、大掛かりな装置を必要として、時間もかかり、大変な労力を要する問題があった。また、測定の精度が悪い問題もあった。そのため、本発明は、特許文献１のような内部回路の電圧を測定する手段を半導体チップ内に設置することで、内部配線の電圧状態を簡単な手法でモニターし、内部回路の動作状態を判定するモニター回路システムを提供することを課題とする。また、歩留まり等の不良解析に利用し、不良箇所を短期間に解析できる手法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定することを特徴とする半導体記憶装置である。
【０００７】
また、本発明は、メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、前記メモリ素子に接続する接地ノードの枝配線を有する半導体記憶装置において、前記メモリ素子に接続する枝配線の少なくとも端部に電圧測定点を接続したモニター用スイッチを前記枝配線毎に有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記電圧測定点をゲートが開かれた前記モニター用スイッチを介してモニター用パッドに接続することで前記電圧測定点の電位を測定することを特徴とする半導体記憶装置である。
【０００８】
また、本発明は、上記の半導体記憶装置において、前記メモリセルアレイのメモリ素子から読み出した信号を増幅する複数のセンスアンプを有し、前記少なくとも１つの枝配線が前記センスアンプの接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置である。
【０００９】
また、本発明は、上記の半導体記憶装置において、前記少なくとも１つの枝配線が電源回路の電源用接地ノード又は電源用電源ノードの枝配線であることを特徴とする半導体記憶装置である。
【００１０】
また、本発明は、上記の半導体記憶装置において、前記少なくとも１つの枝配線が制御回路の接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置である。
【００１１】
また、本発明は、上記の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、前記枝配線の各部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法である。
【００１２】
また、本発明は、上記の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、各前記枝配線の端部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法である。
【発明の効果】
【００１３】
本発明は、半導体記憶装置において、電位を測定したい箇所（回路として特に重要な箇所）に、あらかじめ電圧モニター用スイッチの電圧測定点を接続し、モニター用スイッチのゲートを開いてその電圧測定点をモニター用パッドＰＡＤに接続することで、電圧測定点の電位をモニター用パッドＰＡＤから外部に引き出して、被測定箇所の電圧測定点の電位を読み出す構成にする。これにより、内部電位を観測することで不良箇所を容易に特定できる効果がある。そのため、半導体記憶装置の試作段階で、動作マージンが確認できる効果があり、また、不良が発生した場合の解析が容易になる効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体記憶装置の回路のブロック図である。
【図２】本発明の半導体記憶装置の１ビットの記憶回路の回路図である。
【図３】本発明の半導体記憶装置の１６ビットの記憶回路の回路図である。
【図４】本発明の半導体記憶装置の半導体チップにおける全体レイアウトと電源配線の結線の構成の全体レイアウト図である。
【図５】本発明の半導体記憶装置のセンスアンプの回路図である。
【図６】本発明の半導体記憶装置のセンスアンプのＲＥＦ回路の回路図である。
【図７】本発明の第１の実施形態の、モニター回路の回路図である。
【図８】本発明の第１の実施形態の、スイッチ選択信号発生回路の全体レイアウト図である。
【図９】本発明の第１の実施形態の、半導体記憶装置の半導体チップの全体レイアウトにおける接地ノードＶＳＳの分岐配線へのモニター用スイッチの設置位置を示す全体レイアウト図である。
【図１０】本発明の第１の実施形態の、メモリセルアレイの部分を中心にした回路図である。
【図１１】（ａ）本発明の第１の実施形態の、行線ノードＷＬｈに沿った接地ノードＶＳＳの枝配線ＶＳＳｈの各位置の電位の大きさをあらわすグラフである。（ｂ）本発明の第１の実施形態の、接地ノードＶＳＳの各枝配線の端部の電位の大きさをあらわすグラフである。
【図１２】本発明の第２の実施形態の、モニター用スイッチの枝配線ＶＳＳｒへの設置位置を示す回路図である。
【図１３】本発明の第２の実施形態の、枝配線ＶＳＳｒの各位置の電位の大きさをあらわすグラフである。
【図１４】本発明の第３の実施形態の、半導体記憶装置の半導体チップの全体レイアウトにおける接地ノードＶＳＳの分岐配線へのモニター用スイッチの設置位置を示す全体レイアウト図である。
【図１５】本発明の第３の実施形態のセンスアンプの回路図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は、メモリの代表例として、本発明の一実施形態による不揮発性半導体記憶装置であるマスクＲＯＭの半導体記憶装置１の回路のブロック図である。
【００１６】
本実施形態において、半導体記憶装置１は、図１に示すように、メモリセルアレイ１００、行デコーダ２００、列デコーダ３００、列ゲート４００、センスアンプ５００、及び制御回路６００、出力バッファ７００、アドレス入力回路８００から構成されている。
【００１７】
制御回路６００は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。出力バッファ７００は、メモリセルアレイ１００を読み出したデータの信号を出力する。アドレス入力回路８００は、半導体記憶装置１の外部から入力されたアドレスを一時的に格納し、そのアドレスを行デコーダ２００と列デコーダ３００が変換して、メモリセルアレイ１００のメモリ素子Ｍｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）を選択する行選択信号と列選択信号を生成する。
【００１８】
図２は、図１の半導体記憶装置１がマスクＲＯＭの場合の、１ビットの記憶回路の回路図の例を示す。図２の回路図のように、メモリセルアレイ１００には、記憶の最小単位であるメモリ素子Ｍ００からＭ２３が半導体記憶装置１の集積回路チップの領域に規則正しく縦横にマトリックス状に並べられている。行方向に配列されるメモリ素子Ｍ００からＭ０３のゲートに共通に、行デコーダ２００の行線ノードＷＬ０が接続され、行選択信号が出力されることにより選択される。行方向に配列されるメモリ素子Ｍ１０からＭ１３のゲートには共通に行線ノードＷＬ１が接続され、メモリ素子Ｍ２０からＭ２３のゲートには共通に行線ノードＷＬ２が接続されている。そして、メモリ素子Ｍ００からＭ０３のソース端子に共通に、接地ノードＶＳＳの枝配線ＶＳＳ０が接続し、メモリ素子Ｍ１０からＭ１３のソース端子に共通に、接地ノードＶＳＳの枝配線ＶＳＳ１が接続し、メモリ素子Ｍ２０からＭ２３のソース端子に共通に、接地ノードＶＳＳの枝配線ＶＳＳ２が接続する。各メモリ素子Ｍｈｋ（ｈ＝０〜２、ｋ＝０〜３）毎に、メモリ素子の根元のソース端子が接地ノードＶＳＳの枝配線に接続する箇所に、後に説明するモニター用スイッチＳ０、Ｓ１、Ｓ２とその他のモニター用スイッチを設置する。
【００１９】
また、列方向に配列される各メモリ素子Ｍｈ０（ｈ＝０〜２）のドレインには共通に、列ゲート４００の列線ノードＢＩＴ０が接続される。列線ノードＢＩＴ０は、列ゲート４００の列選択トランジスタＣＧ０のソース端子に接続する。列選択トランジスタＣＧ０のゲートには列デコーダ３００の列選択ノードＣＯＬ０が接続される。列選択ノードＣＯＬ０にはリファレンス用列選択トランジスタＲＦ０のゲートも接続される。その列選択ノードＣＯＬ０には列デコーダ３００から列選択信号が送信されて列ゲート４００の列選択トランジスタＣＧ０及びリファレンス用列選択トランジスタＲＦ０が駆動される。列ゲート４００の列選択トランジスタＣＧ０からＣＧ３のドレインがセンスアンプ５００の共通ノードＣＯＭに接続する。列ゲート４００のリファレンス用列選択トランジスタＲＦ０からＲＦ３のドレインがセンスアンプ５００のリファレンス用共通ノードＲＥＣに接続する。リファレンス用列選択トランジスタＲＦ０からＲＦ３のソース端子には、リファレンストランジスタＴｒ９のドレイン端子が接続し、リファレンストランジスタＴｒ９のソース端子は接地ノードＶＳＳの枝配線ＶＳＳｒに接続する。リファレンストランジスタＴｒ９は、そのゲート端子にＶＲＥＦ回路５０７のＲＥＦノードを接続して制御される。
【００２０】
列方向に配列される各メモリ素子Ｍｈ１（ｈ＝０〜２）のドレインには共通に列ゲート４００の列線ノードＢＩＴ１が接続され、列線ノードＢＩＴ１が、列デコーダ３００の列選択ノードＣＯＬ１にゲートが接続されている列選択トランジスタＣＧ１のソース端子に接続する。列方向に配列される各メモリ素子Ｍｈ２（ｈ＝０〜２）のドレインには共通に列ゲート４００の列線ノードＢＩＴ２が接続され、その列線ノードＢＩＴ２が、列デコーダ３００の列選択ノードＣＯＬ２にゲートが接続されている列選択トランジスタＣＧ２のソース端子に接続する。各メモリ素子Ｍｈ３（ｈ＝０〜２）のドレインには共通に、列ゲート４００の列線ノードＢＩＴ３が接続され、列線ノードＢＩＴ３が、列デコーダ３００の列選択ノードＣＯＬ３にゲートが接続されている列選択トランジスタＣＧ３のソース端子に接続する。
【００２１】
図３に、このマスクＲＯＭの回路の１６ビットの記憶回路の具体例を示す。この半導体記憶装置１は１６ビット構成（出力端子Ｄｏｕｔが１６個ある）なので、メモリセルアレイ１００は、１００−０〜１００−１５までの１６ブロックに分かれている。共通ノードＣＯＭ０は、第０ビットの共通ノードであり、第０ビット用のセンスアンプ５００−０と列ゲート４００の列選択トランジスタＣＧ０−０からＣＧｎ−０に共通に接続する。共通ノードＣＯＭ１５は、第１５ビットの共通ノードであり、第１５ビット用のセンスアンプ５００−１５と列ゲート４００の列選択トランジスタＣＧ０−１５からＣＧｎ−１５に共通に接続する。０ビット用の列選択トランジスタＣＧｋ−０（ｋ＝０〜ｎ）のソース端子が列線ノードＢＩＴｋ−０に接続し、１５ビット用の列選択トランジスタＣＧｋ−１５のソース端子が列線ノードＢＩＴｋ−１５に接続する。
【００２２】
第０ビットのメモリセルアレイ１００−０に、（ｍ＋１）×（ｎ＋１）個のマトリックス状にメモリ素子Ｍ００−０〜Ｍｍｎ−０を配置する。第１５ビットのメモリセルアレイ１００−１５に、（ｍ＋１）×（ｎ＋１）個のマトリックス状にメモリ素子Ｍ００−１５〜Ｍｍｎ−１５を配置する。第０ビットのメモリセルアレイ１００−０に行方向に配列するメモリ素子Ｍｈ０−０（ｈ＝０〜ｍ）からＭｈｎ−０のゲート端子に共通に、行デコーダ２００の行線ノードＷＬｈを接続する。列方向に配列されるメモリ素子Ｍ０ｋ−０（ｋ＝０〜ｎ）からＭｍｋ−０のドレイン端子に共通に、列ゲート４００の列線ノードＢＩＴｋ−０を接続する。また、メモリ素子のソース端子は、全て共通に接地ノードＶＳＳ（ＧＮＤ）に接続する。ただし、行方向のメモリ素子Ｍ００−０からＭ０ｎ−０のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳ０に接続し、行方向のメモリ素子Ｍｍ０−０からＭｍｎ−０のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳｍに接続する。
【００２３】
第０ビットのメモリセルアレイ１００−０の信号増幅用のセンスアンプ５００-０から出力バッファ回路７００を介して、出力端子Ｄｏｕｔ０から出力信号をチップ外部に出力させる。第１ビット用から第１５ビット用のメモリセルアレイ１００−１〜１００−１５についても同様な構成にし、出力信号を出力端子Ｄｏｕｔ１からＤｏｕｔ１５に出力させる。すなわち、第１５ビット用のメモリ素子は、行方向のメモリ素子Ｍ００−１５からＭ０ｎ−１５のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳ０に接続し、行方向
のメモリ素子Ｍｍ０−１５からＭｍｎ−１５のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳｍに接続する。ここで、第０ビットから第１５ビットのメモリ素子で、同じ行線ノードＷＬｈで選択されるメモリ素子群が複数のグループに分けられて、それぞれのグループ毎に１本の枝配線ＶＳＳｍに接続しても良い。
【００２４】
２００−０〜２００−ｍは行デコーダであり、行毎に、アドレス入力回路８００から行アドレスが入力されるＮＡＮＤ回路２０１とバッファとなるインバータ２０２とで構成され、出力を行線ノードＷＬｈに出力する回路を有する。行デコーダ２００の行線ノードは、ＷＬ０〜ＷＬｍであり、メモリセルアレイ１００に配列されたメモリ素子Ｍｈｋの行が選択される。
【００２５】
３００−０〜３００−ｎは列デコーダであり、列毎に、アドレス入力回路８００から列アドレスが入力されるＮＡＮＤ回路３０１とバッファとなるインバータ３０２とで構成され、出力の列選択信号を列線ノードＣＯＬｋに出力する回路を有する。列デコーダ３００から列選択信号を列選択ノードＣＯＬｋに出力し、その列選択ノードＣＯＬｋがゲートが接続する列ゲート４００の列選択トランジスタＣＧｋ−０からＣＧｋ−ｎのゲートを開く。第０ビットの列選択トランジスタＣＧｋ−０のゲートが開かれた場合には、列選択トランジスタＣＧｋ−０を介して、センスアンプ５００−０の共通ノードＣＯＭ０が列線ノードＢＩＴｋ−０に接続する。これにより、メモリセルアレイ１００−０に配列されたメモリ素子Ｍｈｋの列が選択される。こうして、行デコーダ２００で行が選択され列デコーダ３００で列が選択されることでメモリ素子Ｍｈｋが選択される。
【００２６】
図４に、半導体記憶装置１の集積回路の半導体チップにおける全体レイアウトと電源配線の結線の構成を示す。メモリセルアレイ１００やセンスアンプ５００や制御回路６００には、通常の電源パッドＶＣＣ−Ｐに電源ノードＶＣＣを接続し、接地パッドＶＳＳ−Ｐに接地ノードＶＳＳを接続する。接地ノードＶＳＳは、メモリセルアレイ１００の領域で、枝配線ＶＳＳ０、ＶＳＳ１、ＶＳＳ２、・・・、ＶＳＳ（ｍ−１）、ＶＳＳｍ、ＶＳＳ（ｍ＋１）、ＶＳＳ（ｍ＋２）、ＶＳＳ（ｍ＋３）、・・・、ＶＳＳ（２ｍ）、ＶＳＳ（２ｍ＋１）に分岐する。一方、出力回路７００や電源回路（チャージポンプ回路）９００には大電流及び過渡電流が多く流れるので、通常の電源配線と分けた専用の電源配線を形成する。すなわち、出力回路７００用の出力用電源ノードＶＣＣＯと出力用接地ノードＶＳＳＯや、電源回路（チャージポンプ回路）９００の電源用電源ノードＶＣＣＰと電源用接地ノードＶＳＳＰには、通常の電源配線と分けた専用の電源配線を形成し、出力回路７００用には、出力用電源パッドＶＣＣＯ−Ｐから出力用電源ノードＶＣＣＯを配線し、出力用接地パッドＶＳＳＯ−Ｐ(出力回路用)から出力用接地ノードＶＳＳＯを配線する。また、電源回路９００用には、電源用電源パッドＶＣＣＰ−Ｐから電源用電源ノードＶＣＣＰを配線し、電源用接地パッドＶＳＳＰ−Ｐ（電源回路用）から電源用接地ノードＶＳＳＰを配線する。これにより、出力回路７００や電源回路（チャージポンプ回路）９００の電源ノイズの影響が、センスアンプ５００のような、重要なアナログ回路に影響をしないように配線する。
【００２７】
（センスアンプ）
図５は半導体記憶装置１中のセンスアンプ５００の回路の一例である。センスアンプ５００は、電源ノイズあるいは、電圧レベルの影響を最も受け易い回路である。このセンスアンプ５００は、Ｐチャネル型の負荷トランジスタＴｒ１とＴｒ２から成る負荷回路５０２を有し、また、共通ノードＣＯＭにソース端子を接続しドレイン端子を負荷トランジスタＴｒ２のドレイン端子に接続するＮチャネルのバイアストランジスタＴｒ３を有する。バイアストランジスタＴｒ３の高速化のために、Ｐチャネル型のトランジスタＴｒ４とＮチャネル型のトランジスタＴｒ５から成るフィードバック型バイアス回路５０１を設ける。そして、バイアストランジスタＴｒ３のゲート端子には、フィードバック型バイアス回路５０１のトランジスタＴｒ４のドレイン端子とトランジスタＴｒ５のドレイン端子の接続点のノードを接続する。また、トランジスタＴｒ５のソース端子を接地ノードＶＳＳに接続する。
【００２８】
センスアンプ５００のバイアストランジスタＴｒ３のソース端子を共通ノードＣＯＭに接続する。この共通ノードＣＯＭは、図２及び図３に示したように、列ゲート４００の列選択トランジスタＣＧ０からＣＧｎのドレイン端子に共通に接続する。図５では、それらの列選択トランジスタを代表させた１つの列選択トランジスタＣＧｋを示す。列選択トランジスタＣＧｋのゲート端子は、図２及び図３に示したように、列選択ノードＣＯＬｋに接続し、列選択トランジスタＣＧｋのソース端子は列線ノードＢＩＴｋに接続する。
【００２９】
この列線ノードＢＩＴｋは、図２及び図３に示したように、メモリセルアレイ１００のメモリ素子Ｍ０ｋからＭｍｋのドレイン端子に共通に接続する。図５では、それらのメモリ素子を代表させた１つのメモリ素子Ｍｈｋを示す。メモリ素子Ｍｈｋのゲート端子は、図２及び図３に示したように、行デコーダ２００の行線ノードＷＬｈに接続し、メモリ素子Ｍｈｋのソース端子は接地ノードＶＳＳに接続する。ここで、図２及び図３に示すように、メモリ素子Ｍｈ０からＭｈｎが共通の枝配線を成す接地ノードＶＳＳｈに接続する。すなわち、接地ノードＶＳＳは、その枝配線を成す接地ノードＶＳＳ０から接地ノードＶＳＳｍまでのｍ＋１本の枝配線の接地ノードを有する。そして、メモリ素子Ｍ００からＭ０ｎを１つの枝配線の接地ノードＶＳＳ０に接続し、メモリ素子Ｍｍ０からＭｍｎを１つの枝配線の接地ノードＶＳＳｍに接続する。ただし、図４のようにメモリセルアレイ１００を左右のブロックに分けた場合は、中央で主幹となる接地ノードＶＳＳの配線に１本の枝配線の接地ノードＶＳＳｈが交差して中央で接続する。そのため、主幹の接地ノードＶＳＳから左右の２本の枝配線ＶＳＳｈに分かれる形に配線される。
【００３０】
（差動型センスアンプ）
図５のように、センスアンプ５００の回路の判定部分である差動型センスアンプ５０３はカレントミラー回路で構成される。差動型センスアンプ５０３の差動入力の一方の端子には、メモリ素子Ｍｈｋからの信号がバイアストランジスタＴｒ３を経由して入力される。すなわち、行デコーダ２００から行選択信号が送信された行線ノードＷＬｈがゲートに接続することでゲートが開かれたメモリ素子Ｍｈｋのドレイン端子が接続する列線ノードＢＩＴｋが、列デコーダ３００からの列選択信号で選択されてゲートが開かれた列選択トランジスタＣＧｋを経由して共通ノードＣＯＭに接続する。そして、その共通ノードＣＯＭがバイアストランジスタＴｒ３を経由して、差動型センスアンプ５０３の差動入力の一方の端子に接続する。詳しくは、バイアストランジスタＴｒ３のドレイン端子と、負荷回路５０２の負荷トランジスタＴｒ２のソース端子と、差動型センスアンプ５０３の一方の差動入力端子とが同じノードに接続し、バイアストランジスタＴｒ３のドレイン端子からメモリ素子Ｍｈｋのドレインの電位が差動型センスアンプ５０３の一方の差動入力端子へ伝達される。差動型センスアンプ５０３の他方の差動入力端子には、リファレンス回路５０４におけるトランジスタＴｒ６とＴｒ７で構成されるリファレンス用負荷回路５０５のソース端子と、リファレンス用バイアストランジスタＴｒ８のドレイン端子の接続する基準電位ノードＲＥＰを接続する。
【００３１】
（リファレンス回路）
リファレンス回路５０４は、フィードバック型バイアス回路５０１に対応するリファレンス用フィードバック型バイアス回路５０６と、負荷回路５０２に対応するリファレンス用負荷回路５０５と、バイアストランジスタＴｒ３に対応するリファレンス用バイアストランジスタＴｒ８と、メモリ素子Ｍｈｋと同等の素子のリファレンストランジスタＴｒ９と、列選択トランジスタＣＧｋに対応するリファレンス用列選択トランジスタＲＦｋとにより構成し、フィードバック型バイアス回路５０１と負荷回路５０２とバイアストランジ
スタＴｒ３と列選択トランジスタＣＧｋとメモリ素子Ｍｈｋが構成する回路と対称な回路構成にし、リファレンス用負荷回路５０５のドレイン端子とリファレンス用バイアストランジスタＴｒ８のドレイン端子の接続する基準電位ノードＲＥＰに、メモリ素子Ｍｈｋ側の差動入力端子のノードに加わる電位に対応する電位を加える。リファレンス用列選択トランジスタＲＦｋは、図２における列選択トランジスタＣＧ０からＣＧ３に対応するリファレンス用列選択トランジスタＲＦ０からＲＦ３のように、複数の列選択トランジスタＣＧｋに対応する複数のトランジスタである。リファレンストランジスタＴｒ９のゲート端子にはＶＲＥＦ回路５０７のＲＥＦノードを接続する。ＲＥＦノードに加わる信号は、メモリ素子Ｍｈｋのゲートに接続する行線ノードＷＬｈに加えられる行選択信号に対応するリファレンストランジスタ選択信号をＶＲＥＦ回路５０７から加える。
【００３２】
（ＶＲＥＦ回路）
ＶＲＥＦ回路５０７を図６に示す。ＶＲＥＦ回路５０７は、メモリ素子Ｍｈｋと同じ大きさのトランジスタＴ１と、列選択トランジスタＣＧｋに対応するトランジスタＴ２と、センスアンプ回路５００のフィードバック型バイアス回路５０１に対応してトランジスタＴ６とＴ７から成るフィードバック型バイアス回路５０８と、負荷回路５０２に対応してトランジスタＴ４とＴ５から成る負荷回路５０９と、バイアストランジスタＴｒ３に対応するトランジスタＴ３と、トランジスタＴ８、Ｔ９、Ｔ１０で構成する。トランジスタＴ１のドレインにトランジスタＴ２のソース端子を接続し、トランジスタＴ２のドレインにトンジスタＴ３のソース端子とフィードバック型バイアス回路５０８とを接続する。そして、トランジスタＴ３のドレイン端子と負荷回路５０９のドレイン端子が接続するノードにトランジスタＴ９のゲート端子を接続する。トランジスタＴ９のソース端子にトランジスタＴ８のドレイン端子を接続し、トランジスタＴ９のドレイン端子にトランジスタＴ１０のドレイン端子及びゲート端子と、ＲＥＦノードを接続する。このＲＥＦノードからリファレンストランジスタ選択信号をリファレンス回路５０４のリファレンストランジスタＴｒ９のゲート端子に向けて出力する。
【００３３】
ＶＲＥＦ回路５０７は、トランジスタＴ１をメモリ素子Ｍｈｋと同じ大きさにすることにより、トランジスタＴ１に流れる電流の大きさをメモリ素子Ｍｈｋに流れる電流Ｉｃｅｌｌと同じ大きさにする。また、トランジスタＴ９の大きさをトランジスタＴ４と同じ大きさにすることで、トランジスタＴ９に流れる電流の大きさをトランジスタＴ４に流れる電流Ｉｃｅｌｌと同じ大きさにするため、その上で、トランジスタＴ１０の大きさをリファレンストランジスタＴｒ９の２倍にすることで、リファレンストランジスタＴｒ９に流れる電流をトランジスタＴ１０に流れる電流Ｉｃｅｌｌの２分の１にする。
【００３４】
（センスアンプの動作）
センスアンプ５００は、図５のように、差動型センスアンプ５０３が、リファレンス回路５０４が生成する基準電位ノードＲＥＰの電位と、メモリ素子Ｍｈｋから列選択トランジスタＣＧｋとバイアストランジスタＴｒ３等を経由した信号の電位を比較してメモリ素子Ｍｈｋの充電状態か放電状態かを精密に検知してメモリセルアレイ１００の記憶データを読み出す。
【００３５】
センスアンプ５００の動作を以下で詳しく説明する。センスアンプ５００は、先ず、電源ノードＶＣＣから、負荷回路５０２とバイアストランジスタＴｒ３、及び、ゲートが開かれた列選択トランジスタＣＧｋを介して列線ノードＢＩＴｋを充電する。列線ノードＢＩＴｋが約１Ｖ程度充電されたところで、フィードバック型バイアス回路５０１の出力がＬＯＷとなり、列線ノードＢＩＴｋの充電が止まり、列線ノードＢＩＴｋが概略１Ｖにクランプされる。リファレンス回路５０４側も同様な動作をするが、リファレンストランジスタＴｒ９の電流を、メモリ素子Ｍｈｋより少なめに設定しているので、メモリ素子Ｍｈｋに電流が流れるとセンスアンプ５００の出力は"１"となり、メモリ素子Ｍｈｋのほうが
電流が少ない（流れない）場合は、センスアンプ５００出力は"０"となり、微小な電流を検出できる。
【００３６】
このセンスアンプ５００の特徴は、高速であるが、フィードバック型バイアス回路５０１を用いているので、電源の少しのゆれにも敏感であり、また、微小な電圧降下により、動作点が変わってしまうという欠点がある。半導体記憶装置１は、図４で示すように電源を配線することにより、極力電位の変化を少なくする設計はしているが、実際は、いろいろな要因で電圧が変化しており、動作マージンを落としている。しかし、半導体記憶装置１の電源電圧が低く、その電源電圧の変化も微小電圧であるため、従来は電源電圧の変化の解析が容易でなかった。
【００３７】
（モニター回路）
この問題を解決するために、本実施形態では、図７に示すモニター回路を半導体記憶装置１に組み込む。メモリ素子Ｍｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）毎にスイッチ選択回路ＳＥを設置し、半導体記憶装置１にスイッチ選択回路ＳＥ００からＳＥｍｎを設置する。そして、図８のように、スイッチ選択信号発生回路１１０の行走査回路１０２の行選択線１０３を、行線ノードＷＬｈ（ｈ＝０〜ｍ）に平行に沿って配線して、行方向に配列するメモリ素子Ｍｈｋの位置のスイッチ選択回路ＳＥｈｋに接続する。列走査回路１０４の列選択線１０５を、各列線ノードＢＩＴｋ−０からＢＩＴｋ−１５に対応させて、それらの列線ノードの配線に平行に沿って配線し、列選択線１０５を、列方向に配列するメモリ素子Ｍｈｋの位置に設置したスイッチ選択回路ＳＥｈｋに接続する。ここで、スイッチ選択回路ＳＥｈｋは、１６ビットの半導体記憶装置１の場合は、メモリアドレスの数のｍ×ｎの１６倍のメモリ素子Ｍｈｋのセルの数だけ設置するが、説明の簡単化のため、１ビットの半導体記憶装置１の場合を記載した。
【００３８】
また、モニター用スイッチのゲートの開閉は、図７のように、スイッチ選択回路ＳＥ００からＳＥｍｎの２つの出力端子の信号によって、各モニター用スイッチＳ０からＳｕのゲートを開閉する。各モニター用スイッチの電圧測定端子をメモリ素子Ｍｈｋのソース端子が接続する接地ノードＶＳＳの枝配線の位置に接続する。こうして、メモリ素子Ｍｈｋ毎のモニター用スイッチのゲートを、メモリ素子Ｍｈｋ毎のスイッチ選択回路ＳＥｈｋで開くことで、メモリ素子Ｍｈｋ毎の回路の電位をモニター用パッドＰＡＤに伝送する。１つのスイッチ選択回路ＳＥｈｋが複数のモニター用スイッチに接続するように構成することが可能であり、その場合は複数のモニター用スイッチが同時に複数の電圧信号を複数のモニター用パッドＰＡＤに送信する。
【００３９】
図７のように、各モニター用スイッチＳ０からＳｕは、Ｎチャネル型のトランジスタとＰチャネル型のトランジスタで構成する。スイッチ選択信号発生回路１１０は、ＣＬＫ信号に同期するタイミングジェネレータ１０１と、それにより駆動される、カウンタ回路やシフトレジスタ等から成る行走査回路１０２と列走査回路１０４を有する。これにより、タイミングジェネレータ１０１がＣＬＫ信号に同期してスイッチ選択信号発生回路１１０の行走査回路１０２と列走査回路１０４を駆動し、行走査回路１０２が行選択線１０３に順次にモニター用スイッチの配列の行を選択する読出しパルスを送信し、列走査回路１０４が列選択線１０５に順次にモニター用スイッチの配列の列を選択する読出しパルスを送信し、モニター用スイッチの配列の行と列を選択する。そして、メモリ素子Ｍｈｋの位置で交差する行選択線１０３と列選択線１０５を、スイッチ選択回路ＳＥｈｋの２つの入力端子に接続し、それをスイッチ選択回路ＳＥｈｋのＡＮＤゲート１０６とＮＡＮＤゲート１０７の２つ入力端子それぞれに接続する。
【００４０】
スイッチ選択回路ＳＥｈｋのＡＮＤゲート１０６とＮＡＮＤゲート１０７の出力端子から、モニター用スイッチのＮチャネル型のトランジスタ用の信号とＰチャネル型のトラン
ジスタ用の信号を、ハイレベルとロウレベルとを反転させて作成し、それぞれの信号を、モニター用スイッチのＮチャネル型のトランジスタのゲート電極と、Ｐチャネル型のトランジスタのゲート電極に入力する。これにより、行走査回路１０２と列走査回路１０４の読出しパルスによって配置位置が選ばれたスイッチ選択回路ＳＥｈｋがメモリ素子Ｍｈｋ用のモニター用スイッチのゲートを開いて、電圧測定端子が接続したメモリ素子Ｍｈｋの回路の電位をモニター用パッドＰＡＤに伝送する。これにより、モニター用パッドＰＡＤにモニター用スイッチの測定点の電位を伝達することで、モニター用スイッチの各測定点の電位をＣＬＫ信号に同期して順番に測定することができる。
【００４１】
図９のように、接地ノードＶＳＳの枝配線には、枝配線ＶＳＳ０、ＶＳＳ１、ＶＳＳ２、・・・、ＶＳＳ（ｍ−１）、ＶＳＳｍ、ＶＳＳ（ｍ＋１）、ＶＳＳ（ｍ＋２）、ＶＳＳ（ｍ＋３）、・・・、ＶＳＳ（２ｍ）、ＶＳＳ（２ｍ＋１）等がある。図９では、メモリセルアレイ１００の接地ノードＶＳＳの主幹の左側の枝配線の端点にモニター用スイッチＳ０からＳｍを設置する。接地ノードＶＳＳの主幹の右側の枝配線の端にも同じくモニター用スイッチＳ（ｍ＋１）からＳ（２ｍ＋１）を設置する。
【００４２】
（欠陥素子の探索）
図１０に、半導体記憶装置１のメモリセルアレイ１００の部分を中心にした回路図を示す。半導体記憶装置１の接地パッドＶＳＳ−Ｐから縦方向に伸びる接地ノードＶＳＳの配線は、主配線となるので、配線幅を太く設定することで配線抵抗が極力低くなるように設定する。図１０では、メモリセルアレイ１００のメモリ素子Ｍｈｋのソース端子近くのモニター用スイッチＳ（ｋ）の配置と配線位置に注目するために、行デコーダ２００、列デコーダ３００等の回路は省略している。メモリセルアレイ１００はｍ行×ｎ列のメモリ素子Ｍｈｋで構成されるが、図１０では、行線ノードＷＬｈとＷＬ（ｈ＋１）で選択されるｈ行目、ｈ＋１行目を示し、列線ノードＢＩＴ０、ＢＩＴ（ｋ−１）、ＢＩＴ（ｋ）、ＢＩＴ（ｋ＋１）、ＢＩＴ（ｎ）で選択される０列目、（ｋ−１）列目、ｋ列目、（ｋ＋１）列目、ｎ列目を示している。行線ノードＷＬｈで選択されるメモリ素子Ｍｈ０からＭｈｎのソース端子は共通に枝配線ＶＳＳｈに接続し、枝配線ＶＳＳｈが接地ノードＶＳＳの縦配線に接続する。行線ノードＷＬ（ｈ＋１）で選択されるメモリ素子Ｍ（ｈ＋１）０からＭ（ｈ＋１）ｎのソース端子は共通に枝配線ＶＳＳ（ｈ＋１）に接続し、枝配線ＶＳＳ（ｈ＋１）が接地ノードＶＳＳの縦配線に接続する。接地ノードＶＳＳの縦配線は、大きな電流容量を得るために太い幅で形成して抵抗値を小さくする。
【００４３】
ここで、図８のスイッチ選択信号発生回路１１０で、列走査回路１０４を、列線ノードＢＩＴ０の位置のスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に接続する列選択線１０５のみを選択するように停止させ、行走査回路１０２のみを走査させる。一方、スイッチ選択信号発生回路１１０のタイミングジェネレータ１０１の動作に同期させて、列走査回路１０４のかわりに、メモリセルアレイ１００の列を選択する列デコーダ３００を動作させて、列線ノードＢＩＴｋ（ｋ＝０〜ｎ）を順次に選択させる。
【００４４】
通常の半導体記憶装置の記憶読み出し動作では、メモリセルアレイ１００から以下の様にしてメモリ素子Ｍｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）が読み出されている。すなわち、列デコーダ３００から、メモリセルアレイ１００の列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に列選択信号が送信されて、列選択ノードＣＯＬｋにゲート端子が接続する列選択トランジスタＣＧｋ（ｋ＝０〜ｎ）に届くと、列選択トランジスタＣＧｋのゲートが開いて、センスアンプ５００の共通ノードＣＯＭが列選択トランジスタＣＧｋを介して列線ノードＢＩＴ（ｋ）（ｋ＝０〜ｎ）に接続される。そして、行選択信号が行線ノードＷＬｈ（ｈ＝０〜ｍ）に送信されることで行が選択されると、行と列が選択され、メモリ素子Ｍｈｋが選択される。選択されたメモリ素子Ｍｈｋの記憶データが"１"であれば、メモリ素子Ｍｈｋがオンして、センスアンプ５００の共通ノードＣＯＭから、ゲートが開かれた列選択トラ
ンジスタと列線ノードＢＩＴ（ｋ）を経由して、メモリ素子Ｍｈｋから接地ノードＶＳＳへ電流が流れ、接地ノードＶＳＳの接地パッドＶＳＳ−Ｐから電流が流出する。また、メモリ素子Ｍｈｋの記憶データが"０"であれば、Ｍｈｋはオフとなり、電流は流れない。この電流を列線ノードＢＩＴ（ｋ）に列選択トランジスタＣＧｋを介して共通ノードＣＯＭで接続するセンスアンプ５００により検知して、データを判定する。
【００４５】
ここで、１つのメモリ素子Ｍｈｋが破壊して、例えば、列線ノードＢＩＴ（ｋ）と接地ノードＶＳＳの枝配線ＶＳＳｈがショートしている場合は、行線ノードＷＬｋに行選択信号が送信され無くても、列線ノードＢＩＴ（ｋ）から接地ノードＶＳＳの枝配線ＶＳＳｈに電流が流れる。このような不良の場合、破壊しているのは、１つのメモリ素子Ｍｈｋだけであるが、列デコーダ３００により列選択ノードＣＯＬｋが選択されることで、センスアンプ５００の共通ノードＣＯＭが列線ノードＢＩＴ（ｋ）に接続されると、行デコーダ２００がどの行線ノードＷＬを選択しても、常にセンスアンプ５００の共通ノードＣＯＭに電流が流れてしまう。そのため、従来の半導体記憶装置１では、不良となった１つのメモリ素子Ｍｈｋがどの行のメモリ素子であるかの位置の特定が困難であった。
【００４６】
本実施形態は、以下のようにしてこの問題を解決する。図８のスイッチ選択信号発生回路１１０で、先ず、列線ノードＢＩＴ０の位置のスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に接続する列選択線１０５のみを選択する。そして、半導体記憶装置１の列デコーダ３００を動作させて列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）を順次に選択し、それにより列線ノードＢＩＴｋをセンスアンプ５００の共通ノードＣＯＭｋに接続する。列デコーダ３００の動作に同期して、すなわち、１つの列選択ノードＣＯＬｋが選択されている間に、タイミングジェネレータ１０１が行走査回路１０２を走査させて行選択線１０３の選択を切り替える。これにより、接地ノードＶＳＳの各枝配線の電位を測定して、破損したメモリ素子Ｍｈｋが短絡している接地ノードＶＳＳの枝配線ＶＳＳｈを発見することができる。
【００４７】
図１１を参照して、本実施形態の半導体記憶装置１のメモリセルアレイ１００の不良となったメモリ素子を特定する方法を具体的に説明する。図１１（ａ）に、行線ノードＷＬｈに沿った接地ノードＶＳＳの枝配線ＶＳＳｈの各位置の電位の大きさをあらわすグラフを示す。この枝配線ＶＳＳｈの端部の位置（０）にモニター用スイッチＳｈの電圧測定点が接続される。図１１で、（ｋ−１）はメモリ素子Ｍｈ（ｋ−１）の位置、（ｋ）はメモリ素子Ｍｈｋの位置、（ｋ＋１）はメモリ素子Ｍｈ（ｋ＋１）の位置をあらわし、ＶＳＳ−Ｐは接地パッドＶＳＳ−Ｐの位置をあらわす。図１１（ａ）に、実線により、メモリ素子Ｍｈｋが破壊して過大電流が流れているｈ行目のメモリ素子Ｍｈ０からＭｈｎの接地ノードＶＳＳの枝配線の各位置の電位を示し、破線により、過大電流が流れていない正常な（ｈ＋１）行目のメモリ素子Ｍ（ｈ＋１）０からＭ（ｈ＋１）ｎの接地ノードＶＳＳの枝配線の各位置の電位を示す。
【００４８】
メモリセルアレイ１００の行線ノードＷＬｈ（ｈ＝０〜ｍ）で選択される行方向に配置されたメモリ素子のソース端子が接続する接地ノードＶＳＳの枝配線ＶＳＳｈ（ｈ＝０〜ｍ）は、半導体記憶装置１の集積回路チップにおけるメモリセルアレイ１００の領域内に設けられているので、あまり配線幅を太く出来ない都合から、その配線が生じる抵抗は無視できない大きさの値を持つ。そのため、１つのメモリ素子Ｍｈｋが破壊して過大電流が流れている場合は、枝配線ＶＳＳｈにおいて、破壊したメモリ素子Ｍｈｋのソース端子が接続する枝配線ＶＳＳｈの位置から接地パッドＶＳＳ−Ｐまでに向けて過大電流が流れるので、破壊しているメモリ素子Ｍｈｋの位置（ｋ）から接地パッドＶＳＳ−Ｐに向けて急な電位勾配が発生する。一方、破壊したメモリ素子Ｍｈｋの位置（ｋ）から接地パッドＶＳＳ−Ｐとは反対側の配線の端部(左側端)のモニター用スイッチＳｈの位置までの部分には電流が流れていないので電位勾配が無く、枝配線ＶＳＳｈの端部のモニター用スイッチＳｈの位置の電位は、破壊したメモリ素子Ｍｈｋが接続する枝配線ＶＳＳｈの位置（ｋ）
の電位と同じ大きさになる。
【００４９】
そのため、図８のスイッチ選択信号発生回路１１０の列走査回路１０４が、列線ノードＢＩＴ０の位置のスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に接続する列選択線１０５のみを選択し、その列選択線１０５に接続する図９のモニター用スイッチＳ０からＳｍを選択する。これらのモニター用スイッチＳ０からＳｍは、行線ノードＷＬｈに平行する枝配線ＶＳＳｈの端部Ｓｈに電圧測定点を接続して電位を測定するものである。そして、行走査回路１０２を動作させて行を走査しつつ、スイッチ選択信号発生回路１１０のタイミングジェネレータ１０１の動作に同期させて、列デコーダ３００と列ゲート４００を動作させて、メモリセルアレイ１００の列線ノードＢＩＴｋ（ｋ＝０〜ｎ）に順次に電圧を加える。
【００５０】
メモリセルアレイ１００の破損した１つのメモリ素子Ｍｈｋが接続する列線ノードＢＩＴｋに電圧を加えた場合に、行走査回路１０２が選択する各行のモニター用スイッチＳ０からＳｍがモニター用パッドＰＡＤに伝送する電圧を図１１（ｂ）に示す。メモリ素子Ｍｈｋが破壊して過大電流が流れる場合には、メモリセルアレイ１００の列線ノードＢＩＴｋに電圧を加えた場合に、破壊したメモリ素子Ｍｈｋが接続する枝配線ＶＳＳｈの端部での電位が浮き上がり、それ以外の、正常なメモリ素子のみが接続する枝配線の端部の電位は低いので、不良のメモリ素子が接続した枝配線が判別できる。こうして、スイッチ選択信号発生回路１１０を用いることで、破損したメモリ素子Ｍｈｋを検出することができる効果がある。
【００５１】
なお、メモリセルアレイ１００が図９のように、接地ノードＶＳＳの主幹の左右の領域に分割されている場合は、図９の左端の列選択線１０５を列走査回路１０４に選択させて上記の処理を行った後に、図９の右端の列選択線１０５を列走査回路１０４に選択させて、枝配線の右端のモニター用スイッチを用いて右側のメモリセルアレイ１００の列線ノードＢＩＴｋ（ｋ＝０〜ｎ）に順次に電圧を加えつつ、行走査回路１０２が各行の右側の枝配線の右端の電位をモニター用スイッチのゲートを開いてモニター用パッドＰＡＤに伝送して、図１１（ｂ）のように電圧を測定する。
【００５２】
本実施形態では、メモリセルアレイ１００のメモリ素子Ｍｈｋの破壊の有無を検査すべく、列デコーダ３００から順次に列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に、第ｋ列（ｋ＝０〜ｎ）を選択する列選択信号を送信する。一方、検査すべきメモリ素子Ｍｈｋの第ｈ行の選択は、スイッチ選択信号発生回路１１０の行走査回路１０２から順次にスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に読出しパルスを送信してモニター用スイッチＳｈを選択してそのゲートを開くことで、メモリセルアレイ１００の接地ノードＶＳＳの第ｈ行の枝配線を選択して、その枝配線の端部を、枝配線の配置の順にモニター用パッドＰＡＤに接続する。こうして、順に選択した接地ノードＶＳＳの枝配線ＶＳＳｈの端部の電位をモニター用スイッチＳｈでモニター用パッドＰＡＤに接続してモニター用パッドの電位を図１１（ｂ）のように測定することで、破損したメモリ素子Ｍｈｋの位置を容易に特定できる効果がある。
【００５３】
（変形例１）
以下で、第１の実施形態の変形例１を説明する。接地ノードＶＳＳの枝配線に、図３のように、１つの列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に対して同時に１６ビットの列線ノードＢＩＴｋ−０からＢＩＴｋ−１５が選ばれて動作する場合に、上記の第１の実施形態の方法によって破損したメモリ素子の行番号ｈと列番号ｋが特定できても、破損した候補のメモリ素子はＭｈｋ−０からＭｈｋ−１５まで１６個あるので、更に、その１６個から１つの破損したメモリ素子を特定する必要がある。
【００５４】
そのため、変形例１では、第１の実施形態の方法によって特定した、破損したメモリ素子の列ｋの列選択ノードＣＯＬｋを選んで、１６本の列線ノードＢＩＴｋ−０からＢＩＴｋ−１５に電圧を加える。その上で、図８のスイッチ選択信号発生回路１１０の行走査回路が、第１の実施形態の方法によって特定した、破損したメモリ素子の第ｈ行を固定して選ぶ。次に、列走査回路１０４により列の走査を行うことで、枝配線の位置の全域の電圧測定点の電位をモニター用スイッチで引き出して、図１１（ａ）のように電位分布のグラフを得る。これにより、不良セル（破損したメモリ素子Ｍｈｋ）の位置を特定することができる。こうして、本変形例１によれば、メモリ素子の第ｈ行の接地ノードＶＳＳの枝配線の電圧測定点を、枝配線に配置された順にモニター用パッドＰＡＤに接続して電位を測定することで、メモリセルアレイ１００の内部のメモリ素子の破損箇所を容易に特定できる効果がある。
【００５５】
＜第２の実施形態＞
第２の実施形態は、図１２に示すように、列ゲート４００の各リファレンストランジスタＴｒ９が接地ノードＶＳＳの枝配線ＶＳＳｒに接続する位置に、枝配線ＶＳＳｒの端部から接地ノードＶＳＳの主幹に至るまで、それらの各位置に電圧測定点を接続した各モニター用スイッチＳｒ（０）、Ｓｒ（ｋ−１）、Ｓｒ（ｋ）、Ｓｒ（ｋ＋１）、Ｓｒ（ｎ）を設置する。そして、図７の行走査回路１０２が、枝配線ＶＳＳｒをメモリセルアレイ１００の外側の部分の行の枝配線の行として選択し、列走査回路１０４でその枝配線ＶＳＳｒに設置したモニター用スイッチを制御するスイッチ選択回路ＳＥを切り替えて、モニター用スイッチの電圧測定点が接続する位置の枝配線ＶＳＳｒの電位をモニター用パッドＰＡＤまで伝送する。このように、モニター用スイッチＳｒ（０）、Ｓｒ（ｋ−１）、Ｓｒ（ｋ）、Ｓｒ（ｋ＋１）の電圧測定点の電位を順にモニター用パッドＰＡＤまで伝送することで、枝配線ＶＳＳｒにリファレンストランジスタＴｒ９が接続する位置の電位を順に測定することができる効果がある。
【００５６】
例えばモニター用スイッチＳｒ（ｋ）の電圧測定点を接続した位置のリファレンストランジスタＴｒ９が破損して枝配線ＶＳＳｒにショートしている場合は、その位置の枝配線ＶＳＳｒの電位が上昇する。その枝配線ＶＳＳｒの電位を図１３に示す。図１３に示す枝配線ＶＳＳｒの電位は、枝配線ＶＳＳｒの端部に電圧測定点を接続したモニター用スイッチＳｒ（０）の検出する電位と、モニター用スイッチＳｒ（ｋ）の前後で枝配線ＶＳＳｒに接続するリファレンストランジスタＴｒ９の位置に電圧測定点を接続したモニター用スイッチＳｒ（ｋ−１）とＳｒ（ｋ＋１）と、枝配線ＶＳＳｒが接地ノードＶＳＳの幹に接続する位置に電圧測定点を接続したモニター用スイッチＳｒ（ｎ）と、接地ノードＶＳＳの接地パッドＶＳＳ−Ｐの位置の電位をあらわす。
【００５７】
モニター用スイッチＳ（ｋ）が電圧測定点を接続した枝配線ＶＳＳｒの位置のリファレンストランジスタＴｒ９が破損して枝配線ＶＳＳｒに短絡している場合は、その位置から接地パッドＶＳＳ−Ｐまでに向けて枝配線ＶＳＳｒに過大電流が流れるので、枝配線ＶＳＳｒには、破損したリファレンストランジスタＴｒ９の位置から接地パッドＶＳＳ−Ｐに向けて急な電位勾配が発生する。そのため、枝配線ＶＳＳｒの各位置の電位を測定することで、この急な電位勾配を検知でき、それにより破損した（不良になった）リファレンストランジスタＴｒ９の位置を特定することができる。このように接地ノードＶＳＳの枝配線ＶＳＳｒに接続するリファレンストランジスタＴｒ９のソース端子の位置にモニター用スイッチＳｒ（ｋ）（ｋ＝０〜ｎ）の電圧測定点を接続することで、破損したリファレンストランジスタＴｒ９の位置を特定することができる効果がある。
【００５８】
＜第３の実施形態＞
第３の実施形態として、図１４のように、接地ノードＶＳＳに限らず、各回路の電源ノードＶＳＳや、出力用電源ノードＶＣＣＯ、出力用接地ノードＶＳＳＯ、電源用電源ノードＶＣＣＰ、電源用接地ノードＶＳＳＰの枝配線に各トランジスタが接続する位置に、Ｓｓ（ｋ）等のモニター用スイッチの電圧測定点を接続して、その枝配線における電位勾配を検出することで、破損したトランジスタの位置を特定することができる。その枝配線を図７の行走査回路１０２がメモリセルアレイ１００以外の部分の枝配線の行として選択し、列走査回路１０４でその枝配線に設置したモニター用スイッチを制御するスイッチ選択回路ＳＥを切り替える。
【００５９】
一例として、図１５の回路図のように、センスアンプ５００の接地ノードＶＳＳの枝配線に関して、フィードバック型バイアス回路５０１のトランジスタＴｒ５のソース端子が接続する位置にモニター用スイッチＳｓ０の電圧測定点を接続し、リファレンス用フィードバック型バイアス回路５０６のトランジスタＴｒ１１のソース端子が接続する位置にモニター用スイッチＳｓ３の電圧測定点を接続し、差動型センスアンプ５０３のトランジスタのソース端子が接続する位置にモニター用スイッチＳｓ１とＳｓ２の電圧特定点を接続する。
【００６０】
また、センスアンプ５００の電源ノードＶＣＣの枝配線に関して、フィードバック型バイアス回路５０１のトランジスタＴｒ４のドレイン端子が接続する位置にモニター用スイッチＳｓ４の電圧測定点を接続し、リファレンス用フィードバック型バイアス回路５０６のトランジスタＴｒ１０のドレイン端子が接続する位置にモニター用スイッチＳｓ８の電圧測定点を接続し、負荷回路５０２のトランジスタＴｒ１のドレイン端子が接続する位置にモニター用スイッチＳｓ５の電圧測定点を接続し、リファレンス用負荷回路５０５のトランジスタＴｒ６のドレイン端子が接続する位置にモニター用スイッチＳｓ７の電圧測定点を接続し、差動型センスアンプ５０３のトランジスタのドレイン端子が接続する位置にモニター用スイッチＳｓ６の電圧測定点を接続する。
【００６１】
このセンスアンプは、１６ビット構成の半導体記憶装置１では１６個存在するので、その１６個のセンスアンプが接地ノードＶＳＳの１本あるいは２本の枝配線に各センスアンプの電流が流れることにより枝配線の位置によって電位が異なるが、その電位を枝配線に添って順次にモニター用スイッチで正確な電位を測定することができる効果がある。電源ノードＶＣＣの枝配線の各センスアンプ毎の電位も同様にモニター用スイッチを用いて容易に測定できる効果がある。このように、接地ノードＶＳＳ及び電源ノードＶＣＣにトランジスタが接続する位置にモニター用スイッチＳｓ０からＳｓ８の電圧測定点を接続し、モニター用スイッチの電圧測定点を接続した位置の電位の異常を検出することで、破損したトランジスタの位置を容易に特定できる効果がある。このように、簡単な電気的測定により、不良箇所が容易に判別できる効果がある。
【００６２】
電源回路９００のトランジスタが電源用接地ノードＶＳＳＰ及び電源用電源ノードＶＣＣＰに接続する位置にも同様にモニター用スイッチの電圧測定点を接続することで、大電流が流れることで電圧降下が起き易い電源回路９００の各回路素子の位置の電位を正確に測定することが可能になる。また、制御回路６００の電源ノードＶＣＣ及び接地ノードＶＳＳの各位置の電位をスイッチの電圧測定点を接続することで、制御回路６００の動作の安定性を正確にモニターできる効果がある。
【００６３】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置１は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。すなわち、本発明の半導体記憶装置１はマスクＲＯＭに限らず、フラッシュメモリや、ＳＲＡＭ等の半導体メモリとセンスアンプを含む半導体記憶装置１にも同様にモニター回路を設置することができ、モニター回路を設置した半導体記憶装置１のトランジスタの破損を、モニター用スイッチで選択した位置の電圧測定点の電圧を測定することで、容易に破損したトランジスタの位置を特定できる効果が得られる。
【符号の説明】
【００６４】
１・・・半導体記憶装置
１００、１００−０、１００−１５・・・メモリセルアレイ
１１０・・・スイッチ選択信号発生回路
１０１・・・タイミングジェネレータ
１０２・・・行走査回路
１０３・・・行選択線
１０４・・・列走査回路
１０５・・・列選択線
１０６・・・ＡＮＤゲート
１０７・・・ＮＡＮＤゲート
２００、２００−０、２００−ｍ・・・行デコーダ
２０１・・・ＮＡＮＤ回路
２０２・・・バッファとなるインバータ
３００、３００−０、３００−ｎ・・・列デコーダ
３０１・・・ＮＡＮＤ回路
３０２・・・バッファとなるインバータ
４００・・・列ゲート
５００、５００−０、５００−１５・・・センスアンプ
５０１・・・フィードバック型バイアス回路
５０２・・・負荷回路
５０３・・・差動型センスアンプ
５０４・・・リファレンス回路
５０５・・・リファレンス用負荷回路
５０６・・・リファレンス用フィードバック型バイアス回路
５０７・・・ＶＲＥＦ回路
５０８・・・フィードバック型バイアス回路
５０９・・・負荷回路
６００・・・制御回路
７００・・・出力バッファ
８００・・・アドレス入力回路
ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、ＢＩＴ３、ＢＩＴ０−０、ＢＩＴｎ−０、ＢＩＴ０−１５、ＢＩＴｎ−１５、ＢＩＴ（ｋ−１）、ＢＩＴｋ、ＢＩＴ（ｋ）、ＢＩＴ（ｋ＋１）、ＢＩＴ（ｎ）・・・列線ノード
ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｋ、ＣＧｎ・・・列選択トランジスタ
ＣＯＬ０、ＣＯＬ（ｋ−１）、ＣＯＬ（ｋ）、ＣＯＬ（ｋ＋１）、ＣＯＬ（ｎ）・・・列選択ノード
ＣＯＭ、ＣＯＭ０、ＣＯＭ１５・・・共通ノード
Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔ１５・・・出力端子
Ｉｃｅｌｌ・・・電流
Ｍｍｎ、Ｍ０ｎ、Ｍｍ０、Ｍｈｋ、Ｍｈ０、Ｍｈ（ｋ−１）、Ｍｈｋ、Ｍｈ（ｋ＋１）、Ｍｈｍ、Ｍ（ｈ＋１）０、Ｍ（ｈ＋１）（ｋ−１）、Ｍ（ｈ＋１）ｋ、Ｍ（ｈ＋１）（ｋ＋１）、Ｍ（ｈ＋１）ｎ・・・メモリ素子
ＰＡＤ・・・モニター用パッド
ＲＥＣ・・・リファレンス用共通ノード
ＲＥＰ・・・基準電位ノード
ＲＦ０、ＲＦ１、ＲＥ２、ＲＦ３、ＲＦｋ・・・リファレンス用列選択トランジスタ
Ｓ０、Ｓ１、Ｓ２、Ｓｈ、Ｓｍ、Ｓｕ、Ｓ（０）、Ｓ（ｈ−１）、Ｓ（ｈ）、Ｓ（ｈ＋１）・・モニター用スイッチ
Ｓｒ（０）、Ｓｒ（ｋ−１）、Ｓｒ（ｋ）、Ｓｒ（ｋ＋１）、Ｓｒ（ｎ）・・・リファレンス回路モニター用スイッチ
Ｓｓ０、Ｓｓ１、Ｓｓ２、Ｓｓ３、Ｓｓ４、Ｓｓ５、Ｓｓ６、Ｓｓ７、Ｓｓ８、Ｓｓ（ｋ）・・・センスアンプモニター用スイッチ
ＳＥｈｋ、ＳＥ００、ＳＥｍｎ・・・メモリ素子Ｍｈｋの位置のスイッチ選択回路
Ｔ１・・・メモリ素子と同じサイズのトランジスタ
Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０・・・トランジスタ
Ｔｒ１、Ｔｒ２・・・負荷トランジスタ
Ｔｒ３・・・バイアストランジスタ
Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ１０、Ｔｒ１１・・・トランジスタ
Ｔｒ８・・・リファレンス用バイアストランジスタ
Ｔｒ９・・・リファレンストランジスタ
ＶＣＣ・・・電源ノード
ＶＣＣＯ・・・出力用電源ノード
ＶＣＣＰ・・・電源用電源ノード
ＶＣＣ−Ｐ・・・電源パッド
ＶＣＣＯ−Ｐ・・・出力用電源パッド
ＶＣＣＰ−Ｐ・・・電源用電源パッド
ＶＳＳ・・・接地ノード
ＶＳＳｒ、ＶＳＳ０、ＶＳＳ１、ＶＳＳ２、ＶＳＳ（ｍ−１）、ＶＳＳｍ、ＶＳＳ（ｍ＋１）、ＶＳＳ（ｍ＋２）、ＶＳＳ（ｍ＋３）、ＶＳＳｈ・・・枝配線
ＶＳＳＯ・・・出力用接地ノード
ＶＳＳＰ・・・電源用接地ノード
ＶＳＳ−Ｐ・・・接地パッド
ＶＳＳＯ−Ｐ・・・出力用接地パッド
ＶＳＳＰ−Ｐ・・・電源用接地パッド
ＷＬｈ、ＷＬｍ、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３・・・行線ノード
【技術分野】
【０００１】
本発明は、大規模な半導体記憶装置の内部配線の電圧状態を簡単な手法でモニターし、内部回路の動作状態を判定するモニター回路システムを有する半導体記憶装置及びその回路の電位測定方法に関する。
【背景技術】
【０００２】
メモリ等の大規模な半導体チップでは、電源等の配線長が長くなり、寄生抵抗による電圧降下、あるいは基準電圧（VSS）の上昇により、回路動作のマージンがなくなる等の問題があり、さらに、これらの要因による不良モードの確認が困難であった。また、半導体チップの量産時に、工程内のごみあるいは欠陥等により、半導体チップに不良が発生して、例えば、チップ内の配線あるいはトランジスタが破壊して予期しない電流が流れることがあり、歩留まりが低下することも良くあることであった。
【０００３】
そのため、半導体チップの内部配線の電位を確認して半導体チップの不良モードを確認する必要があった。しかし、そのためには、チップのパッシベーション膜（保護膜）を剥離する必要があり、タングステン等の針を確認したい箇所に当て、電圧を測定していた。また、工程内の欠陥等により半導体チップに不良品が発生した場合は、不良個所に集中して電流が流れる。通常、このような、破壊電流や、リーク電流を解析する手法として、レーザー光照射によるＯＢＩＲＣＨ発光解析や、電子ビーム照射によるホットエレクトロン検知による発光確認を行い、不良箇所を確認する手法が取られていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この手法では、大掛かりな装置を必要として、時間もかかり、大変な労力を要する問題があった。また、測定の精度が悪い問題もあった。そのため、本発明は、特許文献１のような内部回路の電圧を測定する手段を半導体チップ内に設置することで、内部配線の電圧状態を簡単な手法でモニターし、内部回路の動作状態を判定するモニター回路システムを提供することを課題とする。また、歩留まり等の不良解析に利用し、不良箇所を短期間に解析できる手法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定することを特徴とする半導体記憶装置である。
【０００７】
また、本発明は、メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、前記メモリ素子に接続する接地ノードの枝配線を有する半導体記憶装置において、前記メモリ素子に接続する枝配線の少なくとも端部に電圧測定点を接続したモニター用スイッチを前記枝配線毎に有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記電圧測定点をゲートが開かれた前記モニター用スイッチを介してモニター用パッドに接続することで前記電圧測定点の電位を測定することを特徴とする半導体記憶装置である。
【０００８】
また、本発明は、上記の半導体記憶装置において、前記メモリセルアレイのメモリ素子から読み出した信号を増幅する複数のセンスアンプを有し、前記少なくとも１つの枝配線が前記センスアンプの接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置である。
【０００９】
また、本発明は、上記の半導体記憶装置において、前記少なくとも１つの枝配線が電源回路の電源用接地ノード又は電源用電源ノードの枝配線であることを特徴とする半導体記憶装置である。
【００１０】
また、本発明は、上記の半導体記憶装置において、前記少なくとも１つの枝配線が制御回路の接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置である。
【００１１】
また、本発明は、上記の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、前記枝配線の各部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法である。
【００１２】
また、本発明は、上記の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、各前記枝配線の端部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法である。
【発明の効果】
【００１３】
本発明は、半導体記憶装置において、電位を測定したい箇所（回路として特に重要な箇所）に、あらかじめ電圧モニター用スイッチの電圧測定点を接続し、モニター用スイッチのゲートを開いてその電圧測定点をモニター用パッドＰＡＤに接続することで、電圧測定点の電位をモニター用パッドＰＡＤから外部に引き出して、被測定箇所の電圧測定点の電位を読み出す構成にする。これにより、内部電位を観測することで不良箇所を容易に特定できる効果がある。そのため、半導体記憶装置の試作段階で、動作マージンが確認できる効果があり、また、不良が発生した場合の解析が容易になる効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体記憶装置の回路のブロック図である。
【図２】本発明の半導体記憶装置の１ビットの記憶回路の回路図である。
【図３】本発明の半導体記憶装置の１６ビットの記憶回路の回路図である。
【図４】本発明の半導体記憶装置の半導体チップにおける全体レイアウトと電源配線の結線の構成の全体レイアウト図である。
【図５】本発明の半導体記憶装置のセンスアンプの回路図である。
【図６】本発明の半導体記憶装置のセンスアンプのＲＥＦ回路の回路図である。
【図７】本発明の第１の実施形態の、モニター回路の回路図である。
【図８】本発明の第１の実施形態の、スイッチ選択信号発生回路の全体レイアウト図である。
【図９】本発明の第１の実施形態の、半導体記憶装置の半導体チップの全体レイアウトにおける接地ノードＶＳＳの分岐配線へのモニター用スイッチの設置位置を示す全体レイアウト図である。
【図１０】本発明の第１の実施形態の、メモリセルアレイの部分を中心にした回路図である。
【図１１】（ａ）本発明の第１の実施形態の、行線ノードＷＬｈに沿った接地ノードＶＳＳの枝配線ＶＳＳｈの各位置の電位の大きさをあらわすグラフである。（ｂ）本発明の第１の実施形態の、接地ノードＶＳＳの各枝配線の端部の電位の大きさをあらわすグラフである。
【図１２】本発明の第２の実施形態の、モニター用スイッチの枝配線ＶＳＳｒへの設置位置を示す回路図である。
【図１３】本発明の第２の実施形態の、枝配線ＶＳＳｒの各位置の電位の大きさをあらわすグラフである。
【図１４】本発明の第３の実施形態の、半導体記憶装置の半導体チップの全体レイアウトにおける接地ノードＶＳＳの分岐配線へのモニター用スイッチの設置位置を示す全体レイアウト図である。
【図１５】本発明の第３の実施形態のセンスアンプの回路図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は、メモリの代表例として、本発明の一実施形態による不揮発性半導体記憶装置であるマスクＲＯＭの半導体記憶装置１の回路のブロック図である。
【００１６】
本実施形態において、半導体記憶装置１は、図１に示すように、メモリセルアレイ１００、行デコーダ２００、列デコーダ３００、列ゲート４００、センスアンプ５００、及び制御回路６００、出力バッファ７００、アドレス入力回路８００から構成されている。
【００１７】
制御回路６００は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。出力バッファ７００は、メモリセルアレイ１００を読み出したデータの信号を出力する。アドレス入力回路８００は、半導体記憶装置１の外部から入力されたアドレスを一時的に格納し、そのアドレスを行デコーダ２００と列デコーダ３００が変換して、メモリセルアレイ１００のメモリ素子Ｍｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）を選択する行選択信号と列選択信号を生成する。
【００１８】
図２は、図１の半導体記憶装置１がマスクＲＯＭの場合の、１ビットの記憶回路の回路図の例を示す。図２の回路図のように、メモリセルアレイ１００には、記憶の最小単位であるメモリ素子Ｍ００からＭ２３が半導体記憶装置１の集積回路チップの領域に規則正しく縦横にマトリックス状に並べられている。行方向に配列されるメモリ素子Ｍ００からＭ０３のゲートに共通に、行デコーダ２００の行線ノードＷＬ０が接続され、行選択信号が出力されることにより選択される。行方向に配列されるメモリ素子Ｍ１０からＭ１３のゲートには共通に行線ノードＷＬ１が接続され、メモリ素子Ｍ２０からＭ２３のゲートには共通に行線ノードＷＬ２が接続されている。そして、メモリ素子Ｍ００からＭ０３のソース端子に共通に、接地ノードＶＳＳの枝配線ＶＳＳ０が接続し、メモリ素子Ｍ１０からＭ１３のソース端子に共通に、接地ノードＶＳＳの枝配線ＶＳＳ１が接続し、メモリ素子Ｍ２０からＭ２３のソース端子に共通に、接地ノードＶＳＳの枝配線ＶＳＳ２が接続する。各メモリ素子Ｍｈｋ（ｈ＝０〜２、ｋ＝０〜３）毎に、メモリ素子の根元のソース端子が接地ノードＶＳＳの枝配線に接続する箇所に、後に説明するモニター用スイッチＳ０、Ｓ１、Ｓ２とその他のモニター用スイッチを設置する。
【００１９】
また、列方向に配列される各メモリ素子Ｍｈ０（ｈ＝０〜２）のドレインには共通に、列ゲート４００の列線ノードＢＩＴ０が接続される。列線ノードＢＩＴ０は、列ゲート４００の列選択トランジスタＣＧ０のソース端子に接続する。列選択トランジスタＣＧ０のゲートには列デコーダ３００の列選択ノードＣＯＬ０が接続される。列選択ノードＣＯＬ０にはリファレンス用列選択トランジスタＲＦ０のゲートも接続される。その列選択ノードＣＯＬ０には列デコーダ３００から列選択信号が送信されて列ゲート４００の列選択トランジスタＣＧ０及びリファレンス用列選択トランジスタＲＦ０が駆動される。列ゲート４００の列選択トランジスタＣＧ０からＣＧ３のドレインがセンスアンプ５００の共通ノードＣＯＭに接続する。列ゲート４００のリファレンス用列選択トランジスタＲＦ０からＲＦ３のドレインがセンスアンプ５００のリファレンス用共通ノードＲＥＣに接続する。リファレンス用列選択トランジスタＲＦ０からＲＦ３のソース端子には、リファレンストランジスタＴｒ９のドレイン端子が接続し、リファレンストランジスタＴｒ９のソース端子は接地ノードＶＳＳの枝配線ＶＳＳｒに接続する。リファレンストランジスタＴｒ９は、そのゲート端子にＶＲＥＦ回路５０７のＲＥＦノードを接続して制御される。
【００２０】
列方向に配列される各メモリ素子Ｍｈ１（ｈ＝０〜２）のドレインには共通に列ゲート４００の列線ノードＢＩＴ１が接続され、列線ノードＢＩＴ１が、列デコーダ３００の列選択ノードＣＯＬ１にゲートが接続されている列選択トランジスタＣＧ１のソース端子に接続する。列方向に配列される各メモリ素子Ｍｈ２（ｈ＝０〜２）のドレインには共通に列ゲート４００の列線ノードＢＩＴ２が接続され、その列線ノードＢＩＴ２が、列デコーダ３００の列選択ノードＣＯＬ２にゲートが接続されている列選択トランジスタＣＧ２のソース端子に接続する。各メモリ素子Ｍｈ３（ｈ＝０〜２）のドレインには共通に、列ゲート４００の列線ノードＢＩＴ３が接続され、列線ノードＢＩＴ３が、列デコーダ３００の列選択ノードＣＯＬ３にゲートが接続されている列選択トランジスタＣＧ３のソース端子に接続する。
【００２１】
図３に、このマスクＲＯＭの回路の１６ビットの記憶回路の具体例を示す。この半導体記憶装置１は１６ビット構成（出力端子Ｄｏｕｔが１６個ある）なので、メモリセルアレイ１００は、１００−０〜１００−１５までの１６ブロックに分かれている。共通ノードＣＯＭ０は、第０ビットの共通ノードであり、第０ビット用のセンスアンプ５００−０と列ゲート４００の列選択トランジスタＣＧ０−０からＣＧｎ−０に共通に接続する。共通ノードＣＯＭ１５は、第１５ビットの共通ノードであり、第１５ビット用のセンスアンプ５００−１５と列ゲート４００の列選択トランジスタＣＧ０−１５からＣＧｎ−１５に共通に接続する。０ビット用の列選択トランジスタＣＧｋ−０（ｋ＝０〜ｎ）のソース端子が列線ノードＢＩＴｋ−０に接続し、１５ビット用の列選択トランジスタＣＧｋ−１５のソース端子が列線ノードＢＩＴｋ−１５に接続する。
【００２２】
第０ビットのメモリセルアレイ１００−０に、（ｍ＋１）×（ｎ＋１）個のマトリックス状にメモリ素子Ｍ００−０〜Ｍｍｎ−０を配置する。第１５ビットのメモリセルアレイ１００−１５に、（ｍ＋１）×（ｎ＋１）個のマトリックス状にメモリ素子Ｍ００−１５〜Ｍｍｎ−１５を配置する。第０ビットのメモリセルアレイ１００−０に行方向に配列するメモリ素子Ｍｈ０−０（ｈ＝０〜ｍ）からＭｈｎ−０のゲート端子に共通に、行デコーダ２００の行線ノードＷＬｈを接続する。列方向に配列されるメモリ素子Ｍ０ｋ−０（ｋ＝０〜ｎ）からＭｍｋ−０のドレイン端子に共通に、列ゲート４００の列線ノードＢＩＴｋ−０を接続する。また、メモリ素子のソース端子は、全て共通に接地ノードＶＳＳ（ＧＮＤ）に接続する。ただし、行方向のメモリ素子Ｍ００−０からＭ０ｎ−０のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳ０に接続し、行方向のメモリ素子Ｍｍ０−０からＭｍｎ−０のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳｍに接続する。
【００２３】
第０ビットのメモリセルアレイ１００−０の信号増幅用のセンスアンプ５００-０から出力バッファ回路７００を介して、出力端子Ｄｏｕｔ０から出力信号をチップ外部に出力させる。第１ビット用から第１５ビット用のメモリセルアレイ１００−１〜１００−１５についても同様な構成にし、出力信号を出力端子Ｄｏｕｔ１からＤｏｕｔ１５に出力させる。すなわち、第１５ビット用のメモリ素子は、行方向のメモリ素子Ｍ００−１５からＭ０ｎ−１５のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳ０に接続し、行方向
のメモリ素子Ｍｍ０−１５からＭｍｎ−１５のソース端子を共通に、接地ノードＶＳＳの枝配線ＶＳＳｍに接続する。ここで、第０ビットから第１５ビットのメモリ素子で、同じ行線ノードＷＬｈで選択されるメモリ素子群が複数のグループに分けられて、それぞれのグループ毎に１本の枝配線ＶＳＳｍに接続しても良い。
【００２４】
２００−０〜２００−ｍは行デコーダであり、行毎に、アドレス入力回路８００から行アドレスが入力されるＮＡＮＤ回路２０１とバッファとなるインバータ２０２とで構成され、出力を行線ノードＷＬｈに出力する回路を有する。行デコーダ２００の行線ノードは、ＷＬ０〜ＷＬｍであり、メモリセルアレイ１００に配列されたメモリ素子Ｍｈｋの行が選択される。
【００２５】
３００−０〜３００−ｎは列デコーダであり、列毎に、アドレス入力回路８００から列アドレスが入力されるＮＡＮＤ回路３０１とバッファとなるインバータ３０２とで構成され、出力の列選択信号を列線ノードＣＯＬｋに出力する回路を有する。列デコーダ３００から列選択信号を列選択ノードＣＯＬｋに出力し、その列選択ノードＣＯＬｋがゲートが接続する列ゲート４００の列選択トランジスタＣＧｋ−０からＣＧｋ−ｎのゲートを開く。第０ビットの列選択トランジスタＣＧｋ−０のゲートが開かれた場合には、列選択トランジスタＣＧｋ−０を介して、センスアンプ５００−０の共通ノードＣＯＭ０が列線ノードＢＩＴｋ−０に接続する。これにより、メモリセルアレイ１００−０に配列されたメモリ素子Ｍｈｋの列が選択される。こうして、行デコーダ２００で行が選択され列デコーダ３００で列が選択されることでメモリ素子Ｍｈｋが選択される。
【００２６】
図４に、半導体記憶装置１の集積回路の半導体チップにおける全体レイアウトと電源配線の結線の構成を示す。メモリセルアレイ１００やセンスアンプ５００や制御回路６００には、通常の電源パッドＶＣＣ−Ｐに電源ノードＶＣＣを接続し、接地パッドＶＳＳ−Ｐに接地ノードＶＳＳを接続する。接地ノードＶＳＳは、メモリセルアレイ１００の領域で、枝配線ＶＳＳ０、ＶＳＳ１、ＶＳＳ２、・・・、ＶＳＳ（ｍ−１）、ＶＳＳｍ、ＶＳＳ（ｍ＋１）、ＶＳＳ（ｍ＋２）、ＶＳＳ（ｍ＋３）、・・・、ＶＳＳ（２ｍ）、ＶＳＳ（２ｍ＋１）に分岐する。一方、出力回路７００や電源回路（チャージポンプ回路）９００には大電流及び過渡電流が多く流れるので、通常の電源配線と分けた専用の電源配線を形成する。すなわち、出力回路７００用の出力用電源ノードＶＣＣＯと出力用接地ノードＶＳＳＯや、電源回路（チャージポンプ回路）９００の電源用電源ノードＶＣＣＰと電源用接地ノードＶＳＳＰには、通常の電源配線と分けた専用の電源配線を形成し、出力回路７００用には、出力用電源パッドＶＣＣＯ−Ｐから出力用電源ノードＶＣＣＯを配線し、出力用接地パッドＶＳＳＯ−Ｐ(出力回路用)から出力用接地ノードＶＳＳＯを配線する。また、電源回路９００用には、電源用電源パッドＶＣＣＰ−Ｐから電源用電源ノードＶＣＣＰを配線し、電源用接地パッドＶＳＳＰ−Ｐ（電源回路用）から電源用接地ノードＶＳＳＰを配線する。これにより、出力回路７００や電源回路（チャージポンプ回路）９００の電源ノイズの影響が、センスアンプ５００のような、重要なアナログ回路に影響をしないように配線する。
【００２７】
（センスアンプ）
図５は半導体記憶装置１中のセンスアンプ５００の回路の一例である。センスアンプ５００は、電源ノイズあるいは、電圧レベルの影響を最も受け易い回路である。このセンスアンプ５００は、Ｐチャネル型の負荷トランジスタＴｒ１とＴｒ２から成る負荷回路５０２を有し、また、共通ノードＣＯＭにソース端子を接続しドレイン端子を負荷トランジスタＴｒ２のドレイン端子に接続するＮチャネルのバイアストランジスタＴｒ３を有する。バイアストランジスタＴｒ３の高速化のために、Ｐチャネル型のトランジスタＴｒ４とＮチャネル型のトランジスタＴｒ５から成るフィードバック型バイアス回路５０１を設ける。そして、バイアストランジスタＴｒ３のゲート端子には、フィードバック型バイアス回路５０１のトランジスタＴｒ４のドレイン端子とトランジスタＴｒ５のドレイン端子の接続点のノードを接続する。また、トランジスタＴｒ５のソース端子を接地ノードＶＳＳに接続する。
【００２８】
センスアンプ５００のバイアストランジスタＴｒ３のソース端子を共通ノードＣＯＭに接続する。この共通ノードＣＯＭは、図２及び図３に示したように、列ゲート４００の列選択トランジスタＣＧ０からＣＧｎのドレイン端子に共通に接続する。図５では、それらの列選択トランジスタを代表させた１つの列選択トランジスタＣＧｋを示す。列選択トランジスタＣＧｋのゲート端子は、図２及び図３に示したように、列選択ノードＣＯＬｋに接続し、列選択トランジスタＣＧｋのソース端子は列線ノードＢＩＴｋに接続する。
【００２９】
この列線ノードＢＩＴｋは、図２及び図３に示したように、メモリセルアレイ１００のメモリ素子Ｍ０ｋからＭｍｋのドレイン端子に共通に接続する。図５では、それらのメモリ素子を代表させた１つのメモリ素子Ｍｈｋを示す。メモリ素子Ｍｈｋのゲート端子は、図２及び図３に示したように、行デコーダ２００の行線ノードＷＬｈに接続し、メモリ素子Ｍｈｋのソース端子は接地ノードＶＳＳに接続する。ここで、図２及び図３に示すように、メモリ素子Ｍｈ０からＭｈｎが共通の枝配線を成す接地ノードＶＳＳｈに接続する。すなわち、接地ノードＶＳＳは、その枝配線を成す接地ノードＶＳＳ０から接地ノードＶＳＳｍまでのｍ＋１本の枝配線の接地ノードを有する。そして、メモリ素子Ｍ００からＭ０ｎを１つの枝配線の接地ノードＶＳＳ０に接続し、メモリ素子Ｍｍ０からＭｍｎを１つの枝配線の接地ノードＶＳＳｍに接続する。ただし、図４のようにメモリセルアレイ１００を左右のブロックに分けた場合は、中央で主幹となる接地ノードＶＳＳの配線に１本の枝配線の接地ノードＶＳＳｈが交差して中央で接続する。そのため、主幹の接地ノードＶＳＳから左右の２本の枝配線ＶＳＳｈに分かれる形に配線される。
【００３０】
（差動型センスアンプ）
図５のように、センスアンプ５００の回路の判定部分である差動型センスアンプ５０３はカレントミラー回路で構成される。差動型センスアンプ５０３の差動入力の一方の端子には、メモリ素子Ｍｈｋからの信号がバイアストランジスタＴｒ３を経由して入力される。すなわち、行デコーダ２００から行選択信号が送信された行線ノードＷＬｈがゲートに接続することでゲートが開かれたメモリ素子Ｍｈｋのドレイン端子が接続する列線ノードＢＩＴｋが、列デコーダ３００からの列選択信号で選択されてゲートが開かれた列選択トランジスタＣＧｋを経由して共通ノードＣＯＭに接続する。そして、その共通ノードＣＯＭがバイアストランジスタＴｒ３を経由して、差動型センスアンプ５０３の差動入力の一方の端子に接続する。詳しくは、バイアストランジスタＴｒ３のドレイン端子と、負荷回路５０２の負荷トランジスタＴｒ２のソース端子と、差動型センスアンプ５０３の一方の差動入力端子とが同じノードに接続し、バイアストランジスタＴｒ３のドレイン端子からメモリ素子Ｍｈｋのドレインの電位が差動型センスアンプ５０３の一方の差動入力端子へ伝達される。差動型センスアンプ５０３の他方の差動入力端子には、リファレンス回路５０４におけるトランジスタＴｒ６とＴｒ７で構成されるリファレンス用負荷回路５０５のソース端子と、リファレンス用バイアストランジスタＴｒ８のドレイン端子の接続する基準電位ノードＲＥＰを接続する。
【００３１】
（リファレンス回路）
リファレンス回路５０４は、フィードバック型バイアス回路５０１に対応するリファレンス用フィードバック型バイアス回路５０６と、負荷回路５０２に対応するリファレンス用負荷回路５０５と、バイアストランジスタＴｒ３に対応するリファレンス用バイアストランジスタＴｒ８と、メモリ素子Ｍｈｋと同等の素子のリファレンストランジスタＴｒ９と、列選択トランジスタＣＧｋに対応するリファレンス用列選択トランジスタＲＦｋとにより構成し、フィードバック型バイアス回路５０１と負荷回路５０２とバイアストランジ
スタＴｒ３と列選択トランジスタＣＧｋとメモリ素子Ｍｈｋが構成する回路と対称な回路構成にし、リファレンス用負荷回路５０５のドレイン端子とリファレンス用バイアストランジスタＴｒ８のドレイン端子の接続する基準電位ノードＲＥＰに、メモリ素子Ｍｈｋ側の差動入力端子のノードに加わる電位に対応する電位を加える。リファレンス用列選択トランジスタＲＦｋは、図２における列選択トランジスタＣＧ０からＣＧ３に対応するリファレンス用列選択トランジスタＲＦ０からＲＦ３のように、複数の列選択トランジスタＣＧｋに対応する複数のトランジスタである。リファレンストランジスタＴｒ９のゲート端子にはＶＲＥＦ回路５０７のＲＥＦノードを接続する。ＲＥＦノードに加わる信号は、メモリ素子Ｍｈｋのゲートに接続する行線ノードＷＬｈに加えられる行選択信号に対応するリファレンストランジスタ選択信号をＶＲＥＦ回路５０７から加える。
【００３２】
（ＶＲＥＦ回路）
ＶＲＥＦ回路５０７を図６に示す。ＶＲＥＦ回路５０７は、メモリ素子Ｍｈｋと同じ大きさのトランジスタＴ１と、列選択トランジスタＣＧｋに対応するトランジスタＴ２と、センスアンプ回路５００のフィードバック型バイアス回路５０１に対応してトランジスタＴ６とＴ７から成るフィードバック型バイアス回路５０８と、負荷回路５０２に対応してトランジスタＴ４とＴ５から成る負荷回路５０９と、バイアストランジスタＴｒ３に対応するトランジスタＴ３と、トランジスタＴ８、Ｔ９、Ｔ１０で構成する。トランジスタＴ１のドレインにトランジスタＴ２のソース端子を接続し、トランジスタＴ２のドレインにトンジスタＴ３のソース端子とフィードバック型バイアス回路５０８とを接続する。そして、トランジスタＴ３のドレイン端子と負荷回路５０９のドレイン端子が接続するノードにトランジスタＴ９のゲート端子を接続する。トランジスタＴ９のソース端子にトランジスタＴ８のドレイン端子を接続し、トランジスタＴ９のドレイン端子にトランジスタＴ１０のドレイン端子及びゲート端子と、ＲＥＦノードを接続する。このＲＥＦノードからリファレンストランジスタ選択信号をリファレンス回路５０４のリファレンストランジスタＴｒ９のゲート端子に向けて出力する。
【００３３】
ＶＲＥＦ回路５０７は、トランジスタＴ１をメモリ素子Ｍｈｋと同じ大きさにすることにより、トランジスタＴ１に流れる電流の大きさをメモリ素子Ｍｈｋに流れる電流Ｉｃｅｌｌと同じ大きさにする。また、トランジスタＴ９の大きさをトランジスタＴ４と同じ大きさにすることで、トランジスタＴ９に流れる電流の大きさをトランジスタＴ４に流れる電流Ｉｃｅｌｌと同じ大きさにするため、その上で、トランジスタＴ１０の大きさをリファレンストランジスタＴｒ９の２倍にすることで、リファレンストランジスタＴｒ９に流れる電流をトランジスタＴ１０に流れる電流Ｉｃｅｌｌの２分の１にする。
【００３４】
（センスアンプの動作）
センスアンプ５００は、図５のように、差動型センスアンプ５０３が、リファレンス回路５０４が生成する基準電位ノードＲＥＰの電位と、メモリ素子Ｍｈｋから列選択トランジスタＣＧｋとバイアストランジスタＴｒ３等を経由した信号の電位を比較してメモリ素子Ｍｈｋの充電状態か放電状態かを精密に検知してメモリセルアレイ１００の記憶データを読み出す。
【００３５】
センスアンプ５００の動作を以下で詳しく説明する。センスアンプ５００は、先ず、電源ノードＶＣＣから、負荷回路５０２とバイアストランジスタＴｒ３、及び、ゲートが開かれた列選択トランジスタＣＧｋを介して列線ノードＢＩＴｋを充電する。列線ノードＢＩＴｋが約１Ｖ程度充電されたところで、フィードバック型バイアス回路５０１の出力がＬＯＷとなり、列線ノードＢＩＴｋの充電が止まり、列線ノードＢＩＴｋが概略１Ｖにクランプされる。リファレンス回路５０４側も同様な動作をするが、リファレンストランジスタＴｒ９の電流を、メモリ素子Ｍｈｋより少なめに設定しているので、メモリ素子Ｍｈｋに電流が流れるとセンスアンプ５００の出力は"１"となり、メモリ素子Ｍｈｋのほうが
電流が少ない（流れない）場合は、センスアンプ５００出力は"０"となり、微小な電流を検出できる。
【００３６】
このセンスアンプ５００の特徴は、高速であるが、フィードバック型バイアス回路５０１を用いているので、電源の少しのゆれにも敏感であり、また、微小な電圧降下により、動作点が変わってしまうという欠点がある。半導体記憶装置１は、図４で示すように電源を配線することにより、極力電位の変化を少なくする設計はしているが、実際は、いろいろな要因で電圧が変化しており、動作マージンを落としている。しかし、半導体記憶装置１の電源電圧が低く、その電源電圧の変化も微小電圧であるため、従来は電源電圧の変化の解析が容易でなかった。
【００３７】
（モニター回路）
この問題を解決するために、本実施形態では、図７に示すモニター回路を半導体記憶装置１に組み込む。メモリ素子Ｍｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）毎にスイッチ選択回路ＳＥを設置し、半導体記憶装置１にスイッチ選択回路ＳＥ００からＳＥｍｎを設置する。そして、図８のように、スイッチ選択信号発生回路１１０の行走査回路１０２の行選択線１０３を、行線ノードＷＬｈ（ｈ＝０〜ｍ）に平行に沿って配線して、行方向に配列するメモリ素子Ｍｈｋの位置のスイッチ選択回路ＳＥｈｋに接続する。列走査回路１０４の列選択線１０５を、各列線ノードＢＩＴｋ−０からＢＩＴｋ−１５に対応させて、それらの列線ノードの配線に平行に沿って配線し、列選択線１０５を、列方向に配列するメモリ素子Ｍｈｋの位置に設置したスイッチ選択回路ＳＥｈｋに接続する。ここで、スイッチ選択回路ＳＥｈｋは、１６ビットの半導体記憶装置１の場合は、メモリアドレスの数のｍ×ｎの１６倍のメモリ素子Ｍｈｋのセルの数だけ設置するが、説明の簡単化のため、１ビットの半導体記憶装置１の場合を記載した。
【００３８】
また、モニター用スイッチのゲートの開閉は、図７のように、スイッチ選択回路ＳＥ００からＳＥｍｎの２つの出力端子の信号によって、各モニター用スイッチＳ０からＳｕのゲートを開閉する。各モニター用スイッチの電圧測定端子をメモリ素子Ｍｈｋのソース端子が接続する接地ノードＶＳＳの枝配線の位置に接続する。こうして、メモリ素子Ｍｈｋ毎のモニター用スイッチのゲートを、メモリ素子Ｍｈｋ毎のスイッチ選択回路ＳＥｈｋで開くことで、メモリ素子Ｍｈｋ毎の回路の電位をモニター用パッドＰＡＤに伝送する。１つのスイッチ選択回路ＳＥｈｋが複数のモニター用スイッチに接続するように構成することが可能であり、その場合は複数のモニター用スイッチが同時に複数の電圧信号を複数のモニター用パッドＰＡＤに送信する。
【００３９】
図７のように、各モニター用スイッチＳ０からＳｕは、Ｎチャネル型のトランジスタとＰチャネル型のトランジスタで構成する。スイッチ選択信号発生回路１１０は、ＣＬＫ信号に同期するタイミングジェネレータ１０１と、それにより駆動される、カウンタ回路やシフトレジスタ等から成る行走査回路１０２と列走査回路１０４を有する。これにより、タイミングジェネレータ１０１がＣＬＫ信号に同期してスイッチ選択信号発生回路１１０の行走査回路１０２と列走査回路１０４を駆動し、行走査回路１０２が行選択線１０３に順次にモニター用スイッチの配列の行を選択する読出しパルスを送信し、列走査回路１０４が列選択線１０５に順次にモニター用スイッチの配列の列を選択する読出しパルスを送信し、モニター用スイッチの配列の行と列を選択する。そして、メモリ素子Ｍｈｋの位置で交差する行選択線１０３と列選択線１０５を、スイッチ選択回路ＳＥｈｋの２つの入力端子に接続し、それをスイッチ選択回路ＳＥｈｋのＡＮＤゲート１０６とＮＡＮＤゲート１０７の２つ入力端子それぞれに接続する。
【００４０】
スイッチ選択回路ＳＥｈｋのＡＮＤゲート１０６とＮＡＮＤゲート１０７の出力端子から、モニター用スイッチのＮチャネル型のトランジスタ用の信号とＰチャネル型のトラン
ジスタ用の信号を、ハイレベルとロウレベルとを反転させて作成し、それぞれの信号を、モニター用スイッチのＮチャネル型のトランジスタのゲート電極と、Ｐチャネル型のトランジスタのゲート電極に入力する。これにより、行走査回路１０２と列走査回路１０４の読出しパルスによって配置位置が選ばれたスイッチ選択回路ＳＥｈｋがメモリ素子Ｍｈｋ用のモニター用スイッチのゲートを開いて、電圧測定端子が接続したメモリ素子Ｍｈｋの回路の電位をモニター用パッドＰＡＤに伝送する。これにより、モニター用パッドＰＡＤにモニター用スイッチの測定点の電位を伝達することで、モニター用スイッチの各測定点の電位をＣＬＫ信号に同期して順番に測定することができる。
【００４１】
図９のように、接地ノードＶＳＳの枝配線には、枝配線ＶＳＳ０、ＶＳＳ１、ＶＳＳ２、・・・、ＶＳＳ（ｍ−１）、ＶＳＳｍ、ＶＳＳ（ｍ＋１）、ＶＳＳ（ｍ＋２）、ＶＳＳ（ｍ＋３）、・・・、ＶＳＳ（２ｍ）、ＶＳＳ（２ｍ＋１）等がある。図９では、メモリセルアレイ１００の接地ノードＶＳＳの主幹の左側の枝配線の端点にモニター用スイッチＳ０からＳｍを設置する。接地ノードＶＳＳの主幹の右側の枝配線の端にも同じくモニター用スイッチＳ（ｍ＋１）からＳ（２ｍ＋１）を設置する。
【００４２】
（欠陥素子の探索）
図１０に、半導体記憶装置１のメモリセルアレイ１００の部分を中心にした回路図を示す。半導体記憶装置１の接地パッドＶＳＳ−Ｐから縦方向に伸びる接地ノードＶＳＳの配線は、主配線となるので、配線幅を太く設定することで配線抵抗が極力低くなるように設定する。図１０では、メモリセルアレイ１００のメモリ素子Ｍｈｋのソース端子近くのモニター用スイッチＳ（ｋ）の配置と配線位置に注目するために、行デコーダ２００、列デコーダ３００等の回路は省略している。メモリセルアレイ１００はｍ行×ｎ列のメモリ素子Ｍｈｋで構成されるが、図１０では、行線ノードＷＬｈとＷＬ（ｈ＋１）で選択されるｈ行目、ｈ＋１行目を示し、列線ノードＢＩＴ０、ＢＩＴ（ｋ−１）、ＢＩＴ（ｋ）、ＢＩＴ（ｋ＋１）、ＢＩＴ（ｎ）で選択される０列目、（ｋ−１）列目、ｋ列目、（ｋ＋１）列目、ｎ列目を示している。行線ノードＷＬｈで選択されるメモリ素子Ｍｈ０からＭｈｎのソース端子は共通に枝配線ＶＳＳｈに接続し、枝配線ＶＳＳｈが接地ノードＶＳＳの縦配線に接続する。行線ノードＷＬ（ｈ＋１）で選択されるメモリ素子Ｍ（ｈ＋１）０からＭ（ｈ＋１）ｎのソース端子は共通に枝配線ＶＳＳ（ｈ＋１）に接続し、枝配線ＶＳＳ（ｈ＋１）が接地ノードＶＳＳの縦配線に接続する。接地ノードＶＳＳの縦配線は、大きな電流容量を得るために太い幅で形成して抵抗値を小さくする。
【００４３】
ここで、図８のスイッチ選択信号発生回路１１０で、列走査回路１０４を、列線ノードＢＩＴ０の位置のスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に接続する列選択線１０５のみを選択するように停止させ、行走査回路１０２のみを走査させる。一方、スイッチ選択信号発生回路１１０のタイミングジェネレータ１０１の動作に同期させて、列走査回路１０４のかわりに、メモリセルアレイ１００の列を選択する列デコーダ３００を動作させて、列線ノードＢＩＴｋ（ｋ＝０〜ｎ）を順次に選択させる。
【００４４】
通常の半導体記憶装置の記憶読み出し動作では、メモリセルアレイ１００から以下の様にしてメモリ素子Ｍｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）が読み出されている。すなわち、列デコーダ３００から、メモリセルアレイ１００の列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に列選択信号が送信されて、列選択ノードＣＯＬｋにゲート端子が接続する列選択トランジスタＣＧｋ（ｋ＝０〜ｎ）に届くと、列選択トランジスタＣＧｋのゲートが開いて、センスアンプ５００の共通ノードＣＯＭが列選択トランジスタＣＧｋを介して列線ノードＢＩＴ（ｋ）（ｋ＝０〜ｎ）に接続される。そして、行選択信号が行線ノードＷＬｈ（ｈ＝０〜ｍ）に送信されることで行が選択されると、行と列が選択され、メモリ素子Ｍｈｋが選択される。選択されたメモリ素子Ｍｈｋの記憶データが"１"であれば、メモリ素子Ｍｈｋがオンして、センスアンプ５００の共通ノードＣＯＭから、ゲートが開かれた列選択トラ
ンジスタと列線ノードＢＩＴ（ｋ）を経由して、メモリ素子Ｍｈｋから接地ノードＶＳＳへ電流が流れ、接地ノードＶＳＳの接地パッドＶＳＳ−Ｐから電流が流出する。また、メモリ素子Ｍｈｋの記憶データが"０"であれば、Ｍｈｋはオフとなり、電流は流れない。この電流を列線ノードＢＩＴ（ｋ）に列選択トランジスタＣＧｋを介して共通ノードＣＯＭで接続するセンスアンプ５００により検知して、データを判定する。
【００４５】
ここで、１つのメモリ素子Ｍｈｋが破壊して、例えば、列線ノードＢＩＴ（ｋ）と接地ノードＶＳＳの枝配線ＶＳＳｈがショートしている場合は、行線ノードＷＬｋに行選択信号が送信され無くても、列線ノードＢＩＴ（ｋ）から接地ノードＶＳＳの枝配線ＶＳＳｈに電流が流れる。このような不良の場合、破壊しているのは、１つのメモリ素子Ｍｈｋだけであるが、列デコーダ３００により列選択ノードＣＯＬｋが選択されることで、センスアンプ５００の共通ノードＣＯＭが列線ノードＢＩＴ（ｋ）に接続されると、行デコーダ２００がどの行線ノードＷＬを選択しても、常にセンスアンプ５００の共通ノードＣＯＭに電流が流れてしまう。そのため、従来の半導体記憶装置１では、不良となった１つのメモリ素子Ｍｈｋがどの行のメモリ素子であるかの位置の特定が困難であった。
【００４６】
本実施形態は、以下のようにしてこの問題を解決する。図８のスイッチ選択信号発生回路１１０で、先ず、列線ノードＢＩＴ０の位置のスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に接続する列選択線１０５のみを選択する。そして、半導体記憶装置１の列デコーダ３００を動作させて列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）を順次に選択し、それにより列線ノードＢＩＴｋをセンスアンプ５００の共通ノードＣＯＭｋに接続する。列デコーダ３００の動作に同期して、すなわち、１つの列選択ノードＣＯＬｋが選択されている間に、タイミングジェネレータ１０１が行走査回路１０２を走査させて行選択線１０３の選択を切り替える。これにより、接地ノードＶＳＳの各枝配線の電位を測定して、破損したメモリ素子Ｍｈｋが短絡している接地ノードＶＳＳの枝配線ＶＳＳｈを発見することができる。
【００４７】
図１１を参照して、本実施形態の半導体記憶装置１のメモリセルアレイ１００の不良となったメモリ素子を特定する方法を具体的に説明する。図１１（ａ）に、行線ノードＷＬｈに沿った接地ノードＶＳＳの枝配線ＶＳＳｈの各位置の電位の大きさをあらわすグラフを示す。この枝配線ＶＳＳｈの端部の位置（０）にモニター用スイッチＳｈの電圧測定点が接続される。図１１で、（ｋ−１）はメモリ素子Ｍｈ（ｋ−１）の位置、（ｋ）はメモリ素子Ｍｈｋの位置、（ｋ＋１）はメモリ素子Ｍｈ（ｋ＋１）の位置をあらわし、ＶＳＳ−Ｐは接地パッドＶＳＳ−Ｐの位置をあらわす。図１１（ａ）に、実線により、メモリ素子Ｍｈｋが破壊して過大電流が流れているｈ行目のメモリ素子Ｍｈ０からＭｈｎの接地ノードＶＳＳの枝配線の各位置の電位を示し、破線により、過大電流が流れていない正常な（ｈ＋１）行目のメモリ素子Ｍ（ｈ＋１）０からＭ（ｈ＋１）ｎの接地ノードＶＳＳの枝配線の各位置の電位を示す。
【００４８】
メモリセルアレイ１００の行線ノードＷＬｈ（ｈ＝０〜ｍ）で選択される行方向に配置されたメモリ素子のソース端子が接続する接地ノードＶＳＳの枝配線ＶＳＳｈ（ｈ＝０〜ｍ）は、半導体記憶装置１の集積回路チップにおけるメモリセルアレイ１００の領域内に設けられているので、あまり配線幅を太く出来ない都合から、その配線が生じる抵抗は無視できない大きさの値を持つ。そのため、１つのメモリ素子Ｍｈｋが破壊して過大電流が流れている場合は、枝配線ＶＳＳｈにおいて、破壊したメモリ素子Ｍｈｋのソース端子が接続する枝配線ＶＳＳｈの位置から接地パッドＶＳＳ−Ｐまでに向けて過大電流が流れるので、破壊しているメモリ素子Ｍｈｋの位置（ｋ）から接地パッドＶＳＳ−Ｐに向けて急な電位勾配が発生する。一方、破壊したメモリ素子Ｍｈｋの位置（ｋ）から接地パッドＶＳＳ−Ｐとは反対側の配線の端部(左側端)のモニター用スイッチＳｈの位置までの部分には電流が流れていないので電位勾配が無く、枝配線ＶＳＳｈの端部のモニター用スイッチＳｈの位置の電位は、破壊したメモリ素子Ｍｈｋが接続する枝配線ＶＳＳｈの位置（ｋ）
の電位と同じ大きさになる。
【００４９】
そのため、図８のスイッチ選択信号発生回路１１０の列走査回路１０４が、列線ノードＢＩＴ０の位置のスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に接続する列選択線１０５のみを選択し、その列選択線１０５に接続する図９のモニター用スイッチＳ０からＳｍを選択する。これらのモニター用スイッチＳ０からＳｍは、行線ノードＷＬｈに平行する枝配線ＶＳＳｈの端部Ｓｈに電圧測定点を接続して電位を測定するものである。そして、行走査回路１０２を動作させて行を走査しつつ、スイッチ選択信号発生回路１１０のタイミングジェネレータ１０１の動作に同期させて、列デコーダ３００と列ゲート４００を動作させて、メモリセルアレイ１００の列線ノードＢＩＴｋ（ｋ＝０〜ｎ）に順次に電圧を加える。
【００５０】
メモリセルアレイ１００の破損した１つのメモリ素子Ｍｈｋが接続する列線ノードＢＩＴｋに電圧を加えた場合に、行走査回路１０２が選択する各行のモニター用スイッチＳ０からＳｍがモニター用パッドＰＡＤに伝送する電圧を図１１（ｂ）に示す。メモリ素子Ｍｈｋが破壊して過大電流が流れる場合には、メモリセルアレイ１００の列線ノードＢＩＴｋに電圧を加えた場合に、破壊したメモリ素子Ｍｈｋが接続する枝配線ＶＳＳｈの端部での電位が浮き上がり、それ以外の、正常なメモリ素子のみが接続する枝配線の端部の電位は低いので、不良のメモリ素子が接続した枝配線が判別できる。こうして、スイッチ選択信号発生回路１１０を用いることで、破損したメモリ素子Ｍｈｋを検出することができる効果がある。
【００５１】
なお、メモリセルアレイ１００が図９のように、接地ノードＶＳＳの主幹の左右の領域に分割されている場合は、図９の左端の列選択線１０５を列走査回路１０４に選択させて上記の処理を行った後に、図９の右端の列選択線１０５を列走査回路１０４に選択させて、枝配線の右端のモニター用スイッチを用いて右側のメモリセルアレイ１００の列線ノードＢＩＴｋ（ｋ＝０〜ｎ）に順次に電圧を加えつつ、行走査回路１０２が各行の右側の枝配線の右端の電位をモニター用スイッチのゲートを開いてモニター用パッドＰＡＤに伝送して、図１１（ｂ）のように電圧を測定する。
【００５２】
本実施形態では、メモリセルアレイ１００のメモリ素子Ｍｈｋの破壊の有無を検査すべく、列デコーダ３００から順次に列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に、第ｋ列（ｋ＝０〜ｎ）を選択する列選択信号を送信する。一方、検査すべきメモリ素子Ｍｈｋの第ｈ行の選択は、スイッチ選択信号発生回路１１０の行走査回路１０２から順次にスイッチ選択回路ＳＥｈ０（ｈ＝０〜ｍ）に読出しパルスを送信してモニター用スイッチＳｈを選択してそのゲートを開くことで、メモリセルアレイ１００の接地ノードＶＳＳの第ｈ行の枝配線を選択して、その枝配線の端部を、枝配線の配置の順にモニター用パッドＰＡＤに接続する。こうして、順に選択した接地ノードＶＳＳの枝配線ＶＳＳｈの端部の電位をモニター用スイッチＳｈでモニター用パッドＰＡＤに接続してモニター用パッドの電位を図１１（ｂ）のように測定することで、破損したメモリ素子Ｍｈｋの位置を容易に特定できる効果がある。
【００５３】
（変形例１）
以下で、第１の実施形態の変形例１を説明する。接地ノードＶＳＳの枝配線に、図３のように、１つの列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に対して同時に１６ビットの列線ノードＢＩＴｋ−０からＢＩＴｋ−１５が選ばれて動作する場合に、上記の第１の実施形態の方法によって破損したメモリ素子の行番号ｈと列番号ｋが特定できても、破損した候補のメモリ素子はＭｈｋ−０からＭｈｋ−１５まで１６個あるので、更に、その１６個から１つの破損したメモリ素子を特定する必要がある。
【００５４】
そのため、変形例１では、第１の実施形態の方法によって特定した、破損したメモリ素子の列ｋの列選択ノードＣＯＬｋを選んで、１６本の列線ノードＢＩＴｋ−０からＢＩＴｋ−１５に電圧を加える。その上で、図８のスイッチ選択信号発生回路１１０の行走査回路が、第１の実施形態の方法によって特定した、破損したメモリ素子の第ｈ行を固定して選ぶ。次に、列走査回路１０４により列の走査を行うことで、枝配線の位置の全域の電圧測定点の電位をモニター用スイッチで引き出して、図１１（ａ）のように電位分布のグラフを得る。これにより、不良セル（破損したメモリ素子Ｍｈｋ）の位置を特定することができる。こうして、本変形例１によれば、メモリ素子の第ｈ行の接地ノードＶＳＳの枝配線の電圧測定点を、枝配線に配置された順にモニター用パッドＰＡＤに接続して電位を測定することで、メモリセルアレイ１００の内部のメモリ素子の破損箇所を容易に特定できる効果がある。
【００５５】
＜第２の実施形態＞
第２の実施形態は、図１２に示すように、列ゲート４００の各リファレンストランジスタＴｒ９が接地ノードＶＳＳの枝配線ＶＳＳｒに接続する位置に、枝配線ＶＳＳｒの端部から接地ノードＶＳＳの主幹に至るまで、それらの各位置に電圧測定点を接続した各モニター用スイッチＳｒ（０）、Ｓｒ（ｋ−１）、Ｓｒ（ｋ）、Ｓｒ（ｋ＋１）、Ｓｒ（ｎ）を設置する。そして、図７の行走査回路１０２が、枝配線ＶＳＳｒをメモリセルアレイ１００の外側の部分の行の枝配線の行として選択し、列走査回路１０４でその枝配線ＶＳＳｒに設置したモニター用スイッチを制御するスイッチ選択回路ＳＥを切り替えて、モニター用スイッチの電圧測定点が接続する位置の枝配線ＶＳＳｒの電位をモニター用パッドＰＡＤまで伝送する。このように、モニター用スイッチＳｒ（０）、Ｓｒ（ｋ−１）、Ｓｒ（ｋ）、Ｓｒ（ｋ＋１）の電圧測定点の電位を順にモニター用パッドＰＡＤまで伝送することで、枝配線ＶＳＳｒにリファレンストランジスタＴｒ９が接続する位置の電位を順に測定することができる効果がある。
【００５６】
例えばモニター用スイッチＳｒ（ｋ）の電圧測定点を接続した位置のリファレンストランジスタＴｒ９が破損して枝配線ＶＳＳｒにショートしている場合は、その位置の枝配線ＶＳＳｒの電位が上昇する。その枝配線ＶＳＳｒの電位を図１３に示す。図１３に示す枝配線ＶＳＳｒの電位は、枝配線ＶＳＳｒの端部に電圧測定点を接続したモニター用スイッチＳｒ（０）の検出する電位と、モニター用スイッチＳｒ（ｋ）の前後で枝配線ＶＳＳｒに接続するリファレンストランジスタＴｒ９の位置に電圧測定点を接続したモニター用スイッチＳｒ（ｋ−１）とＳｒ（ｋ＋１）と、枝配線ＶＳＳｒが接地ノードＶＳＳの幹に接続する位置に電圧測定点を接続したモニター用スイッチＳｒ（ｎ）と、接地ノードＶＳＳの接地パッドＶＳＳ−Ｐの位置の電位をあらわす。
【００５７】
モニター用スイッチＳ（ｋ）が電圧測定点を接続した枝配線ＶＳＳｒの位置のリファレンストランジスタＴｒ９が破損して枝配線ＶＳＳｒに短絡している場合は、その位置から接地パッドＶＳＳ−Ｐまでに向けて枝配線ＶＳＳｒに過大電流が流れるので、枝配線ＶＳＳｒには、破損したリファレンストランジスタＴｒ９の位置から接地パッドＶＳＳ−Ｐに向けて急な電位勾配が発生する。そのため、枝配線ＶＳＳｒの各位置の電位を測定することで、この急な電位勾配を検知でき、それにより破損した（不良になった）リファレンストランジスタＴｒ９の位置を特定することができる。このように接地ノードＶＳＳの枝配線ＶＳＳｒに接続するリファレンストランジスタＴｒ９のソース端子の位置にモニター用スイッチＳｒ（ｋ）（ｋ＝０〜ｎ）の電圧測定点を接続することで、破損したリファレンストランジスタＴｒ９の位置を特定することができる効果がある。
【００５８】
＜第３の実施形態＞
第３の実施形態として、図１４のように、接地ノードＶＳＳに限らず、各回路の電源ノードＶＳＳや、出力用電源ノードＶＣＣＯ、出力用接地ノードＶＳＳＯ、電源用電源ノードＶＣＣＰ、電源用接地ノードＶＳＳＰの枝配線に各トランジスタが接続する位置に、Ｓｓ（ｋ）等のモニター用スイッチの電圧測定点を接続して、その枝配線における電位勾配を検出することで、破損したトランジスタの位置を特定することができる。その枝配線を図７の行走査回路１０２がメモリセルアレイ１００以外の部分の枝配線の行として選択し、列走査回路１０４でその枝配線に設置したモニター用スイッチを制御するスイッチ選択回路ＳＥを切り替える。
【００５９】
一例として、図１５の回路図のように、センスアンプ５００の接地ノードＶＳＳの枝配線に関して、フィードバック型バイアス回路５０１のトランジスタＴｒ５のソース端子が接続する位置にモニター用スイッチＳｓ０の電圧測定点を接続し、リファレンス用フィードバック型バイアス回路５０６のトランジスタＴｒ１１のソース端子が接続する位置にモニター用スイッチＳｓ３の電圧測定点を接続し、差動型センスアンプ５０３のトランジスタのソース端子が接続する位置にモニター用スイッチＳｓ１とＳｓ２の電圧特定点を接続する。
【００６０】
また、センスアンプ５００の電源ノードＶＣＣの枝配線に関して、フィードバック型バイアス回路５０１のトランジスタＴｒ４のドレイン端子が接続する位置にモニター用スイッチＳｓ４の電圧測定点を接続し、リファレンス用フィードバック型バイアス回路５０６のトランジスタＴｒ１０のドレイン端子が接続する位置にモニター用スイッチＳｓ８の電圧測定点を接続し、負荷回路５０２のトランジスタＴｒ１のドレイン端子が接続する位置にモニター用スイッチＳｓ５の電圧測定点を接続し、リファレンス用負荷回路５０５のトランジスタＴｒ６のドレイン端子が接続する位置にモニター用スイッチＳｓ７の電圧測定点を接続し、差動型センスアンプ５０３のトランジスタのドレイン端子が接続する位置にモニター用スイッチＳｓ６の電圧測定点を接続する。
【００６１】
このセンスアンプは、１６ビット構成の半導体記憶装置１では１６個存在するので、その１６個のセンスアンプが接地ノードＶＳＳの１本あるいは２本の枝配線に各センスアンプの電流が流れることにより枝配線の位置によって電位が異なるが、その電位を枝配線に添って順次にモニター用スイッチで正確な電位を測定することができる効果がある。電源ノードＶＣＣの枝配線の各センスアンプ毎の電位も同様にモニター用スイッチを用いて容易に測定できる効果がある。このように、接地ノードＶＳＳ及び電源ノードＶＣＣにトランジスタが接続する位置にモニター用スイッチＳｓ０からＳｓ８の電圧測定点を接続し、モニター用スイッチの電圧測定点を接続した位置の電位の異常を検出することで、破損したトランジスタの位置を容易に特定できる効果がある。このように、簡単な電気的測定により、不良箇所が容易に判別できる効果がある。
【００６２】
電源回路９００のトランジスタが電源用接地ノードＶＳＳＰ及び電源用電源ノードＶＣＣＰに接続する位置にも同様にモニター用スイッチの電圧測定点を接続することで、大電流が流れることで電圧降下が起き易い電源回路９００の各回路素子の位置の電位を正確に測定することが可能になる。また、制御回路６００の電源ノードＶＣＣ及び接地ノードＶＳＳの各位置の電位をスイッチの電圧測定点を接続することで、制御回路６００の動作の安定性を正確にモニターできる効果がある。
【００６３】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置１は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。すなわち、本発明の半導体記憶装置１はマスクＲＯＭに限らず、フラッシュメモリや、ＳＲＡＭ等の半導体メモリとセンスアンプを含む半導体記憶装置１にも同様にモニター回路を設置することができ、モニター回路を設置した半導体記憶装置１のトランジスタの破損を、モニター用スイッチで選択した位置の電圧測定点の電圧を測定することで、容易に破損したトランジスタの位置を特定できる効果が得られる。
【符号の説明】
【００６４】
１・・・半導体記憶装置
１００、１００−０、１００−１５・・・メモリセルアレイ
１１０・・・スイッチ選択信号発生回路
１０１・・・タイミングジェネレータ
１０２・・・行走査回路
１０３・・・行選択線
１０４・・・列走査回路
１０５・・・列選択線
１０６・・・ＡＮＤゲート
１０７・・・ＮＡＮＤゲート
２００、２００−０、２００−ｍ・・・行デコーダ
２０１・・・ＮＡＮＤ回路
２０２・・・バッファとなるインバータ
３００、３００−０、３００−ｎ・・・列デコーダ
３０１・・・ＮＡＮＤ回路
３０２・・・バッファとなるインバータ
４００・・・列ゲート
５００、５００−０、５００−１５・・・センスアンプ
５０１・・・フィードバック型バイアス回路
５０２・・・負荷回路
５０３・・・差動型センスアンプ
５０４・・・リファレンス回路
５０５・・・リファレンス用負荷回路
５０６・・・リファレンス用フィードバック型バイアス回路
５０７・・・ＶＲＥＦ回路
５０８・・・フィードバック型バイアス回路
５０９・・・負荷回路
６００・・・制御回路
７００・・・出力バッファ
８００・・・アドレス入力回路
ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、ＢＩＴ３、ＢＩＴ０−０、ＢＩＴｎ−０、ＢＩＴ０−１５、ＢＩＴｎ−１５、ＢＩＴ（ｋ−１）、ＢＩＴｋ、ＢＩＴ（ｋ）、ＢＩＴ（ｋ＋１）、ＢＩＴ（ｎ）・・・列線ノード
ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｋ、ＣＧｎ・・・列選択トランジスタ
ＣＯＬ０、ＣＯＬ（ｋ−１）、ＣＯＬ（ｋ）、ＣＯＬ（ｋ＋１）、ＣＯＬ（ｎ）・・・列選択ノード
ＣＯＭ、ＣＯＭ０、ＣＯＭ１５・・・共通ノード
Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔ１５・・・出力端子
Ｉｃｅｌｌ・・・電流
Ｍｍｎ、Ｍ０ｎ、Ｍｍ０、Ｍｈｋ、Ｍｈ０、Ｍｈ（ｋ−１）、Ｍｈｋ、Ｍｈ（ｋ＋１）、Ｍｈｍ、Ｍ（ｈ＋１）０、Ｍ（ｈ＋１）（ｋ−１）、Ｍ（ｈ＋１）ｋ、Ｍ（ｈ＋１）（ｋ＋１）、Ｍ（ｈ＋１）ｎ・・・メモリ素子
ＰＡＤ・・・モニター用パッド
ＲＥＣ・・・リファレンス用共通ノード
ＲＥＰ・・・基準電位ノード
ＲＦ０、ＲＦ１、ＲＥ２、ＲＦ３、ＲＦｋ・・・リファレンス用列選択トランジスタ
Ｓ０、Ｓ１、Ｓ２、Ｓｈ、Ｓｍ、Ｓｕ、Ｓ（０）、Ｓ（ｈ−１）、Ｓ（ｈ）、Ｓ（ｈ＋１）・・モニター用スイッチ
Ｓｒ（０）、Ｓｒ（ｋ−１）、Ｓｒ（ｋ）、Ｓｒ（ｋ＋１）、Ｓｒ（ｎ）・・・リファレンス回路モニター用スイッチ
Ｓｓ０、Ｓｓ１、Ｓｓ２、Ｓｓ３、Ｓｓ４、Ｓｓ５、Ｓｓ６、Ｓｓ７、Ｓｓ８、Ｓｓ（ｋ）・・・センスアンプモニター用スイッチ
ＳＥｈｋ、ＳＥ００、ＳＥｍｎ・・・メモリ素子Ｍｈｋの位置のスイッチ選択回路
Ｔ１・・・メモリ素子と同じサイズのトランジスタ
Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０・・・トランジスタ
Ｔｒ１、Ｔｒ２・・・負荷トランジスタ
Ｔｒ３・・・バイアストランジスタ
Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ１０、Ｔｒ１１・・・トランジスタ
Ｔｒ８・・・リファレンス用バイアストランジスタ
Ｔｒ９・・・リファレンストランジスタ
ＶＣＣ・・・電源ノード
ＶＣＣＯ・・・出力用電源ノード
ＶＣＣＰ・・・電源用電源ノード
ＶＣＣ−Ｐ・・・電源パッド
ＶＣＣＯ−Ｐ・・・出力用電源パッド
ＶＣＣＰ−Ｐ・・・電源用電源パッド
ＶＳＳ・・・接地ノード
ＶＳＳｒ、ＶＳＳ０、ＶＳＳ１、ＶＳＳ２、ＶＳＳ（ｍ−１）、ＶＳＳｍ、ＶＳＳ（ｍ＋１）、ＶＳＳ（ｍ＋２）、ＶＳＳ（ｍ＋３）、ＶＳＳｈ・・・枝配線
ＶＳＳＯ・・・出力用接地ノード
ＶＳＳＰ・・・電源用接地ノード
ＶＳＳ−Ｐ・・・接地パッド
ＶＳＳＯ−Ｐ・・・出力用接地パッド
ＶＳＳＰ−Ｐ・・・電源用接地パッド
ＷＬｈ、ＷＬｍ、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３・・・行線ノード
【特許請求の範囲】
【請求項１】
メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、
電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、
クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、
前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定することを特徴とする半導体記憶装置。
【請求項２】
メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、前記メモリ素子に接続する接地ノードの枝配線を有する半導体記憶装置において、
前記メモリ素子に接続する枝配線の少なくとも端部に電圧測定点を接続したモニター用スイッチを前記枝配線毎に有し、
クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記電圧測定点をゲートが開かれた前記モニター用スイッチを介してモニター用パッドに接続することで前記電圧測定点の電位を測定することを特徴とする半導体記憶装置。
【請求項３】
前記請求項１に記載の半導体記憶装置において、
前記メモリセルアレイのメモリ素子から読み出した信号を増幅する複数のセンスアンプを有し、
前記少なくとも１つの枝配線が前記センスアンプの接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置。
【請求項４】
前記請求項１に記載の半導体記憶装置において、
前記少なくとも１つの枝配線が電源回路の電源用接地ノード又は電源用電源ノードの枝配線であることを特徴とする半導体記憶装置。
【請求項５】
前記請求項１に記載の半導体記憶装置において、
前記少なくとも１つの枝配線が制御回路の接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置。
【請求項６】
前記請求項１に記載の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、前記枝配線の各部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法。
【請求項７】
前記請求項２に記載の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、各前記枝配線の端部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法。
【請求項１】
メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、
電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、
クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、
前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定することを特徴とする半導体記憶装置。
【請求項２】
メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、前記メモリ素子に接続する接地ノードの枝配線を有する半導体記憶装置において、
前記メモリ素子に接続する枝配線の少なくとも端部に電圧測定点を接続したモニター用スイッチを前記枝配線毎に有し、
クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記電圧測定点をゲートが開かれた前記モニター用スイッチを介してモニター用パッドに接続することで前記電圧測定点の電位を測定することを特徴とする半導体記憶装置。
【請求項３】
前記請求項１に記載の半導体記憶装置において、
前記メモリセルアレイのメモリ素子から読み出した信号を増幅する複数のセンスアンプを有し、
前記少なくとも１つの枝配線が前記センスアンプの接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置。
【請求項４】
前記請求項１に記載の半導体記憶装置において、
前記少なくとも１つの枝配線が電源回路の電源用接地ノード又は電源用電源ノードの枝配線であることを特徴とする半導体記憶装置。
【請求項５】
前記請求項１に記載の半導体記憶装置において、
前記少なくとも１つの枝配線が制御回路の接地ノード又は電源ノードの枝配線であることを特徴とする半導体記憶装置。
【請求項６】
前記請求項１に記載の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、前記枝配線の各部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法。
【請求項７】
前記請求項２に記載の半導体記憶装置が、前記スイッチ選択信号発生回路と前記モニター用スイッチにより、各前記枝配線の端部の電位を順に前記モニター用パッドに伝送することを特徴とする半導体記憶装置の回路の電位測定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−２５８２９２（Ｐ２０１１−２５８２９２Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３３８５６（Ｐ２０１０−１３３８５６）
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
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