【課題】
実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、メモリセルを含むメモリセルアレイと、ビット線と、センスアンプと、制御部とを備え、センスアンプは、外部から入力された第１又は第２テストデータと第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、第１テストデータと第１ブロックの第１ページに対応する保持データとを比較した後に、第１テストデータと第２ブロックの第１ページに対応する保持データとを比較し、第１テストデータとは異なる第２テストデータと第１ブロックの第２ページに対応する保持データとを比較した後に、第２テストデータと第２ブロックの第２ページに対応する保持データとを比較することを特徴とする。 （もっと読む）

【課題】大規模なＳＲＡＭのメモリセルの特性を高精度に測定する半導体装置及びそれを用いた評価方法を提供する。
【解決手段】ＳＲＡＭのメモリセルの特性を評価するためにマトリックス状に配列された複数の評価セルを有する半導体装置を用い、前記評価セルを、測定用メモリセルと該測定用メモリセルの周囲に配列したダミーのメモリセルとから成る複合セルで構成し、選択信号によって選択されて該評価セルを動作させる選択回路と、該選択回路の出力により電気特性測定用の入出力線及びワード線及びビット線を前記測定用メモリセルへ接続または非接続とするトランジスタを備える。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。 （もっと読む）

【課題】断線検査用レジスタをビット線ごとに設けることなく、オープン不良および隣接ビット線間のショート不良の検査にかかる時間を短縮できるようにする。
【解決手段】検査データ記憶用メモリセルアレイ１１ｂをビット線ＢＬ１〜ＢＬｍの一端、読み出し回路１３はビット線ＢＬ１〜ＢＬｍの他端に接続し、検査データ記憶用メモリセルＭＣｂから検査データＴＤを読み出し、各ビット線ＢＬ１〜ＢＬｍを介して読み出し回路１３に送らせることで、ビット線ＢＬ１〜ＢＬｍを検査する。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整する。
【解決手段】一定周期で信号変化する第１のライトイネーブル信号と、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化する第２のライトイネーブル信号とを入力し、入力された第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】不揮発性メモリのショート・断線を迅速にチェックでき、さらに既に書かれたデータの破壊を未然に防止可能とする。
【解決手段】隣接するビット値が相互に反転した第１のアドレスのメモリ領域に、隣接するビットの値が相互に反転した第１のデータを書き込み、さらに第１のアドレスに対応する各ビットの値が第１のアドレスのビット値に対して反転した第２のアドレスのメモリ領域に、第１のデータに対応するビットの値が第１のデータの各ビット値に対して反転した第２のデータを書き込まれた不揮発性メモリの第１及び第２のデータを読み取り、書き込んだ通りに読めるか否かをチェックする。 （もっと読む）

【課題】本発明は、電流測定を伴うことなく、読み出し回路の動作マージンを判定することができる半導体記憶装置と、その判定方法を提供する。
【解決手段】第１及び第２の入力端を備え、前記第１及び第２の入力端を流れる電流を比較し、その結果を出力するセンスアンプ回路と、前記第１の入力端に接続され、メモリセルを流れるセル電流を前記第１の入力端に流す第１のゲート回路と、前記第２の入力端に前記セル電流のレベル検知の基準となるリファレンス電流を流入出させるリファレンス電流源と、前記第２の入力端に接続された、前記第１のゲート回路のレプリカ回路である第２のゲート回路と、前記第１の入力端に第１状態セル読み出し時のオフセット分に相当する第１の電流を流す第１の電流源と、前記第２の入力端に第２状態セル読み出し時のオフセット分に相当する第２の電流を流す第２の電流源とを有する。 （もっと読む）

【課題】 不揮発性メモリ素子をウェーハ上でテストするとき、フェールしたビットのマスキング動作を別途に行わない不揮発性メモリ素子のテスト方法の提供。
【解決手段】 ウェーハ状態である不揮発性メモリ素子のテスト方法において、前記不揮発性メモリ素子の全体メモリセルに対する消去および第１検証を行う段階と、前記第１検証結果を格納しているページバッファのデータ格納された第１ラッチのデータを第２ラッチに格納し、前記第１ラッチのデータを、検証パスを示すデータに設定する段階と、前記全体メモリセルに対するソフトプログラムおよび第２検証を行う段階とを含む、不揮発性メモリ素子のテスト方法を提供する。 （もっと読む）

【課題】集積回路単体で動作試験を行うことのできる集積回路を提供する。
【解決手段】本発明に係る集積回路１は、半導体メモリ素子９と接続されることによって半導体記憶装置１００を構成する集積回路であって、外部から起動信号を与えられるとダミーデータ３０３を含むライトリクエスト３０１を生成するＢＩＳＴ（Built-In Self-Test）回路３と、ライトリクエストに反応してダミーデータをライトデータとして出力するメモリ制御回路６と、ライトデータをメモリ制御回路にループバックするリードデータ選択回路１０とを有し、メモリ制御回路がリードデータ選択回路によってループバックされてきたライトデータを保持するレジスタ３１を含み、通常動作に関する障害の検出を行って障害検出信号を出力する。 （もっと読む）

【課題】許容不良ビット数を切り換え設定するテストモードにより歩留まり向上を図った不揮発性半導体記憶装置を提供する。
【解決手段】テスト回路を備えた不揮発性半導体記憶装置において、前記テスト回路は、期待値を保持する期待値レジスタと、テスト読み出しデータの各転送単位毎のデータと期待値レジスタの期待値とをビット毎に一致／不一致検出する比較回路と、その比較結果に基づいて転送単位中の１ビット以上の不良をフェイルと判定する第１の判定ゲート部及び、２ビット以上の不良をフェイルと判定する第２の判定ゲート部を持つ第１の判定回路と、第１及び第２の判定ゲート部の出力に基づいて、転送単位中の１ビットまでの不良をパスと判定する第２の判定回路と、前記第１の判定回路の第１の判定ゲート部の出力と前記第２の判定回路の出力のいずれか一方を選択するセレクタとを有する。 （もっと読む）

【課題】隣接しない配線間の短絡をチェックすることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電源回路が、第２の配線を第１の電位と異なる第２の電位に固定するとともに第３の配線を第１の電位と異なる第３の電位に固定した後、第１の配線を第１の電位にし、第１の配線をフローティング状態にして所定期間の経過後、判定回路は、フローティング状態にされた第１の配線の電位に基づいて、第１の配線が第２の配線または第３の配線の少なくとも何れかと短絡しているかを判定する。 （もっと読む）

【課題】今後大容量化が進むに連れて不良セルを生む可能性も高くなるため、メモリセルにおけるコンデンサの容量値が規格範囲に対して低い不良メモリセルを確実に検出するテスト機能を有する半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、複数のワード線と複数のデータ線との交点に各々配置され、それぞれデータを記憶するためのコンデンサを有するメモリセルと、データ線対を形成するデータ線の間に設けられ、該データ線対間の電位差を増幅し、データの読み出しを行うセンスアンプ と、データ線毎に配置され、コンデンサの容量値に比較して小さい割合に設定されたテストコンデンサを有するテストメモリセルとを有し、メモリセルに対するテストを行う際、テスト対象の対象メモリセルに記憶させるデータと逆のデータを、予めテストメモリセルに対して書き込むことを特徴とする。 （もっと読む）

【課題】 素子の電気的特性がばらつく場合にも、半導体チップ上に形成される回路の動作マージンが低下することを最小限にする。
【解決手段】 複数のモニタ回路は、互いに同じ形状を有するモニタ素子をそれぞれ有し、モニタ素子の電気的特性に応じた電気値を生成する。検出回路は、電気値の平均値を求める。調整制御回路は、平均値に応じた論理を有する調整信号を出力する。内部制御回路は、制御電圧の値および制御信号のタイミングのいずれかを、調整信号の論理に応じて調整する。そして、内部回路は、制御電圧および制御信号のいずれかを受けて動作する。素子の電気的特性が半導体チップ内でばらつく場合にも、平均的な特性値に応じて調整信号が生成されるため、半導体チップ上に形成される回路の動作マージンが低下することを最小限にできる。この結果、歩留が低下することを防止できる。 （もっと読む）

【課題】チップ面積を増やさずショート電流を検出する。
【解決手段】能動素子と、能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、素子信号線に対応する第１の制御線群から第１の制御線を任意に選択する行選択回路と、第１の制御線から供給された制御信号とモード設定信号が供給され、第１の制御線群に対応する第２の制御線群から任意に第２の制御線を選択すると共にこの第２の制御線の電位レベルを設定するモード設定回路と、モード設定回路から第３の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため複数の素子信号線を互いに異電位に設定するドライバ回路とを有し、隣接する素子信号線のショート電流を検出する。 （もっと読む）

【課題】ロウアドレス又はカラムアドレスの少なくとも一方が最下位アドレス又は最上位アドレスである境界セルに対し、効率よくテストを行うこと。
【解決手段】半導体集積回路は、メモリ４１と、メモリ４１のテストをするＢＩＳＴメイン回路１０、ＢＩＳＴサブ回路２０とを有し、ＢＩＳＴサブ回路２０は、メモリ４１のロウアドレス又はカラムアドレスの少なくとも一方は、当該メモリ４１の最上位アドレスと最下位アドレスを交互に生成する境界アドレス生成回路２１を有する。ＢＩＳＴメイン回路１０は、複数のメモリに共通に設けられ、ＢＩＳＴサブ回路２０は、メモリに個別に対応して設けられる。境界アドレス生成回路２１は、最上位アドレスを記憶する最上位アドレス記憶部と、当該最上位アドレスを読みだし最下位アドレスと交互に出力する最上位／最下位アドレス生成部とを有する。 （もっと読む）

【課題】 データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、不揮発性メモリの検査のために必要となるメモリ領域をあまり大きくせずに、効率的で間違いのない検査を可能とする。
【解決手段】 この半導体集積回路は、２次元アレイ状に配置された複数のメモリセルと、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書込み／読出し回路とを具備し、複数のメモリセルによって構成されるメモリ領域が、ユーザがデータを格納するために使用するユーザ使用領域６０１と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域６０２とを含む。 （もっと読む）

【課題】 製造ばらつきに依存せずに、メモリセルの不良を確実に検出できる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリセル５のビット線ＢＬ，ＮＢＬに接続され、メモリセル５のデータを増幅するセンスアンプ６と、このセンスアンプ６の活性化タイミングを決定する、第一の遅延量と第二の遅延量を有す遅延回路Ｒｄｅ２を備え、遅延回路Ｒｄｅ２に、前記第一の遅延量と前記第二の遅延量のどちらか一方を選択し、遅延回路Ｒｄｅ２の遅延量を決定するセレクタを設け、前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時には、前記セレクタにより前記第二の遅延量を選択し、センスアンプ７の活性化タイミングを早める構成とする。 （もっと読む）