【課題】 従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。
【解決手段】 複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する。 （もっと読む）

【課題】全メモリセルのセル電流をテスタを使用して電流測定する場合、全ビット分のセル電流測定に多大な時間を要し、評価効率の低下を招いていた。
【解決手段】電圧端子ＶＤＤから抵抗素子Ｒ１を介してメモリセルに電流を流し、前記抵抗素子Ｒ１での電圧降下値を測定するためのスイッチＸ２，Ｘ３と、前記抵抗素子Ｒ１に電圧を印加し、その際に流れる電流値を測定するためのスイッチＸ１とを設ける。 （もっと読む）

【課題】小規模な回路でデータ伝送動作の信頼性を高める。
【解決手段】（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。全ビット検査部２２０は、符号化データＩの全ビットの排他的論理和に基づく全ビット検査データを出力する。エラー検出部２３０は、（ｎ−１）個の２ビット検査データと全ビット検査データとに基づいて符号化データＩに対するエラー検出を行い、エラー検出結果に基づいて入力データを出力する。 （もっと読む）

【課題】 本発明は単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。
【解決手段】半導体装置は信号伝送部及び信号受信部を含む。信号伝送部は第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送する。信号受信部は第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信する。 （もっと読む）

【課題】メモリセルを形成するトランジスタペアのオン電流差（マージン）自体を確認した上で出荷することができ、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能な半導体不揮発性記憶回路を提供する。
【解決手段】半導体不揮発記憶回路は、メモリセル（例えばＣＥＬ＜１＞）を形成する一対の第１トランジスタ（例えばＮ１１）及び第２トランジスタ（例えばＮ２２）と、前記第１トランジスタに流れる第１オン電流Ｉ１（例えば２０μＡ）と前記第２トランジスタに流れる第２オン電流Ｉ２（例えば５０μＡ）との高低関係に応じた論理レベルの出力信号を生成するセンスアンプＳＡと、第１オン電流Ｉ１にオフセット（例えば２０〜４０μＡ）を与えるか否か、及び、第２オン電流Ｉ２にオフセット（例えば２０〜４０μＡ）を与えるか否かを個別に制御するテスト回路ＴＥＳＴと、を有する。 （もっと読む）

【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の試験装置が試験パタンデータを生成して半導体集積回路へ書き込むことを目的とする。
【解決手段】 上記課題は、半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、を有することを特徴とする半導体集積回路の試験装置により達成される。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整する。
【解決手段】一定周期で信号変化する第１のライトイネーブル信号と、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化する第２のライトイネーブル信号とを入力し、入力された第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】従来の半導体記憶装置は、指定された記憶領域のアドレスと実際にデータの書込み又は読出しが行われた記憶領域のアドレスとが一致するか否かを精度良く判定できないという問題があった。
【解決手段】本発明にかかる半導体記憶装置は、外部からのアドレス信号に含まれるアドレスによって指定された記憶領域に対してデータの書込み又は読出しを行う。データの書込み又は読出しが行われた記憶領域のアドレスを出力するアドレス情報保持部と、アドレス信号に含まれるアドレスと、アドレス信号に応じてデータの書込み又は読出しが行われた記憶領域のアドレスとしてアドレス情報保持部より出力されたアドレスと、が一致するか否かを比較する第１の比較回路と、を備える。このような回路構成により、指定された記憶領域のアドレスと実際にデータの書込み又は読出しが行われた記憶領域のアドレスとが一致するか否かを精度良く判定できる。 （もっと読む）

【課題】コンタクトホールに挿入されたコンタクトヒューズを備える半導体装置を提供すること。
【解決手段】互いに異なる配線層に配置された第１の伝送ライン（１１）及び第２の伝送ライン（１２）と、該第１の伝送ライン（１１）及び該第２の伝送ライン（１２）の間に接続されるコンタクトヒューズ（１３）と、該コンタクトヒューズ（１３）に電気的なストレスを印加する電源駆動部（１４）と、前記コンタクトヒューズ（１３）の電気的な接続状態（短絡または開放）に対応する論理レベルのヒューズ状態信号（ＦＵＳＥ＿ＯＵＴ）を出力するヒューズ状態出力部（１５）とを備える。 （もっと読む）

【課題】リダンダンシ演算専用ＣＰＵを増設することなく効率よくリダンダンシ処理が行えるメモリ検査装置を提供すること。
【解決手段】ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ処理を行うように構成されたメモリ検査装置において、
前記ＤＵＴで発生する可能性のある全てのフェイルセル発生パターンについて、前記フェイルセル救済の救済解があらかじめ求められて格納された救済解格納部を備え、
この救済解格納部から前記ＤＵＴのフェイル情報に対応したリダンダンシ処理の救済解を求めることを特徴とするもの。 （もっと読む）

【課題】メモリ素子の抵抗値を第１状態から第２状態に変化させることなく、比較器による、メモリ素子が第２状態の抵抗値をもつ状態と同様の状態で得た電気的変化と、一定基準との比較が可能な半導体メモリデバイスを提供する。
【解決手段】半導体メモリデバイス１は、抵抗値が第１状態から第２状態に不可逆的に変化するメモリ素子（Ｆ）と、第２状態に対応する抵抗値を有する抵抗素子（Ｒ）と、メモリ素子と抵抗素子とを切り替えるスイッチ（ＴＲ２、ＴＲ３、ＴＲ４）と、スイッチによって切り替えられたメモリ素子または抵抗素子がバイアスされたときに流れる電流に応じて第１入力（Ｃ１）に出現した電気的変化を、第２入力（Ｃ２）に与えられた一定の基準と比較する比較部（７２）とを有する。 （もっと読む）

【課題】迅速にメモリの不良検出作業を開始すること。
【解決手段】本発明にかかるメモリの検査方法は、被検査データが格納されたメモリの検査方法であって、転送回路において、予め登録された転送設定情報に基づき、メモリから被検査データを読み出すステップと、転送回路において、読み出した被検査データを検査回路へ転送するステップと、検査回路において、転送された被検査データと、被検査データの参照用検査コードとを用いて当該メモリの検査を行う検査ステップと、を含む。 （もっと読む）

【課題】内部回路の動作パラメータなどの設定を行うデータを長期にわたって安定に供給する。
【解決手段】第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。 （もっと読む）

【課題】書き込み不良率の高いＯＴＰメモリを予測し排除する方法、またメモリ素子の書き込みに最適な電圧を設定する方法、そしてそれらの方法を適用しうるＯＴＰメモリを提供することを課題とする。
【解決手段】メモリセルアレイと検査回路を有するＯＴＰメモリにおいて、検査回路が有するメモリ素子の書き込み電圧に対するショート率を累積度数分布から、メモリセルアレイが有するメモリ素子の不良の発生率を予測し、不良の発生率が高い基板を排除することにより、不良の発生率が低いＯＴＰメモリを提供することができる。また、累積度数分布の形状が概略直線であるＯＴＰメモリにおいては、この累積度数分布を用いてメモリ素子の書き込みに最適な電圧の値を推定し、メモリ素子の書き込みに最適な電圧を設定することにより、消費電力を低減させたＯＴＰメモリを提供することができる。 （もっと読む）

【課題】 相変化メモリ・セルにおいて抵抗ドリフトとは無関係にデータを読み取り記憶するための方法を提供する。
【解決手段】 抵抗ドリフトを軽減する、相変化メモリ・セルを読み取るための技法。１つの考えられる方法は、メモリ・セルに複数の電気入力信号を印加することを含む。この方法は、複数の電気入力信号の結果として得られるメモリ・セルからの複数の電気出力信号を測定することを含む。この方法は、メモリ・セルにおけるアモルファス材料の構成に依存する複数の電気出力信号の不変成分を計算することを含む。また、この方法は、不変成分に基づいてメモリ・セルのメモリ状態を判断することを含む。本発明の好適な実施形態において、この方法は、更に、複数の測定領域のうち１つの測定領域に複数の電気出力信号をマッピングすることを含む。測定領域はメモリ・セルのメモリ状態に相当する。 （もっと読む）

【課題】容量の少ないＲＡＭをＲＯＭデータ訂正用のＲＡＭとして用いても、マスクＲＯＭの全アドレスのデータの変更を行うことのできる半導体記憶装置を提供する。
【解決手段】マスクＲＯＭ１と同一のアドレス領域を有するＲＡＭ２には、マスクＲＯＭ１のデータの変更情報がコード化されて格納され、データ変更部３は、ＲＡＭ２から読み出された変更情報にもとづいて、マスクＲＯＭ１から読み出されたデータを変更する。 （もっと読む）

【課題】プロセッサと、書き換え不可能な不揮発性メモリとを内蔵する半導体集積回路に関し、不揮発性メモリのデータに誤りがあった場合に、簡単な回路で修正データを割付可能な半導体集積回路を提供する。
【解決手段】プロセッサ（１１１）を有する半導体集積回路（１０１）であって、前記プロセッサ用のデータが格納された、書き換え不可能な不揮発性メモリ（１３１）と、前記不揮発性メモリへのアクセスを制御するメモリ制御回路（１３２）とを備え、前記制御回路は、パッチアドレスを格納するためのアドレスレジスタ（３０１）と、パッチデータを格納するためのデータレジスタ（３０２）と、前記不揮発性メモリからの読み出し位置を示す読み出しアドレスと前記パッチアドレスとを比較して、比較結果を出力する比較回路（３０３）と、前記比較結果に応じて、前記不揮発性メモリからの読み出しデータ又は前記パッチデータを選択し、選択したデータを出力する選択回路（３０４）とを備える。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）

【課題】 ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止する。
【解決手段】 単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。まず、第１および第２メモリセルに第１論理が書き込まれ、インプリントを進めるために、強誘電体メモリが高温下で放置される。次に、第１メモリセルに第１論理と逆の第２論理が書き込まれる。そして、第１メモリセルに保持されている論理が読み出され、読み出される論理が第２論理と異なるとき、強誘電体メモリの不良が検出される。 （もっと読む）