半導体装置
【課題】内部回路の動作パラメータなどの設定を行うデータを長期にわたって安定に供給する。
【解決手段】第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。
【解決手段】第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、トリミングデータおよび救済データなどの内部動作環境設定データを不揮発的に格納する記憶部の構成に関する。より特定的には、この発明は、可変磁気抵抗素子をデータ記憶素子として利用する半導体装置内の磁気半導体メモリ部に関する。
【背景技術】
【０００２】
データを不揮発的に記憶する不揮発性半導体メモリの１つに、磁気半導体メモリ（ＭＲＡＭ）がある。このＭＲＡＭは、ＭＴＪ素子（磁気トンネル接合素子）またはＴＭＲ（トンネル磁気抵抗素子）などの可変磁気抵抗素子をデータ記憶素子として利用する。この可変磁気抵抗素子は、磁化方向が記憶データにかからず一定に保持される固定層と、磁化方向が記憶データに応じて設定される自由層と、これらの固定層および自由層の間の絶縁膜（バリア膜）とで構成される。固定層および自由層の磁化方向が同一（平行）の場合、この可変磁気抵抗素子を貫通する経路の電気的抵抗値が小さくなる。一方、自由層と固定層の磁化方向が反対方向（反平行）の場合、この可変磁気抵抗素子を通過する経路の電気的抵抗が大きくなる。この抵抗値の大小をデータ“０”および“１”に対応付ける。
【０００３】
ＭＲＡＭに限らず、一般に半導体装置および半導体記憶装置においては、内部の基準電圧レベルの調節、動作タイミングの調整、および不良メモリセルの冗長セルによる置換、救済などを行なう必要があり、このため、内部にトリミングデータおよび冗長置換のための救済データを格納する。このような内部動作調整／設定用データをヒューズ素子で記憶する場合、ヒューズ素子の占有面積が大きく、また、ヒューズ素子に一旦プログラムされたデータの書換えは行なうことができない。
【０００４】
そこで、このようなトリミングデータおよび救済データなどの内部動作環境設定データは、不揮発性メモリセルに保持されることが多い。このような内部動作環境設定データを格納するメモリとして、１度だけデータの書込を行なうことのできるＯＴＰＲＯＭ（ワンタイムプログラマブルＲＯＭ）および、繰返しデータの書換を行なうことのできるＰＲＯＭ（プログラマブル・リード・オンリ・メモリ）がある。ＯＴＰＲＯＭを利用する場合、ウェハテストで得られた評価結果を書込んだ場合、その後のチップレベルでの最終テストで得られた新しいデータを書込むことができなくなる。また、ＰＲＯＭを利用する場合、ＭＲＡＭにおいては、正規メモリセルへのデータ書込に、電流誘起磁場を利用するため、長期的にデータを保持する場合に、この誘起磁場によりデータ破壊が生じる可能性がある。また、ＯＴＰＲＯＭとＰＲＯＭとを同一チップ上に搭載し、ＰＲＯＭを書換専用メモリとして利用することが考えられる。しかしながら、この場合、２つのメモリ領域が必要となり、面積が増大し、面積ペナルティが増大する。
【０００５】
マイクロコンピュータにおいて、ＰＲＯＭとＯＴＰＲＯＭとを切換える構成が、特許文献１（特開平１１−４５２３３号公報）に示されている。この特許文献１に示される構成においては、フラッシュメモリセルアレイが設けられ、このフラッシュメモリセルアレイの特定の領域にフラッシュ／ＯＴＰ制御レジスタ領域が配置される。このフラッシュ／ＯＴＰ制御レジスタ領域に格納されるビット値に従って、フラッシュメモリセルアレイをフラッシュメモリとして利用するかまたはＯＴＰＲＯＭとして利用する。
【０００６】
特許文献１は、共通のフラッシュメモリセルアレイを、ＰＲＯＭまたはＯＴＰＲＯＭとして動作させることにより、ＯＴＰＲＯＭとＰＲＯＭとでプロセスおよびチップレイアウトを異ならせる必要性をなくす。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−４５２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に示される構成においては、マイクロコンピュータ内のＣＰＵ（中央演算処理装置）本体外部に、フラッシュメモリセルアレイが配置される。このフラッシュメモリセルアレイには、アプリケーションプログラムなどの情報が格納される。特許文献１においては、このフラッシュメモリセルアレイの内部構成として、フラッシュメモリセルアレイの動作特性を調整するためのタイミングデータおよび不良セル救済用の冗長置換用のデータを記憶するメモリ領域については考慮していない。特に、メモリセルアレイとしてＭＲＡＭセルアレイを利用する場合、データの書込に電流誘起磁場が利用される。したがって、通常のデータを記憶するＭＲＡＭセルアレイに近接して、ＰＲＯＭ領域を配置し、そこに各種動作状態（動作環境）設定用のデータを格納した場合、メモリセルアレイの通常のデータの書込時に誘起される磁場のリーク磁界により、ＰＲＯＭ領域のデータにディスターブが生じ、長期にわたってリーク磁界の影響を受けると保持データが破壊されるという問題が生じる。
【０００９】
また、特許文献１において、フラッシュメモリセルアレイの動作特性調整用／動作環境設定用のデータをＯＴＰメモリ領域に格納した場合、フラッシュメモリセルのフローティングゲートに蓄積される電荷がリークし、保持データを長期にわたって保持するのが困難となり、動作特性を保障することができなくなるという問題が生じる。特許文献１はこのような長期にわたるデータ保持の特性については何ら考慮していない。
【００１０】
また、フラッシュメモリセルにおいては、その記憶データは、フローティングゲートに蓄積される電荷量に応じて設定され、メモリセルトランジスタは、記憶データに応じて低しきい値電圧状態および高しきい値電圧状態のいずれかの状態に設定される。このフラッシュメモリセルを、たとえばＯＴＰＲＯＭセルとして利用する場合、低しきい値電圧のメモリセルを、高しきい値電圧状態のメモリセルへ移行させることができる。したがって、例えば、このフラッシュメモリセルアレイを、ＯＴＰＲＯＭとして利用するモードを指定するデータを記憶するモード指定ビット格納セルの電荷がリークにより低下し、ＰＲＯＭモード指示ビットに変化した場合、誤って、このフラッシュメモリセルアレイのデータの書換が生じる可能性がある。逆の場合、ＰＲＯＭモードがＯＴＰＲＯＭモードに指定され、書換え可能なビットを書き換えることができなくなるという問題が生じる。
【００１１】
それゆえ、この発明の目的は、チップレイアウト面積を増大させることなく、確実に、内部動作状態設定データを正確に、内部動作状況に応じて設定して、確実に長期にわたって保持することのできるメモリ部を備える半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体装置は、一実施の形態において、行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセルを有するメモリアレイと、このメモリアレイの不揮発性メモリセルに対し、データの書込を行なう書込制御回路を備える。この書込制御回路は、第１の動作モード時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。
【発明の効果】
【００１３】
メモリアレイに対し第１および第２の動作モードで書込可能としている。したがって、書込データ修正の可能性のある場合には、第１の動作モードでデータの書込を行なう。データの書換えの必要性がなくなった場合に第２の動作モードに設定して、データの書込を行なう。これにより、通常動作時において、可変磁気抵抗素子を有するメモリセルに対し、通常メモリセルアレイのメモリセルにデータの書込を行なう場合においても、第２の動作モード時には、メモリセルは、破壊的な書換え不可能な態様でデータが書込まれており、長期にわたって安定にデータを保持することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１に従う半導体装置のメモリ部の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体装置のメモリ部の変更例の構成を概略的に示す図である。
【図３】この発明に従う半導体装置のメモリセルの電気的等価回路を示す図である。
【図４】この発明の実施の形態１に従う半導体装置の要部の構成を概略的に示す図である。
【図５】図４に示すＰＲＯＭ／ＯＴＰマージ回路の構成を概略的に示す図である。
【図６】図５に示すＰＲＯＭ／ＯＴＰマージ回路の構成をより具体的に示す図である。
【図７】この発明の実施の形態１に従うＰＲＯＭ／ＯＴＰマージ回路のデータ書込／読出経路を概略的に示す図である。
【図８】図４に示すモード設定回路の構成の一例を概略的に示す図である。
【図９】図８に示すモード設定回路の動作を示すタイミング図である。
【図１０】この発明の実施の形態１に従うＰＲＯＭ／ＯＴＰマージ回路のデータ書込／読出経路を具体的に示す図である。
【図１１】図１０に示すメモリセルのＰＲＯＭモードでのデータ読出時の電流波形を概略的に示す図である。
【図１２】図１０に示すメモリセルのＯＴＰモード時のデータ読出時の電流波形を概略的に示す図である。
【図１３】図６に示すトップロウドライバおよびバトムロウデコーダの構成を概略的に示す図である。
【図１４】この発明の実施の形態１に従うＰＲＯＭ／ＯＴＰコントロール回路の構成を概略的に示す図である。
【図１５】この発明の実施の形態１に従う半導体装置のＰＲＯＭモードのデータ読出時の動作を示すフロー図である。
【図１６】この発明の実施の形態１に従う半導体装置のＰＲＯＭモード時の書込時の動作を示すフロー図である。
【図１７】この発明の実施の形態１に従う半導体装置のＯＴＰモードでのデータ書込動作を示すフロー図である。
【図１８】この発明の実施の形態１に従う半導体装置のＰＲＯＭ／ＯＴＰモードのデータ書込の動作を示すフロー図である。
【図１９】この発明の実施の形態１に従う半導体装置のＰＲＯＭモード時のデータ書込およびデータ読出時のメモリセルの記憶データと読出データとの対応を概略的に示す図である。
【図２０】図１４に示すＰＲＯＭ／ＯＴＰモード書込制御部の構成を示す図である。
【図２１】図２０に示す（コラムデコーダ／書込制御回路）の書込制御部の構成を概略的に示す図である。
【図２２】この発明の実施の形態１に従う半導体装置のローカルＰＲＯＭ／ＯＴＰ書込列制御回路の構成を概略的に示す図である。
【図２３】この発明の実施の形態１に従う半導体装置の配置を概略的に示す図である。
【図２４】この発明の実施の形態１に従う半導体装置のローカル書込制御回路のＰＲＯＭモード書込に関連する部分の構成を概略的に示す図である。
【図２５】この発明の実施の形態１に従う半導体装置の書込ドライバの構成を概略的に示す図である。
【図２６】この発明の実施の形態１に従う半導体装置のアドレス生成部の構成を概略的に示す図である。
【図２７】図２６に示すアドレス生成部の動作を示すタイミング図である。
【図２８】図６に示す多数決回路の構成の一例を概略的に示す図である。
【図２９】図２８に示す多数決回路の真理値を一覧にして示す図である。
【図３０】この発明の実施の形態２に従う半導体装置の要部の構成を概略的に示す図である。
【図３１】この発明の実施の形態２に従うＭＲＡＭセルの不純物領域およびゲートワード線の平面レイアウトを概略的に示す図である。
【図３２】図３１に示す平面レイアウトの上層の第１メタル配線のレイアウトを概略的に示す図である。
【図３３】図３２に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを概略的に示す図である。
【図３４】図３３に示す平面レイアウトの上層の第３メタル配線の平面レイアウトを概略的に示す図である。
【図３５】図３４に示す平面レイアウトの上層の第４メタル配線の平面レイアウトを概略的に示す図である。
【図３６】図３５に示す平面レイアウトの上層の可変磁気抵抗素子のレイアウトを概略的に示す図である。
【図３７】図３６に示す平面レイアウトの上層の第５メタル配線のレイアウトを概略的に示す図である。
【図３８】図３７に示す線Ｌ３８−Ｌ３８に沿った断面構造を概略的に示す図である。
【図３９】この発明の実施の形態２に従うＭＲＡＭセルの平面レイアウトの変更例を概略的に示す図である。
【図４０】図３９に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。
【図４１】この発明の実施の形態２に従うＰＲＯＭ／ＯＴＰセルの活性領域およびゲートワード線のレイアウトを概略的に示す図である。
【図４２】図４１に示す線Ｌ４２−Ｌ４２に沿った断面構造を概略的に示す図である。
【図４３】図４１に示す線Ｌ４３−Ｌ４３に沿った断面構造を概略的に示す図である。
【図４４】図４１に示す線Ｌ４４−Ｌ４４に沿った断面構造を概略的に示す図である。
【図４５】図４１に示す平面レイアウトの上層の第１メタル配線および第２メタル配線のレイアウトを概略的に示す図である。
【図４６】図４５に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。
【図４７】図４５に示す線Ｌ４７−Ｌ４７に沿った断面構造を概略的に示す図である。
【図４８】図４５に示す線Ｌ４８−Ｌ４８に沿った断面構造を概略的に示す図である。
【図４９】図４５に示す平面レイアウトの上層の第３メタル配線および第４メタル配線のレイアウトを概略的に示す図である。
【図５０】図４９に示す線Ｌ５０−Ｌ５０に沿った断面構造を概略的に示す図である。
【図５１】図４９に示す線Ｌ５１−Ｌ５１に沿った断面構造を概略的に示す図である。
【図５２】図４９に示す線Ｌ５２−Ｌ５２に沿った断面構造を概略的に示す図である。
【図５３】図４９に示す線Ｌ５３−Ｌ５３に沿った断面構造を概略的に示す図である。
【図５４】図４９に示す平面レイアウトの上層の第５メタル配線およびローカル配線のレイアウトを概略的に示す図である。
【図５５】図５４に示す線Ｌ５５−Ｌ５５に沿った断面構造を概略的に示す図である。
【図５６】図５４に示す線Ｌ５６−Ｌ５６に沿った断面構造を概略的に示す図である。
【図５７】この発明の実施の形態２のＰＲＯＭ／ＯＴＰアレイのメモリセルの配置を概略的に示す図である。
【図５８】この発明の実施の形態３に従う半導体装置の動作を示すフロー図である。
【図５９】図５８に示すフロー図における記憶データの完全不揮発化ステップの詳細動作を示すフロー図である。
【図６０】この発明の実施の形態３に従う半導体装置の全体の構成を概略的に示す図である。
【図６１】図６０に示すモード設定回路の構成の一例を概略的に示す図である。
【図６２】図６２に示す入力選択回路およびヒューズレジスタの構成の一例を概略的に示す図である。
【図６３】図６１に示すモード設定回路およびヒューズレジスタおよび入力選択回路の動作を示すタイミング図である。
【図６４】この発明の実施の形態３の変更例のモード設定回路の構成を概略的に示す図である。
【図６５】図６４に示すモード設定回路の動作を示すタイミング図である。
【発明を実施するための形態】
【００１５】
［実施の形態１］
図１は、この発明に従う半導体装置の不揮発性メモリ部のチップレイアウトを概略的に示す図である。図１において、半導体装置の不揮発性メモリ部は、可変磁気抵抗素子をデータ記憶素子として利用するＭＲＡＭセルを含むＭＲＡＭである。
【００１６】
図１において、矩形形状の半導体チップ領域１上に、ノーマルアレイ２が配置される。このノーマルアレイ２においては、ＭＲＡＭセルが行列状に配列され、外部からアクセス可能なデータを保持する。この半導体チップ領域１は、チップ単体であってもよく、半導体チップ上の一部の領域であり、システムＬＳＩの一部を構成するマクロ領域であってもよい。
【００１７】
ノーマルアレイ２に隣接して、ＰＲＯＭ／ＯＴＰマージ回路ブロック４およびメインコントロール回路ブロック６がそれぞれ矩形形状の領域に配置される。ＰＲＯＭ／ＯＴＰマージ回路ブロック４は、共通のＭＲＡＭセルアレイを含み、動作モードに応じて、ＰＲＯＭおよびＯＴＰＲＯＭ（以下、単にＯＴＰと称す）のいずれかで動作する。このＰＲＯＭ／ＯＴＰマージ回路ブロック４においては、メインコントロール回路ブロック６における基準電圧レベル、動作タイミングを調整するトリミングデータおよびメモリアレイ２における不良セルを冗長セルで置換するための救済データなどの内部動作状態を設定するデータ（内部動作環境設定データと称す）が格納される。
【００１８】
ＰＲＯＭ／ＯＴＰマージ回路ブロック４においては、ウェハレベルでのテスト時においては、内部動作環境設定データのチップごとのばらつきにより後に書換える必要が生じるため、ＰＲＯＭモードでデータの書込が行なわれる。一方、出荷前の最終テスト後においては、チップ単体（パッケージ収納状態）でテストが行われて良品が出荷されるため、ＯＴＰモードでデータの書込が行なわれる。
【００１９】
メインコントロール回路ブロック６は、ノーマルアレイ２に対するデータのアクセスおよびＰＲＯＭ／ＯＴＰマージ回路ブロック４に対する動作モードの制御を行なう。
【００２０】
図１に示すように、半導体チップ領域１において、ＰＲＯＭ／ＯＴＰマージ回路ブロック４を配置することにより、メインコントロール回路ブロック６下部に、空き領域８を確保することができる。したがって、ＭＲＡＭのチップレイアウト面積を低減することができ、また、空き領域８に他の周辺回路を配置して、このＭＲＡＭの機能を追加させることができる。
【００２１】
図２は、この発明に従うＭＲＡＭのチップレイアウトの変更例を概略的に示す図である。図２に示すＭＲＡＭにおいては、矩形形状の半導体チップ領域１０上に、図１に示す構成と同様、矩形形状にノーマルアレイ（ＭＲＡＭセルアレイ）２が配置される。チップ領域１０の長辺方向に沿ってノーマルアレイ２に順次隣接して、ＰＲＯＭ／ＯＴＰマージ回路ブロック１４およびメインコントロール回路１６ブロックが配置される。
【００２２】
この図２に示すチップレイアウトの場合、図１に示すＰＲＯＭ／ＯＴＰマージ回路ブロック４およびメインコントロール回路ブロック６を、チップ領域の長辺方向に沿って配置することにより、図１に示す空き領域８のチップ占有面積を低減することができ、半導体チップ領域１に比べて半導体チップ領域１０の面積を低減することができる。
【００２３】
図３は、この発明に従う半導体装置の不揮発性メモリ部であるＭＲＡＭにおいて利用されるＭＲＡＭセルＭＣの電気的等価回路を示す図である。図３において、ＭＲＡＭセルＭＣは、抵抗値によりデータを記憶する可変磁気抵抗素子ＶＲと、データ読出時、可変磁気抵抗素子ＶＲに対する電流経路を形成する選択トランジスタＳＴとを含む。可変磁気抵抗素子ＶＲは、ＭＴＪ素子およびＴＭＲ素子のいずれであってもよい。
【００２４】
また、図３においては、電流誘起磁場により、可変磁気抵抗素子ＶＲの抵抗状態を設定する構成を示すものの、このＭＲＡＭセルは、スピン注入トルクにより、自由層の磁化方向が設定されるＭＴＪ素子であってもよい。したがって、ここでは、種々の構成の素子を含むように、記憶素子として「可変磁気抵抗素子」の用語を利用する。この可変磁気抵抗素子ＶＲは、自由層および固定層およびこれらの間のバリア層を含み、自由層および固定層の磁化方向の平行／反平行により抵抗値が設定される。その断面構造は、一般に広く知られており、ここでは、その断面構造の記載は省略する。
【００２５】
可変磁気抵抗素子ＶＲの一方の電極（上部電極）はビット線ＢＬに接続され、可変磁気抵抗素子ＶＲの他方電極（下部電極）とソース線ＳＬとの間に選択トランジスタＳＴが設けられる。選択トランジスタＳＴのゲート（制御電極）は、ワード線ＷＬに電気的に接続される。可変磁気抵抗素子ＶＲに対向してかつワード線ＷＬと平行に、デジット線ＤＬが配置される。
【００２６】
データ書込時においては、デジット線ＤＬおよびビット線ＢＬに流れる電流が誘起する磁界の合成磁界により、可変磁気抵抗素子ＶＲの自由層の磁化方向を設定する。この書込時において、ワード線ＷＬは非選択状態であり、ビット線ＢＬからソース線ＳＬへの電流経路は遮断される。通常、データ書込時においては、デジット線ＤＬには固定方向に電流が流され、ビット線ＢＬに、書込データに応じた方向に電流が流れる。
【００２７】
データ読出時においては、デジット線ＤＬは非選択状態に維持され、ワード線ＷＬが選択状態へ駆動される。このとき、ビット線ＢＬからソース線ＳＬへ流れる電流量は、可変磁気抵抗素子ＶＲの抵抗値に応じて異なる。ビット線ＢＬを流れる電流量（またはソース線ＳＬを流れる電流量）を、図示しないセンスアンプで検知することにより、データの読出を行なう。
【００２８】
なお、この図３に示すＭＲＡＭセルＭＣが、スピン注入型セルの場合、ビット線ＢＬとソース線ＳＬの間に流れる電流の方向が書込データに応じて設定される。このとき、デジット線ＤＬには、この書込アシスト磁場を生成するために一定の方向に電流が流される。
【００２９】
図４は、図１および図２に示すＰＲＯＭ／ＯＴＰマージ回路ブロック４，１４およびメインコントロール回路ブロック６，１６の構成をより詳細に示す図である。図４においては、メインコントロール回路ブロック６および１６に含まれるＰＲＯＭ／ＯＴＰマージ回路に関連する制御部の構成を示し、ノーマルアレイ２に対するアクセス制御を行なうコントロール回路の部分は示していない。
【００３０】
図４において、ＰＲＯＭ／ＯＴＰマージ回路ブロック２０（４または１４）は、共通のＭＲＡＭセルアレイを含みＰＲＯＭモードおよびＯＴＰモードで動作するＰＲＯＭ／ＯＴＰマージ回路２２と、ＰＲＯＭ／ＯＴＰマージ回路２２から読出されたデータＲＤの多数決判定を行って、最終読出データを生成する多数決回路２４と、多数決回路２４の出力データを格納するヒューズレジスタ２６を含む。
【００３１】
ＰＲＯＭ／ＯＴＰマージ回路２２は、ＰＲＯＭモード時においては、内部のＭＲＡＭセルに書換え可能な態様でデータの書込を行なう。ＯＴＰモード時においては、ＰＲＯＭ／ＯＴＰマージ回路２２は、書換え不可能な態様で、すなわち、ＭＲＡＭセルの可変磁気抵抗素子に絶縁破壊を生じさせるようにデータの書込を行なう。読出動作は、ＰＲＯＭモードおよびＯＴＰモードいずれにおいても、同じ態様で行なわれる。
【００３２】
多数決回路２４は、ＰＲＯＭ／ＯＴＰマージ回路２２において、同一データビットが複数のメモリセルに書込まれ、この同一データビットが書込まれた複数（本実施例においては後に説明するように３個）のメモリセルの記憶データの論理値を多数決判定基準に従って判定して最終読出データを生成する。多数決判定を行なうことにより、誤動作によりビット誤り読出の影響を最小にして、正確に設定されたデータの読出を行って内部環境を設定することができる。
【００３３】
ヒューズレジスタ２６は、ノーマルアレイ３５に関連する回路３５の動作状態を設定するためのデータを格納し、内部基準電圧、内部動作タイミングなどのトリミングを行うためのデータおよびノーマルアレイ３５における不良セルの救済アドレス（ＲＲＡＤ）等を格納する。ヒューズレジスタ２６に格納されるデータに従って、ヒューズ素子に代えて配置されるスイッチングトランジスタのオン／オフ状態を設定する。このスイッチングトランジスタは、トリミング設定の場合には、抵抗素子と並列に配置され、不良アドレス救済時においては、不良アドレスビット設定用のヒューズに代えてスイッチングトランジスタが用いられる。
【００３４】
ＰＲＯＭ／ＯＴＰ関連制御部３０は、図１または２に示すメインコントロール回路ブロック６または１６に含まれ、外部からの電源投入検出信号ＰＯＲおよびクロック信号ＣＬＫに従って内部アドレス信号を生成するアドレスカウンタ３４と、外部からのモード指示信号ＭＯＤＥに従って、入力データ選択信号ＤＴＳＥＬおよび内部モード指示信号ＭＤＩＮを生成するモード設定回路３２と、モード設定回路３２からの入力データ選択信号ＤＴＳＥＬに従ってアドレスカウンタ３４からの内部アドレスおよび外部からの入力データおよび信号ＥＸＩＮの一つを選択する入力選択回路３６と、モード設定回路３２からの内部モード指示信号ＭＤＩＮに従って指定された動作モードを行なうための制御信号ＣＴＬを生成するＰＲＯＭ／ＯＴＰコントロール回路３８を含む。
【００３５】
モード設定回路３２は、モード指示信号ＭＯＤＥが、ＯＴＰモード、ＰＲＯＭモード、データの書込モードおよびデータの読出モードのいずれを指定するかに従って入力データ選択信号ＤＴＳＥＬおよび内部モード指示信号ＭＤＩＮを生成する。アドレスカウンタ３４は、電源投入検出信号ＰＯＲが活性化されると、すなわち、ＭＲＡＭの電源投入時、内部アドレスを生成し、ＰＲＯＭ／ＯＴＰマージ回路２２に格納されるデータを読出すためのアドレスを生成する。入力選択回路３６は、データの書込時においては、外部から与えられるアドレスおよびデータを選択し、たとえばＯＴＰモードに設定されて固定データ記憶メモリとして利用されるとき、データ選択信号ＤＴＳＥＬに従ってアドレスカウンタ３４からの内部アドレスを選択する。
【００３６】
ＰＲＯＭ／ＯＴＰコントロール回路３８は、内部動作モード指示信号ＭＤＩＮに従って、ＰＲＯＭ／ＯＴＰマージ回路２２をＰＲＯＭモード、ＯＴＰモードおよびデータ読出モードのいずれかで動作させる。
【００３７】
このＰＲＯＭ／ＯＴＰコントロール回路３８は、ＰＲＯＭ／ＯＴＰマージ回路２２に対しＰＲＯＭモードおよびＯＴＰモード両モードを制御するように設けられており、ＰＲＯＭ／ＯＴＰマージ回路２２のＰＲＯＭモード回路およびＯＴＰモード回路に対応してコントロール回路をマージすることができ、このメインコントロール回路ブロックに含まれるＰＲＯＭ／ＯＴＰ関連制御部３０のレイアウト面積を低減することができる。
【００３８】
図５は、図４に示すＰＲＯＭ／ＯＴＰマージ回路２２の構成をより詳細に示す図である。図５においては、また、ＰＲＯＭ／ＯＴＰコントロール回路３８、多数決回路２４およびヒューズレジスタ２６を、信号／データの伝搬経路を明確にするために併せて示す。
【００３９】
図５において、ＰＲＯＭ／ＯＴＰマージ回路２２は、ＭＲＡＭセルが行列状に配列されるＰＲＯＭ／ＯＴＰアレイ４０を含む。このＰＲＯＭ／ＯＴＰアレイ４０においては、ＭＲＡＭセルが行列状に配列され、各メモリセル列に対応してビット線ＢＬが配置され、ＭＲＡＭセル行に対応してデジット線ＤＬおよびワード線ＷＬが配置される。
【００４０】
ＰＲＯＭ／ＯＴＰマージ回路２２は、ＰＲＯＭ／ＯＴＰアレイ４０のメモリセル行を選択するために、ロウデコーダ４２と、トップロウドライバ４４ｔおよびボトムロウドライバ４４ｂとを含む。ロウデコーダ４２は、ＰＲＯＭ／ＯＴＰコントロール回路３８からのロウ系制御信号ＲＣＴＬおよびロウアドレス信号ＲＡＤに従って、ＰＲＯＭ／ＯＴＰアレイ４０のメモリセル行を選択する信号を生成する。すなわち、ロウデコーダ４２は、データ書込時においては、デジット線ＤＬを選択する信号を生成し、データ読出時には、ワード線ＷＬを選択する信号を生成する。
【００４１】
トップロウドライバ４４ｔおよびボトムロウドライバ４４ｂは、ＰＲＯＭ／ＯＴＰアレイ４０のデジット線／ワード線ＤＬ／ＷＬの延在方向に関して対向して配置される。これらのトップロウドライバ４４ｔおよびボトムロウドライバ４４ｂは、それぞれ、デジット線ＤＬおよびワード線ＷＬに対応して配置されるドライバ／トランジスタを含み、ロウデコーダ４２からの行選択信号に従って、指定された行に対応するデジット線ＤＬまたはワード線ＷＬを選択状態へ駆動する。
【００４２】
ＰＲＯＭ／ＯＴＰマージ回路２２は、さらに、ＰＲＯＭ／ＯＴＰアレイ４０のメモリセル列の選択およびデータの書込／読出を行なうための回路として、コラムデコーダ４６ｒおよび４６ｌと、コラムドライバ４８ｒおよび４８ｌと、センスアンプ４９とを含む。コラムデコーダ４６ｒおよび４６ｌは、ＰＲＯＭ／ＯＴＰアレイ４０のビット線ＢＬの両側に対向して配置され、ＰＲＯＭ／ＯＴＰコントロール回路３８からのコラムアドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬに従って列選択信号を生成する。
【００４３】
右コラムドラバ４８ｒおよび左コラムドライバ４８ｌは、ビット線各々の両端に配置されるデータ書込用のビット線書込ドライバを含む。左右コラムドライバ４８ｒおよび４８ｌは、ＰＲＯＭモードでのデータの書込を行なうためのビット線書込ドライバと、ＯＴＰモードでのデータ書込を行なうためのビット線書込ドライバとを含む。
【００４４】
コラムドライバ４８ｒおよび４８ｌ内において、ＰＲＯＭモードでの書込用のドライバおよびＯＴＰモードでの書込用のドライバを各ビット線に対して設けることにより、ＰＲＯＭモードでの書込およびＯＴＰモードでの書込を選択的に実行する。
【００４５】
また、右コラムドライバ４８ｒに対しては、さらに、データ読出時において読出列のビット線を選択する読出列選択ゲートが設けられる。センスアンプ４９は、データ読出時、ＰＲＯＭ／ＯＴＰコントロール回路３８からのセンス制御信号ＳＡＣＴＬに従って選択的に活性化され、読出列選択ゲートにより選択されたメモリセルのデータを検知して内部読出データを生成する。このセンスアンプ４９により読出された内部読出データが多数決回路２４へ与えられる。
【００４６】
なお、ＰＲＯＭ／ＯＴＰコントロール回路３８、多数決回路２４およびヒューズレジスタ２６は、図４に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【００４７】
図６は、図５に示すＰＲＯＭ／ＯＴＰマージ回路２２の構成をより詳細に示す図である。図６において、ＰＲＯＭ／ＯＴＰアレイ４０において、ビット線ＢＬ＜ｎ：０＞およびＢＬ＿Ｂ＜ｎ：０＞が配置され、また、デジット線ＤＬ＜ｘ：０＞およびワード線ＷＬ＜ｘ：０＞が配置される。
【００４８】
デジット線ＤＬは、トップロウドライバ４４ｔおよびボトムロウドライバ４４ｂにより駆動され、ワード線ＷＬは、ボトムロウドライバ４４ｂにより駆動される。トップロウドライバ４４ｔへは、パッドＰＡＤ０を介してに外部のたとえばテスタから基準電圧ＶＲＥＦＤＬが与えられ、デジット線を流れる電流量を調整する。ボトムロウドラバ４４ｂによりロウアドレス信号にしたがって選択行に対応するデジット線が選択される。従って、デジット線ＤＬの選択時には、トップロウドライバ４４ｔからボトムロウドライバ４４ｂへ向かって電流が流れる。
【００４９】
ビット線ＢＬ＜ｎ：０＞およびＢＬ＿Ｂ＜ｎ：０＞は、対をなして配置され、４対のビット線において１つのビット線対が選択される４対１選択が行なわれる。また、ビット線ＢＬ＜ｎ：０＞およびＢＬ＿Ｂ＜ｎ：０＞においては、１２対のビット線が１つの書込／読出データビットに対応するように分割される。図６においては、ビット線ＢＬ＜１１：０＞およびＢＬ＿Ｂ＜１１：０＞が、ＩＯブロックＩＯ０に含まれ、ビット線ＢＬ＜ｎ−８：ｎ−１１＞およびＢＬ＿Ｂ＜ｎ−８：ｎ−１１＞が、ＩＯブロックＩＯｋに対応するように配置される。この組をなす４対のビット線において１つのデータの書込が行なわれ、（ｋ＋１）ＩＯブロックそれぞれにおいて、同一データ（ビット）が３つのメモリセルに書込まれる（実際には相補データの書込が行なわれる）。
【００５０】
また、同様、読出時においても、１つのＩＯブロックにおいて３ビットのデータの読出が並行して行なわれる。ここで、ＩＯブロックは、外部データの１ビットに対応する（１入力／出力ピンに対応する）。
【００５１】
右コラムドライバ４８ｒおよび左コラムドライバ４８ｌそれぞれに対応して、（コラムデコーダ＋書込制御回路ブロック）５０ｒおよび５０ｌが設けられる。この回路ブロック５０ｒおよび５０ｌにおけるコラムデコーダは、それぞれ、図５に示すコラムデコーダ４６ｒおよび４６ｌにそれぞれ対応する。書込制御回路は、図５に示すＰＲＯＭ／ＯＴＰコントロール回路３８に含まれる書込制御部に対応する。
【００５２】
この（コラムデコーダ＋書込制御回路）ブロック５０ｒおよび５０ｌは、それぞれ、図４に示すモード設定回路３２からのＰＲＯＭモード指示信号ＰＲＯＭＥＮおよびＯＴＰモード指示信号ＯＴＰＥＮを内部動作モード指示信号ＭＤＩＮとして受け、書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞を生成するとともに、書込データＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞を生成する。書込データＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞は、外部からの書込データに対応する（ｍ＋１）ビットの書込データである。書込データＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞の組が、１つのコラムドライバに与えられ、対応のビット線の充電または放電が設定される。
【００５３】
書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞に従って、コラムドライバ４８ｒおよび４８ｌにおいて、ＯＴＰモードおよびＲＰＯＭモードに応じた書込ドライバを選択する。したがって、４対のビット線ＢＬ＜ｉ＋３：ｉ＞およびＢＬ＿Ｂ＜ｉ+３：ｉ＞において１対のビット線がデータ書込時選択されて、この選択された相補ビット線対に対し相補書込データが格納される。
【００５４】
（コラムデコーダ＋書込制御回路ブロック）５０ｒは、さらに、データ読出モード時、読出列選択信号ＣＳＲ＜３：０＞を生成する。この読出列選択信号ＣＳＲ＜３：０＞は、４対のビット線ＢＬ＜ｉ＋３：ｉ＞、ＢＬ＿Ｂ＜ｉ＋３：ｉ＞から１対のビット線を指定する。
【００５５】
４対のビット線それぞれに対応して読出ゲートＲＣＧ０−ＲＣＧｍが設けられる。この読出ゲートＲＣＧ０−ＲＣＧｍが、読出列選択信号ＣＳＲ＜３：０＞に従って対応の４対のビット線のうち１対のビット線を選択する。したがって、読出ゲート＜３：０＞は、４つの読出列選択ゲートを含む。
【００５６】
読出ゲートＲＣＧ０−ＲＣＧｍからの読出データは、それぞれ、ローカルＩＯ線ＬＩＯ＜０＞，ＬＩＯＢ＜０＞−ＬＩＯ＜ｍ＞，ＬＩＯ＿Ｂ＜ｍ＞に伝達される。
【００５７】
読出ゲートＲＣＧ０−ＲＣＧｍそれぞれに対応してセンスアンプ４９に含まれるセンスアンプ回路ＳＡ０−ＳＡｍが設けられる。センスアンプ回路ＳＡ０−ＳＡｍについては、ＩＯブロックＩＯ０−ＩＯｋ各々において３つのセンスアンプ回路が配置され、各ＩＯブロックにおいて、対応の読出ゲートＲＣＧ（ｉ＋３）−ＲＣＧｉから読出された３ビットデータを増幅して内部読出データＤＡＴＡを生成する。図６において、センスアンプ回路ＳＡ０−ＳＡｍが、内部読出データＤＡＴＡ＜０＞−ＤＡＴＡ＜ｍ＞を生成する。
【００５８】
１ＩＯブロックに含まれる３つのセンスアンプ回路の組それぞれに対応して多数決回路ＭＪＫ０−ＭＪＫｋが設けられる。これらの多数決回路ＭＪＫ０−ＭＪＫｋは、それぞれ多数決処理、すなわち、２／３多数決判定基準に従って、内部読出データの論理値を判定し、最終読出データＭＤＡＴＡ＜０＞−ＭＤＡＴＡ＜ｋ＞を生成する。ここで、ｋは、（ｍ−２）のmod.３の演算結果に等しく、（ｍ−２）を３で除算した場合の余りに相当する。
【００５９】
図６に示すように、ＰＲＯＭ／ＯＴＰアレイ４０において、ビット線に対して４：１選択を行ない、この選択結果を３ビットずつ組に分割し、３ビットデータに対し多数決判定を行なって最終読出データを生成する。また、データ書込時においては、相補データの書込が行なわれる。これにより、正確にデータの書込および読出を行なうことができ、確実に、内部記憶データの読出を行なうことができる。
【００６０】
データ書込時においては、各ＩＯブロックそれぞれにおいて、４対のビット線それぞれにおぴて１対のビット線が選択され、これらのビット線対に対し同一データの書込が書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞に従って実行される。
【００６１】
なお、左コラムドライバおよび右コラムドライバ４８ｌおよび４８ｒに対して、パッドＰＡＤ１を介して書込時の基準電圧ＶＲＥＦＢＬが外部から与えられる。このビット線基準電圧ＶＲＥＦＢＬは、ＯＴＰモードでのデータ書込時にパッドＰＡＤ１を介して外部のテスタから与えられ、正確に、トリミングされたレベルのビット線書込電圧を供給して非破壊的にデータの書込を実行する。
【００６２】
図７は、図６に示すＰＲＯＭ／ＯＴＰマージ回路におけるデータアクセス態様を１つのＩＯブロックについて模式的に示す図である。図７において、ビット線ＢＬ０−ＢＬ１１およびＢＬＢ０−ＢＬＢ１１が設けられる。ビット線ＢＬｉ，ＢＬＢｉは対をなして配置される。データ読出経路においては、４対のビット線の組それぞれに対し４：１選択読出パスＲＰＴ２−ＲＰＴ０がそれぞれ配置される。４：１選択読出パスＲＰＴ２−ＲＰＴ０は、図６に示す読出ゲートＲＣＧ＜ｊ：ｊ−２＞およびセンスアンプＳＡｊ−ＳＡ（ｊ−２）に対応する。これらの４：１選択読出パスＲＰＴ２−ＲＰＴ０は、読出列選択信号ＣＳＲ＜３：０＞に従って対応の４対のビット線から１対のビット線を選択する。図７において、４：１選択読出パスＲＰＴ２−ＲＰＴ０は、それぞれ、ビット線ＢＬ１０，ＢＬＢ１０、ＢＬ６，ＢＬＢ６、およびＢＬ２，ＢＬＢ２の対をそれぞれ選択する。
【００６３】
したがって、４：１選択読出パスＲＰＴ２−ＲＰＴ０からローカル読出データ線ＬＩＯ２，ＬＩＯＢ２−ＬＩＯ０，ＬＩＯＢ０へは、それぞれ、メモリセルＭＣ２１，ＭＣ２０の相補データ、メモリセルＭＣ１１，ＭＣ１０の相補データ、ＭＲＡＭセルＭＣ０１，ＭＣ００の相補データがそれぞれ伝達される。多数決回路ＭＪＫｊ−ＭＪＫｊ−２により形成される多数決判定パスＭＪＤＴＰにより、多数決判定基準に従って読出データの論理値の決定が行なわれ、１ビットの内部読出データＭＤＡＴＡが生成される。
【００６４】
一方、書込経路においても、４対のビット線の組それぞれに対し、４：１選択書込パスＷＰＴ２−ＷＰＴ０が設けられる。これらの４：１選択書込パスＷＰＴ２−ＷＰＴ０は、図６に示すコラムドライバ４８ｌおよび４８ｒに対応する。この４：１選択書込パスＷＰＴ２−ＷＰＴ０は、書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞に従って対応の４対のビット線の組から１つのビット線対を選択し、内部書込データＷＤから相補データを生成して選択ＭＲＡＭセルＭＣ２１，ＭＣ２０の組，ＭＲＡＭセルＭＣ１１，ＭＣ１０の組，ＭＲＡＭセルＭＣ０１，ＭＣ００の組各々へ相補データの書込を行なう。したがって、１つのＩＯブロックにおいて、６個のＭＲＡＭセル（ＭＣ２１，ＭＣ２０，ＭＣ１１，ＭＣ１０，ＭＣ０１，ＭＣ００）が選択され、各ビット線対に対して配置されるメモリセルの対各々に対して同一の相補データの書込が行なわれ、この同一のデータが書込まれた６つのＭＲＡＭセルからのデータの読出および多数決判定が行なわれる。
【００６５】
図８は、図４に示すモード設定回路３２の構成の一例を示す図である。図８において、モード設定回路３２は、モード選択信号ＭＯＤＥＳＥＬを受ける２段の縦続接続されるインバータ６０および６１と、ヒューズ活性化信号ＦＵＳＥＮとインバータ６１の出力信号を受けるＮＡＮＤゲート６２と、ＮＡＮＤゲート６２の出力信号を反転してＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを生成するインバータ６３と、インバータ６０の出力信号とヒューズ活性化信号ＦＵＳＥＮとを受けるＮＡＮＤゲート６４と、ＮＡＮＤゲート６４の出力信号を受け、ＯＴＰモードイネーブル信号ＯＴＰＥＮを生成するインバータ６５を含む。
【００６６】
ヒューズ活性化信号ＦＵＳＥＮは、ＰＲＯＭ／ＯＴＰマージ回路に対してデータアクセスを行なうとき、すなわちテストモード時に活性化される（Ｈレベルに設定される）。このヒューズ活性化信号ＦＵＳＥＮの活性化時、ノーマルアレイを制御するノーマルアレイ制御系は非活性状態に維持され、ノーマルアレイへのデータアクセスは禁止される。
【００６７】
図９は、図８に示すモード設定回路３２の動作を示すタイミング図である。以下、図９を参照して、図８に示すモード設定回路３２の動作について説明する。
【００６８】
ヒューズ活性化信号ＦＵＳＥＮがＬレベルのとき、ＮＡＮＤゲート６２および６４の出力信号はＨレベルであり、インバータ６３および６５からのモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰＥＮはともにＬレベルの非活性状態に維持される。この状態では、ＰＲＯＭモードおよびＯＴＰモードは、ともに非選択状態に設定され、ＰＲＯＭ／ＯＴＰメモリアレイ４０へのアクセスは禁止される。
【００６９】
テストモードに入ると、ヒューズ活性化信号ＦＵＳＥＮがＨレベルに設定される。いま、モード選択信号ＭＯＤＥＳＥＬがＨレベルに設定されるとする。応じて、ＮＡＮＤゲート６２および６４がインバータとして動作し、インバータ６３からのＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮがＨレベルとなり、ＰＲＯＭモードが指定される。このとき、インバータ６５からのＯＴＰモードイネーブル信号ＯＴＰＥＮはＬレベルである。この状態で、ＰＲＯＭモードでのデータの書込／読出が実行される。
【００７０】
一方、このテストモード時において、モード選択信号ＭＯＤＥＳＥＬをＬレベルに維持すると、インバータ６０および６１の出力信号がそれぞれＨレベルおよびＬレベルとなり、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮがＬレベル、ＯＴＰモードイネーブル信号ＯＴＰＥＮがＨレベルとなり、ＯＴＰモードが指定される。この状態において、ＯＴＰモードでのデータの書込が実行される。データの読出は、ＰＲＯＭモードおよびＯＴＰモードいずれにおいても同じ態様で実行される（データの書込／読出は、外部信号（ＥＸＩＮ）に従ってＰＲＯＭ／ＯＴＰ制御回路からの制御信号に従って指定される）。
【００７１】
図１０は、ＰＲＯＭ／ＯＴＰアレイ４０の１対のビット線ＢＬおよびＢＬＢに関連する部分の構成を概略的に示す図である。ビット線ＢＬにメモリセルＭＣＣが接続され、ビット線ＢＬＢにメモリセルＭＣＲが接続される。これらのメモリセルＭＣＣおよびＭＣＲに共通にデジット線ＤＬおよびワード線ＷＬが配置される。メモリセルＭＣＣには、書込データに応じた論理値のデータが、その可変磁気抵抗素子ＶＲの抵抗値により書込まれ、一方、メモリセルＭＣＲには、メモリセルＭＣＣの書込データと相補なデータが格納される。メモリセルＭＣＲは、データ読出時の参照セルとして利用される。
【００７２】
ビット線ＢＬの両側にビット線書込ドライブ回路７０Ｒ０および７０Ｌ０が配置され、ビット線ＢＬＢの両側に、それぞれ、ビット線書込ドライブ回路７０Ｒ１および７０Ｌ１が配置される。ビット線書込ドライブ回路７０Ｌ０および７０Ｌ１は、図４に示す左コラムドライバ４８ｌに含まれ、ビット線書込ドライブ回路７０Ｒ０および７０Ｒ１は、図６に示す右コラムドライバ４８ｒに含まれる。
【００７３】
ビット線書込ドライブ回路７０Ｒ０は、ビット線充電用のＰチャネルＭＯＳトランジスタ８０Ｒと、ビット線放電用のＮチャネルＭＯＳトランジスタ８４Ｒと、ＭＯＳトランジスタ８４Ｒを非導通状態に維持するＮチャネルＭＯＳトランジスタ８３Ｒと、ＭＯＳトランジスタ８４Ｒのゲートに基準電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート８２Ｒとを含む。
【００７４】
ＰチャネルＭＯＳトランジスタ８０Ｒは、セル書込データに従って生成されるセル書込制御信号ＺＷＤＰ＿ＣＥＬＲに従って電源ノードをビット線ＢＬに結合する。ＣＭＯＳトランスミッションゲート８２Ｒは、インバータ８１Ｒからの反転されたセル書込制御信号ＷＤＮ＿ＣＥＬＲと補のセル書込制御信号ＷＤＮ＿ＣＥＬＲに従ってビット線書込電圧ＶＲＥＦＢＬをＭＯＳトランジスタ８４Ｒのゲートに伝達する。これらのセル書込制御信号は、後に詳細に説明するように、セル書込データに従って生成される。
【００７５】
ＮチャネルＭＯＳトランジスタ８４Ｒは、ＣＭＯＳトランスミッションゲート８２Ｒを介して伝達されるビット線書込電圧ＶＲＥＦＢＬに従ってビット線ＢＬを接地ノードに結合する。ＮチャネルＭＯＳトランジスタ８３Ｒは、インバータ８１Ｒの出力信号に従ってＮチャネルＭＯＳトランジスタ８４Ｒのゲートを接地ノードに結合する。
【００７６】
ビット線書込ドライブ回路７０Ｒ１は、参照セル書込制御信号ＺＷＤＰ＿ＲＥＦＲに従ってビット線ＢＬＢを電源ノードに結合するＰチャネルＭＯＳトランジスタ８５Ｒと、参照セル書込制御信号ＷＤＮ＿ＲＥＦＲを反転するインバータ８６Ｒと、書込制御信号ＷＤＮ＿ＲＥＦＲとインバータ８６Ｒの出力信号に従ってビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート８７Ｒと、ＣＭＯＳトランスミッションゲート８７Ｒを介して伝達されるビット線書込電圧ＶＲＥＦＢＬに従ってビット線ＢＬＢを接地ノードに結合するＮチャネルＭＯＳトランジスタ８９Ｒと、インバータ８６Ｒの出力信号に従ってＭＯＳトランジスタ８９Ｒのゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタ８８Ｒとを含む。
【００７７】
このビット線書込ドライブ回路７０Ｒ０および７０Ｒ１は、ＰＲＯＭモードでの書込を行なうＰＲＯＭライトドライバを構成し、書込基準電圧（ビット線書込電圧）ＶＲＥＦＢＬを外部からパッドを介してテスタから供給することにより、正確に、ビット線ＢＬおよびＢＬＢを介して流れる電流量を調整することができる。書込制御信号ＺＷＤＰ＿ＣＥＬＲ、ＷＤＮ＿ＣＥＬＲ、ＺＷＤＰ＿ＲＥＦＲ、およびＷＤＮ＿ＲＥＦＲは、書込データ、書込モードおよび書込列選択信号に従って生成される。
【００７８】
左側ビット線書込ドライブ回路７０Ｌ０は、この右側ビット線書込ドライブ回路７０Ｒ０と同様に、ビット線ＢＬを充電するＰチャネルＭＯＳトランジスタ８０Ｌと、ビット線ＢＬを放電するＮチャネルＭＯＳトランジスタ８４Ｌと、ビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート８２Ｌと、このＭＯＳトランジスタ８４Ｌのゲート電位を調整するＮチャネルＭＯＳトランジスタ８３Ｌと、ＣＭＯＳトランスミッションゲート８２Ｌの導通を制御する信号を生成するインバータ８１Ｌを含む。
【００７９】
ＰチャネルＭＯＳトランジスタ８０Ｌのゲートには、セル書込制御信号ＺＷＤＰ＿ＣＥＬＬが与えられ、ＣＭＯＳトランスミッションゲート８２Ｌは、セル書込制御信号ＷＤＮ＿ＣＥＬＬに従って選択的に導通する。データデータ書込時、セル書込制御信号ＺＷＤＰ＿ＣＥＬＬおよびＺＷＤＰ＿ＣＥＬＲは互いに相補な信号となり、また、セル書込制御信号ＷＤＮ＿ＣＥＬＬおよびＷＤＮ＿ＣＥＬＲが、互いに相補な信号となる。
【００８０】
左側ビット線書込ドライブ回路７０Ｌ０は、さらに、ＯＴＰモードセル書込制御信号ＴＧＥＮ＿ＣＥＬＬおよびＺＴＧＥＮ＿ＣＥＬＬに従ってビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート９０と、ＯＴＰモード列書込選択信号ＣＳＬＷ＿ＯＴＰに従って、ＣＭＯＳトランスミッションゲート９０からのビット線書込電圧ＶＲＥＦＢＬをビット線ＢＬに伝達するＮチャネルＭＯＳトランジスタ９１を含む。これらのＣＭＯＳトランスミッションゲート９０およびＭＯＳトランジスタ９１により、ＯＴＰモードでのデータ書込を行なうＯＴＰ書込ドライバが形成される。
【００８１】
左側ビット線書込ドライブ回路７０Ｌ１は、右側のビット線書込ドライブ回路７０Ｒ１と同様に、ビット線ＢＬＢを充電するＰチャネルＭＯＳトランジスタ８５Ｌ、ビット線ＢＬＢを放電するＮチャネルＭＯＳトランジスタ８９Ｌ、ＭＯＳトランジスタ８９Ｌのゲートを接地電位に結合するＮチャネルＭＯＳトランジスタ８８Ｌ、ＯＴＰモード書込制御信号ＷＤＮ＿ＲＥＦＬを反転するインバータ８６Ｌ、および書込制御信号ＷＤＮ＿ＲＥＦＬに従って、ビット線書込電圧ＶＲＥＦＢＬをＭＯＳトランジスタ８０Ｌのゲートに与えるＣＭＯＳトランスミッションゲート８７Ｌを含む。ＭＯＳトランジスタ８５Ｌは、セル書込制御信号ＺＷＤＰ＿ＲＥＦＬに従って選択的に導通する。これらの書込制御信号ＺＷＤＰ＿ＲＥＦＬおよびＺＷＤＰ＿ＲＥＦＲはデータ書込時、互いに相補信号であり、また、書込制御信号ＷＤＮ＿ＲＥＦＬおよびＷＤＮ＿ＲＥＦＲは、データ書込時、互いに相補な信号となる。これらの書込制御信号も、書込データ、書込列選択信号および書込モードに従って生成される。
【００８２】
この左側ビット線書込ドライブ回路７０Ｌ１はさらに、ＯＴＰモード書込制御信号ＴＧＥＮ＿ＲＥＦおよびＺＴＧＥＮ＿ＲＥＦに従ってビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート９２と、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰに従ってＣＭＯＳトランスミッションゲート９２からのビット線書込電圧ＶＲＥＦＢＬをビット線ＢＬＢに伝達するＮチャネルＭＯＳトランジスタ９３を含む。ＯＴＰモードでのデータ書込時、ＯＴＰモード書込制御信号ＯＴＰＷ＿ＲＥＦは、書込制御信号ＯＴＰＷ＿ＣＥＬＬと、互いに相補な信号となり、ビット線ＢＬおよびＢＬＢの一方に対してビット線書込電圧ＶＲＥＦＢＬが伝達される。
【００８３】
ビット線ＢＬおよびＢＬＢそれぞれに対し、読出列選択ゲート７２Ｒ０および７２Ｒ１が設けられる。これらの読出列選択ゲート７２Ｒ０および７２Ｒ１は、読出列選択信号ＣＳＬＲに従って選択的に導通するＮチャネルＭＯＳトランジスタ９５および９６をそれぞれ備える。読出列選択ゲートトランジスタ９５および９６の導通時、ビット線ＢＬおよびＢＬＢがセンスアンプ回路ＳＡに結合され、センスアンプ回路ＳＡが差動増幅動作を行なって内部読出データを生成して、ローカルデータ線ＬＩＯおよびＬＩＯＢ上に相補内部読出データを伝達する。
【００８４】
メモリセルＭＣＣおよびＭＣＲへのデータ書込時、ＰＲＯＭモードでのデータ書込は、ノーマルアレイのＭＲＡＭセルへのデータ書込と同様の態様で行なわれる。すなわち、ビット線書込ドライブ回路７０Ｒ０および７０Ｌ０により、ビット線ＢＬに対し書込データに応じた方向に電流を流し、また、ロウドライバによりデジット線ＤＬに電流を流し、可変磁気抵抗素子ＶＲの抵抗値を設定する。このとき、また、並行して、ビット線書込ドライブ回路７０Ｒ１および７０Ｌ１により、ビット線ＢＬＢにおいても、ビット線ＢＬと逆方向に電流を流し、メモリセルＭＣＲの可変磁気抵抗素子ＶＲの抵抗値を設定する。
【００８５】
具体的に、ビット線ＢＬに右側から左側に向かって電流を流す場合、書込制御信号ＺＷＤＰ＿ＣＥＬＲおよびＷＤＮ＿ＣＥＬＲがともにＬレベルに設定される。この状態において、ＰチャネルＭＯＳトランジスタ８０Ｒがオン状態となり、電源ノードからビット線ＢＬに電流を供給する。一方、インバータ８１Ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ８３Ｒがオン状態となり、ＭＯＳトランジスタ８４Ｒのゲート電位を接地電位に維持し、ＭＯＳトランジスタ８４Ｒをオフ状態に維持する。
【００８６】
左側ビット線書込ドライブ回路７０Ｌ０においては、セル書込制御信号ＺＷＤＰ＿ＣＥＬＬおよびＷＤＮ＿ＣＥＬＬがともにＨレベルに設定される。応じて、ＭＯＳトランジスタ８０Ｌがオフ状態となり、一方、ＣＭＯＳトランスミッションゲート８２Ｌにより、ビット線書込電圧ＶＲＥＦＢＬがＭＯＳトランジスタ８４Ｌのゲートに供給される。このとき、ＭＯＳトランジスタ８３Ｌはインバータ８１Ｌの出力信号に従ってオフ状態である。したがって、ビット線ＢＬの両側のＭＯＳトランジスタ８０Ｒおよび８４Ｌにより、電源ノードから接地ノードへ電流が流れる。ビット線書込電圧ＶＲＥＦＢＬの電圧レベルを外部から調整することにより、確実に、ビット線ＢＬを流れる書込電流量を調整することができる。
【００８７】
ビット線ＢＬＢについてのデータ書込も同様にして行なわれ、ビット線ＢＬに右側から左側へ電流が流れる場合には、ビット線ＢＬＢには左側から右側へ電流が流れる。この場合、書込制御信号が、メモリセルＭＣＣおよびＭＣＲに対して互いに相補な状態に設定される。
【００８８】
一方、ＯＴＰモードでのデータ書込時においては、左側のビット線書込ドライブ回路７０Ｌ０および７０Ｌ１においてトランスミッションゲート９０および９２の一方がオン状態となり、ビット線ＢＬおよびＢＬＢの一方にビット線書込電圧ＶＲＥＦＢＬが伝達される。このときワード線ＷＬを選択状態へ駆動し、選択トランジスタＳＴをオン状態に設定する。このビット線書込電圧ＶＲＥＦＢＬを、たとえば電源電圧ＶＤＤの２倍程度の電圧レベルに設定することにより、メモリセルＭＣＣおよびＭＣＲの一方の可変磁気抵抗素子ＶＲに高電圧が印加され、可変磁気抵抗素子のバリア膜が破壊され、可変磁気抵抗素子ＶＲが短絡状態、すなわち、超低抵抗状態ＬＬレベルとなる。ＯＴＰモードにおいては、破壊的にデータの書込を行ない、データ書込が行なわれたメモリセルの記憶データの書換は、行なうことができない。
【００８９】
このＯＴＰモードにおいては、対をなすメモリセルについては、対応のビット線に対しては、ビット線書込電圧ＶＲＥＦＢＬは伝達されない。従って、選択トランジスタがオン状態となっても、可変磁気抵抗素子には高電圧は印加されないため、対をなすメモリセルに対するデータの書込は行なわれず、先の状態を維持する。
【００９０】
図１１（Ａ）は、ＰＲＯＭモードで可変磁気抵抗素子の書込を行った際の磁化状態の一例を示す図である。図１１（Ａ）において、可変磁気抵抗素子は、固定層ＦＸＬ、自由層ＦＲＬおよびこれらの層の間のバリア層ＢＲＬを有する。自由層ＦＲＬの磁化方向が、記憶データに応じて設定され、固定層ＦＸＬの磁化方向は固定され、図においては右向きである。データ読出時においては、この可変磁気抵抗素子を通過するように電流Ｉｃが流れる。
【００９１】
図１１（Ｂ）は、ノーマルアレイのセル読出電流の波形を示す図である。図１１（Ｂ）において、縦軸に電流値を示し、横軸に時間を示す。曲線ＩおよびＩＩＩは、それぞれＬデータおよびＨデータを記憶するメモリセル選択時の読出電流波形を示し、曲線ＩＩは、ＬデータおよびＨデータの中間の参照データを与える参照電流波形を示す。図示の例においては、ＬデータおよびＨデータをそれぞれ、低抵抗状態および高抵抗状態に対応付けている。
【００９２】
データ読出時においては、ノーマルアレイにおいては、選択メモリセルの記憶データに応じて曲線ＩまたはＩＩＩの読出電流が得られ、これを曲線ＩＩで示す参照電流と大小比較してデータの読出を行なう。したがって、この場合、ノーマルアレイにおけるビット線読出電流のセンスアンプにおけるマージンは、それぞれ“ａ”および“ｂ”となる。
【００９３】
ＰＲＯＭモードで書き込まれたセルについては、相補データが読出される。従って、電流波形として曲線ＩおよびＩＩＩがセンスアンプに伝達される。この場合、センスアンプにおける読出マージンは、”ｃ”となる。したがって、ＰＲＯＭモードにおいて、相補データを読出すことにより、ノーマルアレイにおける１つのメモリセルのデータを読出して参照電流と比較する構成に比べて、センスアンプの読出マージンを大きくすることができ、正確にデータの読出を行なうことができる。
【００９４】
図１２（Ａ）は、ＯＴＰモードで書込を行ったメモリセルの構成を概略的に示す図である。図１２（Ａ）において、ＯＴＰモードで書込を行った場合、高電圧によりバリア層が破壊され、上部電極ＵＥＬと下部電極ＬＥＬとが短絡される。この状態においては、固定層ＦＸＬおよび自由層ＦＸＬの磁化方向は、読出電流に対しては影響を及ぼさない。
【００９５】
図１２（Ｂ）は、ＯＴＰモードで書込まれたメモリセルの読出電流波形を示す図である。この図１２（Ｂ）において、曲線Ｉ、ＩＩおよびＩＩＩは、図１１（Ｂ）に示す曲線Ｉ、ＩＩおよびＩＩＩに対応する。曲線ＩＶは、ＯＴＰモードでの書込セルを流れる電流を示す。ＯＴＰモードでのデータ書込により、可変磁気抵抗素子のバリア膜破壊が行なわれ、超低抵抗状態となり、データ“０”を格納する低抵抗状態よりもさらに低い抵抗状態となる。したがって、この場合、センスアンプに対して供給される電流は、曲線Ｉまたは曲線ＩＩＩで示される電流と曲線ＩＶで示される電流であり、センス電流マージンは、“ｄ”または“ｅ”となり、ノーマルアレイのＭＲＡＭセル読出電流のマージン“ａ”または“ｂ”よりも十分大きくすることができる。したがって、ＯＴＰモード時において、参照セルが非破壊状態であり、ＬデータまたはＨデータを格納している場合でも、確実に、メモリセルのデータを読出すことができる。
【００９６】
図１３は、図６に示すトップロウドライバ４４ｔおよびボトムロウドライバ４４ｂの構成の一例を概略的に示す図である。トップロウドライバ４４ｔにおいては、デジット線ＤＬ０−ＤＬｘそれぞれに対応してＰチャネルＭＯＳトランジスタＴＲＴ０−ＴＲＴｘが設けられる。これらのＭＯＳトランジスタＴＲＴ０−ＴＲＴｘのゲートに、外部からのデジット線基準電圧ＶＲＥＦＤＬが与えられる。このデジット線基準電圧ＶＲＥＦＤＬの電圧レベルを外部でトリミングし、これらのＭＯＳトランジスタＴＲＴ０−ＴＲＴｘを介して電源ノードＶＤＤから対応のデジット線に流れる電流量を調整する。
【００９７】
ボトムロウドライバ４４ｂにおいては、デジット線ＤＬ０−ＤＬｘそれぞれに対応してＮチャネルＭＯＳトランジスタＴＲＢ０−ＴＲＢｘが設けられる。これらのＭＯＳトランジスタＴＲＢ０−ＴＲＢｘのゲートへは、図６に示すロウデコーダ（４２）からのデジット線選択信号ＤＬＧ０−ＤＬＧｘが与えられる。したがって、デジット線ＤＬ０−ＤＬｘにおいて、デジット線選択信号ＤＬＧｉが指定したデジット線ＤＬｉにおいて電源ノードから接地ノードに電流が流れ、書込磁界を生成する。
【００９８】
ボトムロウドライバ４４ｂにおいては、また、ワード線ＷＬ０−ＷＬｘそれぞれに対応してワード線ドライブ回路ＷＬＤＶ０−ＷＬＤＶｘが設けられる。これらのワード線ドライブ回路ＷＬＤＶ０−ＷＬＤＶｘは、それぞれ、図示しないロウデコーダ（４２）からのワード線選択信号ＷＬＧ０−ＷＬＧｘに従って対応のワード線を選択状態へ駆動する。
【００９９】
これらのワード線ＷＬ０−ＷＬｘは、読出モード時およびＯＴＰモードでの書込時に選択状態へ駆動される。一方、デジット線ＤＬ０−ＤＬｘは、ＰＲＯＭモードでのデータ書込時に選択状態へ駆動される。従って、デジット線選択信号ＤＬＧ０−ＤＬＧｘは、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮと書込モード指示信号とロウアドレス信号とに従って生成され、ワード線選択信号ＷＬＧ０−ＷＬＧｘは、ＯＴＰモードイネーブル信号ＯＴＰＥＮと書込指示信号の組または読出指示信号とロウアドレス信号とに従って生成される。
【０１００】
図１４は、図６に示す（コラムデコーダ＋書込制御回路）ブロック５０ｒおよび５０ｌの書込制御に関連する制御信号をより具体的に示す図である。図１４においては、図面を簡略化するために、これらのブロック５０ｒおよび５０ｌの書込制御回路は、書込制御回路１０４で表わされるように同一構成であるように示す。しかしながら、実際には、これらのブロック５０ｒおよび５０ｌは、ＰＲＯＭモードでの書込制御においては、生成する制御信号が相補的になるだけであり、ブロック５０ｒおよ５０ｌのＰＲＯＭモードでの書込を制御する回路を代表的に書込制御回路１０４内のＰＲＯＭモード書込制御部１０５で示す。ＯＴＰモードでの書込制御は、左コラムドライバにおいて行われるだけであり、右コラムドライバにおいては実行されない。図１４のＰＲＯＭモード書込制御部１０５の出力信号から相補信号を生成して、右および左コラムドライバに供給する。従って、ＯＴＰモード書込制御部１０７は、ブロック５０ｌにおいて配置される。
【０１０１】
図１４において、書込制御回路１０４（５０ｒ，５０ｌ）に対し内部アドレス発生回路１００および内部制御信号発生回路１０２が設けられる。内部アドレス発生回路１００は、たとえば電源投入検出信号であるリセット信号ＰＯＲ＿ＲＳＴと外部クロック信号ＥＸＣＬＫに従って内部アドレスＩＮＡＤを生成する。内部制御信号発生回路１０２は、リセット信号ＰＯＲ＿ＲＳＴと外部クロック信号ＥＸＣＬＫとに従って、各内部アドレス信号ＩＮＡＤに対応して、内部制御信号（ロウ系およびコラム系制御信号）ＩＮＣＴＬを生成する。
【０１０２】
書込制御回路１０４に対しては、内部アドレス信号ＩＮＡＤ、内部制御信号ＩＮＣＴＬ、外部制御信号ＥＸＣＴＬ、外部アドレス信号ＥＸＡＤおよび外部書込データＷＤ、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮ、ＯＴＰモードイネーブル信号ＯＴＰＥＮおよび書込／読出モード指示信号Ｗ／Ｒが与えられる。
【０１０３】
書込制御回路１０４において、ＰＲＯＭモード書込制御部１０５は、書込制御信号ＺＷＤＰ＿ＣＥＬ、ＷＤＮ＿ＣＥＬ、ＺＷＤＰ＿ＲＥＦ、およびＷＤＮ＿ＲＥＦを書込データＷＤおよび列アドレス信号に従って生成する。ＯＴＰモード書込制御信部１０７は、ＯＴＰモードでの書込時に、書込データに従ってＯＴＰ書込制御信号ＴＧＥＮ＿ＣＥＬおよびＴＧＥＮ＿ＲＥＦを生成し、また、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰを生成する。ＰＲＯＭモード書込制御部１０５は、図６に示すコラムデコーダ＋書込制御回路ブロック５０ｒおよび５０ｌにそれぞれ設けられ、一方、ＯＴＰモード書込制御部１０７は、図６に示すコラムデコーダ＋書込制御回路ブロック５０ｌに対して設けられる。書込制御回路１０４の詳細構成については、後に説明するが、各ＩＯブロックに対応して設けられるローカル書込制御回路を含み、ローカル書込制御回路において、これらの最終の書込制御信号が生成される。
【０１０４】
図１５は、この発明の実施の形態１に従う半導体装置の不揮発性半導体メモリ部のデータ読出時の動作を示すフロー図である。以下、図１５を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰアレイのデータ読出動作について説明する。
【０１０５】
まず、データ読出モードが設定される（ステップＳ１）、このデータ読出を行うリードモード時においては、ＰＲＯＭモードおよびＯＴＰモードのいずれが設定されてもよいが、図１５においては、ＰＲＯＭモードが指定された場合を一例として示す。このリードモードは、外部制御信号の書込／読出モード指示信号Ｗ／Ｒに従って設定されるかまた、電源投入に従って指定される。ここでは、電源投入に従ってリードモードが指定される場合の動作を一例として説明する。
【０１０６】
このリードモードがオン状態とされると（設定されると）、図１４に示す内部アドレス発生回路１００および内部制御信号発生回路１００が、リセット信号ＰＯＲ＿ＲＳＴの活性化に従って内部アドレスＩＮＡＤおよび内部制御信号ＩＮＣＴＬを生成する。この内部アドレス発生回路１００は、内部にアドレスカウンタを含んでおり、活性化時外部クロック信号ＥＸＣＬＫに従ってカウント動作を行ない内部アドレスを生成する（ステップＳ２）。
【０１０７】
次いで、書込制御回路１０４は、書込／読出モード指示信号Ｗ／Ｒが読出モードを指定していると非活性状態となり、各書込制御信号は初期状態（非活性状態）に維持される。コラムデコーダが、内部アドレスＩＮＡＤに従って読出列選択信号ＣＳＬＲを生成し、また、ボトムロウデコーダが、内部アドレス信号ＩＮＡＤのロウアドレスに従って、選択行のワード線ＷＬを選択状態へ駆動する。選択メモリセルのデータがセンスアンプ回路に与えられ、データの内部読出を実行する（ステップＳ３）。
【０１０８】
このセンスアンプ回路からの内部読出データは、多数決回路へ与えられ、多数決判定基準に従って内部読出データの論理値の決定が行われ、多数決判定結果がヒューズレジスタ２６（図５参照）の対応のレジスタへ格納される（ステップＳ４、Ｓ５、Ｓ６）。
【０１０９】
次いで、アドレスカウンタから生成されるアドレス信号のカウンタアドレスの最上位ビットＭＳＢがＨレベルに設定されているかの判定が行なわれる（ステップＳ７）。このアドレスカウンタからのアドレス（カウンタアドレス）の最上位ビットＭＳＢがＨレベルのときには、すべての読出対象のメモリセルの記憶データが読出されてヒューズレジスタに格納されたことが示されるため、ＰＲＯＭモードをオフ状態に設定し、データ読出動作が完了する（ステップＳ８）。
【０１１０】
一方、ステップＳ７において、カウンタアドレスの最上位ビットＭＳＢがＨレベルでないと判定されると、再びアドレスカウンタが動作し、アドレスのカウントアップが行なわれ、以降、ステップＳ４からＳ７の動作が行なわれる。このステップＳ２−Ｓ７の動作が、カウンタアドレスの最上位ビットＭＳＢがＨレベルに到達するまで繰返し実行され、必要なデータの内部読出、多数決判定およびヒューズレジスタへの格納が行なわれる。
【０１１１】
この一連の動作により、電源投入に従って内部で自動的に、メモリセルの記憶データの読出を行なうことができる。なお、この読出時においては、外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤと書込／読出モード指示信号Ｗ／Ｒに従って内部読出およびヒューズレジスタへの格納が行われてもよい。すなわち、モード設定回路によるモード選択信号ＭＤＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮを用いてＰＲＯＭモードを設定し、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを活性化する。このときまた、書込／読出モード指示信号Ｗ／Ｒを、読出モードを示す状態に設定する。この状態においては、テストモード時において内部データ読出を行ってヒューズレジスタにデータを格納する。このモードは、内部状態が正確にプログラムされたかを検証する際に用いられればよい。
【０１１２】
図１６は、ＰＲＯＭモードでデータ書込が行なわれるライトモード時の動作を示すフロー図である。以下、図１６を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰマージ回路のＰＲＯＭモード時のデータ書込動作について説明する。
【０１１３】
まず、モード設定回路によるモード選択信号ＭＤＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮを用いてＰＲＯＭモードを設定し、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを活性化する。このときまた、書込／読出モード指示信号Ｗ／Ｒを、書込モードを示す状態に設定する（ステップＳ１０）。
【０１１４】
このＰＲＯＭライトモードが指定されると、図１４に示す書込制御回路１０４においては、外部からの制御信号ＥＸＣＴＬおよび外部からのアドレス信号ＥＸＡＤを選択する状態に設定される（ステップＳ１１）。この外部動作モードの設定により、外部から与えられる信号ＥＸＣＴＬ、ＥＸＡＤおよび書込データＷＤに従って、書込制御信号ＺＷＤＰ＿ＣＥＬ、ＷＤＮ＿ＣＥＬ、ＺＷＤＰ＿ＲＥＦ、ＷＤＮ＿ＲＥＦを生成し、外部アドレスＥＸＡＤが指定するメモリセルに対しデータの書込を行なう（ステップＳ１２）。この場合、先に図１０を参照して説明したように、ビット線書込ドライブ回路７０Ｒ０、７０Ｒ１、７０Ｌ０および７０Ｌ１においてＰＲＯＭライトドライブ回路は、列アドレスおよび書込データに従って選択状態へ駆動され、対をなす選択ビット線ＢＬおよびＢＬＢに逆方向に電流を流す。一方、ロウアドレス信号とＰＲＯＭモード書込指示信号とに従ってデジット線ＤＬも選択状態へ駆動され、これらのビット線ＢＬ，ＢＬＢおよびデジット線ＤＬを流れる電流が誘起する磁界により、メモリセルＭＣＣおよびＭＣＲに相補データの書込が行なわれる。このデータ書込時においては、先に説明したように、内部で１ＩＯ当たり３組のメモリセルに対し同一データの書込が行なわれる。
【０１１５】
このデータ書込完了後、アドレスが、最終アドレスに到達したかの判定が行なわれる（ステップＳ１３）。この判定としては、外部のテスタにおいて最終アドレスに到達したかの判定が行なわれればよい。または、これに代えて、メインコントロール回路において最終アドレスを図示しないレジスタに格納し、このレジスタに格納された最終アドレスと現時点で与えられたアドレスの比較が行なわれるように構成されてもよい。一致時に外部テスタにフラグを送出する。
【０１１６】
最終アドレスに到達していない場合には、再度ステップＳ１２に戻り、次のアドレスおよびデータが外部から与えられ、新たなアドレスに対するデータの書込が行なわれる。
【０１１７】
一方、ステップＳ１３において最終アドレスに対するデータ書込が完了したと判定されると、外部動作モードがリセットされる（ステップＳ１４）。これは、たとえば書込モード指示信号を非活性化することにより設定される。
【０１１８】
次いで、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを非活性化しＰＲＯＭモードをリセットする（ステップＳ１５）。これらの一連の処理により、書込対象のメモリセルに対し、ＰＲＯＭモードでデータの書込を行なうことができる。
【０１１９】
図１７は、ＯＴＰモードでのデータ書込動作を示すフロー図である。以下、図１７を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰマージ回路のＯＴＰモードでのデータ書込動作について説明する。
【０１２０】
まず、モード設定回路３２において外部からのモード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮにより、ＯＴＰモードが指定され、ＯＴＰモードイネーブル信号ＯＴＰＥＮが活性化される。このときまた、書込／読出モード指示信号Ｗ／Ｒがデータの書込を指定する状態に設定される。
【０１２１】
このデータ書込を示す状態に、書込／読出モード指示信号Ｗ／Ｒが設定されると、書込制御回路１０４において内部動作モードがセットされる（ステップＳ２１）。
【０１２２】
次いで、ビット線書込電圧ＶＲＥＦＢＬが高電圧レベルに設定される（ステップＳ２２）。この外部からビット線書込電圧ＶＲＥＦＢＬを与えることにより、ＰＲＯＭ／ＯＴＰマージ回路内部において書込高電圧を発生する必要性をなくし、内部高電圧発生回路のレイアウト面積を削減する。
【０１２３】
次いで、外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤが書込データＷＤとともに与えられる（ステップＳ２３）。外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤおよび書込データＷＤに従って、図１２に示す書込制御回路１０４におけるＯＴＰモード書込制御部１０７において、書込制御信号ＯＴＰＷ＿ＣＥＬおよびＯＴＰＷ＿ＲＥＦが生成される。また、ＯＴＰモードでのデータ書込指示に従って、ロウデコーダが、アドレス信号に従って選択行のワード線を選択状態に駆動する。アドレス指定された３ビットのメモリセルに対し、ビット線書込高電圧ＶＲＥＦＢＬを印加し、可変磁気抵抗素子のバリア膜を破壊し、可変磁気抵抗素子の上部電極および下部電極を短絡して、破壊書込を行なう（ステップＳ２４）。
【０１２４】
この書込完了後、次いで、アドレスが最終アドレスに到達したかの判定が行なわれる（ステップＳ２５）。アドレスが最終アドレスに到達していない場合には、再びステップＳ２３に戻り、次に与えられる外部からのアドレス信号ＡＤおよび制御信号ＥＸＣＴＬおよび書込データＷＤに従ってデータの破壊書込が行なわれる。
【０１２５】
ステップＳ２５において、最終アドレスに到達していると判定されると、書込／読出モード指示信号Ｗ／Ｒが非活性状態に設定され、外部動作モードがリセットされる（ステップＳ２６）。この後、モード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮを非活性化し、ＯＴＰモードをリセットする（ステップＳ２７）。これにより、必要なメモリセルに対するＯＴＰモードでのデータの書込が完了する。
【０１２６】
図１８は、ＯＴＰモードライトデータをチェックするＯＴＰライトベリファイモードを示すフロー図である。以下、図１８を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰマージ回路のＯＴＰライトベリファイ動作について説明する。
【０１２７】
まず、図１７に示すステップＳＴ２０からＳＴ２７を実行し、ＯＴＰモードでのデータ書込を行ない（ステップＳＴ３０）、すべての書込対象アドレスにデータの書込が終了すると、ＯＴＰモードでの書込を終了させる（ステップＳＴ３１）。
【０１２８】
次いで、書込／読出モード指示信号Ｗ／Ｒを読出モードを指定する状態に設定し、データの読出を行なう（ステップＳＴ３２）。この場合、リード動作は、ＰＲＯＭおよびＯＴＰモードいずれにおいても同じ態様で行なわれるため、ＯＴＰモードのリセットは行なわれず、ＯＴＰモードを指定した状態でデータリード動作が行なわれてもよい。
【０１２９】
次いで、ステップＳＴ３２において読出されたデータを格納する（ステップＳＴ３３）。このステップＳＴ３３におけるリードデータの格納領域としては、専用のデータ格納領域（レジスタ）が設けられてもよく、また、図５に示すヒューズレジスタ２６が用いられてもよい。
【０１３０】
このリードデータを全て格納した後、次いでＰＲＯＭモードをセットし、また、データの書込を行なうライトモードをセットする（ステップＳＴ３４）。この場合、ライトモードであり、外部からのアドレス信号に従って外部テスタの制御の下に、データの書込が行なわれる。このＰＲＯＭモードでのデータ書込時において、ＯＴＰモードでのデータ書込を行なった際の書込データの反転データをＰＲＯＭモードで書込を行なう（ステップＳＴ３５）。この反転データのＰＲＯＭモードでの書込は、以下の理由による。
【０１３１】
すなわち、ＯＴＰモードでのデータ書込時、一方のメモリセルにおいて、可変磁気抵抗素子が短絡状態に設定され、他方のメモリセルは、不定状態（先の状態）を維持する。したがって、ＯＴＰモード書込が行なわれていないメモリセルはノーマルセルと同じ高抵抗状態または低抵抗状態である。このＯＴＰモードで非書込状態のメモリセルに、反転データを書込むことにより、ＯＴＰモードでの書込が行なわれていないメモリセルを、不定状態から抵抗確定状態に設定する。
【０１３２】
すべての書込対象のメモリセルに反転データを書込んだ後、書込を完了し、書込／読出モード指示信号Ｗ／Ｒを非活性化した後、読出モードを指定する状態に設定する（ステップＳＴ３６）。このリード動作時においては、外部からの制御信号および外部からのアドレス信号に従ってデータの読出が行なわれてもよく、また、先に説明したように、内部のアドレスおよび内部制御信号に従ってデータの読出が行なわれてもよい。
【０１３３】
このリードモード時において、アドレスに従ってメモリセルを選択し、センス動作および多数決判定により、データの内部読出しを行い（ステップＳ３６）、この読出したデータを格納する（ステップＳＴ３７）。このステップＳＴ３７における読出データは、一例として、専用のテストデータレジスタなどに格納する。
【０１３４】
このステップＳＴ３３およびＳＴ３７において読み出して格納されたデータの比較を行なう（ステップＳＴ３８）。ＯＴＰライトが行なわれた低抵抗状態のメモリセルは、先の図１２に示すように、低抵抗状態のメモリセルよりもさらに抵抗値の低い状態である。比較対象のメモリセルは低抵抗状態であり、確実に、絶縁膜破壊が生じる破壊書込が行なわれたかの判定を行なうことができる。この比較時においては、したがって、正確にＯＴＰモードでのデータ書込が行なわれている場合には、ＰＲＯＭライトモードおよびＯＴＰライトモードでの書込データの論理値は一致する。従って、この比較判定においては、不一致のデータが存在するかの判定を行なう（ステップＳＴ３９）。１ビットでも書込ミス（破壊書込不良）がある場合、ステップＳＴ３０に戻り、ＯＴＰモードでライトミスのメモリセルに対するデータの書込が行なわれ、以下、再び同じステップＳ３０以降の処理が実行される。この場合、ライトミスが発生したアドレスを外部のテスタにおいて記憶し、その書込ミスの生じたメモリセルに対するデータの書込が行なわれる。
【０１３５】
ステップＳＴ３９において、ライトミスビットが存在しないと判定されると、ＯＴＰライトチェックが終了し、ＯＴＰライトベリファイモードが終了する（ステップＳＴ４０）。これにより、外部のテスタからのアドレスおよび書込データの供給が終了し、また、モード選択信号ＭＯＤＥＳＥＬに従ってＯＴＰモードがリセットされる（ステップＳＴ４１）。これにより、ＯＴＰモードでの書込期間が完了する。
【０１３６】
図１９は、ＯＴＰライトベリファイモードのステップＳＴ３８の動作を具体的に図解する図である。図１９（Ａ）において、ＯＴＰモードでの書込がステップＳＴ３０において行なわれる。今、データ“１”の書込が行なわれる状態を考える。ここで、データ“１”を低抵抗状態（Ｌデータ）に対応付ける。この場合、メモリセルＭＣＣにおいては、可変磁気抵抗素子ＶＲが短絡状態となり、超低抵抗状態となり、データ“ＬＬ”を格納する。一方、参照メモリセルＭＣＲへは、書込高電圧は伝達されないため、先のＰＲＯＭモードでの書込状態に維持され、ノーマルな低抵抗状態または高低抵抗状態であり、ＬデータまたはＨデータを格納する状態である。この場合、データ読出を行なった場合、メモリセルＭＣＣは参照セルＭＣＲよりも抵抗値が低く、データ“１”の読出が行なわれる。
【０１３７】
一方、図１９（Ｂ）において示すように、ステップＳＴ３５において、ＰＲＯＭモードで反転データ“０”の書込が行なわれる。この場合、メモリセルＭＣＣは、その可変磁気抵抗素子が短絡状態であり、ＰＲＯＭモードでのデータの書込が行なわれてもその抵抗状態は変化せず、超低抵抗状態であり“ＬＬ”データを格納する状態である。一方、参照セルＭＣＲには、データ“１”が格納され、低抵抗状態に設定され、Ｌデータの格納が行なわれる。データの読出を行なった場合、この場合でも、メモリセルＭＣＣは、その抵抗値が参照セルＭＣＲの低抵抗状態の抵抗値よりも低く、データ“１”が読出される。
【０１３８】
逆に、データ“０”をＯＴＰモードで書込んだときには、参照セルＭＣＲが超低抵抗状態（ＬＬデータ）となり、メモリセルＭＣＣは、不定状態である。反転データ“１”をＰＲＯＭモードで書込むと、メモリセルＭＣＣが低抵抗状態、参照セルＭＣＲが超低抵抗状態である。従って、データ読出時においては、メモリセルＭＣＣが擬制的に高抵抗状態となり、データ“０”が読出される。
【０１３９】
したがって、ＯＴＰモードでデータを書込んだ後、その反転データをＰＲＯＭモードで書込むことにより、外部で、書込対象のメモリセルが確実に短絡状態に設定されたかを識別することができ、ＯＴＰモードで正確にデータの書込が行なわれたかを識別することができる。次に、各書込制御回路等の周辺回路の内部構成について説明する。
【０１４０】
図２０は、図１４に示す書込制御回路１０４の一部を構成するコラムデコーダ５０の構成を概略的に示す図である。この図２０に示すコラムデコーダ５０は、図６に示す（コラムデコーダ＋書込制御回路）ブロック５０ｒおよび５０ｌのコラムデコーダの部分を示す。これらのブロック５０ｒおよび５０ｌのコラムデコーダの構成は、読出列選択信号を発生する部分の構成を除いては同一であるため、図２０においては、コラムデコーダ５０により、右側コラムドライバおよび左コラムドライバに対する列選択制御信号を発生する部分の構成を示す。
【０１４１】
図２０において、コラムデコーダ５０は、書込／読出モード指示信号Ｗ／Ｒに従って内部からのアドレスＩＮＡＤおよび内部制御信号ＩＮＣＴＬの組と外部アドレスＥＸＡＤおよび外部制御信号ＥＸＣＴＬの組のいずれかを選択するマルチプレクサ（ＭＵＸ）１１０と、マルチプレクサ１１０からの列アドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬに従ってデコード動作を行なうコラムデコード回路１１２と、各々がコラムデコード回路１１２からの列選択信号ＣＳＬ＜３：０＞を受けるＰＲＯＭ書込列制御回路１１４、ＯＴＰ書込列制御回路１１６および読出列制御回路１１８を含む。
【０１４２】
マルチプレクサ１１０は、書込／読出モード指示信号Ｗ／Ｒが書込モードを示すときには、外部からのアドレス信号ＥＸＡＤおよび外部からの制御信号ＥＸＣＴＬを選択し、列アドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬを生成する。一方、書込／読出モード指示信号Ｗ／Ｒが読出モードを示すときには、マルチプレクサ１１０は、内部から生成されるアドレスＩＮＡＤおよび制御信号ＩＮＣＴＬを選択して列アドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬを生成する。
【０１４３】
コラムデコード回路１１２は、列系制御信号ＣＣＴＬに従ってデコードタイミングが規定され、列アドレス信号ＣＡＤをデコードし、４ビットの列選択信号ＣＳＬ＜３：０＞を生成する。
【０１４４】
ＰＲＯＭ書込列制御回路１１４は、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮと書込／読出モード指示信号Ｗ／Ｒとを受け、ＰＲＯＭモードでのデータ書込が示されるとき活性化され、コラムデコード回路１１２からの列選択信号ＣＳＬ＜３：０＞に従ってＰＲＯＭ書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞を生成する。
【０１４５】
ＯＴＰ書込列制御回路１１６は、ＯＴＰモードイネーブル信号ＯＴＰＥＮと書込／読出モード指示信号Ｗ／Ｒとを受け、これらの信号がＯＴＰモードでのデータ書込を示すとき活性化され、列選択信号ＣＳＬ＜３：０＞に従ってＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞を生成する。
【０１４６】
読出列制御回路１１８は、図６に示すコラムデコーダ＋書込制御回路ブロック５０ｒ内のみに配置され、ＯＴＰイネーブル信号ＯＴＰＥＮおよびＰＲＯＭイネーブル信号ＰＲＯＭＥＮのいずれかが活性状態にありかつ書込／読出モード指示信号Ｗ／Ｒがデータ読出を指示するときに活性化され、列選択信号ＣＳＬ＜３：０＞に従って読出列選択信号ＣＳＬＲ＜３：０＞を生成する。
【０１４７】
したがって、ＰＲＯＭモードおよびＯＴＰモードでのデータ書込を行なうときには、外部からのアドレス信号ＥＸＡＤおよび制御信号ＥＸＣＴＬに従って列選択動作が制御され、データ読出モード時においては、内部で発生されるアドレス信号ＩＮＡＤおよび制御信号ＩＮＣＴＬに従って読出動作が制御される。
【０１４８】
なお、図２０において書込列選択信号下部に（Ｌ／Ｒ）として示しているのは、左書込列選択信号および右側書込列選択信号がそれぞれ別々に生成される状態を示しており、書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞およびＣＳＬＷ＿ＯＴＰ＜３：０＞については、右側コラムデコーダおよび左側コラムデコーダにおいて同じ論理値の列選択信号が生成される。
【０１４９】
図２１は、図１４に示す書込制御回路１０４の書込制御信号を発生する部分の構成を概略的に示す図であり、図２１においては、図６に示す（コラムデコーダ＋書込制御回路）ブロック５０ｌに相当する部分の構成を概略的に示す。
【０１５０】
図２１において、（コラムデコーダ＋書込制御回路）ブロック５０ｌは、書込／読出モード指示信号Ｗ／Ｒとマスク指示信号ＭＡＳＫとを受ける書込判定回路１２０と、書込判定回路１２０の出力信号ＷＥＮとＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮとＯＴＰモードイネーブル信号ＯＴＰＥＮとを受けて書込モードを選択するモード選択回路１２２と、モード選択回路１２２の出力するＯＴＰモード指示信号ＯＥＮと書込データＤＡＴＡ＜ｍ：０＞とを受けるＣＥＬ／ＲＥＦ制御回路１２４と、モード選択回路１２２からのＰＲＯＭモード指示信号ＰＥＮと書込データＤＡＴＡ＜ｍ：０＞と受けるＺＷＤＰ／ＷＤＮ制御回路１２６とを含む。
【０１５１】
マスク指示信号ＭＡＳＫは、ＰＲＯＭ／ＯＴＰセルアレイに対するデータ書込のマスクを指示する信号であり、このデータ書込マスクは、１ビット単位でマスクがかけられてもよく、また複数ビット単位でデータ書込にマスクがかけられてもよい。
【０１５２】
書込判定回路１２０は、書込／読出モード指示信号Ｗ／Ｒがデータ書込を示し、かつマスク指示信号ＭＡＳＫがデータ書込に対するノンマスクを示すときに、書込指示信号ＷＥＮを活性状態へ駆動する。
【０１５３】
モード選択回路１２２は、書込判定回路１２０からの書込指示信号ＷＥＮの活性化時、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮの活性／非活性状態に従って、ＯＴＰモード書込指示信号ＯＥＮおよびＰＲＯＭモード書込指示信号ＰＥＮの一方を活性化する。
【０１５４】
ＣＥＬ／ＲＥＦ制御回路１２４は、ＩＯブロック＜ｍ：０＞に対し共通に設けられ、ＯＴＰモード書込指示信号ＯＥＮの活性化時、書込データＤＡＴＡ＜ｍ：０＞に従ってＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｍ：０＞およびＯＴＰＷ＿ＲＥＦ＜ｍ：０＞を生成する。ＣＥＬ／ＲＥＦ制御回路１２４は、書込データビットＤＡＴＡ＜ｉ＞がＨデータビットのとき、ＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｉ＞をＨレベルに設定し、メモリセルＭＣＣに外部からの書込電圧ＶＲＥＦＢＬを伝達する。一方、書込データビットＤＡＴＡ＜ｉ＞がＬデータビットの場合、ＣＥＬ／ＲＥＦ制御回路１２４は、参照セルに対するＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＲＥＦ＜ｉ＞をＨレベルに設定し、ビット線書込電圧ＶＲＥＦＢＬを参照セルＭＣＲに伝達する。
【０１５５】
ＣＥＬ／ＲＥＦ制御回路１２４は、ＯＴＰモード書込指示信号ＯＥＮの非活性化時、ＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｍ：０＞およびＯＴＰＷ＿ＲＥＦ＜ｍ：０＞をすべてＬレベルに設定し、外部からのビット線書込電圧供給経路を遮断する。
【０１５６】
ＺＷＤＰ／ＷＤＮ制御回路１２６は、ＩＯブロック＜ｍ：０＞に共通に設けられ、モード選択回路１２２からのＰＲＯＭモード書込指示信号ＰＥＮの活性化時活性化され、書込データＤＡＴＡ＜ｍ：０＞に従ってビット線書込データ指示信号ＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞を生成する。ＺＷＤＰ／ＷＤＮ制御回路１２６は、書込データビットＤＡＴＡ＜ｉ＞がＨデータビットのときに、書込データ指示信号ＺＷＤＰ＜ｉ＞をＨレベルに設定し、また、書込データ指示信号ＷＤＮ＜ｉ＞をＨレベルに設定する。これにより、ビット線に対する放電用のトランジスタが導通する。一方、書込データビットＤＡＴＡ＜ｉ＞がＬデータビットのときには、書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞がともにＬレベルに設定され、ビット線に対する充電トランジスタがオン状態に設定される。ＰＲＯＭモード書込指示信号ＰＥＮの非活性化時、ＺＷＤＰ／ＷＤＮ制御回路１２６は、書込データ指示信号ＺＷＤＰ＜ｍ：０＞をＨレベルに設定し、書込データ指示信号ＷＤＮ＜ｍ：０＞をＬレベルに設定する。これにより、ビット線書込ドライバにおいてビット線の充電および放電を行なうトランジスタがともにオフ状態に設定され、ＰＲＯＭビット線書込ドライバは出力ハイインピーダンス状態に設定される。
【０１５７】
図２２は、書込制御回路のローカル書込制御部の構成を概略的に示す図である。図２２に示すローカル書込制御回路１３０は、各ＩＯブロックごとに設けられ、図６に示す左コラムドライバ４８ｌおよび右コラムドライバ４８ｒ内において、各ＩＯブロックＩＯ０−ＩＯｍそれぞれに対応して配置される。
【０１５８】
ローカル書込制御回路１３０は、ＰＲＯＭモードでのデータ書込を制御するローカルＰＲＯＭ書込列制御回路１３２と、ＯＴＰモードでのデータ書込を制御するローカルＯＰＴ書込列制御回路１３４を含む。
【０１５９】
ローカルＰＲＯＭ書込列制御回路１３２は、４ビットのＰＲＯＭモード書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞、書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞を受け、対応のＰＲＯＭビット線ライトドライバへ与えられる書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞、ＷＤＮ＿ＣＥＬ＜３：０＞、ＺＷＤＰ＿ＲＥＦ＜３：０＞およびＷＤＮ＿ＲＥＦ＜３：０＞を生成する。ローカルＰＲＯＭ書込列制御回路１３２は、左コラムドライバおよび右コラムドライバそれぞれに配置され、図２２においては（Ｌ／Ｒ）に示すように、左コラムライトドライバおよび右コラムライトドライバそれぞれにおいてこれらの書込制御信号が生成される。書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞は、ＩＯブロックＩＯｉに与えられる書込データに従って、図２１に示すＺＷＤＰ／ＷＤＮ制御回路１２６から生成される書込データ指示信号ＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞のうちの１ビットの信号である。
【０１６０】
書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞、ＷＤＮ＿ＣＥＬ＜３：０＞、ＺＷＤＰ＿ＲＥＦ＜３：０＞およびＷＤＮ＿ＲＥＦ＜３：０＞は、対応のＩＯブロックの各々が４対のビット線を含む３組のビット線対の各組に対して与えられ、書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞に基づいて各組において１対のビット線が選択され、選択ビット線対に対して書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞に従って選択ビット線対に対する書込制御信号が生成され、ビット線電流の方向が決定される。書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞およびＷＤＮ＿ＣＥＬ＜３：０＞は、メモリセルＭＣＣに対する書込を制御する信号であり、書込制御信号ＺＷＤＰ＿ＲＥＦ＜３：０＞およびＷＤＮ＿＜３：０＞は、参照セルＭＣＲに対するデータ書込を制御する信号である。
【０１６１】
したがって、書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞の活性化時、書込制御信号ＺＷＤＰ＿ＲＥＦ＜３：０＞は非活性状態とされ、また、書込制御信号ＷＤＮ＿ＣＥＬ＜３：０＞の活性化時、書込制御信号ＷＤＮ＿ＲＥＦ＜３：０＞は非活性状態とされる。これにより、メモリセルＭＣＣおよび参照セルＭＣＲに対し相補データの書込を行なうことができる。
【０１６２】
ローカルＯＴＰ書込列制御回路１３４は、ＩＯブロック選択信号ＩＯＳＥＬ＜ｉ＞の活性化時活性化され、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞とＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｉ＞およびＯＴＰＷ＿ＲＥＦ＜ｉ＞を受けて、ＯＴＰビット線ライトドライバとトランスミッションゲートの導通を制御する書込制御信号ＴＧＥＮ＿ＣＥＬ＜３：０＞、ＺＴＧＥＮ＿ＣＥＬ＜３：０＞、ＴＧＥＮ＿ＲＥＦ＜３：０＞およびＺＴＧＥＮ＿ＲＥＦ＜３：０＞を生成する。ＯＴＰモードでのデータ書込時、外部からのビット線書込電圧を選択ＩＯブロックに伝達して、データの書込を行なう。したがって、ＯＴＰモードでのデータ書込時においては、ＩＯブロックごとに順次データの書込を行なう。これにより、外部からのビット線書込電圧ＶＲＥＦＢＬを用いて、十分な高さの電圧を供給して、低消費電流で破壊書込を行なうことができる。
【０１６３】
ＯＴＰモード書込制御信号ＴＧＥＮ＿ＣＥＬＬ＜３：０＞、ＺＴＧＥＮ＿ＣＥＬ＜３：０＞は、メモリセルＭＣＣへの書込を行なうときに活性化され、書込制御信号ＴＧＥＮ＿ＲＥＦ＜３：０＞およびＺＴＧＥＮ＿ＲＥＦ＜３：０＞は、参照セルＭＣＲへのデータ書込時に活性化される。これにより、対を成すビット線ＢＬおよびＢＬＢの一方に、書込高電圧を伝達する。
【０１６４】
書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｉ＞の活性化時、メモリセルに対する書込制御信号ＴＧＥＮ＿ＣＥＬ＜３：０＞およびＺＴＧＥＮ＿ＣＥＬ＜３：０＞が、書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞に従って選択的に活性化される。一方、書込データ指示信号ＯＴＰＷ＿ＲＥＦ＜ｉ＞の活性化時、参照セル書込制御信号ＴＧＥＮ＿ＲＥＦ＜３：０＞およびＺＴＧＥＮ＿ＲＥＦ＜３：０＞が、ＯＴＰ書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞に従って選択的に活性化される。
【０１６５】
なお、読出列選択信号ＣＳＬＲ＜３：０＞は、このローカル書込制御回路１３０を素通りし、対応の読出列選択ゲートへ与えられる。
【０１６６】
ＯＴＰビット線ライトドライバが左コラムドライバ４８ｌに設けられており、ローカルＯＴＰ書込列制御回路１３４は、左側のコラムドライバに対して設けられる。
【０１６７】
図２３は、ＯＴＰモードでのデータ書込時のローカル書込制御回路に対する制御信号の印加態様を概略的に示す図である。
【０１６８】
図２３において、ＩＯブロックＩＯ０−ＩＯｋそれぞれに対応して、ローカル書込制御回路１３０（０）−１３０（ｋ）が設けられる。これらのローカル書込制御回路１３０（０）−１３０（ｋ）に対し共通に、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞が与えられる。一方、これらのローカル書込制御回路１３０（０）−１３０（ｋ）に対し、個々にＩＯブロック選択信号およびＯＴＰモード書込データ指示信号が与えられる。すなわち、ローカル書込制御回路１３０（０）に対し、ＩＯブロック選択信号ＩＯＳＥＬ＜０＞、ＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜０＞およびＯＴＰＷ＿ＲＥＦ＜０＞が与えられる。ローカル書込制御回路１３０（ｋ−１）に対し、ＩＯブロック選択信号ＩＯＳＥＬ＜ｋ−１＞、書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｋ−１＞およびＯＴＰＷ＿ＲＥＦ＜ｋ−１＞が与えられ、ローカル書込制御回路１３０（ｋ）に対し、ＩＯブロック選択信号ＩＯＳＥＬ＜ｋ＞および書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｋ＞およびＯＴＰＷ＿ＲＥＦ＜ｋ＞が与えられる。
【０１６９】
ＩＯブロックＩＯ０−ＩＯｋの各々は、メモリセルブロックＭＢおよびローカルＯＴＰライトドライバＯＴＶを含む。ローカルＯＴＰライトドライバＯＴＶは、図７に示す左コラムドライバ４８ｌに含まれる。ＩＯブロックＩＯ０−ＩＯｋそれぞれに対応するローカルＯＴＰライトドライバＯＴＶに対し共通に、パッドＰＡＤ１からのビット線書込電圧ＶＲＥＦＢＬが与えられる。ローカル書込制御回路１３０（０）−１３０（ｋ）は、対応のローカルＯＴＰライトドライバのビット線書込電圧ＶＲＥＦＢＬの伝達を制御する。これにより、ＯＴＰモードでのデータ書込時、各ＩＯブロック単位で、データの書込が行なわれる。
【０１７０】
図２４は、ＰＲＯＭモードでのデータ書込時の制御信号の印加態様を概略的に示す図である。図２４において、ＩＯブロック０−ＩＯｋの左側に、ローカル書込制御回路１３０（ｋ）ｌ−１３０（０）ｌが設けられ、このＩＯブロック０−ＩＯｋの右側に、ローカル書込制御回路１３０（ｋ）ｒ−１３０（０）ｒが設けられる。このローカル書込制御回路１３０（ｋ）ｌ−１３０（０）ｌに対し共通に、ＰＲＯＭモード書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞が与えられ、ローカル書込制御回路１３０（ｋ）ｒ−１３０（０）ｒに対し共通に、ＰＲＯＭモード書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞が与えられる。
【０１７１】
ローカル書込制御回路１３０（０）ｌ−１３０（ｋ）ｌ対し、それぞれ個別に、書込データ指示信号ＷＤＮＬ＜０＞，ＺＷＤＰＬ＜０＞−ＷＤＮＬ＜ｋ＞，ＺＷＤＰＬ＜ｋ＞が与えられ、ローカル書込制御回路１３０（０）ｒ−１３０（ｋ）ｒに対し、個々に、書込データ指示信号の組ＷＤＮＲ＜０＞，ＺＷＤＰＲ＜０＞−ＷＤＮＲ＜ｋ＞，ＺＷＤＰＲ＜ｋ＞が与えられる。したがって、このＰＲＯＭモードでのデータ書込時においては、ＩＯブロックＩＯ０−ＩＯｋに対し並行して、データの書込が行なわれる（マスク信号ＭＡＳＫが非活性状態でデータ書込に対しノンマスク状態のとき）。
【０１７２】
図２５は、図５および図６に示すロウデコーダ４２の構成の一例を概略的に示す図である。図２５において、ロウデコーダ４２は、内部アドレス信号ＩＮＡＤおよび外部アドレス信号ＥＸＡＤの一方および内部制御信号ＩＮＣＴＬおよび外部制御信号ＥＸＣＴＬの一方を選択するマルチプレクサ（ＭＵＸ）１４０と、マルチプレクサ１４０からのロウアドレス信号ＲＡＤおよびロウ系制御信号ＲＣＴＬに従ってデコード動作を行ない、行選択信号ＲＳＥＬ＜ｘ：０＞を生成するロウデコード回路１４２と、この行選択信号ＲＳＥＬ＜ｘ：０＞に従ってワード線選択信号ＷＬＧ＜ｘ：０＞を生成するワード線制御回路１４４と、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってデジット選択信号ＤＬＧ＜ｘ：０＞を生成するデジット線制御回路１４６とを含む。
【０１７３】
マルチプレクサ１４０は、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮの活性化時、書込／読出モード指示信号Ｗ／Ｒが書込モードを示すときには、外部アドレス信号ＥＸＡＤおよび外部制御信号ＥＸＣＴＬを選択する。一方、マルチプレクサ１４０は、イネーブル信号ＰＲＯＭＥＮおよびＯＴＰＥＮのいずれかの活性化時、書込／読出モード指示信号Ｗ／Ｒがデータ読出を指示するときには、また、読出活性化信号ＲＥＡＤの活性状態のとき、内部アドレス信号ＩＮＡＤおよび内部制御信号ＩＮＣＴＬを選択する。この読出活性化信号ＲＥＡＤは内部で電源投入時などにおいて活性化されてデータの読出および初期状態の設定を起動する。
【０１７４】
ロウデコード回路１４２は、ロウ系制御信号ＲＣＴＬに従ってデコードタイミングが設定され、内部ロウアドレス信号ＲＡＤをデコードして行選択信号ＲＳＥＬ＜ｘ：０＞の１つを選択状態へ駆動する。
【０１７５】
ワード線制御回路１４４は、イネーブル信号ＰＲＯＭＥＮ、ＯＴＰＥＮおよびＥＮのいずれかの活性化時、書込／読出モード指示信号Ｗ／Ｒがデータ読出を指示するときに、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってワード線選択信号ＷＬＧ＜ｘ：０＞を生成する。イネーブル信号ＥＮは、内部でのセルデータ読出モード時に活性化され、ワード線制御回路１４４を活性化する。また、このワード線制御回路１４４は、書込／読出モード指示信号Ｗ／Ｒがデータ書込を指示しかつＯＴＰモードイネーブル信号ＯＴＰＥＮが活性状態のときにまた、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってワード線選択信号ＷＬＧ＜ｘ：０＞を生成する。
【０１７６】
デジット線制御回路１４６は、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮの活性化時、書込／読出モード指示信号Ｗ／Ｒがデータ書込を指示するときに活性化され、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってデジット線選択信号ＤＬＧ＜ｘ：０＞を生成する。また、デジット線制御回路１４６は、ＯＴＰモードイネーブル信号ＯＴＰＥＮが活性状態の時には、書込／読出モード指示信号Ｗ／Ｒが書込状態を示していても、非活性状態に維持され、デジット線選択信号ＤＬＧ＜ｘ：０＞を非選択状態に維持する。
【０１７７】
このロウデコーダ４２は、ＩＯブロックＩＯ０−ＩＯｋに対し共通に設けられ、トップロウドライバ（４４ｔ）およびボトムロウドライバ（４４ｂ）に含まれるワード線ドライブ回路およびデジット線ドライブ回路にそれぞれ、ワード線選択信号ＷＬＧ＜ｘ：０＞およびデジット線選択信号ＤＬＧ＜ｘ：０＞を伝達する。
【０１７８】
図２６は、図１４に示す内部アドレス発生回路（１００）および内部制御信号発生回路（１０２）の構成の一例を概略的に示す図である。図２６において、内部アドレス発生回路は、活性化時、外部クロック信号ＥＸＣＬＫを分周して内部クロック信号ＩＮＴＣＬＫを生成する分周回路１５０と、内部クロック信号ＩＮＴＣＬＫに従ってカウント動作を行ない、（ｎ＋１）ビットのカウント値ＰＡ＜ｎ：０＞を生成するアドレスカウンタ１５２と、リセット信号ＣＮＴＲＳＴに従ってセットされ、かつ最上位カウントビットＰ＜ｎ＞に従ってリセットされるセット／リセットフリップフロップ１５４と、この活性化時、内部クロック信号ＣＩＮＴＣＬＫに同期して内部制御信号ＩＮＣＴＬを生成する内部制御信号生成回路１５６を含む。
【０１７９】
分周回路１５０は、カウントリセット信号ＣＮＴＲＳＴの活性化に従ってその内部状態が初期状態に設定され、セット／リセットフリップフロップ１５４の出力Ｑからのカウントイネーブル信号ＣＮＴＥＮの活性状態の間分周動作を行ない、外部クロック信号ＥＮＣＬＫをたとえば２分周して内部クロック信号ＩＮＴＣＬＫを生成する。カウントリセット信号ＣＮＴＲＳＴは、リセット信号ＰＯＲ＿ＲＳＴと書込／読出モード指示信号Ｗ／Ｒとの論理和により生成され、電源投入時またはシステムリセット時またはテストモード時のデータ読出モード時に活性化される。
【０１８０】
アドレスカウンタ１５２は、カウントリセット信号ＣＮＴＲＳＴの活性化に従って初期値にそのカウント値がリセットされ、内部クロック信号ＩＮＴＣＬＫのカウントを行ない、カウント値ＰＡ＜ｎ：０＞を生成する。このカウント値ＰＡ＜ｎ：０＞のうちのｎビットカウントＰＡ＜ｎ−１：０＞が内部アドレスＩＮＡＤとしてコラムデコーダおよびロウデコーダへ与えられる。
【０１８１】
セット／リセットフリップフロップ１５４は、カウントリセット信号ＣＮＴＲＳＴの活性化時セットされ、かつ最上位カウントビットＰＡ＜ｎ＞が、Ｈレベルとなるとリセットされる。
【０１８２】
内部制御信号生成回路１５６は、カウントイネーブル信号ＣＮＴＥＮが活性状態の間、内部クロック信号ＩＮＴＣＬＫに従って所定のシーケンスで内部制御信号ＩＮＣＴＬを生成する。内部制御信号ＩＮＣＴＬは、制御信号ＩＮＣＴＬＡ（コラム系制御信号ＣＣＴＬ、ロウ系制御信号ＲＣＴＬ）、読出活性化信号ＲＥＡＤ、および読出イネーブル信号ＥＮを含む。読出活性化信号ＲＥＡＤは、システムリセット時等においてＰＲＯＭ／ＯＴＰマジ回路に格納されたデータを読出すモードを活性化し、この信号に従ってセンスアンプが活性化され、内部データの読出およびヒューズレジスタへのデータの格納が行われる。また、マルチプレクサ１４０が、内部信号ＩＮＣＬＴおよびＩＮＡＤを選択する状態に設定される。
【０１８３】
この内部制御信号生成回路１５６からの内部制御信号ＩＮＣＴＬが利用されるのはデータ読出モード時であるため、ワード線選択タイミングおよびビット線選択タイミングおよびセンスアンプ活性化タイミングが、それぞれ制御信号ＲＣＴＬ、ＣＣＴＬおよびＲＥＡＤに従って設定される。ヒューズレジスタには、内部クロック信号ＩＮＴＣＬＫに同期して、与えられたデータが順次たとえばファーストイン・ファーストアウト態様で格納されればよい。
【０１８４】
この図２６に示す構成において、分周回路１５０およびセット／リセットフリップフロップ１５４が、図１４に示す内部アドレス発生回路１００および内部制御信号発生回路１０２により共有され、アドレスカウンタ１５２および内部制御信号生成回路１５６は、それぞれ、内部アドレス発生回路１００および内部制御信号発生回路１０２に含まれる。
【０１８５】
図２７は、図２６に示す内部アドレス発生回路の動作を示すタイミング図である。以下、図２７を参照して、図２６に示す回路の内部アドレス発生動作について説明する。
【０１８６】
まず、カウントリセット信号ＣＮＴＲＳＴが与えられる。このカウントリセット信号ＣＮＴＲＳＴは、たとえば電源投入検出信号ＰＯＲによるリセット信号または外部からのデータ読出開始時に与えられるリセット信号である。カウントリセット信号ＣＮＴＲＳＴの活性化に従ってセット／リセットフリップフロップ１５４がセットされ、その出力するカウントイネーブル信号ＣＮＴＥＮがＨレベルとなる。
【０１８７】
分周回路１５０が、カウントイネーブル信号ＣＮＴＥＮの活性化（Ｈレベルへの駆動）に従って外部クロック信号ＥＸＣＬＫを分周し、内部クロック信号ＩＮＴＣＬＫを生成する。図２７においては、分周回路１５０は、外部クロック信号ＥＸＣＬＫを２分周して、内部クロック信号ＩＮＴＣＬＫを生成する動作を一例として示す。アドレスカウンタ１５２は、この内部クロック信号ＩＮＴＣＬＫに同期してカウント初期値からカウントし、そのカウント値を内部クロック信号ＩＮＴＣＬＫに従って増分する。
【０１８８】
アドレスカウンタ１５２からのカウントビットＰＡ＜ｎ−１：０＞が０から…（Ｍ−１）まで増大されると、ＰＲＯＭ／ＯＴＰマージ回路に含まれるメモリセルに対するアクセスが完了する。次のクロックサイクルにおいて、アドレスカウンタ１５２のカウント値が増分されると、最上位カウントビットＰＡ＜ｎ＞がＨレベルに立上がり、セット／リセットフリップフロップ１５４がリセットされ、カウントイネーブル信号ＣＮＴＥＮが非活性化される。カウントビットＰＡ＜ｎ−１：０＞はすべてのビットが“０”の状態にある。したがって、カウントリセット信号ＣＮＴＲＳＴと最上位カウントビットＰＡ＜ｎ＞を利用することにより、たとえばＭＲＡＭの電源投入時、内部に格納されたデータを読出してヒューズレジスタにデータを格納して内部回路を所定の状態に設定することができる。
【０１８９】
また、内部制御信号生成回路１５６は、カウントイネーブル信号ＣＮＴＥＮが活性状態の間、読出指示信号ＲＥＡＤおよびイネーブル信号ＥＮを生成し、図２５に示すワード線制御回路１４４にイネーブル信号ＥＮを与え、またマルチプレクサ１４０に読出活性化信号ＲＥＡＤを与える。
【０１９０】
また、この読出イネーブル信号ＥＮは、図２０に示す読出列制御回路１１８へ与えられ、読出イネーブル信号ＥＮの活性化時、内部で読出列選択信号ＣＳＬＲ＜３：０＞を、コラムでコード回路からの列選択信号に従って生成する。
【０１９１】
電源投入検出信号ＰＯＲをカウントリセット信号ＣＮＴＲＳＴとして利用する場合、ノーマルアレイの動作を制御するメインコントロール回路内に電源投入検出回路が設けられていればよく、ＰＲＯＭ／ＯＴＰアレイの動作を制御する回路に対し共通に電源投入検出回路が設けられていればよい。ＰＲＯＭモードでのデータ読出時、カウントリセット信号ＣＮＴＲＳＴが、外部からの読出モード指示信号（Ｒ）に従って活性化される構成が利用されればよい。また、ＯＴＰモードでのデータ読出時（ＯＴＰライトベリファイ動作時）においても同様、外部からの読出モード指示信号（Ｗ／Ｒ）に従って強制的にカウントリセット信号ＣＮＴＲＳＴが活性化される構成が利用されれば、ベリファイ動作時内部でアドレスを生成することができる。
【０１９２】
図２８は、図６に示す多数決回路ＭＪＫ０−ＭＪＫｋの構成の一例を示す図である。これらの多数決回路ＭＪＫ０−ＭＬＫｋは、すべて同一構成を有するため、図２８においては、多数決回路ＭＪＫｉを代表的に示す。
【０１９３】
図２８において、多数決回路ＭＪＫｉは、電源ノードと出力ノード１６０ａの間に互いに直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、電源ノードと出力ノード１６０ｂの間に互いに直列接続されるＰチャネルＭＯＳトランジスタＰＱ４，ＰＱ５と、ＭＯＳトランジスタＰＱ４と並列に接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。出力ノード１６０ａおよび１６０ｂは出力信号線１６２により相互接続される。
【０１９４】
ＭＯＳトランジスタＰＱ１およびＰＱ４のゲートへ、入力信号ＩＮＣが与えられ、ＭＯＳトランジスタＰＱ２およびＰＱ３のゲートへ入力信号ＩＮＢが与えられる。ＭＯＳトランジスタＰＱ５のゲートに入力信号ＩＮＡが与えられる。
【０１９５】
この多数決回路ＭＪＫｉは、さらに、出力ノード１６０ａと接地ノードの間に互いに直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ１と、ＭＯＳトランジスタＮＱ１と並列に接続されるＮチャネルＭＯＳトランジスタＮＱ３と、出力ノード１６０ｂと接地ノードの間に互いに直列に接続されるＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ５を含む。ＭＯＳトランジスタＮＱ１およびＮＱ５のゲートへ、入力信号ＩＮＣが与えられ、ＭＯＳトランジスタＮＱ３およびＮＱ４のゲートへ入力信号ＩＮＢが与えられる。ＭＯＳトランジスタＮＱ２のゲートに入力信号ＩＮＡが与えられる。
【０１９６】
この出力信号線１６２上の信号がインバータＩＮＶにより反転され、多数決判定結果信号ＯＵＴが生成される。
【０１９７】
図２９は、この図２８に示す多数決回路ＭＪＫｉの入出力論理を一覧にして示す図である。この図２９に示すように、図２８に示す多数決回路ＭＪＫｉは、入力信号ＩＮＡが論理値“０”（Ｌレベル）のときに、入力信号ＩＮＢおよびＩＮＣの論理積演算結果を出力信号ＯＵＴとして生成する。一方、入力信号ＩＮＡが論理値“１”（Ｈレベル）のとき、入力信号ＩＮＢおよびＩＮＣの論理和演算結果が出力信号ＯＵＴとして生成される。
【０１９８】
すなわち、図２８の多数決回路ＭＪＫｉにおいて、入力信号ＩＮＡがＬレベルのときには、ＭＯＳトランジスタＮＱ２がオフ状態、ＭＯＳトランジスタＰＱ５がオン状態となる。この状態においては、入力信号ＩＮＢおよびＩＮＣがともにＨレベルのときには、ＭＯＳトランジスタＰＱ１−ＰＱ４がオフ状態、ＭＯＳトランジスタＮＱ４およびＮＱ５がオン状態となり、出力ノード１６０ｂがＬレベルとなる。したがって、インバータＩＮＶからの出力信号ＯＵＴは、Ｈレベル（論理値“１”）となる。
【０１９９】
また、入力信号ＩＮＡがＬレベルのとき、入力信号ＩＮＢおよびＩＮＣの少なくとも一方がＬレベルのときには、ＭＯＳトランジスタＮＱ４およびＮＱ５の少なくとも一方がオフ状態となり、出力ノード１６０ａおよび１６０ｂの放電経路は遮断される。このとき、ＭＯＳトランジスタＰＱ３およびＰＱ４の少なくとも一方とＭＯＳトランジスタＰＱ５がオン状態となり、出力信号線１６２は電源電圧ＶＤＤレベルに充電され、インバータＩＮＶからの出力信号ＯＵＴは、Ｌレベル（論理値“０”）となる。
【０２００】
入力信号ＩＮＡがＨレベルのときには、ＭＯＳトランジスタＰＱ５がオフ状態、ＭＯＳトランジスタＮＱ２がオン状態となる。入力信号ＩＮＢおよびＩＮＣがともにＬレベルのときには、ＭＯＳトランジスタＰＱ１およびＰＱ２がオン状態、ＭＯＳトランジスタＮＱ１およびＮＱ３、ＮＱ４およびＮＱ５がすべてオフ状態であり、出力信号線１６２が電源電圧ＶＤＤレベルに充電され、インバータＩＮＶからの出力信号ＯＵＴはＬレベルとなる。
【０２０１】
また、入力信号ＩＮＡがＨレベルでありかつ入力信号ＩＮＢおよびＩＮＣの少なくとも一方がＨレベルのとき、ＭＯＳトランジスタＰＱ５がオフ状態、ＭＯＳトランジスタＰＱ１およびＰＱ２の少なくとも一方がオフ状態となり、出力信号線１６２両端の出力ノード１６０ａおよび１６０ｂを充電する経路は遮断される。一方、ＭＯＳトランジスタＮＱ２がオン状態であり、入力信号ＩＮＢおよびＩＮＣに従ってＭＯＳトランジスタＮＱ１およびＮＱ３の少なくとも一方がオン状態となると、出力信号線１６２が接地電圧ＶＳＳレベルに放電される。したがって、インバータＩＮＶからの出力信号ＯＵＴがＨレベルとなる。これにより、図２８に示す多数決回路ＭＪＫｉは、図２９に示す真理値表を満たし、多数決処理を入力信号に対して行っている。
【０２０２】
図２８に示す多数決回路ＭＪＫｉを利用することにより、通常のＡＮＤ／ＮＯＲ複合ゲートを利用する構成に比べて、トランジスタ素子数を低減することができ、応じて、多数決回路のレイアウト面積を低減することができる。
【０２０３】
通常のＭＲＡＭにおいては、ＰＲＯＭモードでのデータの書込を行なった後、最終テスト工程で設定されたデータをＯＴＰモードで書込む。したがって、チップ単体で出荷されるときには、このＰＲＯＭ／ＯＴＰマージ回路は、ＯＴＰモードで動作し、データの読出のみが実行される。従って、書込時に用いられる電圧ＶＲＥＦＤＬおよびＶＲＥＦＢＬは、出荷後においては使用されない。従って、これらの電圧ＶＲＥＦＤＬおよびＶＲＥＦＢＬを伝達するパッド（ＰＡＤ０，ＰＡＤ１）は、出荷時において例えば接地電圧レベルに固定されればよい。この構成は、これらの電圧を供給するパッドに対してスイッチングトランジスタを設けて、内部で制御信号により、スイッチングトランジスタをオン状態に設定することにより実現される。
【０２０４】
以上のように、この発明の実施の形態１に従えば、共通のメモリアレイを、ＰＲＯＭおよびＯＴＰＯＭで動作させ、特にＯＴＰモードでのデータ書込時には、メモリセルに破壊書込を行なっている。したがって、レイアウト面積を、ＰＲＯＭおよびＯＴＰＲＯＭを別々に設ける構成に比べて低減することができ、また、ＰＲＯＭモードでのデータ書換を行なうことができる。またＯＴＰモードでデータ書込を行なうことにより、ＭＲＡＭの実使用時においてノーマルアレイの生成する磁界リークにより、その記憶データが破壊されることがなく、長期にわたって安定にデータを保持することができる。
【０２０５】
［実施の形態２］
図３０は、この発明の実施の形態２に従うＰＲＯＭ／ＯＴＰマージ回路の要部の構成をノーマルアレイのセル構造とともに示す図である。図３０においては、ＰＲＯＭ／ＯＴＰアレイ４０において、メモリセルＭＣが、可変磁気抵抗素子ＶＲと選択トランジスタＳＴの直列体で構成される。この選択トランジスタＳＴのゲート絶縁膜の膜厚はＴｏｘ１である。
【０２０６】
一方、ビット線書込ドライブ回路７０において、ＯＴＰモードでデータの書込を行なうＯＴＰライトドライブ回路が示される。このＯＴＰライトドライブ回路において、ビット線ＢＬとビット線書込高電圧ＶＲＥＦＢＬを供給するノードとの間にＣＭＯＳトランスミッションゲート１７０および書込列選択ゲート１７２が直列に接続される。ＣＭＯＳトランスミッションゲート１７０はＰチャネルＭＯＳトランジスタＰＴおよびＮチャネルＭＯＳトランジスタＮＴ１の並列体を含み、それぞれのゲートに、書込制御信号ＴＧＥＮ＿ＣＥＬおよびＺＴＧＥＮ＿ＣＥＬが与えられる。
【０２０７】
書込列選択ゲート１７２は、ＮチャネルＭＯＳトランジスタＮＴ２を含み、そのゲートに書込列選択信号ＣＳＬＷ＿ＯＴＰが与えられる。これらのＭＯＳトランジスタＰＴ、ＮＴ１およびＮＴ２のゲート絶縁膜の膜厚は、選択トランジスタＳＴと同様、Ｔｏｘ１である。
【０２０８】
なお、このＣＭＯＳトランスミッションゲート１７０および書込列選択ゲート１７２は、図１０に示すＣＭＯＳトランスミッションゲート９０，９２、書込列線選択ゲート９１，９３にそれぞれ対応する。
【０２０９】
ノーマルアレイ２においてノーマルＭＲＡＭセルＭＣＭが、ビット線ＢＬとワード線ＷＬおよびデジット線ＤＬとの交差部に対応して配置される。ＭＲＡＭセルＭＣＭは、可変磁気抵抗素子ＶＲＭおよび選択トランジスタＳＴＭを含む。この可変磁気抵抗素子ＶＲＭは、メモリセルＭＣの可変磁気抵抗素子ＶＲと同一構造である。ＭＲＡＭセルＭＣＭの選択トランジスタＳＴＭは、そのゲート絶縁膜が膜圧Ｔｏｘ２である。ゲート絶縁膜膜厚Ｔｏｘ１およびＴｏｘ２の関係としては、ＰＲＯＭ／ＯＴＰアレイ４０に含まれるメモリセルＭＣの選択トランジスタＳＴのゲート絶縁膜膜厚Ｔｏｘ１が、ＭＲＡＭセルＭＣＭの選択トランジスタＳＴＭのゲート絶縁膜膜厚Ｔｏｘ２よりも大きくされる。
【０２１０】
ＯＴＰモードでのデータ書込時においては、ビット線書込電圧ＶＲＥＦＢＬは、電源電圧の２倍程度の電圧レベルに設定される。また、書込列選択信号ＣＳＬＷ＿ＯＴＰも、このビット線書込電圧ＶＲＥＦＢＬを伝達するため、昇圧され電源電圧よりも高い電圧レベルに設定され、また、書込制御信号ＺＴＧＥＮ＿ＣＥＬも高い電圧レベルに設定される。また、選択トランジスタＳＴにおいては、可変磁気抵抗素子ＶＲへの書込時、高電圧が印加され、大きな電流が流れる。また、可変磁気抵抗素子ＶＲの破壊後、超低抵抗状態となり、高電圧が選択トランジスタＳＴに伝達される。特に選択列非選択行のメモリセルＭＣにおいて、このメモリセルが書込完了後の超低抵抗状態の可変磁気抵抗素子を有している場合、高電圧が選択トランジスタＳＴのゲート絶縁膜に印加される。したがって、これらのトランジスタＰＴ、ＮＴ１、ＮＴ２およびＳＴのゲート絶縁膜膜厚を十分厚くし、その絶縁耐圧を保証し、ＯＴＰモードでのデータ書込時に絶縁破壊が発生するのを防止する。
【０２１１】
ノーマルアレイ２においてＭＲＡＭセルＭＣＭにおいては、選択トランジスタＳＴＭのゲート絶縁膜には高電圧は印加されないため、できるだけ薄くし、高速で選択トランジスタＳＴＭを動作させる。この選択トランジスタのゲート絶縁膜をＰＲＯＭ／ＯＴＰアレイにおいて厚くするために、選択トランジスタのピッチをＭＲＡＭアレイの選択トランジスタのピッチよりも大きくする。以下、ＰＲＯＭ／ＯＴＰアレイおよびノーマルＭＲＡＭアレイのメモリセルの配置について説明する。
【０２１２】
［ノーマルアレイの構成］
図３１は、ノーマルアレイ２のメモリセルの平面レイアウトを概略的に示す図である。図３１においては、４行４列に配置されるメモリセルの平面レイアウトを概略的に示す。１つのメモリセルの領域は、図３１において破線の矩形領域２００で示す。この破線で示すブロック、すなわち基本単位領域２００に対して１つのノーマルメモリセル（ＭＲＡＭセル）の形成領域が割当てられる。
【０２１３】
図３１において、Ｘ方向に連続的に延在して活性領域（不純物領域）２３０ａおよび２３０ｂがそれぞれ形成される。この活性領域２３０ａおよび２３０ｂはソース拡散配線（不純物領域）を構成し、２列のメモリセルに共通に設けられる。この活性領域２３０ａおよび２３０ｂと同一工程で、矩形形状のドレイン不純物領域２３１ａ、２３１ｂ、２３１ｃおよび２３１ｄがメモリセル形成領域２０のＸ方向に関して中央位置からずれて配置される。ドレイン不純物領域２３１ａおよび２３１ｂは、Ｘ方向において各基本単位領域２００の境界領域に関して鏡映対称に配置される。同様、ドレイン不純物領域２３１ｃおよび２３１ｄも、Ｘ方向に関して基本単位領域２００の境界領域に関して鏡映対称に配置される。Ｙ方向においても、同様、基本単位領域２００の境界領域に関してドレイン不純物領域２３１ａおよび２３１ｃが鏡映対称に配置され、また不純物領域２３１ｂおよび２３１ｄも鏡映対称に配置される。
【０２１４】
ソース不純物領域２３０ａとドレイン不純物領域２３１ａおよび２３１ｂとの間の領域に、Ｘ方向に連続的に延在して、たとえばポリシリコンで構成されるゲートワード線２３２ａが配置され、また、ソース不純物領域２３０ａとドレイン不純物領域２３１ｃおよび２３１ｄとの間に、ゲートワード線２３２ｂがＸ方向に延びるように配置される。同様、ソース不純物領域２３０ｂについても、その両側にＸ方向に連続的に延在するゲートワード線２３２ｃおよび２３２ｄが設けられる。
【０２１５】
これらのゲートワード線２３２ａ、２３２ｂ、２３２ｃおよび２３２ｄは、それぞれＸ方向において所定の間隔で、Ｙ方向に基本単位領域２００の境界まで延在する突出部２３３ａ、２３３ｂ、２３３ｃおよび２３３ｄを有する。これらの突出部２３３ａ、２３３ｂ、２３３ｃおよび２３３ｄは、Ｘ方向において４ビットのメモリセルごとに配置され、Ｙ方向に隣接するゲートワード線（たとえばゲートワード線２３２ａおよび２３２ｂ）においては、２ビットのメモリセル分ずれて配置される。
【０２１６】
同じソース不純物領域２３０ａに対して設けられるゲートワード線２３２ａおよび２３２ｂの突出部２３３ａおよび２３３ｂは、互いに逆方向に配置され、またソース不純物領域２３０ｂに対して配置されるゲートワード線２３２ｃおよび２３２ｄに対して設けられる突出部２３３ｃおよび２３３ｄも、Ｙ方向において反対方向に突出するように配置される。ゲートワード線の１本おきのゲートワード線２３２ａおよび２３２ｃの突出部２３３ａおよび２３３ｃは同じ位置に設けられ、また、突出部２３３ｂおよび２３３ｄは、Ｘ方向における同じ位置に設けられる。隣接ゲートワード線において、Ｘ方向において異なる位置に突出部２３３ｂおよび２３３ｃを配置することにより、十分余裕をもってワード線突出部を配置することができる。このワード線突出部を用いて、階層ワード線構造を実現する。
【０２１７】
ソース不純物領域２３０ａおよび２３０ｂに対して、ソースコンタクト２３６ａおよび２３６ｂがノーマルセル境界領域に対応して配置される。これらのソースコンタクト２３６ａおよび２３６ｂは、それぞれＸ方向において、一例として、２ビットのノーマルメモリセルごとに配置される。
【０２１８】
ドレイン不純物領域２３１ａ−２３１ｄに対しても、ドレインコンタクト２３５ａ、２３５ｂ、２３５ｃおよび２３５ｄがそれぞれ設けられる。これらのドレインコンタクト２３５ａ−２３５ｄは、基本単位領域２００の境界領域についてＸ方向およびＹ方向に関して鏡映対称に配置される。突出部２３３ａ−２３３ｄに対しては、それぞれ、シャント用コンタクト３４が設けられる。このシャント用コンタクト２３４を介して、後に説明する上層メタル配線との電気的接続を形成する。ドレイン不純物領域に対するコンタクト２３５ａ−２３５ｄは、それらの上層に形成される可変抵抗素子にプラグを介して電気的に結合される。
【０２１９】
このドレイン不純物領域間の距離が長い領域に、ゲートワード線突出部２３３ａ−２３３ｄを配置することにより、余裕をもってこれらの突出部を配置することができる。また、これらの突出部２３３ａ−２３３ｄは、基本単位領域２００のＹ方向についての境界領域にまで延在させることにより、ドレインコンタクト２３５ａ−２３５ｄ各々とシャント用コンタクト２３４の距離を十分に大きくとることができる。したがって、突出部のパターニング時の位置ずれまたはパターンずれ（パターニング不良）が生じても、ドレイン不純物領域と突出部との重なり、突出部とドレインコンタクトの接触などの不良の発生を回避することができる。また、シャント用コンタクト２３４およびドレインコンタクト２３５ａ−２３５ｄを、メモリセル微細化時においても十分に余裕をもって配置することができる。
【０２２０】
また、メモリセル形成領域においてワード線シャント領域を設けることができ、メモリアレイ（ノーマルアレイ）の面積増大を抑制することができる。
【０２２１】
また、ドレインコンタクト２３５ａ−２３５ｄは、Ｘ方向に沿ってメモリセル形成領域境界に関して鏡映対称に配置される。したがってこれらのドレインコンタクト２３５ｂおよび２３５ａのＸ方向における距離を、ソースコンタクト２３６ａおよび２３６ｂ形成領域に対応する領域において広くすることができる。これにより、この領域においてメタルソース線をＹ方向に沿って連続的に延在して配置することができる。メタルソース線の幅を十分広くすることができ、ソース線抵抗を十分に低減することができる。
【０２２２】
図３２は、図３１に示す平面レイアウトの上層の第１メタル配線のレイアウトを概略的に示す図である。図３２においては、ゲートワード線２３２ａ−２３２ｄと、ドレインコンタクト２３５ａ−２３５ｄ、およびシャント用コンタクト２３４を併せて示す。
【０２２３】
図３２において、ドレインコンタクト２３５ａ−２３５ｄそれぞれに対応して第１メタル配線で形成される第１中間配線２４０ａ−２４０ｄが配置される。第１中間配線２４０ａおよび２４０ｂが、Ｘ方向に沿って交互に配置され、第１中間配線２４０ｃおよび２４０ｄが、Ｘ方向に沿って交互に配置される。Ｙ方向において、第１中間配線２４０ａおよび２４０ｃが交互に配置され、また、第１中間配線２４０ｂおよび２４０ｄがＹ方向において交互に配置される。
【０２２４】
これらの第１中間配線２４０ａ−２４０ｄは、Ｙ方向に長い矩形形状を有し、基本単位領域２００の境界から対応のゲートワード線２３２ａおよび２３２ｂを横切るように配置される。これらの第１中間配線２４０ａ−２４０ｄは、上層に形成される可変磁気抵抗素子との電気的に接続をとるための中間プラグの一部を構成し、アクセストランジスタのドレイン不純物領域２３１ａ−２３１ｄ（図３２には示さず）が、対応のドレインコンタクト２３５ａ−２３５ｄを介して上方の可変磁気抵抗素子と電気的に接続される。
【０２２５】
第１中間配線２４０ａ−２４０ｄは、Ｘ方向およびＹ方向に沿って同一パターンで繰返し配置される。基本単位領域２００において、これらの第１中間配線２４０ａ−２４０ｄは、各々ほぼ中央領域に配置される。
【０２２６】
第１中間配線２４０ａ−２４０ｄに対して第１ビア２４２ａ−２４２ｄが、上層配線との接続のために、それぞれ、ドレインコンタクト２３５ａ−２３５ｄに対応して設けられる。これらの第１ビア２４２ａ−２４２ｄは、Ｘ方向およびＹ方向に沿ってほぼ整列して配置される。第１ビア２４２ａおよび２４２ｂは、Ｘ方向において交互に配置され、第１ビア２４２ｃおよび２４２ｄがＸ方向において交互に配置される。第１ビア２４２ａおよび２４２ｃはＹ方向において交互に配置され、第１ビア２４２ｂおよび２４２ｄがＹ方向において交互に配置される。
【０２２７】
第１中間配線２４０ａおよび２４０ｂの間に、ゲートワード線２３２ａおよび２３２ｃそれぞれに対応して第１中間配線２４４ａおよび２４４ｃが、Ｙ方向に沿って整列して配置され、また、ゲートワード線２３２ｂおよび２３２ｄに対応してかつシャント用コンタクト２３４に対応して第１中間配線２４４ｂおよび２４４ｄがＹ方向に整列して配置される。これらの第１中間配線２４４ａ−２４４ｄは、ワード線シャント構造実現のための中間配線であり、対応のシャント用コンタクト２３４から対応のゲートワード線２３２ａ−２３２ｄ上にまで延在して配置される。隣接列においては、シャント用コンタクト２３４は２メモリセルのピッチをおいて配置され、同一行においては、シャント用コンタクト２３４は、２行のメモリセルごとに配置される。したがって、中間配線２４４ａ−２４４ｄも、シャント用コンタクト２３４と同様のピッチをもって配置される。
【０２２８】
シャント用の第１中間配線２４４ａおよび２４４ｃに対し対応のゲートワード線２３２ａおよび２３２ｃの上層において第１ビア２４６ａおよび２４６ｃが設けられ、また、第１中間配線２４４ｂおよび２４４ｄに対してもそれぞれ対応のゲートワード線２３２ｃおよび２３２ｄ上層において第１ビア２４６ｂおよび２４６ｄが設けられる。このシャント用の第１中間配線２４４ａ−２４４ｄは、Ｙ方向に関して並進対称に配置される。
【０２２９】
ソースコンタクト２３６ａおよび２３６ｂに対応して中央部にＹ方向に連続的に延在する第１メタル配線で形成されるメタルソース線２４８が配設される。このメタルソース線２４８は、ソースコンタクト２３６ａおよび２３６ｂを介して下層のソース不純物領域（図３２には示さず）に電気的に接続される。
【０２３０】
ワード線シャント用の第１ビア２４６ａは、ドレイン接続用の第１ビア２４２ａおよび２４２ｂとジグザグ状に配置され、また、他のワード線コンタクト用の第１中間配線２４４ｂ−２４４ｄに対する第１ビア２４６ｂ−２４６ｄも、ドレイン接続用の第１ビア２４２ａ−２４２ｄとジグザグ状に配置される。これにより、第１ビア間の距離を十分にとることができる。また、ドレイン不純物領域間の距離が狭くても、ドレインコンタクト２３５ａ−２３５ｄのＸ方向の隣接ドレインコンタクト間の距離が十分大きいため、十分な幅をもってメタルソース線２４８を配置することができ、応じて、低抵抗のメタルソース線２４８を配置することができる。
【０２３１】
また、Ｘ方向において、ソースコンタクト２３６ａの両側に位置するドレインコンタクト２３５ａおよび２３５ｂを、ドレイン不純物領域２３１ａおよび２３１ｂの中心に対してソースコンタクト２３６ａから離れる方向にずらして配置させることにより、第１中間配線２４０ａおよび２４０ｂと同層に形成されるメタルソース線２４８の線幅を広くして抵抗を低減することができる。
【０２３２】
図３３は、図３２に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを第２ビアの配置とともに示す図である。図３３においては、下層の第１メタル配線の配置も併せて示す。
【０２３３】
図３３において、第１中間配線２４０ａ−２４０ｄそれぞれに交差するようにＸ方向に長い矩形形状に第２メタル配線で構成される第２中間配線２５０ａ−２５０ｄがそれぞれ対応して配置される。これらの第２中間配線２５０ａ−２５０ｄにおいて、Ｘ方向に沿って第２中間配線２５０ａおよび２５０ｂが交互に配置され、また、Ｘ方向に沿って第２中間配線２５０ｃおよび２５０ｄが交互に配置される。
【０２３４】
図３２に示すシャント用の第１中間配線２４４ａ−２４４ｄに対応して設けられた第１ビア２４６ａ−２４６ｄ上に、Ｘ方向に連続的に延在して図示しないゲートワード線に対応して第２メタル配線（メタルワード線）２５２ａ−２５２ｄが配置される。これらの第２メタル配線２５２ａ−２５２ｄは、それぞれ第１ビア２４６ａ−２４６ｄを介して下部の第１中間配線２４４ａ−２４４ｄに接続される。第１中間配線２４４ａ−２４４ｄは、それぞれ、図３２に示すシャント用コンタクト２３４を介して対応のゲートワード線に電気的に接続される。したがって、これらの第２メタル配線２５２ａ−２５２ｄは、それぞれその下層に配置されるゲートワード線に電気的に接続される。これにより、ワード線がゲートワード線およびメタルワード線で構成されるワード線階層構造が実現され、低抵抗のワード線が実現される。
【０２３５】
これらの第２メタル配線２５２ａ−２５２ｄは、第１中間配線２４４ａ−２４４ｄの上層のメタル配線である。したがって、シャント用の第１中間配線２４４ａ−２４４ｄが、Ｙ方向についての基本単位領域２００の境界部にまで延在する場合においても、これらのシャント用の第１中間配線２４４ａ−２４４ｄは、第２メタル配線２５２ａ−２５２ｄの配置には何ら悪影響を及ぼさない。
【０２３６】
図３４は、図３３に示す平面レイアウトの上層の第３メタル配線の平面レイアウトを概略的に示す図である。この図３４においては、第２メタル配線の配置も併せて示す。
【０２３７】
図３４において、第２中間配線２５０ａ−２５０ｄそれぞれに対応して第３メタル配線で構成される第３中間配線２６０ａ−２６０ｄが、それぞれ対応の第２中間配線と重なり合うように配置される。これらの第３中間配線２６０ａ−２６０ｄは、それぞれ第２ビアＶａ−Ｖｄを介してそれぞれ対応の第２中間配線２５０ａ−２５０ｄに電気的に接続される。
【０２３８】
第２メタル配線２５２ａ−２５２ｄそれぞれに対応して重なり合うように第３メタル配線２６２ａ−２６２ｄが配置される。これらの第３メタル配線２６２ａ−２６２ｄは、下層の第２メタル配線２５２ａ−２５２ｄとは非接触である。所定の間隔で、ワード線コンタクト用の第２ビア２４６ａ−２４６ｄがそれぞれ配置されるが、これらの第２メタル配線２５２ａ−２５２ｄと下層の第１中間配線（２５０ａ−２５０ｄ）との間の電気的接続をとるためのものである。
【０２３９】
これらの第２メタル配線２５２ａ−２５２ｄに重なり合うように第３メタル配線２６２ａ−２６２ｄを配置することにより、上層の可変磁気抵抗素子および書込ワード線（デジット線）の配置の段差を均一にする。また、図示しないプロセッサと同一製造工程で、このＭＲＡＭセルを形成することを可能とする。
【０２４０】
図３５は、図３４に示す平面レイアウトの上層の第４メタル配線の平面レイアウトを概略的に示す図である。図３５においては、図３４に示す第３メタル配線２６０ａ−２６０ｄおよび２６２ａ−２６２ｄの配置を併せて示す。
【０２４１】
図３５において、第４メタル配線で構成される第４中間配線２６５ａ−２６５ｄが、それぞれ、第３中間配線２６０ａ−２６０ｄと重なり合うように配置される。これらの第４中間配線２６５ａ−２６５ｄは、それぞれ、対応の第３中間配線２６０ａ−２６０ｄと第３ビアＶＶａ−ＶＶｄを介して電気的に接続される。
【０２４２】
一方、第３メタル配線２６２ａ−２６２ｄと重なり合うように、第４メタル配線２６７ａ−２６７ｄが配設される。これらの第４メタル配線２６７ａ−２６７ｄは、書込ワード線（デジット線）を構成する。
【０２４３】
図３６は、図３５に示す平面レイアウト上に配置される可変磁気抵抗素子の平面レイアウトを概略的に示す図である。図３６において、基本単位領域２００各々において、同一形状のパターンが配置される。すなわち、第４中間配線２６５ａ−２６５ｄの各々の中央部に第３ビア２６９が配置される。この第３ビア２６９上に、ほぼ正方形形状の局所配線２７０が配置される。この局所配線２７０は、第３ビア２６９を介して下層の第４中間配線２６５ａ−２６５ｄに電気的に接続される。この局所配線２７０および第３ビア２６９の配置は、図３６に示す４行４列に配置される基本単位領域２００において同じであるため、これらの構成要素に対する参照符号は、４行４列の外周に沿って配置される基本単位領域に対してのみ付す。
【０２４４】
局所配線２７０上の第４メタル配線２６７ａ−２６７ｄと対応する位置に可変磁気抵抗素子２７２が配置される。この可変磁気抵抗素子２７２は、一例としてトラック状の楕円形状を有する。この可変磁気抵抗素子は、その周辺領域における磁化反転を抑制して誤書込が生じるのを抑制するような形状に形成されても良い。
【０２４５】
可変磁気抵抗素子２７２の中央部に、上部電極２７４が配置される。この上部電極２７４は、その上層に配置されるビット線に対する電気的コンタクトを形成する機能を併せて有する。
【０２４６】
この図３６に示すように、可変磁気抵抗素子に関連する部分のレイアウトは、すべてＸ方向およびＹ方向において同じパターンが繰返し配置される。これにより、可変磁気抵抗素子のパターンレイアウトを簡略化し、正確なパターニングを実現し、可変磁気抵抗素子の抵抗値のばらつきを抑制する。
【０２４７】
図３７は、図３６に示す平面レイアウトの上層の第５メタル配線のレイアウトを概略的に示す図である。図３７においては、ＭＲＡＭセルの構成について、１つのＭＲＡＭセルの平面レイアウトに対してのみ参照番号を付す。１つの基本単位領域２００における局所配線２７０、可変磁気抵抗素子２７２および上部電極２７４の配置は、各基本単位領域２００において同じであり、同一パターンが各基本単位領域２００に対しＸ方向およびＹ方向において繰返し配置される。
【０２４８】
Ｙ方向に連続的に延在して第５メタル配線２８０ａ−２８０ｄがそれぞれ互いに間をおいて各メモリセル列に対応して配置される。これらの第５メタル配線２８０ａ−２８０ｄは、それぞれビット線を構成し、対応の列のメモリセル（可変磁気抵抗素子）の上部電極２７４と電気的に接続される。これにより、可変磁気抵抗素子２７２が対応のビット線（第５メタル配線２８０ａ−２８０ｄ）と電気的に結合される。この配置により、基本単位領域２００各々において、選択トランジスタおよび可変磁気抵抗素子が配置され、メモリセルが各基本単位領域に配置される。
【０２４９】
図３８は、図３７に示す線Ｌ３８−Ｌ３８に沿った断面構造を概略的に示す図である。図３８において、アクセストランジスタは、半導体基板領域２０１表面に形成される。この半導体基板領域２０１表面に、ソース不純物領域２３０ａの両側それぞれに対向してドレイン不純物領域２３１ｂおよび２３１ｄが配設される。ドレイン不純物領域２３１ｂおよび２３１ｄそれぞれに隣接して素子分離領域ＳＴＩ（ＳＴＩ膜）が配置される。この素子分離領域ＳＴＩは、いわゆるシャロー・トレンチ・アイソレーション膜で形成される。
【０２５０】
ソース不純物領域２３０ａおよびドレイン不純物領域２３１ｂの間の基板領域上にゲートワード線２３２ａがゲート絶縁膜ＧＩを介して形成される。また、ソース不純物領域２３０ａとドレイン不純物領域２３１ｄの間の基板領域上にゲート絶縁膜ＧＩを介してゲートワード線２３２ｂが配置される。ドレイン不純物領域２３１ｂおよび２３１ｄには、それぞれドレインコンタクト２３５ｂおよび２３５ｄが設けられる。ゲート絶縁膜ＧＩは、膜圧Ｔｏｘ２を有し、高速動作可能なように、その膜圧Ｔｏｘ２は、比較的薄くされる。
【０２５１】
通常、アクセストランジスタの導通時、ゲートワード線２３２ａおよび２３２ｂ下部にはチャネルが形成される。ゲートワード線２３２ａおよび２３２ｂ下部には、しきい値電圧調整などのために不純物注入が行なわれる。以下の説明において、「活性領域」という用語は、このソース不純物領域２３０ａ、ドレイン不純物領域２３１ｂおよび２３１ｄと、チャネル形成領域（ゲートワード線下部の領域）を含む、不純物が注入される領域を示すものとして用いる。
【０２５２】
ドレイン不純物領域２３１ｂおよび２３１ｄは、それぞれ、ドレインコンタクト２３５ｂおよび２３５ｄを介して第１中間配線２４０ｂおよび２４０ｄに電気的に接続される。これらの第１中間配線２４０ｂおよび２４０ｄは、それぞれ、第２ビア２４２ｂおよび２４２ｄを介してそれぞれ第２中間配線２５０ｂおよび２５０ｄに電気的に接続される。これらの第２中間配線２５０ｂおよび２５０ｄに隣接して、第２メタル配線２５２ａおよび２５２ｂが配設される。第２中間配線２５０ｂおよび第３中間配線２６０ｂが整列して配置され、この第３中間配線２６０ｂに整列して第４メタル配線で構成される第４中間配線２６５ｂが配置される。第３中間配線２６０ｂと第２中間配線２５０ｂとは第１ビアＶｂにより電気的に接続される。第３中間配線２６０ｂと第４中間配線２６５ｂは、第２ビアＶＶｂにより電気的に接続される。
【０２５３】
第２メタル配線２５２ａ上に整列して第３メタル配線２６２ａおよび第４メタル配線２６７ａが配置される。この第４メタル配線２６７ａは、デジット線（書込ワード線）を構成する。
【０２５４】
同様、第２中間配線２５０ｄ上に整列して、第３中間配線２６０ｄおよび第４中間配線２６５ｄが配設され、また、第２メタル配線２５２ｂ上に整列して第３メタル配線２６２ｂおよび第４メタル配線２６７ｂが配置される。第２中間配線２５２ｄおよび第３中間配線２６０ｄは第１ビアＶｄを介して互いに電気的に接続され、第３中間配線２６０ｄと第４中間配線２６５ｂは、第２ビアＶＶｄを介して電気的に接続される。
【０２５５】
中間配線２５２ｂ、２６２ｂ、および２６７ｂは、互いに分離される。第４中間配線２６ａおよび２６７ｄは、それぞれ、デジット線を構成する。
【０２５６】
第１メタル配線を第１中間配線から第４メタル配線で構成される第４中間配線までビアを介して電気的に接続することにより、上層に形成される可変磁気抵抗素子に対する電気的コンタクト／プラグのアスペクト比が高くなる場合においても、確実に、電気的コンタクトを形成することができる。
【０２５７】
第４中間配線２６５ｂおよび２６５ｄ上に第３ビア２６９がそれぞれ配置される。これらの第３ビア２６９は、それぞれ対応の局所配線２７０に電気的に接続される。この局所配線２７０上において、第４メタル配線２６７ａおよび２６７ｂそれぞれと整列するように可変磁気抵抗素子２７２が配置される。これらの可変磁気抵抗素子２７２は、その上部電極２７４を介して上層の第５メタル配線２８０ｄに電気的に結合される。この第５メタル配線２８０ｄがビット線を構成する。
【０２５８】
これらの図３１から図３８に示すように、アクセストランジスタの上層に配置される配線を、Ｘ方向およびＹ方向に沿って同一パターンで繰返し配置して、配線が並進対称性を有するように配置しており、配線を高密度に配置することができる。
【０２５９】
［ＭＲＡＭセルの平面レイアウトの変更例］
図３９は、ノーマルメモリアレイのメモリセルのレイアウトの変更例を概略的に示す図である。図３９においては、２行２列に配列される４つのＭＲＡＭセルＭＣＡ−ＭＣＤのレイアウトを代表的に示す。図３９において、破線ブロックで示す１つの基本単位領域２００に１つのノーマルセル（ＭＲＡＭセル）が配置される。図３９において、ワード線ＷＬ０−ＷＬ３をそれぞれ形成するポリゲート線２３２Ａ−２３２Ｄが、各々Ｘ方向に延在して、かつ互いに間をおいて配置される。ポリゲート線２３２Ａおよび２３２Ｂの間にソース線ＳＬ０を構成する第１メタル配線２５２Ａが配置され、ワード線ＷＬ２およびＷＬ３を構成するポリゲート線２３２Ｃおよび２３２Ｄの間にソース線ＳＬ１を構成する第１メタル配線２５２Ｂが配置される。
【０２６０】
メモリセルＭＣＡにおいて、ポリゲート線２３２Ａおよび第１メタル配線２５２Ａ上にＹ方向に長い矩形形状の局所配線２７０Ａが配置され、メモリセルＭＣＣにおいても、ポリゲート線２３２Ｃおよびソース線ＳＬ１を構成する第１メタル配線２５２Ｂと重なり合うように局所配線２７０Ｃが配置される。メモリセルＭＣＢにおいては、ソース線ＳＬ０を構成する第１メタル配線２５２Ａとワード線ＷＬ１を構成するポリゲート線２３２Ｂと重なり合うように矩形形状の局所配線２７０Ｂが配置される。メモリセルＭＣＢにおいては、第１メタル配線２５２Ｂおよびポリゲート線２３２Ｄと重なり合うように矩形形状の局所配線２７０Ｄが配置される。
【０２６１】
局所配線２７０Ａ−２７０Ｄ各々において、下層のデジット線ＤＬ０およびＤＬ１をそれぞれ構成する第３メタル配線２６７Ａおよび２６７Ｂと重なり合うように可変磁気抵抗素子２７２Ａ−２７２Ｄがそれぞれ配置される。これらの局所配線２７０Ａ−２７０Ｄは、それぞれ、可変磁気抵抗素子２７２Ａ−２７２Ｄと対応のワード線を構成するポリゲート線に関して対向する位置に配置されるプラグ２６９Ａ−２６９Ｄにより、下層に配置されるアクセストランジスタのドレイン不純物領域に結合される。メモリセルＭＣＡおよびＭＣＣに対応して、Ｙ方向に連続的に延在する第５メタル配線２８０Ａが配設され、また、メモリセルＭＣＢおよびＭＣＤに対しＹ方向に連続的に延在する第５メタル配線２８０Ｂが配設される。これらの第５メタル配線２８０Ａおよび２８０Ｂが、それぞれ、ビット線ＢＬ０およびＢＬ１を構成し、対応の可変磁気抵抗素子と上部電極を介して電気的に接続される。
【０２６２】
この図３９に示すメモリセルの配置においては、Ｘ方向においてメモリセル（可変磁気抵抗素子および局所配線）が鏡映対称に配置され、Ｙ方向においては同一のレイアウトで繰返し可変磁気抵抗素子が配設される。この場合、ソース線ＳＬ０およびＳＬ１は、各メモリセル行に対応して配置され、隣接行のメモリセルでは共有されない。
【０２６３】
なお、図３９に示す可変磁気抵抗素子２７２Ａ−２７２Ｄは、トラック形状に形成されているが、例えば曲率の異なる２つの円弧で囲まれる弓張り月形状に形成されても良い。周辺部における磁化反転が抑制される形状であれば、可変磁気抵抗素子の形状は任意である。
【０２６４】
図４０は、図３９に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。図４０において、基板領域表面に、不純物領域２３１Ａ−２３１Ｄが形成される。不純物領域２３１Ａおよび２３１Ｂの間に、ゲート絶縁膜（参照符号は示さず）を介してゲートワード線２３２Ａが配置され、不純物領域２３１Ｃおよび２３１Ｄの間にゲート絶縁膜（参照符号は示さず）を介してゲートワード線２３２Ｃが配設される。不純物領域２３１Ｂおよび２３１Ｃの間に、素子分離領域ＳＴＩが配置され、また、不純物領域２３１Ａおよび２３１Ｂの外側領域においても、素子分離領域ＳＴＩが配置される。
【０２６５】
不純物領域２３１Ａおよび２３１Ｃは、それぞれコンタクトＣＡ１およびＣＡ２を介して第１メタル配線で形成される第１中間配線２４０Ａおよび２４０Ｃに電気的に結合される。この第１メタル配線層において、また、ゲートワード線２３２Ａおよび２３２Ｂ上に第１メタル配線２５２Ａが配置され、またゲートワード線２３２Ｃおよび２３２Ｄ上に第１メタル配線２５２Ｂが配置される。これらの第１メタル配線２５２Ａおよび２５２Ｂは、図示しない領域において、それぞれソース不純物領域２３１Ｂおよび２３１Ｄと電気的に接続されて、メタルソース線ＳＬ０およびＳＬ１をそれぞれ構成する。
【０２６６】
第１中間配線２４０Ａおよび２４０Ｃは、第１ビアＶＡ１およびＶＡ２を介して第２メタル配線層の第２中間配線２５０Ａおよび２５０Ｃにそれぞれ電気的に接続される。これらの第２中間配線２５０Ａおよび２５０Ｃは、それぞれ、第２ビアＶＢ１およびＶＢ２を介して第３メタル配線層の第３中間配線２６０Ａおよび２６０Ｃに電気的に接続される。これらの第３中間配線２６０Ａおよび２６０Ｃが、それぞれ、第３ビアＶＣ１およびＶＣ２を介して局所配線２７０Ａおよび２７０Ｃに電気的に接続される。
【０２６７】
第４メタル配線で形成される局所配線２７０Ａおよび２７０Ｃは、図３９に示すように矩形形状に形成され、それぞれ上に可変磁気抵抗素子２７２Ａおよび２７２Ｃが配設される。これらの可変磁気抵抗素子２７２Ａおよび２７２Ｃは、それぞれ、ビット線を構成する第５メタル配線２８０Ａに上部電極を介してそれぞれ電気的に接続される。これらの可変磁気抵抗素子２７２Ａおよび２７２Ｃ下部にそれぞれ整列して、第３メタル配線２６７Ａおよび２６７Ｃが配設される。これらの第３メタル配線２６７Ａおよび２６７Ｃは、それぞれデジット線（書込ワード線）を構成する。
【０２６８】
図３９に示すプラグ２６９Ａおよび２６９Ｂは、それぞれ、第３ビアＶＣ１からコンタクトＣＡ１で構成される配線構造および第３ビアＶＣ２からコンタクトＣＡ２により構成される配線構造に対応する。
【０２６９】
この図４０に示すメモリセルの断面構造においては、可変磁気抵抗素子２７２Ａおよび２７２Ｃを配置する局所配線２７０Ａおよび２７０Ｃにそれぞれドレイン不純物領域２３１Ａおよび２３１Ｃに電気的に接続するプラグ部分（中間配線およびコンタクト／ビアで構成される）２６９Ａおよび２６９Ｂが柱状に配設される。先の図３８に示す並進対称のメモリセル構造と異なるため、またソース不純物領域を隣接メモリセルで共有する必要がないため、局所配線に対するプラグ部分を小レイアウト面積で配置することができる。また、図４０に示す構成においては、ポリゲート線のみで、ワード線を構成しており、階層ワード線構成が用いられておらず、配線層数を１つ低減することができる。
【０２７０】
これらの図３９および図４０に示すＭＲＡＭセルのレイアウトを用いてノーマルアレイ２内においてＭＲＡＭセルが配置されてもよい。
【０２７１】
［ＰＲＯＭ／ＯＴＰアレイの構成］
図４１は、この発明の実施の形態２に従うＰＲＯＭ／ＯＴＰアレイ４０の平面レイアウトを概略的に示す図である。図４１において、４行２列に配列される基本単位領域２００に対するおける配置を代表的に示す。メモリセルは、４つの基本単位領域２００に１つ形成される。この基本単位領域２００は、先の図３１から図３７において示したノーマルアレイ２におけるメモリセル（ＭＲＡＭセル）の形成領域と同じである。従って、ＰＲＯＭ／ＯＴＰアレイにおいては、メモリセルおよび参照セルは、ノーマルセルのＸ方向およびＹ方向において２倍のピッチで配置され、図４１においては、ＰＲＯＭ／ＯＴＰアレイのセルが１行２列に配置される。
【０２７２】
図４１において、Ｙ方向についてのメモリセル境界領域に沿ってＸ方向に連続的に延在してワード線を構成するポリゲート線３０４が配置される。このポリゲート線３０４の両側に、不純物領域３０２ａおよび３０２ｂがＸ方向の２つの基本単位領域２００に対応して配置され、また不純物領域３０２ｃおよび３０２ｄが、２つの基本単位領域２００に対応して配置される。Ｘ方向において整列する不純物領域３０２ａおよび３０２ｃは互いに分離され、また、不純物領域３０２ｂおよび３０２ｄは、互いに分離される。
【０２７３】
不純物領域３０２ａおよび３０２ｃは、それぞれ、ドレイン不純物領域を構成し、基本単位領域２００内において、それぞれに対して、ドレインコンタクトＣＡが配設される。不純物領域３０２ｂおよび３０２ｄは、ソース不純物領域を構成し、それぞれ、各メ基本単位領域内において所定の間隔で、ソースコンタクトＣＳが配置される。このソースコンタクトＣＳは、図４１に示す線Ｌ４３−Ｌ４３に関して鏡映対称に配置され、また、ドレインコンタクトＣＡが、Ｘ方向についてのメモリセル形成領域の境界領域に関して鏡映対称に配置される。
【０２７４】
ポリゲート線３０４に対しては、基本単位領域２００の境界部において、ワード線コンタクトＣＷが配置される。このワード線コンタクトＣＷは、上層のメインワード線との電気的接続を形成し、階層ワード線を実現するためのコンタクトであり、所定の間隔で配置される。
【０２７５】
この図４１に示す構成の場合、ＸおよびＹ方向に沿って隣接する４つの基本単位領域２００により１つのメモリセルが形成される。ソース不純物領域およびドレイン不純物領域のＸ方向の長さ、すなわち、選択トランジスタのチャネル幅を、ノーマルセルのそれよりも大きくして、大電流を流すとともに、ＯＴＰモードでの書込時のドレイン高電界によりゲート絶縁膜が破壊されるのを防止する。この場合、ＭＯＳトランジスタのスケーリング側に従ってゲートワード線３０４下部のゲート絶縁膜の膜圧が大きくされる。
【０２７６】
図４２は、図４１に示す線Ｌ４２−Ｌ４２に沿った断面構造を概略的に示す図である。図４２において、メモリセル境界領域においては、メモリセル列が形成されないため、不純物領域は設けられない。この領域においては、下層に素子分離領域３０５が基板領域全面に配置される。この素子分離領域３０５は、ＳＴＩ（シャロー・トレンチ・アイソレーション）膜で構成される。この素子分離領域３０５上に、ゲートワード線３０４が形成され、このゲートワード線３０４と接触するように、ワード線コンタクトＣＷが配置される。なお、図４２においても、破線ブロックは、基本単位領域を示す。以下の図においても、特に断らない限り、矩形形状の破線ブロックは、基本単位領域２００を示す。
【０２７７】
図４３は、図４１に示す線Ｌ４３−Ｌ４３に沿った断面構造を概略的に示す図である。図４３に示す領域においても、メモリセル境界領域であり、不純物領域は形成されない。単に、ワード線を構成するポリゲート線３０４が、下層の素子分離領域（ＳＴＩ膜）３０５上に配置されるだけである。
【０２７８】
図４４は、図４１に示す線Ｌ４４−Ｌ４４に沿った断面構造を概略的に示す図である。図４４において、不純物領域３０２ｃおよび３０２ｄが、両側の素子分離領域３０５の間に配置される。これらの不純物領域３０２ｃおよび３０２ｄの間の基板領域表面上にゲートワード線３０４がゲート絶縁膜３０７を介して形成される。不純物領域３０２ｃおよび３０２ｄには、それぞれ、ドレインコンタクトＣＡおよびソース線コンタクトＣＳが配置される。ゲートワード線下部の領域は、チャネル形成領域である。ゲート絶縁膜３０７は、膜圧Ｔｏｘ１を有し、ノーマルセルの選択トランジスタのゲート絶縁膜膜圧Ｔｏｘ２よりも厚い膜厚を有する。
【０２７９】
図４５は、図４１に示す平面レイアウトの上層の第１メタル配線および第２メタル配線の平面レイアウトを概略的に示す図である。図４５においては、下層に形成されるドレインコンタクトＣＡ、ソース線コンタクトＣＳ、およびワード線コンタクトＣＷを併せて示す。
【０２８０】
図４５において、ワード線コンタクトＣＷに対応してＹ方向に基本単位領域内部に延在するメタル配線３１０ａおよび３１０ｂが配置される。また、ドレインコンタクトＣＡに対応して、Ｘ方向に整列する２つのメモリセルに対応して第１メタル配線で形成される矩形形状の第１中間配線３１２ａおよび３１２ｂが配設される。第１中間配線３１２ａおよび３１２ｂそれぞれに対応して、第２メタル配線で形成される第２中間配線３１６ａおよび３１６ｂが配設される。これらの第２中間配線３１６ａおよび３１６ｂは、それぞれ、第１ビアＶＡ１を介して下層の第１中間配線３１２ａおよび３１２ｂに電気的に接続される。第１中間配線３１２ａおよび３１２ｂは、それぞれドレインコンタクトＣＡを介して対応のドレイン不純物領域３０２ａおよび３０２ｃにそれぞれ電気的に接続される。
【０２８１】
第２中間配線３１２ａおよび３１２ｂの間に、Ｙ方向に連続的に延在して第１層メタル配線３１４が配設される。この第１層メタル配線３１４は、ソース線コンタクトＣＳが形成される領域に対応して、Ｘ方向に延在して配置される突出部３１４ａおよび３１４ｂを含む。第１メタル配線３１４、３１４ａおよび３１４ｂは、下層のソース線コンタクトＣＳを介して下層に配置されるソース不純物領域３０２ｂおよび３０２ｄに電気的に接続される。
【０２８２】
ワード線コンタクトＣＷに対応してＸ方向に連続的に延在して第２メタル配線３１８が配設される。この第２メタル配線３１８は、ワード線コンタクトＣＷを介して下層に形成されるゲートワード線（３０４）に電気的に接続され、メタルワード線を構成する。この第２メタル配線３１８およびゲートワード線３０４により、階層ワード線構成が実現され、ワード線の低抵抗化が図られる。
【０２８３】
また、このソース線コンタクトＣＳに対応して、Ｘ方向に連続的に延在して第２メタル配線３１９が配置される。この第２メタル配線３１９は、第１ビアＶＳ１を介して下層の第１メタル配線３１４に電気的に接続される。この第２メタル配線３１９が、メタルソース線を構成する。第１メタル配線３１４および第２メタル配線３１９を用いてソース線をメッシュ状に配設することにより、ソース線の低抵抗化およびソース線電圧の安定化を図る。
【０２８４】
図４６は、図４５に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。図４６に示す断面構造は、図４２に示す断面構造に加えて、さらに、第１メタル配線および第２メタル配線が配置される。したがって、図４６において、図４２に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８５】
図４６において、基本単位領域内において、第１メタル配線で形成される第１中間配線３１０ａが配置され、ワード線コンタクトＣＷを介してゲートワード線３０４に電気的に接続される。この第１中間配線３１０ａは、ワード線ビアＶＷを介して第２メタル配線３１８に電気的に接続される。第２メタル配線３１８と同一配線層にかつ平行に第２メタル配線３１９が配置される。第２メタル配線３１９はソース線を構成し、第１中間配線３１０ａとは電気的に分離される。
【０２８６】
図４７は、図４５に示す線Ｌ４７−Ｌ４７に沿った断面構造を概略的に示す図である。この図４７に示す断面構造は、図４３に示す断面構造の上層の配線の配置を示し、図４７において、図４３に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８７】
図４７において、ゲートワード線３０４と交差する方向に、第１メタル配線３１４が配設される。この第１メタル配線３１４上に、第２メタル配線３１９が、第１メタル配線３１４と交差するように配置される。第１メタル配線３１４および第２メタル配線３１９は、別の領域において、図４５に示すように、ソース線ビアＶＳ１により電気的に接続される。
【０２８８】
図４８は、図４５に示す線Ｌ４８−Ｌ４８に沿った断面構造を概略的に示す図である。この図４８に示す断面構造は、図４４に示す断面構造の上層の配線の配置を示しており、図４８において、図４４に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８９】
図４８に示す構成においては、第１メタル配線で形成される第１中間配線３１２ｂが、コンタクトＣＡを介してドレイン不純物領域３０２ｃに電気的に接続される。第１中間配線３１２ｂは、第１ビアＶＡ１を介して第２メタル配線で形成される第２中間配線３１６ｂに電気的に接続される。ゲートワード線３０４と整列して、第２メタル配線３１８が配置される。一方、ソース線コンタクトＣＳに、第１メタル配線３１４の突出部３１４ｂが電気的に接続され、ソース不純物領域３０２ｂと第１メタル配線３１４（３１４ｂ）とが電気的に接続される。このソースメタル配線３１４の突出部３１４ｂは、さらに、ソース線ビアＶＳ１を介して第２メタル配線３１９に電気的に接続される。これにより、ソース線の第１メタル配線３１４（３１４ｂ）と第２メタル配線３１９との階層構造が実現され、ソース線の抵抗値が低減される。
【０２９０】
図４９は、図４５に示す配線レイアウトの上層の第３および第４メタル配線のレイアウトを概略的に示す図である。図４９において、第２メタル中間配線３１６ａおよび３１６ｂそれぞれに対応して第３メタル配線でそれぞれ構成される第３中間配線３２０ａおよび３２０ｂが配置される。第２メタル中間配線３１６ａおよび３１６ｂは、それぞれ、第２ビアＶＡ２を介して第３メタル中間配線３２０ａおよび３２０ｂにそれぞれ電気的に接続される。また、ソース線を構成する第２メタル配線が配置される領域上方に、同様、第３メタル配線で構成される矩形形状の第３中間配線３２０ｃおよび３２０ｄがそれぞれＸ方向において互いに間をおいて配置される。第３メタル中間配線３２０ｃおよび３２０ｄは、下層の配線とは分離される。
【０２９１】
第３メタル中間配線３２０ａ上に、第４メタル配線で形成される矩形形状の第４中間配線３２２ａおよび３２２ｂがＸ方向に互いに間をおいて配置される。同様、第３メタル配線３２０ｂに対しても、Ｘ方向において互いに間をおいて第４メタル配線で形成される矩形形状の第４中間配線３２２ｃおよび３２２ｄが配置される。
【０２９２】
同様、第３メタル中間配線３２０ｃおよび３２０ｄに対応して、Ｘ方向に互いに間をおいて第４メタル配線で形成される第４中間配線３２２ｅおよび３２２ｆが配置され、また、第３メタル中間配線３２０ｄに対応して、第４メタル配線で形成される第４中間配線３２２ｇおよび３２２ｈが配置される。
【０２９３】
第４中間配線３２２ａは、第３ビアＶＡ３を介して第３メタル配線３２０ａに電気的に接続される。第４中間配線３２２ｂは、第３中間配線３２０ａとは電気的に分離される。同様、第４中間配線３２２ｄが、第３ビアＶＡ３を介して第３メタル中間配線３２０ｂに電気的に接続され、一方、第４中間配線３２２ｃは、第４メタル配線で構成される第４中間配線３２０ｂとは分離される。
【０２９４】
第４中間配線３２２ｅが第３ビアＶＡ３により第３メタル中間配線３２０ｃに電気的に接続され、また、第４中間配線３２２ｈが第３ビアＶＡ３を介して第３メタル配線３２０ｄに電気的に接続される。第４中間配線３２２ｆおよび３２２ｇは、この第３メタル中間配線３２０ｃおよび３２０ｄと電気的に分離される。従って、４つのノーマルセル領域において、１つの第４メタル中間配線が下層の第３メタル中間配線と電気的に接続され、応じて下層のドレイン不純物領域に電気的に接続される。
【０２９５】
図５０は、図４９に示す線Ｌ５０−Ｌ５０に沿った断面構造を概略的に示す図である。メモリセルのＸ方向についての境界領域においては、不純物領域は形成されず、また、上層配線との接続のための第３および第４メタル配線（中間配線）も配置されない。したがって、この部分の断面構造は、図４６に示す断面構造と同じであり、図５０において図４６に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９６】
図５１は、図４９に示す線Ｌ５１−Ｌ５１に沿った断面構造を概略的に示す図である。この領域も、メモリセル境界領域であり、不純物領域は形成されず、第３および第４メタル配線も配置されない。したがって、図５１に示す断面構造も、図４７に示す断面構造と同じであり、図５１において図４７に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９７】
図５２は、図４９に示す線Ｌ５２−Ｌ５２に沿った断面構造を概略的に示す図である。この図５２に示す断面構造は、図４８に示す断面構造の上層の配線の配置を含む。したがって、図５２に示す構成要素において、図４８に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９８】
図５２において、第２メタル中間配線３１６ｂは、第２ビアＶＡ２を介して上層の第２メタル配線で形成される第２中間配線３２０ｂに電気的に接続される。この第２中間配線３２０ｂは、第３ビアＶＡ３を介して第３メタル配線で構成される第３中間配線３２２ｄに電気的に接続される。
【０２９９】
第２メタル配線３１８および３１９の上層に、その一部が第２メタル配線３１８と重なり合うように第３メタル配線で構成される第３中間配線３２０ｄが配置される。この第３中間配線３２０ｄは、下層の配線とは分離される。第３中間配線３２０ｄは、第３ビアＶＡ３を介して第４メタル配線で形成される第４中間配線３２２ｈに電気的に接続される。
【０３００】
図５３は、図４９に示す線Ｌ５３−Ｌ５３に沿った断面構造を概略的に示す図である。図５３において、第１から第３メタル配線で形成される部分の配置は、図５２に示す断面構造の配置と同じであり、したがって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０１】
図５３において、第２メタル配線で形成される第２中間配線３２０ｂ上層に、第３メタル配線で形成される第３中間配線３２２ｃが配設される。この第３中間配線３２２ｃに対しては、第３ビアは設けられておらず、これらの中間配線３２２ｂおよび３２２ｃは分離される。
【０３０２】
同様、第３メタル配線で形成される第３中間配線３２０ｄと第４メタル配線で形成される第４中間配線３２２ｇの間にも、第３ビアは設けられない。したがって、第４中間配線３２２ｇも、第３中間配線３２２ｄと電気的に分離される。
【０３０３】
図４９と図５３に示すように、第３メタル配線および第４メタル配線もＸ方向についてのメモリセル境界領域について鏡映対称に配置され、また、ビアも同様Ｘ方向のメモリセル境界領域に関して鏡映対称に配置される。この場合、破線ブロックで示す単位領域（基本単位領域）に、ノーマルＭＲＡセルアレイと同様、可変磁気抵抗素子を配置すると、４つの単位領域（基本単位領域）のうち１つの領域においてのみ、第３中間配線および第４中間配線が電気的に接続され、選択トランジスタの数を、ＰＲＯＭ／ＯＴＰアレイにおいてノーマルＭＲＡセルアレイにおける選択トランジスタの１／４倍の数に低減し、選択トランジスタのサイズを十分に大きくする。また、第２ビアＶＡ２および第３ビアＶＡ３は、それぞれ、各不純物領域に対して数が同一となるように配置され、配線の配置の並進対称性を維持する。
【０３０４】
図５４は、図４９に示す平面レイアウトの上層に配置される可変磁気抵抗素子のレイアウトを概略的に示す図である。図５４において、基本単位領域（単位領域）２００ａ−２００ｈ各々において局所配線３４０が設けられる。図５４においては、図面を簡単化するため、領域２００ａに配置される可変磁気抵抗素子に対してのみ参照番号を付す。これらの可変磁気抵抗素子の構成はすべて、基本単位領域２００ａ−２００ｈにおいて同じである。
【０３０５】
局所配線３４０の一方側に、可変磁気抵抗素子３４２が配置される。可変磁気抵抗素子３４２の構成は、ＭＲＡＭセル（ノーマルセル）の構造と同じであり、上部電極３４４が設けられる。これらの可変磁気抵抗素子（３４０，３４２，３４４）の各列に対応して、第５メタル配線３５０ａ−３５０ｄがそれぞれＹ方向に連続的に延在して配置される。これらの第５メタル配線３５０ａ−３５０ｄが、それぞれビット線を構成する。
【０３０６】
この構成の場合、可変磁気抵抗素子の上部電極３４４は、それぞれ、対応の第５メタル配線３５０ａ−３５０ｄに接続される。しかしながら、局所配線３４０について、この単位領域（基本単位領域）２００ａ、２００ｂ、２００ｇおよび２００ｈにおいて、第４ビアＶＡ４が設けられ、下層の第４メタル配線で構成される第４中間配線（３２２ａ，３２２ｅ、３２２ｄ、３２２ｈ）にそれぞれ電気的に接続される。一方、基本単位領域２００ｃ−２００ｆにおける局所配線３４０に対しては、第４ビアＶＡ４は設けられておらず、これらの局所配線３４０は、下層配線から分離された状態となる。
【０３０７】
基本単位領域各々において可変磁気抵抗素子を配置することにより、可変磁気抵抗素子のパターンの規則性を維持することができ、ノーマルセルアレイの可変磁気抵抗素子の特性と同一の特性の可変磁気抵抗素子を、ＰＲＯＭ／ＯＴＰアレイにおいては位置することができる。
【０３０８】
図５５は、図５０に示すＬ５５−Ｌ５５に沿った断面構造を概略的に示す図である。この図５５に示す断面構造は、図５２に示す断面構造およびその上層の可変磁気抵抗素子の配置の構成を含む。したがって、図５５に示す部分において、図５２に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０９】
図５５を参照して、基本単位領域２００ｇにおいて、第４中間配線３２２ｄは、第４ビアＶＡ４を介して局所配線３４０に電気的に結合される。同様、基本単位領域２００ｈにおいて、第４中間配線３２２ｈも第４ビアＶＡ４を介して局所配線３４０に電気的に接続される。基本単位領域２００ｇおよび２００ｈいずれにおいても、局所配線３４０に搭載される可変磁気抵抗素子３４２が、上部電極３４４を介して第５メタル配線３５０ｄで形成されるビット線に電気的に接続される。
【０３１０】
この図５５に示す構成の場合、基本単位領域２００ｇにおいては、第５メタル配線３５０ｄから不純物領域３０２ｃまでの経路は、可変磁気抵抗素子３４２および中間配線とビアで構成されるプラグを介して電気的に接続される。一方、基本単位領域２００ｈにおいて、第５メタル配線３５０ｄは、可変磁気抵抗素子３４２を介して第３メタル配線で形成される第３中間配線３２０ｄにまで電気的に接続されているだけであり、選択トランジスタには接続されない。したがって、Ｙ方向について、２つの可変磁気抵抗素子形成領域（基本単位領域）において１つの選択トランジスタを配置する構成が実現され、選択トランジスタのサイズを十分に大きくすることができる。
【０３１１】
図５６は、図５４に示す線Ｌ５６−Ｌ５６に沿った断面構造を概略的に示す図である。図５６に示す構造は、図５３に示す断面構造に加えて、その上部の可変磁気抵抗素子の配置を含む。したがって、図５６に示す部分において図５３に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３１２】
図５６に示す構成において、基本単位領域２００ｅおよび２００ｆ各々において、可変磁気抵抗素子３４２は、上部電極３４４を介して第５メタル配線３５０ｃに電気的に結合され、また、下部電極（図示せず）を介して局所配線３０４に接続される。しかしながら、第４中間配線３２２ｃおよび３２２ｇに対しては、上下に第３ビアおよび第４ビアは設けられていないため、この基本単位領域２００ｅおよび２００ｆの可変磁気抵抗素子３４２は、選択トランジスタと電気的に分離される。
【０３１３】
したがって、この部分においても、Ｘ方向およびＹ方向それぞれに隣接する合計４つの可変磁気抵抗素子３４２のうち１つの可変磁気抵抗素子が、１つの選択トランジスタに接続される。１つの選択トランジスタのソース不純物領域およびドレイン領域は、Ｘ方向において２つの可変磁気抵抗素子の配置領域（基本単位領域２００）に対応する領域であり、選択トランジスタのサイズを十分大きくすることができる。
【０３１４】
この構成において、可変磁気抵抗素子３４２は、ノーマルＭＲＡＭセルアレイの可変磁気抵抗素子のピッチと同じピッチで配置され、また、サイズも同じである。したがって、この可変磁気抵抗素子の特性のばらつきを抑制し、ＭＲＡＭセルアレイの可変磁気抵抗素子と同じ特性の可変磁気抵抗素子を、ＰＲＯＭ／ＯＴＰアレイ内に配置することができ、正確なプログラムを実現することができる。
【０３１５】
この図５４に示すレイアウトがＸ方向およびＹ方向に沿って繰返し配置され、隣接列のメモリセルにおいては、セル境界に関して鏡映対称な位置の可変磁気抵抗素子が対応のビット線に接続される。図５４に示す構成においては、ビット線としては、第５４メタル配線３５０ａおよび３５０ｄが利用されるだけであり、以下に示すように、ビット線が２：１の割合で間引かれている。
【０３１６】
図５７は、この発明の実施の形態２におけるＰＲＯＭ／ＯＴＰアレイのワード線およびビット線の配置を概略的に示す図である。図５７において、基本単位領域２００が、列ＣＯ１−ＣＯ４の４列に配置され、かつ行ＲＯ１−ＲＯ６の６行に配置される場合を一例として考える。２行２列に配置される４つの基本単位領域２００において、１つの選択トランジスタが配置され、１つの可変磁気抵抗素子が対応のビット線と選択トランジスタとに接続され、応じて、１つのメモリセルが配置される。この場合、ワード線については、２つの基本単位領域行の境界領域に１本配置される。すなわち、行ＲＯ１およびＲＯ２の間の領域、行ＲＯ３およびＲＯ４の間の領域、および行ＲＯ５およびＲＯ６の間の領域にそれぞれワード線ＷＬａ−ＷＬｃ（ゲートワード線３０４と第２メタル配線３１８）が配置される。
【０３１７】
ノーマルＭＲＡＭセルアレイにおいては、各基本単位領域の行ＲＯ１−ＲＯ６それぞれに対応してワード線が配置される。したがって、このＰＲＯＭ／ＯＴＰアレイにおいては、ノーマルセルアレイの配置に対してワード線ＷＸａ−ＷＸｄが間引かれた構成と等価となる。すなわち、ワード線について、２つの行に対してワード線が配置されるため、ノーマルのＭＲＡＭセルアレイのワード線配置に比べてワード線の数は１／２倍となる。
【０３１８】
一方、基本単位領域２００の列ＣＯ０−ＣＯ４において、Ｘ方向において２基本単位領域ごとにビット線が配置される。すなわち、図５７において、ビット線ＢＬａおよびＢＬｄに対し、列ＣＯ１およびＣＯ４に配置される基本単位領域が２つの基本領域ごとに接続される。この場合、間の列ＣＯ２およびＣＯ３に対しては、対応のビット線に対する接続が設けられない（選択トランジスタと対応のビット線との接続は遮断されている）。したがって、ノーマルＭＲＡＭセルアレイの場合、各基本単位領域列ごとにビット線が配置されるため、ＰＲＯＭ／ＯＴＰアレイにおいては、等価的にビット線ＢＹａおよびＢＹｂが間引かれ、したがって、ビット線の数も、ノーマルＭＲＡＭセルアレイのビット線数に比べて１／２倍となる。また、ＰＲＯＭ／ＯＴＰアレイにおいては、メモリセルが２個の基本単位領域のピッチで配置され、ノーマルセルアレイ（ＭＲＡＭアレイ）でのメモリセルのピッチに比べてそのピッチが大きくされる。
【０３１９】
したがって、図５７において斜線で示す４つの基本単位領域２００に１つのメモリセル（参照セル）が配置される。ＰＲＯＭ／ＯＴＰアレイにおいて、基本単位領域の数に比べて選択トランジスタの数を列方向に１／２倍、および行方向に１／２倍に設定して、選択トランジスタのチャネル幅を大きくすることができ、十分なゲート絶縁膜膜厚および十分なチャネル幅を有する選択トランジスタを配置することができる。
【０３２０】
以上のように、この発明の実施の形態２に従えば、ノーマルセルアレイの配置においてワード線およびビット線を間引いて、選択トランジスタのレイアウト面積を増大させており、十分なゲート絶縁膜膜厚および電流駆動力を有する選択トランジスタを配置することができ、ＯＴＰモードでの書込時に高電圧印加による破壊書込を行っても、選択トランジスタの耐圧を十分に保障することができ、正確にＯＴＰモードで安定にデータ書込を行なうことができる。
【０３２１】
［実施の形態３］
図５８は、この発明の実施の形態３に従う半導体装置の動作を示すフロー図である。以下、図５８を参照して、この発明の実施の形態３に従う半導体装置の動作について説明する。
【０３２２】
半導体集積回路装置の製造工程完了後、ウェハレベルでのテストが行われる（ステップＳＳ1）。このウェハレベルのテストにおいては、チップ上のパッドは露出しており、テストプローブをパッドに接触させて種々の特性テストが行われ、また、メモリセルの不良セルの検出などがテストデータを印加して行われる。最初のテスト時においては、動作環境設定データのデフォルト値に従ってテストが実行される。
【０３２３】
このテストにおいて各テスト項目についてテスト結果データが収集される（ステップＳＳ２）。ウェハレベルでのテストが終了し、各テスト項目のテスト結果データに従って、半導体装置が、仕様値等を満たす良品であるのかの判定が行なわれる（ステップＳＳ３）。次いで、ステップＳＳ３において、不良と判定された場合、その不良が救済可能であるのかの判定が行われる（ＳＳ３、ＳＳ４）。例えば、不良メモリセルが存在する場合において、スペアセルの冗長置換により不良セルが救済されない場合、および電気的特性において、仕様値に対する修正可能範囲から大きくずれている場合などにおいては、救済不能と判定される。この場合、不良品として処理される（ステップＳＳ６）。
【０３２４】
なお、救済可能と判定されても、それまでに所定回数修正している場合、その半導体装置は救済不可能と判定して不良品として処理してもよい。
【０３２５】
ステップＳＳ４において、救済可能と判定されると、テスト結果データの解析に基づいて修正データが、外部のテスタ等において生成され、修正データ（不良救済／トリミングデータ）が、ＰＲＯＭモードでＰＲＯＭ／ＯＴＰアレイ４０に書き込まれる（ステップＳＳ５）。
【０３２６】
再度、ステップＳＳ１に戻り、修正データに従って（ＰＲＯＭリードモードで修正データを読み出して内部状態を設定した後）電気的特性等のテストを実行する。以後のこの操作が必要回数実行される。
【０３２７】
ステップＳＳ３において、良品と判定されると、このウェハレベルでのテストが完了する（ＳＳ７）。
【０３２８】
ウェハレベルでのテストが完了すると、スライス工程に移行し、ウェハがダイシングされてチップに分離される。このチップのうち良品のチップが選別され、良品のチップがパッケージに実装される（ＳＳ８）。このパッケージ実装後の半導体装置に対しては、外部からはピン端子を介してテストデータおよび電圧が印加することができるだけである。
【０３２９】
このパッケージ実装後のチップ、すなわち、半導体装置に対して製品出荷前の最終テスト（チップレベルでのテスト）が実行される（ＳＳ９）。このチップレベルのテスト時において、デフォルト値としてウェハレベルでのテスト結果に基づくデータが、ＰＲＯＭ／ＯＴＰアレイに格納されており、この格納データに基づいて内部状態（動作環境）が設定されてテストが実行される（格納データの内部読出およびヒューズレジスタへの格納）。
【０３３０】
このチップレベルでのテストにおいても、そのテスト内容は、ピン端子からの電圧／データの印加との制限から、ウェハレベルでのテスト項目と異なるものの、同様の操作で指定されたテスト項目が実行され、テスト結果データが収集される（ＳＳ１０）。
【０３３１】
このテスト結果収集データに従って、ウェハレベルのテストと同様、良品であるかの判定が行なわれる（ステップＳＳ１１）。次いで、不良である場合において、検出された不良が救済可能であるかの判定が行われる（ステップＳＳ１２）。不良の度合いおよびテスト回数などに基いて、救済不可能であると判定されると、その半導体装置は、不良品として処理される（ステップＳＳ１４）。
【０３３２】
一方、ステップＳＳ１２において救済可能と判定されると、テスト結果データに従って不良救済／トリミングデータがＰＲＯＭモードでＰＲＯＭ／ＯＴＰアレイに書き込まれる（ステップＳＳ１３）。再度、ステップＳＳ９へ戻り修正データに従ってチップレベルでのテストが実行される。
【０３３３】
ステップＳＳ１１において、良品と判定されると、ＰＲＯＭ／ＯＴＰアレイに格納された修正データ（ＰＲＯＭ修正不揮発性データ）が、完全不揮発性データ（ＯＴＰデータ）に変換される（ステップＳＳ１５）。この不揮発性データの完全不揮発化においては、ＰＲＯＭ／ＯＴＰアレイにＰＲＯＭモードで書き込まれたデータが、内部で読出された後ＯＴＰモードで再度格納される。この内部状態設定データ（動作環境設定データ）の完全不揮発化（ＯＴＰモードでの書込み）が完了すると、チップレベルでのテスト工程が完了する。
【０３３４】
この後、良品の半導体装置が、出荷に必要な処理を行う出荷工程に移送され、出荷される。
【０３３５】
図５９は、図５８に示すステップＳＳ１５のチップレベルでのテスト完了時の内部状態設定データの完全不揮発化の処理を、より詳細に示すフロー図である。以下、図５９を参照して、このＰＲＯＭ不揮発性データのＯＴＰ完全不揮発性データへの変換操作について説明する。なお、半導体装置の全体構成および制御回路の構成は、実施の形態１において説明したものと同じであり、以下の説明においては、適宜、実施の形態１に関連する部分の図を参照して説明する。
【０３３６】
ＰＲＯＭ／ＯＴＰアレイ（４０）においては、チップレベルテスト工程におけるテスト結果に従ってトリミングデータなどの動作環境設定データが生成されてＰＲＯＭモードで格納されている。
【０３３７】
まず、外部からの完全不揮発化指定コマンドに従ってデータ読出モードが設定される（ステップＳＰ１）。このデータ読出を行うリードモード時においては、ＰＲＯＭモードおよびＯＴＰモードのいずれが設定されてもよいが、図５９においては、実施の形態１の場合と同様、ＰＲＯＭモードが指定された場合を一例として示す。このリードモードは、外部制御信号（完全不揮発化指定コマンド）の書込／読出モード指示信号Ｗ／Ｒに従って設定される。外部制御信号に従って動作モードを指定することにより、ＰＲＯＭモードで書込まれて格納されたデータを、ＯＴＰモードで破壊的に書込む動作モードが実現される。
【０３３８】
このリードモードがオン状態とされると（設定されると）、図１４に示す内部アドレス発生回路１００および内部制御信号発生回路１００が、外部から与えられるモード指示信号に従って内部アドレスＩＮＡＤおよび内部制御信号ＩＮＣＴＬを生成する。内部アドレス発生回路１００は、内部にアドレスカウンタを含んでおり、モード指示信号に従って活性化されると、外部クロック信号ＥＸＣＬＫに従ってカウント動作を行なって内部アドレスを生成する（ステップＳＰ２）。
【０３３９】
書込／読出モード指示信号Ｗ／Ｒが、読出モードを指定する状態に設定され、書込制御信号は初期状態（非活性状態）に維持される。図６に示すコラムデコーダ（５０ｌ、５０ｒ）が、内部アドレスＩＮＡＤに従って読出列選択信号ＣＳＬＲを生成し、また、ボトムロウデコーダ（４２，４４ｂ）が、内部アドレス信号ＩＮＡＤのロウアドレスに従って、選択行のワード線ＷＬを選択状態へ駆動する。選択メモリセルのデータがセンスアンプ回路（ＳＡ０−ＳＡｍ）に与えられ、データの内部読出を実行する（ステップＳＰ３）。
【０３４０】
このセンスアンプ回路からの内部読出データは、図６に示す多数決回路（２４：ＭＪＫ０−ＭＪＫｋ）へ与えられ、多数決判定基準に従って内部読出データの論理値の決定が行われ、多数決判定結果がヒューズレジスタ２６（図５参照）の対応のレジスタへ格納される（ステップＳＰ４、ＳＰ５、ＳＰ６）。この読出データを格納するレジスタとしては、ヒューズレジスタではなく、別のレジスタが用いられてもよい。
【０３４１】
次いで、アドレスカウンタから生成されるアドレス信号のカウンタアドレスの最上位ビットＭＳＢがＨレベルに設定されているかの判定が行なわれる（ステップＳＰ７）。このアドレスカウンタからのアドレス（カウンタアドレス）の最上位ビットＭＳＢがＨレベルのときには、すべての読出対象のメモリセルの記憶データが読出されてヒューズレジスタに格納されたことが示されるため、ＰＲＯＭモードをオフ状態に設定し、データ読出動作が完了する（ステップＳＰ８）。
【０３４２】
一方、ステップＳＰ７において、カウンタアドレスの最上位ビットＭＳＢがＨレベルでないと判定されると、再びアドレスカウンタが動作し、アドレスのカウントアップが行なわれ、以降、ステップＳＰ４からＳＰ７の動作が行なわれる。このステップＳＰ２−ＳＰ７の動作が、カウンタアドレスの最上位ビットＭＳＢがＨレベルに到達するまで繰返し実行され、必要なデータの内部読出、多数決判定およびヒューズレジスタなどのレジスタへの格納が行なわれる。
【０３４３】
これらの一連の動作により、チップ最終工程におけるテスト結果データのレジスタへの格納が行われる。製品出荷時においては、この動作環境設定データをＯＴＰモードで書込んで永久的に保存する必要がある。ＯＴＰモードでのデータ書込時に、データを内部読出して内部書込することにより、ＯＴＰモードでのデータ書込時に、外部からデータを印加する必要がなく、各半導体装置毎に異なるデータ書込を外部書込する必要がなく、データ書込の制御が簡略化される。
【０３４４】
ステップＳＰ８において、ＰＲＯＭモードでのデータの内部読出が完了すると（ＰＲＯＭモードオフ）、内部でＯＴＰモードおよびデータ書込を示すライトモードが設定される。この内部でのライトモードの設定は、内部でアドレスカウンタのカウントアップを検知して、ＯＴＰライトモードに移行するように制御回路が構成されてもよい（この構成については、後に説明する）。この場合、外部に対して、ＰＲＯＭモードでのデータ読出を完了することを示す信号を出力する必要がある。ＯＴＰモードでのデータ書込時、十分な書込時間を確保する必要があり、ロウ／コラム選択を外部制御する必要があるためである。
【０３４５】
また、このＯＴＰライトモードの設定は、実施の形態１の場合と同様、図４に示すモード設定回路（３２）において、外部テスタからモード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮおよび書込／読出モード指示信号Ｗ／Ｒにより設定されてもよい。この場合においても、ＰＲＯＭモードでのデータ読出完了時にカウンタアドレスの最上位ビットＭＳＢをレディ信号として外部へ出力して、外部装置（テスタ）に対してＰＲＯＭリードモードの完了を報知する。
【０３４６】
このＯＴＰモードでのデータ書込を示す状態に内部制御信号が設定されると、図１４に示す書込制御回路１０４において内部動作モードがセットされる（ステップＳＰ１０）。
【０３４７】
次いで、ビット線書込電圧（ＶＲＥＦＢＬ）が高電圧レベルに設定される（ステップＳＰ１２）。この外部からビット線書込電圧ＶＲＥＦＢＬを与えることにより、実施の形態１と同様、ＰＲＯＭ／ＯＴＰマージ回路内部において書込高電圧を発生する必要性をなくし、内部高電圧発生回路のレイアウト面積を削減する。
【０３４８】
次いで、修正後の動作環境設定データを格納先のヒューズレジスタから読出すとともに、外部からアドレスおよび制御信号を印加する（ステップＳＰ１３）。この書込時においては、内部において書込データとしてヒューズレジスタから内部読出されたデータが、外部データに代えて与えられる。アドレスを外部制御することにより、ＯＴＰ書込に必要な時間を確保する。
【０３４９】
この場合、外部アドレスに代えてアドレスカウンタからの内部アドレスが用いられてもよい。但し、アドレスカウンタのカウント動作周期をＯＴＰモードでの書込に必要な期間に設定する必要があり、内部でのＰＲＯＭ読出モード時よりもアドレスカウンタのカウント周期を長くする必要がある。
【０３５０】
ＯＴＰモードでの外部動作時においては、ビット線書込電圧およびデジット線書込電圧が外部から印加される。
【０３５１】
外部動作時において、外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤが与えられる。外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤおよびレジスタからの内部書込データＷＤに従って、図１２に示す書込制御回路１０４におけるＯＴＰモード書込制御部１０７において、書込制御信号ＯＴＰＷ＿ＣＥＬおよびＯＴＰＷ＿ＲＥＦが生成される。また、ＯＴＰモードでのデータ書込指示に従って、ロウデコーダが、アドレス信号に従って選択行のワード線を選択状態に駆動する。アドレス指定された３ビットのメモリセルに対し、ビット線書込高電圧ＶＲＥＦＢＬを印加し、可変磁気抵抗素子のバリア膜を破壊し、可変磁気抵抗素子の上部電極および下部電極を短絡して、破壊書込を行なう（ステップＳＰ１４）。
【０３５２】
この書込完了後、書込アドレスが、最終アドレスに到達したかの判定が行なわれる（ステップＳＰ１５）。この判定は、外部装置（テスタ）において、アドレスカウンタの最上位ビットに対応するビットがＨレベルとなったかにより判定されればよい。
【０３５３】
アドレスが最終アドレスに到達していない場合には、再びステップＳＰ１３に戻り、次に与えられる外部からのアドレス信号ＡＤおよび制御信号ＥＸＣＴＬおよび書込データＷＤに従ってデータの破壊書込が行なわれる。
【０３５４】
なお、アドレスカウンタからの内部アドレスがＯＴＰモード書込において利用される場合、外部装置において内部アドレスの最上位ビットＭＳＢがＨレベルとなっているかの判定が行なわれて、全アドレスに対するＯＴＰモード書込が実行されたかの判定が行なわれてもよい。また、これに代えて、アドレスカウンタ利用時においては、カウンタアドレスの最上位ビットを書込完了フラグとして利用されてもよい。
【０３５５】
ステップＳＰ１５において、最終アドレスに到達していると判定されると、書込／読出モード指示信号Ｗ／Ｒが非活性状態に設定され、外部動作モードがリセットされる（ステップＳＰ１６）。この後、モード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮが非活性化され、ＯＴＰモードをリセットする（ステップＳＰ１７）。これにより、必要なメモリセルに対するＯＴＰモードでのデータの内部書込が完了する。
【０３５６】
このステップＳＰ１７により、内部でのＯＴＰモードデータ書込が完了すると、図１８に示すＯＴＰライトベリファイモードが実行され、ＯＴＰモードライトデータがチェックされる。
【０３５７】
図６０は、この発明の実施の形態３に従う半導体装置の全体構成を概略的に示す図である。この図６０に示す半導体装置は、以下の点において、図４に示す半導体装置とその構成が異なる。すなわち、図６０に示す半導体装置においては、ヒューズレジスタ４２６が、シフトレジスタで構成され、そのＦＩＦＯ態様で読出されたデータが入力選択回路４１０へ与えられる。多数決回路２４からの内部読出データは、ＦＩＦＯ態様でこのヒューズレジスタ４２６に格納される。また、ヒューズレジスタ４２６は、格納データを並列にノーマルアレイ回路３５へ与え、ノーマルアレイ回路３５の動作環境（内部状態）を設定する。
【０３５８】
入力選択回路４１０は、ＯＴＰモードでのデータ書込時において、外部信号ＥＸＩＮに含まれるデータに代えてこのヒューズレジスタ４２６から読出されたデータを選択してＰＲＯＭ／ＯＴＰコントロール回路３８へ与える。
【０３５９】
この入力選択回路４１０の経路選択およびヒューズレジスタのデータ格納動作がモード設定回路４００により制御される。このモード設定回路４００は、動作モード指示信号ＭＯＤＥが、記憶データの完全不揮発化を指定するときには、アドレスカウンタ３４を起動し、所定のシーケンスで内部アドレスを生成させる。この場合、アドレスカウンタ３４は、電源投入検出信号ＰＯＲとモード設定回路４００からの完全不揮発化モード指示信号との論理和の信号に従ってアドレスインクリメントを実行する。
【０３６０】
また、アドレスカウンタ３４に生成する内部アドレス（カウンタアドレス）の最上位ビットＰＡ＜ｎ＞が、外部装置に対する全アドレスアクセス完了指示フラグとして外部出力される。
【０３６１】
この図６０に示す半導体装置の他の構成は、図４に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【０３６２】
この図６０に示す構成においては、モード設定回路４００に対して外部から動作モード指示信号ＭＯＤＥを、完全不揮発化指示コマンドとして印加することにより、内部でＰＲＯＭリードモードを設定して、ヒューズレジスタ４２６に対して順次読出したデータを格納する。カウンタアドレスの最上位ビットＰＡ＜ｎ＞に従って、外部装置（テスタ）が、ＰＲＯＭリードモードが完了したと判定すると、外部からＯＴＰライトモードに必要な電圧を印加するとともに、ロウおよびコラム選択に必要なアドレスおよび制御信号を印加する。このとき入力選択回路２１０は、ヒューズレジスタ４２６から読出されたデータを選択して内部書込データとしてＰＲＯＭ／ＯＴＰコントロール回路３８へ供給する。
【０３６３】
図６１は、図６０に示すモード設定回路２００の構成の一例を概略的に示す図である。この図６１においては、外部からの動作モード指示信号ＭＯＤＥが、データ完全不揮発化モードを指定するときに、内部でＰＲＯＭリードモードおよびＯＴＰライトモードを設定する。
【０３６４】
図６１において、モード設定回路４００は、動作モードを指定する内部動作モード指定信号を生成するモードデコーダ４３０と、モードデコーダ４３０の出力信号に従って内部動作モード指示信号を生成するモード設定信号発生回路４３２を含む。
【０３６５】
モードデコーダ４３０は、外部からの制御信号（コマンド）ＭＯＤＥをデコードし、指定された動作モードに対応する内部動作モード指示信号ＲＧＳＥＬ、ＭＯＤＥＳＥＬおよびＦＵＳＥＮを生成する。制御信号ＲＧＳＥＬは、レジスタ選択信号であり、ヒューズレジスタ２２６のデータ入力経路を設定する。制御信号ＭＯＤＥＳＥＬおよびＦＵＳＥＮは、図８に示すモード選択信号およびヒューズ活性化信号にそれぞれ対応する。すなわち、モード選択信号ＭＯＤＥＳＥＬは、ＰＲＯＭモードおよびＯＴＰモードのいずれかを指定する。ヒューズ活性化信号ＦＵＳＥＮは、ＰＲＯＭ／ＯＴＰマージ回路に対してデータアクセスを行うときに活性化される（Ｈレベルに設定される）。このヒューズ活性化信号ＦＵＳＥＮの活性化時、ノーマルアレイへのアクセスは禁止される。
【０３６６】
外部装置（テスタ）は、カウンタアドレスの最上位ビットＰＡ＜ｎ＞がＨレベルとなると、ＯＴＰライトモードに設定する。すなわち、外部装置（テスタ）が、このカウンタアドレスの最上位ビットＰＡ＜ｎ＞をモニタし、動作モードをＰＲＯＭリードモードからＯＴＰライトモードへ変更する。
【０３６７】
モード設定信号発生回路４３２は、図８に示すモード設定回路と同様の構成を有し、ヒューズ活性化信号ＦＵＳＥＮの活性化時モード選択信号ＭＯＤＥＳＥＬに従って、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮを選択的に活性化する。このモード設定信号発生回路２３２からのイネーブル信号ＰＲＯＭＥＮおよびＯＴＰＥＮが、ＰＲＯＭ／ＯＴＰコントロール回路３８へ与えられる。
【０３６８】
従って、この発明の実施の形態３における内部データの読出および書込においては、実施の形態１と同様にして内部制御が行われてデータの内部読出および内部書込が実行される。
【０３６９】
図６２は、図６０に示すヒューズレジスタ４２６および入力選択回路４１０の構成の一例を概略的に示す図である。図６２において、ヒューズレジスタ４２６は、レジスタ選択信号ＲＧＳＥＬに従って多数決回路からの内部読出データＲＤＩＮおよびヒューズレジスタからの内部読出データの一方を選択するマルチプレクサ４４０と、マルチプレクサ４４０からのデータを内部クロック信号ＩＮＴＣＬＫに従ってシフト動作により順次格納するヒューズシフトレジスタ回路４４２を含む。
【０３７０】
マルチプレクサ４４０は、デアサート（ネゲート）状態の時には、ヒューズレジスタ２２６から読出されたデータを選択し、レジスタ選択信号ＲＧＳＥＬがアサートされると（“１”のＨレベルに設定されると）、多数決回路からの内部読出データを選択する。
【０３７１】
ヒューズシフトレジスタ回路４４２は、図２０に示すマルチプレクサ１１０からの列系制御信号ＣＣＴＬに従ってシフト動作を行ってマルチプレクサ４４０からのデータを順次格納する。
【０３７２】
入力選択回路４１６は、レジスタ選択信号ＲＧＳＥＬに従って外部からのデータＤＡＴＡＥＸ（ＥＸＩＮ）およびヒューズレジスタ４２６から読出されたデータの一方を選択するデータマルチプレクサ２４５を含む。
【０３７３】
データマルチプレクサ４４５は、レジスタ選択信号ＲＧＳＥＬが、ネゲート状態の時には外部からのデータを選択し、レジスタ選択信号ＲＧＳＥＬがアサート状態の時にはヒューズレジスタ４２６からの読出データを選択し、この選択データに従って相補内部書込データＤＡＴＡ＜ｋ：０＞およびＺＤＡＴＡ＜ｋ：０＞を生成して、図２１に示す制御１２４および１２６へ与える。
【０３７４】
図６３は、図６０から図６２に示す回路の動作を示すタイミング図である。以下、図６３を参照して、図６０から図６２に示す回路の動作について説明する。
【０３７５】
モード制御信号（モード指定コマンド）ＭＯＤＥが、先ずＰＲＯＭリードモードに設定される。応じて、図６１に示すモード設定回路４００のモードデコーダ４３０からのヒューズ活性化信号ＦＵＳＥＮが活性化され、また、モード選択信号ＭＯＤＥＳＥＬがＨレベルに設定され、応じてＰＲＯＭイネーブル信号ＰＲＯＭＥＮがアサートされ、ＰＲＯＭモードが指定される。ＯＴＰモードイネーブル信号ＯＴＰＥＮはネゲート状態に維持される。図示しない書込／読出指示信号Ｗ／Ｒが読出氏を示す状態に設定される。
【０３７６】
このとき、レジスタ選択信号ＲＧＳＥＬは、Ｌレベルのネゲート状態であり、図６２に示すヒューズレジスタ２２６においてマルチプレクサ４４０が、多数決回路からの内部読出データを選択する状態に設定される。このとき、また、入力選択回路４１６においてデータマルチプレクサ４４５は、外部データＤＡＴＡＥＸを選択する状態に設定される。
【０３７７】
図２０に示すように、このときＰＲＯＭリードモードが設定されており、外部書込データが選択されても書込に関連する回路は非活性状態であり、何ら誤動作は生じない。
【０３７８】
アドレスカウンタが起動され、内部でアドレスおよび内部制御信号を生成する。内部で生成されるアドレスおよび制御信号に従ってＰＲＯＭモードデデータの読出が行われ、列選択制御信号に従って、各列サイクル毎にヒューズシフトレジスタ４４２がシフト動作を行って内部読出データを順次格納する。
【０３７９】
カウンタからのアドレスの最上位ビットＰＡ＜ｎ＞がＨレベルに到達すると、必要データの読出が完了する。この最上位ビットＰＡ＜ｎ＞のＨレベルへの移行に応答して、外部のテスタが、モード指定コマンドを再び発行し、ＯＴＰモードを指定する。このとき、ヒューズ活性化信号ＦＵＳＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮがアサートされ、ＯＴＰモードでのデータ書込が行われる。レジスタ選択信号ＲＧＳＥＬが、Ｈレベルに設定され、マルチプレクサ４４０および４４５がヒューズシフトレジスタ回路４４２の出力信号を選択する。また、図示しない書込／読出指示信号Ｗ／Ｒがデータ書込を示す状態に設定される。
【０３８０】
ヒューズシフトレジスタ回路２４２は、列系制御信号ＣＣＴＬに従ってシフトする。このときアドレスおよび制御信号は外部信号が選択され、外部制御の元にＯＴＰモードでのデータの書込が行われ、また、ヒューズレジスタのシフト動作が行われる（図２０に示すように書込モード時には外部制御信号および外部アドレス信号が選択される）。アドレスカウンタは、このときには非活性状態に維持される。
【０３８１】
従って、ＰＲＯＭモードで格納されたデータが、ＯＴＰモードで書込まれて、記憶データの完全不揮発化が行われる。ヒューズレジスタ４２６においてマルチプレクサ４４０によりヒューズシフトレジスタ回路４４２の読出データを再書き込みしているのは、不定データがヒューズシフトレジスタ回路４４２に書き込まれて、ヒューズシフトレジスタ回路の動作が不安定となるのを防止するためである。
【０３８２】
ヒューズレジスタ２２６の格納データが全てＰＲＯＭ／ＯＴＰアレイに書き込まれると、次に図１８に示すようなベリファイ動作が実行される。このＯＴＰモードでのデータ書込の完了は、外部装置（テスタ）においてカウンタアドレスの最上位ビットに対応するビット（例えばカウントアップ信号）がＨレベルとなるのを検出することにより行なうことができる。これにより、ＰＲＯＭモードでの非破壊データの内部読出およびＯＴＰモードでのデータ内部破壊書込を実行することができる。
【０３８３】
［変更例］
図６４は、この発明の実施の形態３の変更例の半導体装置の変更例のモード設定回路の構成を概略的に示す図である。この図６４に示すモード設定回路４００は、以下の点で図６１に示すモード設定回路４００とその構成が異なる。すなわち、図６４に示すモード設定回路においては、モードデコーダラッチ４５０に対して動作モード指示コマンドＭＯＤＥと内部からのカウンタアドレスの最上位ビットＰＡ＜ｎ＞が与えられる。
【０３８４】
このモードデコーダラッチ４５０は、動作モード指定信号ＭＯＤＥがデータ完全不揮発化を示すとき、ヒューズ活性化信号ＦＵＳＥＮをＨレベルに維持する。アドレスカウンタからのアドレス（カウンタアドレス）の最上位ビットＰＡ＜ｎ＞がＬレベルのときには、モード選択信号ＭＯＤＥＳＥＬをＨレベルに設定してその状態を維持し、最上位アドレスビットＰＡ＜ｎ＞がＨレベルに立ち上がると、モード選択信号ＭＯＤＥＳＥＬをＬレベルに立ち下げ、最上位ビットＰＡ＜ｎ＞が、Ｌレベルに立ち下がっても、その状態を維持する。
【０３８５】
この図６４に示すモード設定回路２００の他の構成および半導体装置の他の構成は、図６１に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。また、半導体装置の他の構成は、図６０および図６２に示す構成と同じであり、その詳細説明は省略する。
【０３８６】
図６５は、図６４に示すモード設定回路の動作を示すタイミング図である。以下、図６５を参照して、図６４に示すモード設定回路の動作について説明する。
【０３８７】
時刻Ｔ１において、外部からの動作モード指示コマンドＭＯＤＥが、データの完全不揮発化を指定する状態に設定される。このとき内部のカウンタアドレスの最上位ビットＰＡ＜ｎ＞がＬレベルであり、モードデコーダラッチ４５０は、モード選択信号ＭＯＤＥＳＥＬをＨレベルに設定し、また、ヒューズ活性化信号ＦＵＳＥＮをＨレベルに設定される。これにより、ＰＲＯＭモードが指定される。内部で、アドレスカウンタが動作し、内部制御信号生成回路により、データ読出モードが指定される。レジスタ選択信号ＲＧＳＥＬは、Ｌレベルであり、ヒューズレジスタに多数決回路からのデータが順次格納される。これにより、非破壊的に書込まれたデータが内部でＰＲＯＭモードで読出されて、ヒューズレジスタに格納される。
【０３８８】
時刻Ｔ２において、カウンタアドレスの最上位ビットＰＡ＜ｎ＞がＨレベルに立ち上がると、モードデコーダ２５０は、ヒューズ活性化信号ＦＵＳＥＮをＨレベルに維持したまま、モード選択信号ＭＯＤＥＳＥＬをＬレベルに立ち下げる。時刻Ｔ３において、ＯＴＰモードイネーブル信号ＯＴＰＥＮがＨレベルとなる。これにより、非破壊的に書込まれたデータの破壊書込を行うＯＴＰライトモードが設定される。内部のアドレスカウンタがリセットされ、また、非活性状態に維持される。カウンタアドレスの最上位ビットＰＡ＜ｎ＞がＬレベルにリセットされても、モードデコーダラッチ４５０は、モード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮをそれぞれＬレベルおよびＨレベルに維持する。
【０３８９】
また、このカウンタアドレスの最上位ビットＰＡ＜ｎ＞のＨレベルへの立ち上がりに応答して、外部装置（テスタ）が、アドレス信号および制御信号を生成してメモリセルの行および列選択動作を実行する。このとき、入力選択回路は、書込モード指示に従って外部からの制御信号およびアドレス信号を選択する状態に設定される。書込データとしては、レジスタ選択信号ＲＧＳＥＬに従ってヒューズレジスタからの読出データが選択される。これにより、ヒューズレジスタからのデータが破壊的にＰＲＯＭ／ＯＴＰアレイに破壊的に書き込まれ、データの完全不揮発化が行われる。
【０３９０】
時刻Ｔ４において必要アドレスに対してデータの破壊書込が完了すると、外部装置がモード指示コマンドＭＯＤＥを破壊書込完了状態に設定し、半導体装置のチップレベルのテスト最終工程が完了する。
【０３９１】
データの内部読出および内部書込は、図６０から図６３を参照して説明した態様と同様の動作に従って実行される。従って、この図６４に示す変更例の構成においても、実施の形態１と同様にしてデータの内部読出およびヒューズレジスタへの格納およびヒューズレジスタの格納データのアレイへの破壊書込を実行することができる。
【０３９２】
なお、時刻Ｔ１において、非破壊記憶データの破壊記憶データを行うモードを指定するコマンドがワンショットの形態で与えられ、内部でデータの読出および書込を行った後、外部装置が時刻Ｔ４においてワンショットのパルスの形態で、書込モード完了コマンドを印加してもよい。外部装置は、ＯＴＰモードでのデータ書込時にアドレスを外部印加しており、最終アドレス発行時点は識別することができる。
【０３９３】
以上のように、この発明の実施の形態３に従えば、チップレベルでのテストデータを非破壊的に記憶した後に破壊的に書込んで記憶データの完全不揮発化を行っている。これにより、チップレベルでのテスト完了後動作環境設定データを完全不揮発化することができ、長期にわたって安定に半導体装置の内部動作状態を所定の状態に維持することができる。
【０３９４】
なお、実施の形態１、２および３においては、ＭＲＡＭセルとして電流誘起磁界により可変磁気抵抗素子の自由層の磁化方向を設定するセルを示している。しかしながら、可変磁気抵抗素子に対するスピン注入によるデータ書込が行われるスピントルクトランスファー型ＭＲＡＭであっても、本発明は適用可能である。このスピン注入方式のスピントルクトランスファー型ＭＲＡＭにおいては、書込データの論理値に応じて決定される方向にビット線とソース線との間に電流を流し、可変磁気抵抗素子へのスピントルク伝達により自由層磁化方向を設定する。ＰＲＯＭモードでのデータ書込時においてスピン注入を行い、ＯＴＰモードでの書込時にはビット線とソース線との間に高電圧を印加する。
【産業上の利用可能性】
【０３９５】
この発明に係る半導体装置の不揮発性メモリ部は、一般に、内部でプログラム動作により内部動作を設定する回路構成であれば適用可能であり、プロセッサ内に組込まれるメモリであってもよく、またメモリ単体で用いられてもよい。この場合、テストモード時においてＰＲＯＭモードでデータの書込を行ない、テスト完了後、製品化時の最終テスト時において、ＯＴＰＲＯＭモードで動作して最終データを修正不可能な態様でプログラムする。これにより、十分にデータ保持特性を保持して、正確なデータ／パラメータを保持することができる。
【符号の説明】
【０３９６】
１ 半導体チップ領域、２ ノーマルアレイ、４，１４ ＰＲＯＭ／ＯＴＰマージ回路、６，１６ 面コントロール回路ブロック、ＭＣ ＭＲＡＭセル、２０ ＰＲＯＭ／ＯＴＰマージ回路、２２ ＰＲＯＭ／ＯＴＰマージ回路、２４ 多数決回路、２６ ヒューズレジスタ、３０ メインコントロール回路、３２ モード設定回路、３４ アドレスカウンタ、３６ 入力選択回路、３８ ＰＲＯＭ／ＯＴＰコントロール回路、３５ ノーマルアレイ関連回路、４２ ロウデコーダ、４４ａ トップロウドライバ、４４ｂ ボトムロウドライバ、４０ ＰＲＯＭ／ＯＴＰメモリアレイ、４６ｌ，４６ｒ コラムデコーダ、４８ｌ，４８ｒ コラムドライバ、５０ｌ，５０ｒ コラムデコーダ＋書込制御回路、ＩＯ０−ＩＯｋ ＩＯブロック、ＭＪＫ０−ＭＪＫｋ 多数決回路、ＰＯＤ０，ＰＯＤ１ パッド、ＭＣＣ，ＭＣＲ ＰＲＯＭ／ＯＴＰセル、ＶＲ 可変磁気抵抗素子、ＳＴ アク
セストランジスタ（選択トランジスタ）、ＳＡ センスアンプ、７０Ｌ１，７０Ｒ１ ＰＲＯＭモード書込制御回路、７２Ｒ０，７２Ｒ１ 読出ゲート、７０Ｌ０，７０Ｒ０ ローカル書込ドライバ回路、１０４ メイン書込制御回路、１３０ ローカル書込制御回路、１５０ 分周回路、１５２ アドレスカウンタ、１５４ セットリセットフリップフロップ、１５６ 内部制御信号生成回路、１７０ トランスミッションゲート、１７２ ＯＴＰ列選択ゲート、ＶＲＡＭ 可変磁気抵抗素子、ＳＴＭ 選択トランジスタ（アクセストランジスタ）、２００ 基本単位領域、２３０ａ，２３０ｂ，２３１ａ，２１３ｂ 不純物領域、２３２ａ−２３２ｄ ゲートワード線、２４８ メタルソース線、３０２ａ，３０２ｂ 不純物領域、３０４ ゲートワード線、３１８ 第２メタル配線（メインワード線）、３１４ 第１メタル配線（メタルソース線）、３１９ 第２メタル配線（メタルソース線）、４００ モード設定回路、４１０ 入力選択回路、４２６ ヒューズレジスタ、４３０ モードデコーダ、４３２ モード設定信号発生回路、４４０ マルチプレクサ、４４２ ヒューズシフトレジスタ回路、４４５ データマルチプレクサ、４５０ モードデコーダラッチ。
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、トリミングデータおよび救済データなどの内部動作環境設定データを不揮発的に格納する記憶部の構成に関する。より特定的には、この発明は、可変磁気抵抗素子をデータ記憶素子として利用する半導体装置内の磁気半導体メモリ部に関する。
【背景技術】
【０００２】
データを不揮発的に記憶する不揮発性半導体メモリの１つに、磁気半導体メモリ（ＭＲＡＭ）がある。このＭＲＡＭは、ＭＴＪ素子（磁気トンネル接合素子）またはＴＭＲ（トンネル磁気抵抗素子）などの可変磁気抵抗素子をデータ記憶素子として利用する。この可変磁気抵抗素子は、磁化方向が記憶データにかからず一定に保持される固定層と、磁化方向が記憶データに応じて設定される自由層と、これらの固定層および自由層の間の絶縁膜（バリア膜）とで構成される。固定層および自由層の磁化方向が同一（平行）の場合、この可変磁気抵抗素子を貫通する経路の電気的抵抗値が小さくなる。一方、自由層と固定層の磁化方向が反対方向（反平行）の場合、この可変磁気抵抗素子を通過する経路の電気的抵抗が大きくなる。この抵抗値の大小をデータ“０”および“１”に対応付ける。
【０００３】
ＭＲＡＭに限らず、一般に半導体装置および半導体記憶装置においては、内部の基準電圧レベルの調節、動作タイミングの調整、および不良メモリセルの冗長セルによる置換、救済などを行なう必要があり、このため、内部にトリミングデータおよび冗長置換のための救済データを格納する。このような内部動作調整／設定用データをヒューズ素子で記憶する場合、ヒューズ素子の占有面積が大きく、また、ヒューズ素子に一旦プログラムされたデータの書換えは行なうことができない。
【０００４】
そこで、このようなトリミングデータおよび救済データなどの内部動作環境設定データは、不揮発性メモリセルに保持されることが多い。このような内部動作環境設定データを格納するメモリとして、１度だけデータの書込を行なうことのできるＯＴＰＲＯＭ（ワンタイムプログラマブルＲＯＭ）および、繰返しデータの書換を行なうことのできるＰＲＯＭ（プログラマブル・リード・オンリ・メモリ）がある。ＯＴＰＲＯＭを利用する場合、ウェハテストで得られた評価結果を書込んだ場合、その後のチップレベルでの最終テストで得られた新しいデータを書込むことができなくなる。また、ＰＲＯＭを利用する場合、ＭＲＡＭにおいては、正規メモリセルへのデータ書込に、電流誘起磁場を利用するため、長期的にデータを保持する場合に、この誘起磁場によりデータ破壊が生じる可能性がある。また、ＯＴＰＲＯＭとＰＲＯＭとを同一チップ上に搭載し、ＰＲＯＭを書換専用メモリとして利用することが考えられる。しかしながら、この場合、２つのメモリ領域が必要となり、面積が増大し、面積ペナルティが増大する。
【０００５】
マイクロコンピュータにおいて、ＰＲＯＭとＯＴＰＲＯＭとを切換える構成が、特許文献１（特開平１１−４５２３３号公報）に示されている。この特許文献１に示される構成においては、フラッシュメモリセルアレイが設けられ、このフラッシュメモリセルアレイの特定の領域にフラッシュ／ＯＴＰ制御レジスタ領域が配置される。このフラッシュ／ＯＴＰ制御レジスタ領域に格納されるビット値に従って、フラッシュメモリセルアレイをフラッシュメモリとして利用するかまたはＯＴＰＲＯＭとして利用する。
【０００６】
特許文献１は、共通のフラッシュメモリセルアレイを、ＰＲＯＭまたはＯＴＰＲＯＭとして動作させることにより、ＯＴＰＲＯＭとＰＲＯＭとでプロセスおよびチップレイアウトを異ならせる必要性をなくす。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−４５２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に示される構成においては、マイクロコンピュータ内のＣＰＵ（中央演算処理装置）本体外部に、フラッシュメモリセルアレイが配置される。このフラッシュメモリセルアレイには、アプリケーションプログラムなどの情報が格納される。特許文献１においては、このフラッシュメモリセルアレイの内部構成として、フラッシュメモリセルアレイの動作特性を調整するためのタイミングデータおよび不良セル救済用の冗長置換用のデータを記憶するメモリ領域については考慮していない。特に、メモリセルアレイとしてＭＲＡＭセルアレイを利用する場合、データの書込に電流誘起磁場が利用される。したがって、通常のデータを記憶するＭＲＡＭセルアレイに近接して、ＰＲＯＭ領域を配置し、そこに各種動作状態（動作環境）設定用のデータを格納した場合、メモリセルアレイの通常のデータの書込時に誘起される磁場のリーク磁界により、ＰＲＯＭ領域のデータにディスターブが生じ、長期にわたってリーク磁界の影響を受けると保持データが破壊されるという問題が生じる。
【０００９】
また、特許文献１において、フラッシュメモリセルアレイの動作特性調整用／動作環境設定用のデータをＯＴＰメモリ領域に格納した場合、フラッシュメモリセルのフローティングゲートに蓄積される電荷がリークし、保持データを長期にわたって保持するのが困難となり、動作特性を保障することができなくなるという問題が生じる。特許文献１はこのような長期にわたるデータ保持の特性については何ら考慮していない。
【００１０】
また、フラッシュメモリセルにおいては、その記憶データは、フローティングゲートに蓄積される電荷量に応じて設定され、メモリセルトランジスタは、記憶データに応じて低しきい値電圧状態および高しきい値電圧状態のいずれかの状態に設定される。このフラッシュメモリセルを、たとえばＯＴＰＲＯＭセルとして利用する場合、低しきい値電圧のメモリセルを、高しきい値電圧状態のメモリセルへ移行させることができる。したがって、例えば、このフラッシュメモリセルアレイを、ＯＴＰＲＯＭとして利用するモードを指定するデータを記憶するモード指定ビット格納セルの電荷がリークにより低下し、ＰＲＯＭモード指示ビットに変化した場合、誤って、このフラッシュメモリセルアレイのデータの書換が生じる可能性がある。逆の場合、ＰＲＯＭモードがＯＴＰＲＯＭモードに指定され、書換え可能なビットを書き換えることができなくなるという問題が生じる。
【００１１】
それゆえ、この発明の目的は、チップレイアウト面積を増大させることなく、確実に、内部動作状態設定データを正確に、内部動作状況に応じて設定して、確実に長期にわたって保持することのできるメモリ部を備える半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体装置は、一実施の形態において、行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセルを有するメモリアレイと、このメモリアレイの不揮発性メモリセルに対し、データの書込を行なう書込制御回路を備える。この書込制御回路は、第１の動作モード時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。
【発明の効果】
【００１３】
メモリアレイに対し第１および第２の動作モードで書込可能としている。したがって、書込データ修正の可能性のある場合には、第１の動作モードでデータの書込を行なう。データの書換えの必要性がなくなった場合に第２の動作モードに設定して、データの書込を行なう。これにより、通常動作時において、可変磁気抵抗素子を有するメモリセルに対し、通常メモリセルアレイのメモリセルにデータの書込を行なう場合においても、第２の動作モード時には、メモリセルは、破壊的な書換え不可能な態様でデータが書込まれており、長期にわたって安定にデータを保持することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１に従う半導体装置のメモリ部の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体装置のメモリ部の変更例の構成を概略的に示す図である。
【図３】この発明に従う半導体装置のメモリセルの電気的等価回路を示す図である。
【図４】この発明の実施の形態１に従う半導体装置の要部の構成を概略的に示す図である。
【図５】図４に示すＰＲＯＭ／ＯＴＰマージ回路の構成を概略的に示す図である。
【図６】図５に示すＰＲＯＭ／ＯＴＰマージ回路の構成をより具体的に示す図である。
【図７】この発明の実施の形態１に従うＰＲＯＭ／ＯＴＰマージ回路のデータ書込／読出経路を概略的に示す図である。
【図８】図４に示すモード設定回路の構成の一例を概略的に示す図である。
【図９】図８に示すモード設定回路の動作を示すタイミング図である。
【図１０】この発明の実施の形態１に従うＰＲＯＭ／ＯＴＰマージ回路のデータ書込／読出経路を具体的に示す図である。
【図１１】図１０に示すメモリセルのＰＲＯＭモードでのデータ読出時の電流波形を概略的に示す図である。
【図１２】図１０に示すメモリセルのＯＴＰモード時のデータ読出時の電流波形を概略的に示す図である。
【図１３】図６に示すトップロウドライバおよびバトムロウデコーダの構成を概略的に示す図である。
【図１４】この発明の実施の形態１に従うＰＲＯＭ／ＯＴＰコントロール回路の構成を概略的に示す図である。
【図１５】この発明の実施の形態１に従う半導体装置のＰＲＯＭモードのデータ読出時の動作を示すフロー図である。
【図１６】この発明の実施の形態１に従う半導体装置のＰＲＯＭモード時の書込時の動作を示すフロー図である。
【図１７】この発明の実施の形態１に従う半導体装置のＯＴＰモードでのデータ書込動作を示すフロー図である。
【図１８】この発明の実施の形態１に従う半導体装置のＰＲＯＭ／ＯＴＰモードのデータ書込の動作を示すフロー図である。
【図１９】この発明の実施の形態１に従う半導体装置のＰＲＯＭモード時のデータ書込およびデータ読出時のメモリセルの記憶データと読出データとの対応を概略的に示す図である。
【図２０】図１４に示すＰＲＯＭ／ＯＴＰモード書込制御部の構成を示す図である。
【図２１】図２０に示す（コラムデコーダ／書込制御回路）の書込制御部の構成を概略的に示す図である。
【図２２】この発明の実施の形態１に従う半導体装置のローカルＰＲＯＭ／ＯＴＰ書込列制御回路の構成を概略的に示す図である。
【図２３】この発明の実施の形態１に従う半導体装置の配置を概略的に示す図である。
【図２４】この発明の実施の形態１に従う半導体装置のローカル書込制御回路のＰＲＯＭモード書込に関連する部分の構成を概略的に示す図である。
【図２５】この発明の実施の形態１に従う半導体装置の書込ドライバの構成を概略的に示す図である。
【図２６】この発明の実施の形態１に従う半導体装置のアドレス生成部の構成を概略的に示す図である。
【図２７】図２６に示すアドレス生成部の動作を示すタイミング図である。
【図２８】図６に示す多数決回路の構成の一例を概略的に示す図である。
【図２９】図２８に示す多数決回路の真理値を一覧にして示す図である。
【図３０】この発明の実施の形態２に従う半導体装置の要部の構成を概略的に示す図である。
【図３１】この発明の実施の形態２に従うＭＲＡＭセルの不純物領域およびゲートワード線の平面レイアウトを概略的に示す図である。
【図３２】図３１に示す平面レイアウトの上層の第１メタル配線のレイアウトを概略的に示す図である。
【図３３】図３２に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを概略的に示す図である。
【図３４】図３３に示す平面レイアウトの上層の第３メタル配線の平面レイアウトを概略的に示す図である。
【図３５】図３４に示す平面レイアウトの上層の第４メタル配線の平面レイアウトを概略的に示す図である。
【図３６】図３５に示す平面レイアウトの上層の可変磁気抵抗素子のレイアウトを概略的に示す図である。
【図３７】図３６に示す平面レイアウトの上層の第５メタル配線のレイアウトを概略的に示す図である。
【図３８】図３７に示す線Ｌ３８−Ｌ３８に沿った断面構造を概略的に示す図である。
【図３９】この発明の実施の形態２に従うＭＲＡＭセルの平面レイアウトの変更例を概略的に示す図である。
【図４０】図３９に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。
【図４１】この発明の実施の形態２に従うＰＲＯＭ／ＯＴＰセルの活性領域およびゲートワード線のレイアウトを概略的に示す図である。
【図４２】図４１に示す線Ｌ４２−Ｌ４２に沿った断面構造を概略的に示す図である。
【図４３】図４１に示す線Ｌ４３−Ｌ４３に沿った断面構造を概略的に示す図である。
【図４４】図４１に示す線Ｌ４４−Ｌ４４に沿った断面構造を概略的に示す図である。
【図４５】図４１に示す平面レイアウトの上層の第１メタル配線および第２メタル配線のレイアウトを概略的に示す図である。
【図４６】図４５に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。
【図４７】図４５に示す線Ｌ４７−Ｌ４７に沿った断面構造を概略的に示す図である。
【図４８】図４５に示す線Ｌ４８−Ｌ４８に沿った断面構造を概略的に示す図である。
【図４９】図４５に示す平面レイアウトの上層の第３メタル配線および第４メタル配線のレイアウトを概略的に示す図である。
【図５０】図４９に示す線Ｌ５０−Ｌ５０に沿った断面構造を概略的に示す図である。
【図５１】図４９に示す線Ｌ５１−Ｌ５１に沿った断面構造を概略的に示す図である。
【図５２】図４９に示す線Ｌ５２−Ｌ５２に沿った断面構造を概略的に示す図である。
【図５３】図４９に示す線Ｌ５３−Ｌ５３に沿った断面構造を概略的に示す図である。
【図５４】図４９に示す平面レイアウトの上層の第５メタル配線およびローカル配線のレイアウトを概略的に示す図である。
【図５５】図５４に示す線Ｌ５５−Ｌ５５に沿った断面構造を概略的に示す図である。
【図５６】図５４に示す線Ｌ５６−Ｌ５６に沿った断面構造を概略的に示す図である。
【図５７】この発明の実施の形態２のＰＲＯＭ／ＯＴＰアレイのメモリセルの配置を概略的に示す図である。
【図５８】この発明の実施の形態３に従う半導体装置の動作を示すフロー図である。
【図５９】図５８に示すフロー図における記憶データの完全不揮発化ステップの詳細動作を示すフロー図である。
【図６０】この発明の実施の形態３に従う半導体装置の全体の構成を概略的に示す図である。
【図６１】図６０に示すモード設定回路の構成の一例を概略的に示す図である。
【図６２】図６２に示す入力選択回路およびヒューズレジスタの構成の一例を概略的に示す図である。
【図６３】図６１に示すモード設定回路およびヒューズレジスタおよび入力選択回路の動作を示すタイミング図である。
【図６４】この発明の実施の形態３の変更例のモード設定回路の構成を概略的に示す図である。
【図６５】図６４に示すモード設定回路の動作を示すタイミング図である。
【発明を実施するための形態】
【００１５】
［実施の形態１］
図１は、この発明に従う半導体装置の不揮発性メモリ部のチップレイアウトを概略的に示す図である。図１において、半導体装置の不揮発性メモリ部は、可変磁気抵抗素子をデータ記憶素子として利用するＭＲＡＭセルを含むＭＲＡＭである。
【００１６】
図１において、矩形形状の半導体チップ領域１上に、ノーマルアレイ２が配置される。このノーマルアレイ２においては、ＭＲＡＭセルが行列状に配列され、外部からアクセス可能なデータを保持する。この半導体チップ領域１は、チップ単体であってもよく、半導体チップ上の一部の領域であり、システムＬＳＩの一部を構成するマクロ領域であってもよい。
【００１７】
ノーマルアレイ２に隣接して、ＰＲＯＭ／ＯＴＰマージ回路ブロック４およびメインコントロール回路ブロック６がそれぞれ矩形形状の領域に配置される。ＰＲＯＭ／ＯＴＰマージ回路ブロック４は、共通のＭＲＡＭセルアレイを含み、動作モードに応じて、ＰＲＯＭおよびＯＴＰＲＯＭ（以下、単にＯＴＰと称す）のいずれかで動作する。このＰＲＯＭ／ＯＴＰマージ回路ブロック４においては、メインコントロール回路ブロック６における基準電圧レベル、動作タイミングを調整するトリミングデータおよびメモリアレイ２における不良セルを冗長セルで置換するための救済データなどの内部動作状態を設定するデータ（内部動作環境設定データと称す）が格納される。
【００１８】
ＰＲＯＭ／ＯＴＰマージ回路ブロック４においては、ウェハレベルでのテスト時においては、内部動作環境設定データのチップごとのばらつきにより後に書換える必要が生じるため、ＰＲＯＭモードでデータの書込が行なわれる。一方、出荷前の最終テスト後においては、チップ単体（パッケージ収納状態）でテストが行われて良品が出荷されるため、ＯＴＰモードでデータの書込が行なわれる。
【００１９】
メインコントロール回路ブロック６は、ノーマルアレイ２に対するデータのアクセスおよびＰＲＯＭ／ＯＴＰマージ回路ブロック４に対する動作モードの制御を行なう。
【００２０】
図１に示すように、半導体チップ領域１において、ＰＲＯＭ／ＯＴＰマージ回路ブロック４を配置することにより、メインコントロール回路ブロック６下部に、空き領域８を確保することができる。したがって、ＭＲＡＭのチップレイアウト面積を低減することができ、また、空き領域８に他の周辺回路を配置して、このＭＲＡＭの機能を追加させることができる。
【００２１】
図２は、この発明に従うＭＲＡＭのチップレイアウトの変更例を概略的に示す図である。図２に示すＭＲＡＭにおいては、矩形形状の半導体チップ領域１０上に、図１に示す構成と同様、矩形形状にノーマルアレイ（ＭＲＡＭセルアレイ）２が配置される。チップ領域１０の長辺方向に沿ってノーマルアレイ２に順次隣接して、ＰＲＯＭ／ＯＴＰマージ回路ブロック１４およびメインコントロール回路１６ブロックが配置される。
【００２２】
この図２に示すチップレイアウトの場合、図１に示すＰＲＯＭ／ＯＴＰマージ回路ブロック４およびメインコントロール回路ブロック６を、チップ領域の長辺方向に沿って配置することにより、図１に示す空き領域８のチップ占有面積を低減することができ、半導体チップ領域１に比べて半導体チップ領域１０の面積を低減することができる。
【００２３】
図３は、この発明に従う半導体装置の不揮発性メモリ部であるＭＲＡＭにおいて利用されるＭＲＡＭセルＭＣの電気的等価回路を示す図である。図３において、ＭＲＡＭセルＭＣは、抵抗値によりデータを記憶する可変磁気抵抗素子ＶＲと、データ読出時、可変磁気抵抗素子ＶＲに対する電流経路を形成する選択トランジスタＳＴとを含む。可変磁気抵抗素子ＶＲは、ＭＴＪ素子およびＴＭＲ素子のいずれであってもよい。
【００２４】
また、図３においては、電流誘起磁場により、可変磁気抵抗素子ＶＲの抵抗状態を設定する構成を示すものの、このＭＲＡＭセルは、スピン注入トルクにより、自由層の磁化方向が設定されるＭＴＪ素子であってもよい。したがって、ここでは、種々の構成の素子を含むように、記憶素子として「可変磁気抵抗素子」の用語を利用する。この可変磁気抵抗素子ＶＲは、自由層および固定層およびこれらの間のバリア層を含み、自由層および固定層の磁化方向の平行／反平行により抵抗値が設定される。その断面構造は、一般に広く知られており、ここでは、その断面構造の記載は省略する。
【００２５】
可変磁気抵抗素子ＶＲの一方の電極（上部電極）はビット線ＢＬに接続され、可変磁気抵抗素子ＶＲの他方電極（下部電極）とソース線ＳＬとの間に選択トランジスタＳＴが設けられる。選択トランジスタＳＴのゲート（制御電極）は、ワード線ＷＬに電気的に接続される。可変磁気抵抗素子ＶＲに対向してかつワード線ＷＬと平行に、デジット線ＤＬが配置される。
【００２６】
データ書込時においては、デジット線ＤＬおよびビット線ＢＬに流れる電流が誘起する磁界の合成磁界により、可変磁気抵抗素子ＶＲの自由層の磁化方向を設定する。この書込時において、ワード線ＷＬは非選択状態であり、ビット線ＢＬからソース線ＳＬへの電流経路は遮断される。通常、データ書込時においては、デジット線ＤＬには固定方向に電流が流され、ビット線ＢＬに、書込データに応じた方向に電流が流れる。
【００２７】
データ読出時においては、デジット線ＤＬは非選択状態に維持され、ワード線ＷＬが選択状態へ駆動される。このとき、ビット線ＢＬからソース線ＳＬへ流れる電流量は、可変磁気抵抗素子ＶＲの抵抗値に応じて異なる。ビット線ＢＬを流れる電流量（またはソース線ＳＬを流れる電流量）を、図示しないセンスアンプで検知することにより、データの読出を行なう。
【００２８】
なお、この図３に示すＭＲＡＭセルＭＣが、スピン注入型セルの場合、ビット線ＢＬとソース線ＳＬの間に流れる電流の方向が書込データに応じて設定される。このとき、デジット線ＤＬには、この書込アシスト磁場を生成するために一定の方向に電流が流される。
【００２９】
図４は、図１および図２に示すＰＲＯＭ／ＯＴＰマージ回路ブロック４，１４およびメインコントロール回路ブロック６，１６の構成をより詳細に示す図である。図４においては、メインコントロール回路ブロック６および１６に含まれるＰＲＯＭ／ＯＴＰマージ回路に関連する制御部の構成を示し、ノーマルアレイ２に対するアクセス制御を行なうコントロール回路の部分は示していない。
【００３０】
図４において、ＰＲＯＭ／ＯＴＰマージ回路ブロック２０（４または１４）は、共通のＭＲＡＭセルアレイを含みＰＲＯＭモードおよびＯＴＰモードで動作するＰＲＯＭ／ＯＴＰマージ回路２２と、ＰＲＯＭ／ＯＴＰマージ回路２２から読出されたデータＲＤの多数決判定を行って、最終読出データを生成する多数決回路２４と、多数決回路２４の出力データを格納するヒューズレジスタ２６を含む。
【００３１】
ＰＲＯＭ／ＯＴＰマージ回路２２は、ＰＲＯＭモード時においては、内部のＭＲＡＭセルに書換え可能な態様でデータの書込を行なう。ＯＴＰモード時においては、ＰＲＯＭ／ＯＴＰマージ回路２２は、書換え不可能な態様で、すなわち、ＭＲＡＭセルの可変磁気抵抗素子に絶縁破壊を生じさせるようにデータの書込を行なう。読出動作は、ＰＲＯＭモードおよびＯＴＰモードいずれにおいても、同じ態様で行なわれる。
【００３２】
多数決回路２４は、ＰＲＯＭ／ＯＴＰマージ回路２２において、同一データビットが複数のメモリセルに書込まれ、この同一データビットが書込まれた複数（本実施例においては後に説明するように３個）のメモリセルの記憶データの論理値を多数決判定基準に従って判定して最終読出データを生成する。多数決判定を行なうことにより、誤動作によりビット誤り読出の影響を最小にして、正確に設定されたデータの読出を行って内部環境を設定することができる。
【００３３】
ヒューズレジスタ２６は、ノーマルアレイ３５に関連する回路３５の動作状態を設定するためのデータを格納し、内部基準電圧、内部動作タイミングなどのトリミングを行うためのデータおよびノーマルアレイ３５における不良セルの救済アドレス（ＲＲＡＤ）等を格納する。ヒューズレジスタ２６に格納されるデータに従って、ヒューズ素子に代えて配置されるスイッチングトランジスタのオン／オフ状態を設定する。このスイッチングトランジスタは、トリミング設定の場合には、抵抗素子と並列に配置され、不良アドレス救済時においては、不良アドレスビット設定用のヒューズに代えてスイッチングトランジスタが用いられる。
【００３４】
ＰＲＯＭ／ＯＴＰ関連制御部３０は、図１または２に示すメインコントロール回路ブロック６または１６に含まれ、外部からの電源投入検出信号ＰＯＲおよびクロック信号ＣＬＫに従って内部アドレス信号を生成するアドレスカウンタ３４と、外部からのモード指示信号ＭＯＤＥに従って、入力データ選択信号ＤＴＳＥＬおよび内部モード指示信号ＭＤＩＮを生成するモード設定回路３２と、モード設定回路３２からの入力データ選択信号ＤＴＳＥＬに従ってアドレスカウンタ３４からの内部アドレスおよび外部からの入力データおよび信号ＥＸＩＮの一つを選択する入力選択回路３６と、モード設定回路３２からの内部モード指示信号ＭＤＩＮに従って指定された動作モードを行なうための制御信号ＣＴＬを生成するＰＲＯＭ／ＯＴＰコントロール回路３８を含む。
【００３５】
モード設定回路３２は、モード指示信号ＭＯＤＥが、ＯＴＰモード、ＰＲＯＭモード、データの書込モードおよびデータの読出モードのいずれを指定するかに従って入力データ選択信号ＤＴＳＥＬおよび内部モード指示信号ＭＤＩＮを生成する。アドレスカウンタ３４は、電源投入検出信号ＰＯＲが活性化されると、すなわち、ＭＲＡＭの電源投入時、内部アドレスを生成し、ＰＲＯＭ／ＯＴＰマージ回路２２に格納されるデータを読出すためのアドレスを生成する。入力選択回路３６は、データの書込時においては、外部から与えられるアドレスおよびデータを選択し、たとえばＯＴＰモードに設定されて固定データ記憶メモリとして利用されるとき、データ選択信号ＤＴＳＥＬに従ってアドレスカウンタ３４からの内部アドレスを選択する。
【００３６】
ＰＲＯＭ／ＯＴＰコントロール回路３８は、内部動作モード指示信号ＭＤＩＮに従って、ＰＲＯＭ／ＯＴＰマージ回路２２をＰＲＯＭモード、ＯＴＰモードおよびデータ読出モードのいずれかで動作させる。
【００３７】
このＰＲＯＭ／ＯＴＰコントロール回路３８は、ＰＲＯＭ／ＯＴＰマージ回路２２に対しＰＲＯＭモードおよびＯＴＰモード両モードを制御するように設けられており、ＰＲＯＭ／ＯＴＰマージ回路２２のＰＲＯＭモード回路およびＯＴＰモード回路に対応してコントロール回路をマージすることができ、このメインコントロール回路ブロックに含まれるＰＲＯＭ／ＯＴＰ関連制御部３０のレイアウト面積を低減することができる。
【００３８】
図５は、図４に示すＰＲＯＭ／ＯＴＰマージ回路２２の構成をより詳細に示す図である。図５においては、また、ＰＲＯＭ／ＯＴＰコントロール回路３８、多数決回路２４およびヒューズレジスタ２６を、信号／データの伝搬経路を明確にするために併せて示す。
【００３９】
図５において、ＰＲＯＭ／ＯＴＰマージ回路２２は、ＭＲＡＭセルが行列状に配列されるＰＲＯＭ／ＯＴＰアレイ４０を含む。このＰＲＯＭ／ＯＴＰアレイ４０においては、ＭＲＡＭセルが行列状に配列され、各メモリセル列に対応してビット線ＢＬが配置され、ＭＲＡＭセル行に対応してデジット線ＤＬおよびワード線ＷＬが配置される。
【００４０】
ＰＲＯＭ／ＯＴＰマージ回路２２は、ＰＲＯＭ／ＯＴＰアレイ４０のメモリセル行を選択するために、ロウデコーダ４２と、トップロウドライバ４４ｔおよびボトムロウドライバ４４ｂとを含む。ロウデコーダ４２は、ＰＲＯＭ／ＯＴＰコントロール回路３８からのロウ系制御信号ＲＣＴＬおよびロウアドレス信号ＲＡＤに従って、ＰＲＯＭ／ＯＴＰアレイ４０のメモリセル行を選択する信号を生成する。すなわち、ロウデコーダ４２は、データ書込時においては、デジット線ＤＬを選択する信号を生成し、データ読出時には、ワード線ＷＬを選択する信号を生成する。
【００４１】
トップロウドライバ４４ｔおよびボトムロウドライバ４４ｂは、ＰＲＯＭ／ＯＴＰアレイ４０のデジット線／ワード線ＤＬ／ＷＬの延在方向に関して対向して配置される。これらのトップロウドライバ４４ｔおよびボトムロウドライバ４４ｂは、それぞれ、デジット線ＤＬおよびワード線ＷＬに対応して配置されるドライバ／トランジスタを含み、ロウデコーダ４２からの行選択信号に従って、指定された行に対応するデジット線ＤＬまたはワード線ＷＬを選択状態へ駆動する。
【００４２】
ＰＲＯＭ／ＯＴＰマージ回路２２は、さらに、ＰＲＯＭ／ＯＴＰアレイ４０のメモリセル列の選択およびデータの書込／読出を行なうための回路として、コラムデコーダ４６ｒおよび４６ｌと、コラムドライバ４８ｒおよび４８ｌと、センスアンプ４９とを含む。コラムデコーダ４６ｒおよび４６ｌは、ＰＲＯＭ／ＯＴＰアレイ４０のビット線ＢＬの両側に対向して配置され、ＰＲＯＭ／ＯＴＰコントロール回路３８からのコラムアドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬに従って列選択信号を生成する。
【００４３】
右コラムドラバ４８ｒおよび左コラムドライバ４８ｌは、ビット線各々の両端に配置されるデータ書込用のビット線書込ドライバを含む。左右コラムドライバ４８ｒおよび４８ｌは、ＰＲＯＭモードでのデータの書込を行なうためのビット線書込ドライバと、ＯＴＰモードでのデータ書込を行なうためのビット線書込ドライバとを含む。
【００４４】
コラムドライバ４８ｒおよび４８ｌ内において、ＰＲＯＭモードでの書込用のドライバおよびＯＴＰモードでの書込用のドライバを各ビット線に対して設けることにより、ＰＲＯＭモードでの書込およびＯＴＰモードでの書込を選択的に実行する。
【００４５】
また、右コラムドライバ４８ｒに対しては、さらに、データ読出時において読出列のビット線を選択する読出列選択ゲートが設けられる。センスアンプ４９は、データ読出時、ＰＲＯＭ／ＯＴＰコントロール回路３８からのセンス制御信号ＳＡＣＴＬに従って選択的に活性化され、読出列選択ゲートにより選択されたメモリセルのデータを検知して内部読出データを生成する。このセンスアンプ４９により読出された内部読出データが多数決回路２４へ与えられる。
【００４６】
なお、ＰＲＯＭ／ＯＴＰコントロール回路３８、多数決回路２４およびヒューズレジスタ２６は、図４に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【００４７】
図６は、図５に示すＰＲＯＭ／ＯＴＰマージ回路２２の構成をより詳細に示す図である。図６において、ＰＲＯＭ／ＯＴＰアレイ４０において、ビット線ＢＬ＜ｎ：０＞およびＢＬ＿Ｂ＜ｎ：０＞が配置され、また、デジット線ＤＬ＜ｘ：０＞およびワード線ＷＬ＜ｘ：０＞が配置される。
【００４８】
デジット線ＤＬは、トップロウドライバ４４ｔおよびボトムロウドライバ４４ｂにより駆動され、ワード線ＷＬは、ボトムロウドライバ４４ｂにより駆動される。トップロウドライバ４４ｔへは、パッドＰＡＤ０を介してに外部のたとえばテスタから基準電圧ＶＲＥＦＤＬが与えられ、デジット線を流れる電流量を調整する。ボトムロウドラバ４４ｂによりロウアドレス信号にしたがって選択行に対応するデジット線が選択される。従って、デジット線ＤＬの選択時には、トップロウドライバ４４ｔからボトムロウドライバ４４ｂへ向かって電流が流れる。
【００４９】
ビット線ＢＬ＜ｎ：０＞およびＢＬ＿Ｂ＜ｎ：０＞は、対をなして配置され、４対のビット線において１つのビット線対が選択される４対１選択が行なわれる。また、ビット線ＢＬ＜ｎ：０＞およびＢＬ＿Ｂ＜ｎ：０＞においては、１２対のビット線が１つの書込／読出データビットに対応するように分割される。図６においては、ビット線ＢＬ＜１１：０＞およびＢＬ＿Ｂ＜１１：０＞が、ＩＯブロックＩＯ０に含まれ、ビット線ＢＬ＜ｎ−８：ｎ−１１＞およびＢＬ＿Ｂ＜ｎ−８：ｎ−１１＞が、ＩＯブロックＩＯｋに対応するように配置される。この組をなす４対のビット線において１つのデータの書込が行なわれ、（ｋ＋１）ＩＯブロックそれぞれにおいて、同一データ（ビット）が３つのメモリセルに書込まれる（実際には相補データの書込が行なわれる）。
【００５０】
また、同様、読出時においても、１つのＩＯブロックにおいて３ビットのデータの読出が並行して行なわれる。ここで、ＩＯブロックは、外部データの１ビットに対応する（１入力／出力ピンに対応する）。
【００５１】
右コラムドライバ４８ｒおよび左コラムドライバ４８ｌそれぞれに対応して、（コラムデコーダ＋書込制御回路ブロック）５０ｒおよび５０ｌが設けられる。この回路ブロック５０ｒおよび５０ｌにおけるコラムデコーダは、それぞれ、図５に示すコラムデコーダ４６ｒおよび４６ｌにそれぞれ対応する。書込制御回路は、図５に示すＰＲＯＭ／ＯＴＰコントロール回路３８に含まれる書込制御部に対応する。
【００５２】
この（コラムデコーダ＋書込制御回路）ブロック５０ｒおよび５０ｌは、それぞれ、図４に示すモード設定回路３２からのＰＲＯＭモード指示信号ＰＲＯＭＥＮおよびＯＴＰモード指示信号ＯＴＰＥＮを内部動作モード指示信号ＭＤＩＮとして受け、書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞を生成するとともに、書込データＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞を生成する。書込データＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞は、外部からの書込データに対応する（ｍ＋１）ビットの書込データである。書込データＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞の組が、１つのコラムドライバに与えられ、対応のビット線の充電または放電が設定される。
【００５３】
書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞に従って、コラムドライバ４８ｒおよび４８ｌにおいて、ＯＴＰモードおよびＲＰＯＭモードに応じた書込ドライバを選択する。したがって、４対のビット線ＢＬ＜ｉ＋３：ｉ＞およびＢＬ＿Ｂ＜ｉ+３：ｉ＞において１対のビット線がデータ書込時選択されて、この選択された相補ビット線対に対し相補書込データが格納される。
【００５４】
（コラムデコーダ＋書込制御回路ブロック）５０ｒは、さらに、データ読出モード時、読出列選択信号ＣＳＲ＜３：０＞を生成する。この読出列選択信号ＣＳＲ＜３：０＞は、４対のビット線ＢＬ＜ｉ＋３：ｉ＞、ＢＬ＿Ｂ＜ｉ＋３：ｉ＞から１対のビット線を指定する。
【００５５】
４対のビット線それぞれに対応して読出ゲートＲＣＧ０−ＲＣＧｍが設けられる。この読出ゲートＲＣＧ０−ＲＣＧｍが、読出列選択信号ＣＳＲ＜３：０＞に従って対応の４対のビット線のうち１対のビット線を選択する。したがって、読出ゲート＜３：０＞は、４つの読出列選択ゲートを含む。
【００５６】
読出ゲートＲＣＧ０−ＲＣＧｍからの読出データは、それぞれ、ローカルＩＯ線ＬＩＯ＜０＞，ＬＩＯＢ＜０＞−ＬＩＯ＜ｍ＞，ＬＩＯ＿Ｂ＜ｍ＞に伝達される。
【００５７】
読出ゲートＲＣＧ０−ＲＣＧｍそれぞれに対応してセンスアンプ４９に含まれるセンスアンプ回路ＳＡ０−ＳＡｍが設けられる。センスアンプ回路ＳＡ０−ＳＡｍについては、ＩＯブロックＩＯ０−ＩＯｋ各々において３つのセンスアンプ回路が配置され、各ＩＯブロックにおいて、対応の読出ゲートＲＣＧ（ｉ＋３）−ＲＣＧｉから読出された３ビットデータを増幅して内部読出データＤＡＴＡを生成する。図６において、センスアンプ回路ＳＡ０−ＳＡｍが、内部読出データＤＡＴＡ＜０＞−ＤＡＴＡ＜ｍ＞を生成する。
【００５８】
１ＩＯブロックに含まれる３つのセンスアンプ回路の組それぞれに対応して多数決回路ＭＪＫ０−ＭＪＫｋが設けられる。これらの多数決回路ＭＪＫ０−ＭＪＫｋは、それぞれ多数決処理、すなわち、２／３多数決判定基準に従って、内部読出データの論理値を判定し、最終読出データＭＤＡＴＡ＜０＞−ＭＤＡＴＡ＜ｋ＞を生成する。ここで、ｋは、（ｍ−２）のmod.３の演算結果に等しく、（ｍ−２）を３で除算した場合の余りに相当する。
【００５９】
図６に示すように、ＰＲＯＭ／ＯＴＰアレイ４０において、ビット線に対して４：１選択を行ない、この選択結果を３ビットずつ組に分割し、３ビットデータに対し多数決判定を行なって最終読出データを生成する。また、データ書込時においては、相補データの書込が行なわれる。これにより、正確にデータの書込および読出を行なうことができ、確実に、内部記憶データの読出を行なうことができる。
【００６０】
データ書込時においては、各ＩＯブロックそれぞれにおいて、４対のビット線それぞれにおぴて１対のビット線が選択され、これらのビット線対に対し同一データの書込が書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞に従って実行される。
【００６１】
なお、左コラムドライバおよび右コラムドライバ４８ｌおよび４８ｒに対して、パッドＰＡＤ１を介して書込時の基準電圧ＶＲＥＦＢＬが外部から与えられる。このビット線基準電圧ＶＲＥＦＢＬは、ＯＴＰモードでのデータ書込時にパッドＰＡＤ１を介して外部のテスタから与えられ、正確に、トリミングされたレベルのビット線書込電圧を供給して非破壊的にデータの書込を実行する。
【００６２】
図７は、図６に示すＰＲＯＭ／ＯＴＰマージ回路におけるデータアクセス態様を１つのＩＯブロックについて模式的に示す図である。図７において、ビット線ＢＬ０−ＢＬ１１およびＢＬＢ０−ＢＬＢ１１が設けられる。ビット線ＢＬｉ，ＢＬＢｉは対をなして配置される。データ読出経路においては、４対のビット線の組それぞれに対し４：１選択読出パスＲＰＴ２−ＲＰＴ０がそれぞれ配置される。４：１選択読出パスＲＰＴ２−ＲＰＴ０は、図６に示す読出ゲートＲＣＧ＜ｊ：ｊ−２＞およびセンスアンプＳＡｊ−ＳＡ（ｊ−２）に対応する。これらの４：１選択読出パスＲＰＴ２−ＲＰＴ０は、読出列選択信号ＣＳＲ＜３：０＞に従って対応の４対のビット線から１対のビット線を選択する。図７において、４：１選択読出パスＲＰＴ２−ＲＰＴ０は、それぞれ、ビット線ＢＬ１０，ＢＬＢ１０、ＢＬ６，ＢＬＢ６、およびＢＬ２，ＢＬＢ２の対をそれぞれ選択する。
【００６３】
したがって、４：１選択読出パスＲＰＴ２−ＲＰＴ０からローカル読出データ線ＬＩＯ２，ＬＩＯＢ２−ＬＩＯ０，ＬＩＯＢ０へは、それぞれ、メモリセルＭＣ２１，ＭＣ２０の相補データ、メモリセルＭＣ１１，ＭＣ１０の相補データ、ＭＲＡＭセルＭＣ０１，ＭＣ００の相補データがそれぞれ伝達される。多数決回路ＭＪＫｊ−ＭＪＫｊ−２により形成される多数決判定パスＭＪＤＴＰにより、多数決判定基準に従って読出データの論理値の決定が行なわれ、１ビットの内部読出データＭＤＡＴＡが生成される。
【００６４】
一方、書込経路においても、４対のビット線の組それぞれに対し、４：１選択書込パスＷＰＴ２−ＷＰＴ０が設けられる。これらの４：１選択書込パスＷＰＴ２−ＷＰＴ０は、図６に示すコラムドライバ４８ｌおよび４８ｒに対応する。この４：１選択書込パスＷＰＴ２−ＷＰＴ０は、書込列選択信号ＣＳＬＷ＿ＯＴＰ／ＰＲＯＭ＜３：０＞に従って対応の４対のビット線の組から１つのビット線対を選択し、内部書込データＷＤから相補データを生成して選択ＭＲＡＭセルＭＣ２１，ＭＣ２０の組，ＭＲＡＭセルＭＣ１１，ＭＣ１０の組，ＭＲＡＭセルＭＣ０１，ＭＣ００の組各々へ相補データの書込を行なう。したがって、１つのＩＯブロックにおいて、６個のＭＲＡＭセル（ＭＣ２１，ＭＣ２０，ＭＣ１１，ＭＣ１０，ＭＣ０１，ＭＣ００）が選択され、各ビット線対に対して配置されるメモリセルの対各々に対して同一の相補データの書込が行なわれ、この同一のデータが書込まれた６つのＭＲＡＭセルからのデータの読出および多数決判定が行なわれる。
【００６５】
図８は、図４に示すモード設定回路３２の構成の一例を示す図である。図８において、モード設定回路３２は、モード選択信号ＭＯＤＥＳＥＬを受ける２段の縦続接続されるインバータ６０および６１と、ヒューズ活性化信号ＦＵＳＥＮとインバータ６１の出力信号を受けるＮＡＮＤゲート６２と、ＮＡＮＤゲート６２の出力信号を反転してＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを生成するインバータ６３と、インバータ６０の出力信号とヒューズ活性化信号ＦＵＳＥＮとを受けるＮＡＮＤゲート６４と、ＮＡＮＤゲート６４の出力信号を受け、ＯＴＰモードイネーブル信号ＯＴＰＥＮを生成するインバータ６５を含む。
【００６６】
ヒューズ活性化信号ＦＵＳＥＮは、ＰＲＯＭ／ＯＴＰマージ回路に対してデータアクセスを行なうとき、すなわちテストモード時に活性化される（Ｈレベルに設定される）。このヒューズ活性化信号ＦＵＳＥＮの活性化時、ノーマルアレイを制御するノーマルアレイ制御系は非活性状態に維持され、ノーマルアレイへのデータアクセスは禁止される。
【００６７】
図９は、図８に示すモード設定回路３２の動作を示すタイミング図である。以下、図９を参照して、図８に示すモード設定回路３２の動作について説明する。
【００６８】
ヒューズ活性化信号ＦＵＳＥＮがＬレベルのとき、ＮＡＮＤゲート６２および６４の出力信号はＨレベルであり、インバータ６３および６５からのモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰＥＮはともにＬレベルの非活性状態に維持される。この状態では、ＰＲＯＭモードおよびＯＴＰモードは、ともに非選択状態に設定され、ＰＲＯＭ／ＯＴＰメモリアレイ４０へのアクセスは禁止される。
【００６９】
テストモードに入ると、ヒューズ活性化信号ＦＵＳＥＮがＨレベルに設定される。いま、モード選択信号ＭＯＤＥＳＥＬがＨレベルに設定されるとする。応じて、ＮＡＮＤゲート６２および６４がインバータとして動作し、インバータ６３からのＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮがＨレベルとなり、ＰＲＯＭモードが指定される。このとき、インバータ６５からのＯＴＰモードイネーブル信号ＯＴＰＥＮはＬレベルである。この状態で、ＰＲＯＭモードでのデータの書込／読出が実行される。
【００７０】
一方、このテストモード時において、モード選択信号ＭＯＤＥＳＥＬをＬレベルに維持すると、インバータ６０および６１の出力信号がそれぞれＨレベルおよびＬレベルとなり、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮがＬレベル、ＯＴＰモードイネーブル信号ＯＴＰＥＮがＨレベルとなり、ＯＴＰモードが指定される。この状態において、ＯＴＰモードでのデータの書込が実行される。データの読出は、ＰＲＯＭモードおよびＯＴＰモードいずれにおいても同じ態様で実行される（データの書込／読出は、外部信号（ＥＸＩＮ）に従ってＰＲＯＭ／ＯＴＰ制御回路からの制御信号に従って指定される）。
【００７１】
図１０は、ＰＲＯＭ／ＯＴＰアレイ４０の１対のビット線ＢＬおよびＢＬＢに関連する部分の構成を概略的に示す図である。ビット線ＢＬにメモリセルＭＣＣが接続され、ビット線ＢＬＢにメモリセルＭＣＲが接続される。これらのメモリセルＭＣＣおよびＭＣＲに共通にデジット線ＤＬおよびワード線ＷＬが配置される。メモリセルＭＣＣには、書込データに応じた論理値のデータが、その可変磁気抵抗素子ＶＲの抵抗値により書込まれ、一方、メモリセルＭＣＲには、メモリセルＭＣＣの書込データと相補なデータが格納される。メモリセルＭＣＲは、データ読出時の参照セルとして利用される。
【００７２】
ビット線ＢＬの両側にビット線書込ドライブ回路７０Ｒ０および７０Ｌ０が配置され、ビット線ＢＬＢの両側に、それぞれ、ビット線書込ドライブ回路７０Ｒ１および７０Ｌ１が配置される。ビット線書込ドライブ回路７０Ｌ０および７０Ｌ１は、図４に示す左コラムドライバ４８ｌに含まれ、ビット線書込ドライブ回路７０Ｒ０および７０Ｒ１は、図６に示す右コラムドライバ４８ｒに含まれる。
【００７３】
ビット線書込ドライブ回路７０Ｒ０は、ビット線充電用のＰチャネルＭＯＳトランジスタ８０Ｒと、ビット線放電用のＮチャネルＭＯＳトランジスタ８４Ｒと、ＭＯＳトランジスタ８４Ｒを非導通状態に維持するＮチャネルＭＯＳトランジスタ８３Ｒと、ＭＯＳトランジスタ８４Ｒのゲートに基準電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート８２Ｒとを含む。
【００７４】
ＰチャネルＭＯＳトランジスタ８０Ｒは、セル書込データに従って生成されるセル書込制御信号ＺＷＤＰ＿ＣＥＬＲに従って電源ノードをビット線ＢＬに結合する。ＣＭＯＳトランスミッションゲート８２Ｒは、インバータ８１Ｒからの反転されたセル書込制御信号ＷＤＮ＿ＣＥＬＲと補のセル書込制御信号ＷＤＮ＿ＣＥＬＲに従ってビット線書込電圧ＶＲＥＦＢＬをＭＯＳトランジスタ８４Ｒのゲートに伝達する。これらのセル書込制御信号は、後に詳細に説明するように、セル書込データに従って生成される。
【００７５】
ＮチャネルＭＯＳトランジスタ８４Ｒは、ＣＭＯＳトランスミッションゲート８２Ｒを介して伝達されるビット線書込電圧ＶＲＥＦＢＬに従ってビット線ＢＬを接地ノードに結合する。ＮチャネルＭＯＳトランジスタ８３Ｒは、インバータ８１Ｒの出力信号に従ってＮチャネルＭＯＳトランジスタ８４Ｒのゲートを接地ノードに結合する。
【００７６】
ビット線書込ドライブ回路７０Ｒ１は、参照セル書込制御信号ＺＷＤＰ＿ＲＥＦＲに従ってビット線ＢＬＢを電源ノードに結合するＰチャネルＭＯＳトランジスタ８５Ｒと、参照セル書込制御信号ＷＤＮ＿ＲＥＦＲを反転するインバータ８６Ｒと、書込制御信号ＷＤＮ＿ＲＥＦＲとインバータ８６Ｒの出力信号に従ってビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート８７Ｒと、ＣＭＯＳトランスミッションゲート８７Ｒを介して伝達されるビット線書込電圧ＶＲＥＦＢＬに従ってビット線ＢＬＢを接地ノードに結合するＮチャネルＭＯＳトランジスタ８９Ｒと、インバータ８６Ｒの出力信号に従ってＭＯＳトランジスタ８９Ｒのゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタ８８Ｒとを含む。
【００７７】
このビット線書込ドライブ回路７０Ｒ０および７０Ｒ１は、ＰＲＯＭモードでの書込を行なうＰＲＯＭライトドライバを構成し、書込基準電圧（ビット線書込電圧）ＶＲＥＦＢＬを外部からパッドを介してテスタから供給することにより、正確に、ビット線ＢＬおよびＢＬＢを介して流れる電流量を調整することができる。書込制御信号ＺＷＤＰ＿ＣＥＬＲ、ＷＤＮ＿ＣＥＬＲ、ＺＷＤＰ＿ＲＥＦＲ、およびＷＤＮ＿ＲＥＦＲは、書込データ、書込モードおよび書込列選択信号に従って生成される。
【００７８】
左側ビット線書込ドライブ回路７０Ｌ０は、この右側ビット線書込ドライブ回路７０Ｒ０と同様に、ビット線ＢＬを充電するＰチャネルＭＯＳトランジスタ８０Ｌと、ビット線ＢＬを放電するＮチャネルＭＯＳトランジスタ８４Ｌと、ビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート８２Ｌと、このＭＯＳトランジスタ８４Ｌのゲート電位を調整するＮチャネルＭＯＳトランジスタ８３Ｌと、ＣＭＯＳトランスミッションゲート８２Ｌの導通を制御する信号を生成するインバータ８１Ｌを含む。
【００７９】
ＰチャネルＭＯＳトランジスタ８０Ｌのゲートには、セル書込制御信号ＺＷＤＰ＿ＣＥＬＬが与えられ、ＣＭＯＳトランスミッションゲート８２Ｌは、セル書込制御信号ＷＤＮ＿ＣＥＬＬに従って選択的に導通する。データデータ書込時、セル書込制御信号ＺＷＤＰ＿ＣＥＬＬおよびＺＷＤＰ＿ＣＥＬＲは互いに相補な信号となり、また、セル書込制御信号ＷＤＮ＿ＣＥＬＬおよびＷＤＮ＿ＣＥＬＲが、互いに相補な信号となる。
【００８０】
左側ビット線書込ドライブ回路７０Ｌ０は、さらに、ＯＴＰモードセル書込制御信号ＴＧＥＮ＿ＣＥＬＬおよびＺＴＧＥＮ＿ＣＥＬＬに従ってビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート９０と、ＯＴＰモード列書込選択信号ＣＳＬＷ＿ＯＴＰに従って、ＣＭＯＳトランスミッションゲート９０からのビット線書込電圧ＶＲＥＦＢＬをビット線ＢＬに伝達するＮチャネルＭＯＳトランジスタ９１を含む。これらのＣＭＯＳトランスミッションゲート９０およびＭＯＳトランジスタ９１により、ＯＴＰモードでのデータ書込を行なうＯＴＰ書込ドライバが形成される。
【００８１】
左側ビット線書込ドライブ回路７０Ｌ１は、右側のビット線書込ドライブ回路７０Ｒ１と同様に、ビット線ＢＬＢを充電するＰチャネルＭＯＳトランジスタ８５Ｌ、ビット線ＢＬＢを放電するＮチャネルＭＯＳトランジスタ８９Ｌ、ＭＯＳトランジスタ８９Ｌのゲートを接地電位に結合するＮチャネルＭＯＳトランジスタ８８Ｌ、ＯＴＰモード書込制御信号ＷＤＮ＿ＲＥＦＬを反転するインバータ８６Ｌ、および書込制御信号ＷＤＮ＿ＲＥＦＬに従って、ビット線書込電圧ＶＲＥＦＢＬをＭＯＳトランジスタ８０Ｌのゲートに与えるＣＭＯＳトランスミッションゲート８７Ｌを含む。ＭＯＳトランジスタ８５Ｌは、セル書込制御信号ＺＷＤＰ＿ＲＥＦＬに従って選択的に導通する。これらの書込制御信号ＺＷＤＰ＿ＲＥＦＬおよびＺＷＤＰ＿ＲＥＦＲはデータ書込時、互いに相補信号であり、また、書込制御信号ＷＤＮ＿ＲＥＦＬおよびＷＤＮ＿ＲＥＦＲは、データ書込時、互いに相補な信号となる。これらの書込制御信号も、書込データ、書込列選択信号および書込モードに従って生成される。
【００８２】
この左側ビット線書込ドライブ回路７０Ｌ１はさらに、ＯＴＰモード書込制御信号ＴＧＥＮ＿ＲＥＦおよびＺＴＧＥＮ＿ＲＥＦに従ってビット線書込電圧ＶＲＥＦＢＬを伝達するＣＭＯＳトランスミッションゲート９２と、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰに従ってＣＭＯＳトランスミッションゲート９２からのビット線書込電圧ＶＲＥＦＢＬをビット線ＢＬＢに伝達するＮチャネルＭＯＳトランジスタ９３を含む。ＯＴＰモードでのデータ書込時、ＯＴＰモード書込制御信号ＯＴＰＷ＿ＲＥＦは、書込制御信号ＯＴＰＷ＿ＣＥＬＬと、互いに相補な信号となり、ビット線ＢＬおよびＢＬＢの一方に対してビット線書込電圧ＶＲＥＦＢＬが伝達される。
【００８３】
ビット線ＢＬおよびＢＬＢそれぞれに対し、読出列選択ゲート７２Ｒ０および７２Ｒ１が設けられる。これらの読出列選択ゲート７２Ｒ０および７２Ｒ１は、読出列選択信号ＣＳＬＲに従って選択的に導通するＮチャネルＭＯＳトランジスタ９５および９６をそれぞれ備える。読出列選択ゲートトランジスタ９５および９６の導通時、ビット線ＢＬおよびＢＬＢがセンスアンプ回路ＳＡに結合され、センスアンプ回路ＳＡが差動増幅動作を行なって内部読出データを生成して、ローカルデータ線ＬＩＯおよびＬＩＯＢ上に相補内部読出データを伝達する。
【００８４】
メモリセルＭＣＣおよびＭＣＲへのデータ書込時、ＰＲＯＭモードでのデータ書込は、ノーマルアレイのＭＲＡＭセルへのデータ書込と同様の態様で行なわれる。すなわち、ビット線書込ドライブ回路７０Ｒ０および７０Ｌ０により、ビット線ＢＬに対し書込データに応じた方向に電流を流し、また、ロウドライバによりデジット線ＤＬに電流を流し、可変磁気抵抗素子ＶＲの抵抗値を設定する。このとき、また、並行して、ビット線書込ドライブ回路７０Ｒ１および７０Ｌ１により、ビット線ＢＬＢにおいても、ビット線ＢＬと逆方向に電流を流し、メモリセルＭＣＲの可変磁気抵抗素子ＶＲの抵抗値を設定する。
【００８５】
具体的に、ビット線ＢＬに右側から左側に向かって電流を流す場合、書込制御信号ＺＷＤＰ＿ＣＥＬＲおよびＷＤＮ＿ＣＥＬＲがともにＬレベルに設定される。この状態において、ＰチャネルＭＯＳトランジスタ８０Ｒがオン状態となり、電源ノードからビット線ＢＬに電流を供給する。一方、インバータ８１Ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ８３Ｒがオン状態となり、ＭＯＳトランジスタ８４Ｒのゲート電位を接地電位に維持し、ＭＯＳトランジスタ８４Ｒをオフ状態に維持する。
【００８６】
左側ビット線書込ドライブ回路７０Ｌ０においては、セル書込制御信号ＺＷＤＰ＿ＣＥＬＬおよびＷＤＮ＿ＣＥＬＬがともにＨレベルに設定される。応じて、ＭＯＳトランジスタ８０Ｌがオフ状態となり、一方、ＣＭＯＳトランスミッションゲート８２Ｌにより、ビット線書込電圧ＶＲＥＦＢＬがＭＯＳトランジスタ８４Ｌのゲートに供給される。このとき、ＭＯＳトランジスタ８３Ｌはインバータ８１Ｌの出力信号に従ってオフ状態である。したがって、ビット線ＢＬの両側のＭＯＳトランジスタ８０Ｒおよび８４Ｌにより、電源ノードから接地ノードへ電流が流れる。ビット線書込電圧ＶＲＥＦＢＬの電圧レベルを外部から調整することにより、確実に、ビット線ＢＬを流れる書込電流量を調整することができる。
【００８７】
ビット線ＢＬＢについてのデータ書込も同様にして行なわれ、ビット線ＢＬに右側から左側へ電流が流れる場合には、ビット線ＢＬＢには左側から右側へ電流が流れる。この場合、書込制御信号が、メモリセルＭＣＣおよびＭＣＲに対して互いに相補な状態に設定される。
【００８８】
一方、ＯＴＰモードでのデータ書込時においては、左側のビット線書込ドライブ回路７０Ｌ０および７０Ｌ１においてトランスミッションゲート９０および９２の一方がオン状態となり、ビット線ＢＬおよびＢＬＢの一方にビット線書込電圧ＶＲＥＦＢＬが伝達される。このときワード線ＷＬを選択状態へ駆動し、選択トランジスタＳＴをオン状態に設定する。このビット線書込電圧ＶＲＥＦＢＬを、たとえば電源電圧ＶＤＤの２倍程度の電圧レベルに設定することにより、メモリセルＭＣＣおよびＭＣＲの一方の可変磁気抵抗素子ＶＲに高電圧が印加され、可変磁気抵抗素子のバリア膜が破壊され、可変磁気抵抗素子ＶＲが短絡状態、すなわち、超低抵抗状態ＬＬレベルとなる。ＯＴＰモードにおいては、破壊的にデータの書込を行ない、データ書込が行なわれたメモリセルの記憶データの書換は、行なうことができない。
【００８９】
このＯＴＰモードにおいては、対をなすメモリセルについては、対応のビット線に対しては、ビット線書込電圧ＶＲＥＦＢＬは伝達されない。従って、選択トランジスタがオン状態となっても、可変磁気抵抗素子には高電圧は印加されないため、対をなすメモリセルに対するデータの書込は行なわれず、先の状態を維持する。
【００９０】
図１１（Ａ）は、ＰＲＯＭモードで可変磁気抵抗素子の書込を行った際の磁化状態の一例を示す図である。図１１（Ａ）において、可変磁気抵抗素子は、固定層ＦＸＬ、自由層ＦＲＬおよびこれらの層の間のバリア層ＢＲＬを有する。自由層ＦＲＬの磁化方向が、記憶データに応じて設定され、固定層ＦＸＬの磁化方向は固定され、図においては右向きである。データ読出時においては、この可変磁気抵抗素子を通過するように電流Ｉｃが流れる。
【００９１】
図１１（Ｂ）は、ノーマルアレイのセル読出電流の波形を示す図である。図１１（Ｂ）において、縦軸に電流値を示し、横軸に時間を示す。曲線ＩおよびＩＩＩは、それぞれＬデータおよびＨデータを記憶するメモリセル選択時の読出電流波形を示し、曲線ＩＩは、ＬデータおよびＨデータの中間の参照データを与える参照電流波形を示す。図示の例においては、ＬデータおよびＨデータをそれぞれ、低抵抗状態および高抵抗状態に対応付けている。
【００９２】
データ読出時においては、ノーマルアレイにおいては、選択メモリセルの記憶データに応じて曲線ＩまたはＩＩＩの読出電流が得られ、これを曲線ＩＩで示す参照電流と大小比較してデータの読出を行なう。したがって、この場合、ノーマルアレイにおけるビット線読出電流のセンスアンプにおけるマージンは、それぞれ“ａ”および“ｂ”となる。
【００９３】
ＰＲＯＭモードで書き込まれたセルについては、相補データが読出される。従って、電流波形として曲線ＩおよびＩＩＩがセンスアンプに伝達される。この場合、センスアンプにおける読出マージンは、”ｃ”となる。したがって、ＰＲＯＭモードにおいて、相補データを読出すことにより、ノーマルアレイにおける１つのメモリセルのデータを読出して参照電流と比較する構成に比べて、センスアンプの読出マージンを大きくすることができ、正確にデータの読出を行なうことができる。
【００９４】
図１２（Ａ）は、ＯＴＰモードで書込を行ったメモリセルの構成を概略的に示す図である。図１２（Ａ）において、ＯＴＰモードで書込を行った場合、高電圧によりバリア層が破壊され、上部電極ＵＥＬと下部電極ＬＥＬとが短絡される。この状態においては、固定層ＦＸＬおよび自由層ＦＸＬの磁化方向は、読出電流に対しては影響を及ぼさない。
【００９５】
図１２（Ｂ）は、ＯＴＰモードで書込まれたメモリセルの読出電流波形を示す図である。この図１２（Ｂ）において、曲線Ｉ、ＩＩおよびＩＩＩは、図１１（Ｂ）に示す曲線Ｉ、ＩＩおよびＩＩＩに対応する。曲線ＩＶは、ＯＴＰモードでの書込セルを流れる電流を示す。ＯＴＰモードでのデータ書込により、可変磁気抵抗素子のバリア膜破壊が行なわれ、超低抵抗状態となり、データ“０”を格納する低抵抗状態よりもさらに低い抵抗状態となる。したがって、この場合、センスアンプに対して供給される電流は、曲線Ｉまたは曲線ＩＩＩで示される電流と曲線ＩＶで示される電流であり、センス電流マージンは、“ｄ”または“ｅ”となり、ノーマルアレイのＭＲＡＭセル読出電流のマージン“ａ”または“ｂ”よりも十分大きくすることができる。したがって、ＯＴＰモード時において、参照セルが非破壊状態であり、ＬデータまたはＨデータを格納している場合でも、確実に、メモリセルのデータを読出すことができる。
【００９６】
図１３は、図６に示すトップロウドライバ４４ｔおよびボトムロウドライバ４４ｂの構成の一例を概略的に示す図である。トップロウドライバ４４ｔにおいては、デジット線ＤＬ０−ＤＬｘそれぞれに対応してＰチャネルＭＯＳトランジスタＴＲＴ０−ＴＲＴｘが設けられる。これらのＭＯＳトランジスタＴＲＴ０−ＴＲＴｘのゲートに、外部からのデジット線基準電圧ＶＲＥＦＤＬが与えられる。このデジット線基準電圧ＶＲＥＦＤＬの電圧レベルを外部でトリミングし、これらのＭＯＳトランジスタＴＲＴ０−ＴＲＴｘを介して電源ノードＶＤＤから対応のデジット線に流れる電流量を調整する。
【００９７】
ボトムロウドライバ４４ｂにおいては、デジット線ＤＬ０−ＤＬｘそれぞれに対応してＮチャネルＭＯＳトランジスタＴＲＢ０−ＴＲＢｘが設けられる。これらのＭＯＳトランジスタＴＲＢ０−ＴＲＢｘのゲートへは、図６に示すロウデコーダ（４２）からのデジット線選択信号ＤＬＧ０−ＤＬＧｘが与えられる。したがって、デジット線ＤＬ０−ＤＬｘにおいて、デジット線選択信号ＤＬＧｉが指定したデジット線ＤＬｉにおいて電源ノードから接地ノードに電流が流れ、書込磁界を生成する。
【００９８】
ボトムロウドライバ４４ｂにおいては、また、ワード線ＷＬ０−ＷＬｘそれぞれに対応してワード線ドライブ回路ＷＬＤＶ０−ＷＬＤＶｘが設けられる。これらのワード線ドライブ回路ＷＬＤＶ０−ＷＬＤＶｘは、それぞれ、図示しないロウデコーダ（４２）からのワード線選択信号ＷＬＧ０−ＷＬＧｘに従って対応のワード線を選択状態へ駆動する。
【００９９】
これらのワード線ＷＬ０−ＷＬｘは、読出モード時およびＯＴＰモードでの書込時に選択状態へ駆動される。一方、デジット線ＤＬ０−ＤＬｘは、ＰＲＯＭモードでのデータ書込時に選択状態へ駆動される。従って、デジット線選択信号ＤＬＧ０−ＤＬＧｘは、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮと書込モード指示信号とロウアドレス信号とに従って生成され、ワード線選択信号ＷＬＧ０−ＷＬＧｘは、ＯＴＰモードイネーブル信号ＯＴＰＥＮと書込指示信号の組または読出指示信号とロウアドレス信号とに従って生成される。
【０１００】
図１４は、図６に示す（コラムデコーダ＋書込制御回路）ブロック５０ｒおよび５０ｌの書込制御に関連する制御信号をより具体的に示す図である。図１４においては、図面を簡略化するために、これらのブロック５０ｒおよび５０ｌの書込制御回路は、書込制御回路１０４で表わされるように同一構成であるように示す。しかしながら、実際には、これらのブロック５０ｒおよび５０ｌは、ＰＲＯＭモードでの書込制御においては、生成する制御信号が相補的になるだけであり、ブロック５０ｒおよ５０ｌのＰＲＯＭモードでの書込を制御する回路を代表的に書込制御回路１０４内のＰＲＯＭモード書込制御部１０５で示す。ＯＴＰモードでの書込制御は、左コラムドライバにおいて行われるだけであり、右コラムドライバにおいては実行されない。図１４のＰＲＯＭモード書込制御部１０５の出力信号から相補信号を生成して、右および左コラムドライバに供給する。従って、ＯＴＰモード書込制御部１０７は、ブロック５０ｌにおいて配置される。
【０１０１】
図１４において、書込制御回路１０４（５０ｒ，５０ｌ）に対し内部アドレス発生回路１００および内部制御信号発生回路１０２が設けられる。内部アドレス発生回路１００は、たとえば電源投入検出信号であるリセット信号ＰＯＲ＿ＲＳＴと外部クロック信号ＥＸＣＬＫに従って内部アドレスＩＮＡＤを生成する。内部制御信号発生回路１０２は、リセット信号ＰＯＲ＿ＲＳＴと外部クロック信号ＥＸＣＬＫとに従って、各内部アドレス信号ＩＮＡＤに対応して、内部制御信号（ロウ系およびコラム系制御信号）ＩＮＣＴＬを生成する。
【０１０２】
書込制御回路１０４に対しては、内部アドレス信号ＩＮＡＤ、内部制御信号ＩＮＣＴＬ、外部制御信号ＥＸＣＴＬ、外部アドレス信号ＥＸＡＤおよび外部書込データＷＤ、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮ、ＯＴＰモードイネーブル信号ＯＴＰＥＮおよび書込／読出モード指示信号Ｗ／Ｒが与えられる。
【０１０３】
書込制御回路１０４において、ＰＲＯＭモード書込制御部１０５は、書込制御信号ＺＷＤＰ＿ＣＥＬ、ＷＤＮ＿ＣＥＬ、ＺＷＤＰ＿ＲＥＦ、およびＷＤＮ＿ＲＥＦを書込データＷＤおよび列アドレス信号に従って生成する。ＯＴＰモード書込制御信部１０７は、ＯＴＰモードでの書込時に、書込データに従ってＯＴＰ書込制御信号ＴＧＥＮ＿ＣＥＬおよびＴＧＥＮ＿ＲＥＦを生成し、また、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰを生成する。ＰＲＯＭモード書込制御部１０５は、図６に示すコラムデコーダ＋書込制御回路ブロック５０ｒおよび５０ｌにそれぞれ設けられ、一方、ＯＴＰモード書込制御部１０７は、図６に示すコラムデコーダ＋書込制御回路ブロック５０ｌに対して設けられる。書込制御回路１０４の詳細構成については、後に説明するが、各ＩＯブロックに対応して設けられるローカル書込制御回路を含み、ローカル書込制御回路において、これらの最終の書込制御信号が生成される。
【０１０４】
図１５は、この発明の実施の形態１に従う半導体装置の不揮発性半導体メモリ部のデータ読出時の動作を示すフロー図である。以下、図１５を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰアレイのデータ読出動作について説明する。
【０１０５】
まず、データ読出モードが設定される（ステップＳ１）、このデータ読出を行うリードモード時においては、ＰＲＯＭモードおよびＯＴＰモードのいずれが設定されてもよいが、図１５においては、ＰＲＯＭモードが指定された場合を一例として示す。このリードモードは、外部制御信号の書込／読出モード指示信号Ｗ／Ｒに従って設定されるかまた、電源投入に従って指定される。ここでは、電源投入に従ってリードモードが指定される場合の動作を一例として説明する。
【０１０６】
このリードモードがオン状態とされると（設定されると）、図１４に示す内部アドレス発生回路１００および内部制御信号発生回路１００が、リセット信号ＰＯＲ＿ＲＳＴの活性化に従って内部アドレスＩＮＡＤおよび内部制御信号ＩＮＣＴＬを生成する。この内部アドレス発生回路１００は、内部にアドレスカウンタを含んでおり、活性化時外部クロック信号ＥＸＣＬＫに従ってカウント動作を行ない内部アドレスを生成する（ステップＳ２）。
【０１０７】
次いで、書込制御回路１０４は、書込／読出モード指示信号Ｗ／Ｒが読出モードを指定していると非活性状態となり、各書込制御信号は初期状態（非活性状態）に維持される。コラムデコーダが、内部アドレスＩＮＡＤに従って読出列選択信号ＣＳＬＲを生成し、また、ボトムロウデコーダが、内部アドレス信号ＩＮＡＤのロウアドレスに従って、選択行のワード線ＷＬを選択状態へ駆動する。選択メモリセルのデータがセンスアンプ回路に与えられ、データの内部読出を実行する（ステップＳ３）。
【０１０８】
このセンスアンプ回路からの内部読出データは、多数決回路へ与えられ、多数決判定基準に従って内部読出データの論理値の決定が行われ、多数決判定結果がヒューズレジスタ２６（図５参照）の対応のレジスタへ格納される（ステップＳ４、Ｓ５、Ｓ６）。
【０１０９】
次いで、アドレスカウンタから生成されるアドレス信号のカウンタアドレスの最上位ビットＭＳＢがＨレベルに設定されているかの判定が行なわれる（ステップＳ７）。このアドレスカウンタからのアドレス（カウンタアドレス）の最上位ビットＭＳＢがＨレベルのときには、すべての読出対象のメモリセルの記憶データが読出されてヒューズレジスタに格納されたことが示されるため、ＰＲＯＭモードをオフ状態に設定し、データ読出動作が完了する（ステップＳ８）。
【０１１０】
一方、ステップＳ７において、カウンタアドレスの最上位ビットＭＳＢがＨレベルでないと判定されると、再びアドレスカウンタが動作し、アドレスのカウントアップが行なわれ、以降、ステップＳ４からＳ７の動作が行なわれる。このステップＳ２−Ｓ７の動作が、カウンタアドレスの最上位ビットＭＳＢがＨレベルに到達するまで繰返し実行され、必要なデータの内部読出、多数決判定およびヒューズレジスタへの格納が行なわれる。
【０１１１】
この一連の動作により、電源投入に従って内部で自動的に、メモリセルの記憶データの読出を行なうことができる。なお、この読出時においては、外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤと書込／読出モード指示信号Ｗ／Ｒに従って内部読出およびヒューズレジスタへの格納が行われてもよい。すなわち、モード設定回路によるモード選択信号ＭＤＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮを用いてＰＲＯＭモードを設定し、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを活性化する。このときまた、書込／読出モード指示信号Ｗ／Ｒを、読出モードを示す状態に設定する。この状態においては、テストモード時において内部データ読出を行ってヒューズレジスタにデータを格納する。このモードは、内部状態が正確にプログラムされたかを検証する際に用いられればよい。
【０１１２】
図１６は、ＰＲＯＭモードでデータ書込が行なわれるライトモード時の動作を示すフロー図である。以下、図１６を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰマージ回路のＰＲＯＭモード時のデータ書込動作について説明する。
【０１１３】
まず、モード設定回路によるモード選択信号ＭＤＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮを用いてＰＲＯＭモードを設定し、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを活性化する。このときまた、書込／読出モード指示信号Ｗ／Ｒを、書込モードを示す状態に設定する（ステップＳ１０）。
【０１１４】
このＰＲＯＭライトモードが指定されると、図１４に示す書込制御回路１０４においては、外部からの制御信号ＥＸＣＴＬおよび外部からのアドレス信号ＥＸＡＤを選択する状態に設定される（ステップＳ１１）。この外部動作モードの設定により、外部から与えられる信号ＥＸＣＴＬ、ＥＸＡＤおよび書込データＷＤに従って、書込制御信号ＺＷＤＰ＿ＣＥＬ、ＷＤＮ＿ＣＥＬ、ＺＷＤＰ＿ＲＥＦ、ＷＤＮ＿ＲＥＦを生成し、外部アドレスＥＸＡＤが指定するメモリセルに対しデータの書込を行なう（ステップＳ１２）。この場合、先に図１０を参照して説明したように、ビット線書込ドライブ回路７０Ｒ０、７０Ｒ１、７０Ｌ０および７０Ｌ１においてＰＲＯＭライトドライブ回路は、列アドレスおよび書込データに従って選択状態へ駆動され、対をなす選択ビット線ＢＬおよびＢＬＢに逆方向に電流を流す。一方、ロウアドレス信号とＰＲＯＭモード書込指示信号とに従ってデジット線ＤＬも選択状態へ駆動され、これらのビット線ＢＬ，ＢＬＢおよびデジット線ＤＬを流れる電流が誘起する磁界により、メモリセルＭＣＣおよびＭＣＲに相補データの書込が行なわれる。このデータ書込時においては、先に説明したように、内部で１ＩＯ当たり３組のメモリセルに対し同一データの書込が行なわれる。
【０１１５】
このデータ書込完了後、アドレスが、最終アドレスに到達したかの判定が行なわれる（ステップＳ１３）。この判定としては、外部のテスタにおいて最終アドレスに到達したかの判定が行なわれればよい。または、これに代えて、メインコントロール回路において最終アドレスを図示しないレジスタに格納し、このレジスタに格納された最終アドレスと現時点で与えられたアドレスの比較が行なわれるように構成されてもよい。一致時に外部テスタにフラグを送出する。
【０１１６】
最終アドレスに到達していない場合には、再度ステップＳ１２に戻り、次のアドレスおよびデータが外部から与えられ、新たなアドレスに対するデータの書込が行なわれる。
【０１１７】
一方、ステップＳ１３において最終アドレスに対するデータ書込が完了したと判定されると、外部動作モードがリセットされる（ステップＳ１４）。これは、たとえば書込モード指示信号を非活性化することにより設定される。
【０１１８】
次いで、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮを非活性化しＰＲＯＭモードをリセットする（ステップＳ１５）。これらの一連の処理により、書込対象のメモリセルに対し、ＰＲＯＭモードでデータの書込を行なうことができる。
【０１１９】
図１７は、ＯＴＰモードでのデータ書込動作を示すフロー図である。以下、図１７を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰマージ回路のＯＴＰモードでのデータ書込動作について説明する。
【０１２０】
まず、モード設定回路３２において外部からのモード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮにより、ＯＴＰモードが指定され、ＯＴＰモードイネーブル信号ＯＴＰＥＮが活性化される。このときまた、書込／読出モード指示信号Ｗ／Ｒがデータの書込を指定する状態に設定される。
【０１２１】
このデータ書込を示す状態に、書込／読出モード指示信号Ｗ／Ｒが設定されると、書込制御回路１０４において内部動作モードがセットされる（ステップＳ２１）。
【０１２２】
次いで、ビット線書込電圧ＶＲＥＦＢＬが高電圧レベルに設定される（ステップＳ２２）。この外部からビット線書込電圧ＶＲＥＦＢＬを与えることにより、ＰＲＯＭ／ＯＴＰマージ回路内部において書込高電圧を発生する必要性をなくし、内部高電圧発生回路のレイアウト面積を削減する。
【０１２３】
次いで、外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤが書込データＷＤとともに与えられる（ステップＳ２３）。外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤおよび書込データＷＤに従って、図１２に示す書込制御回路１０４におけるＯＴＰモード書込制御部１０７において、書込制御信号ＯＴＰＷ＿ＣＥＬおよびＯＴＰＷ＿ＲＥＦが生成される。また、ＯＴＰモードでのデータ書込指示に従って、ロウデコーダが、アドレス信号に従って選択行のワード線を選択状態に駆動する。アドレス指定された３ビットのメモリセルに対し、ビット線書込高電圧ＶＲＥＦＢＬを印加し、可変磁気抵抗素子のバリア膜を破壊し、可変磁気抵抗素子の上部電極および下部電極を短絡して、破壊書込を行なう（ステップＳ２４）。
【０１２４】
この書込完了後、次いで、アドレスが最終アドレスに到達したかの判定が行なわれる（ステップＳ２５）。アドレスが最終アドレスに到達していない場合には、再びステップＳ２３に戻り、次に与えられる外部からのアドレス信号ＡＤおよび制御信号ＥＸＣＴＬおよび書込データＷＤに従ってデータの破壊書込が行なわれる。
【０１２５】
ステップＳ２５において、最終アドレスに到達していると判定されると、書込／読出モード指示信号Ｗ／Ｒが非活性状態に設定され、外部動作モードがリセットされる（ステップＳ２６）。この後、モード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮを非活性化し、ＯＴＰモードをリセットする（ステップＳ２７）。これにより、必要なメモリセルに対するＯＴＰモードでのデータの書込が完了する。
【０１２６】
図１８は、ＯＴＰモードライトデータをチェックするＯＴＰライトベリファイモードを示すフロー図である。以下、図１８を参照して、図６から図１３に示すＰＲＯＭ／ＯＴＰマージ回路のＯＴＰライトベリファイ動作について説明する。
【０１２７】
まず、図１７に示すステップＳＴ２０からＳＴ２７を実行し、ＯＴＰモードでのデータ書込を行ない（ステップＳＴ３０）、すべての書込対象アドレスにデータの書込が終了すると、ＯＴＰモードでの書込を終了させる（ステップＳＴ３１）。
【０１２８】
次いで、書込／読出モード指示信号Ｗ／Ｒを読出モードを指定する状態に設定し、データの読出を行なう（ステップＳＴ３２）。この場合、リード動作は、ＰＲＯＭおよびＯＴＰモードいずれにおいても同じ態様で行なわれるため、ＯＴＰモードのリセットは行なわれず、ＯＴＰモードを指定した状態でデータリード動作が行なわれてもよい。
【０１２９】
次いで、ステップＳＴ３２において読出されたデータを格納する（ステップＳＴ３３）。このステップＳＴ３３におけるリードデータの格納領域としては、専用のデータ格納領域（レジスタ）が設けられてもよく、また、図５に示すヒューズレジスタ２６が用いられてもよい。
【０１３０】
このリードデータを全て格納した後、次いでＰＲＯＭモードをセットし、また、データの書込を行なうライトモードをセットする（ステップＳＴ３４）。この場合、ライトモードであり、外部からのアドレス信号に従って外部テスタの制御の下に、データの書込が行なわれる。このＰＲＯＭモードでのデータ書込時において、ＯＴＰモードでのデータ書込を行なった際の書込データの反転データをＰＲＯＭモードで書込を行なう（ステップＳＴ３５）。この反転データのＰＲＯＭモードでの書込は、以下の理由による。
【０１３１】
すなわち、ＯＴＰモードでのデータ書込時、一方のメモリセルにおいて、可変磁気抵抗素子が短絡状態に設定され、他方のメモリセルは、不定状態（先の状態）を維持する。したがって、ＯＴＰモード書込が行なわれていないメモリセルはノーマルセルと同じ高抵抗状態または低抵抗状態である。このＯＴＰモードで非書込状態のメモリセルに、反転データを書込むことにより、ＯＴＰモードでの書込が行なわれていないメモリセルを、不定状態から抵抗確定状態に設定する。
【０１３２】
すべての書込対象のメモリセルに反転データを書込んだ後、書込を完了し、書込／読出モード指示信号Ｗ／Ｒを非活性化した後、読出モードを指定する状態に設定する（ステップＳＴ３６）。このリード動作時においては、外部からの制御信号および外部からのアドレス信号に従ってデータの読出が行なわれてもよく、また、先に説明したように、内部のアドレスおよび内部制御信号に従ってデータの読出が行なわれてもよい。
【０１３３】
このリードモード時において、アドレスに従ってメモリセルを選択し、センス動作および多数決判定により、データの内部読出しを行い（ステップＳ３６）、この読出したデータを格納する（ステップＳＴ３７）。このステップＳＴ３７における読出データは、一例として、専用のテストデータレジスタなどに格納する。
【０１３４】
このステップＳＴ３３およびＳＴ３７において読み出して格納されたデータの比較を行なう（ステップＳＴ３８）。ＯＴＰライトが行なわれた低抵抗状態のメモリセルは、先の図１２に示すように、低抵抗状態のメモリセルよりもさらに抵抗値の低い状態である。比較対象のメモリセルは低抵抗状態であり、確実に、絶縁膜破壊が生じる破壊書込が行なわれたかの判定を行なうことができる。この比較時においては、したがって、正確にＯＴＰモードでのデータ書込が行なわれている場合には、ＰＲＯＭライトモードおよびＯＴＰライトモードでの書込データの論理値は一致する。従って、この比較判定においては、不一致のデータが存在するかの判定を行なう（ステップＳＴ３９）。１ビットでも書込ミス（破壊書込不良）がある場合、ステップＳＴ３０に戻り、ＯＴＰモードでライトミスのメモリセルに対するデータの書込が行なわれ、以下、再び同じステップＳ３０以降の処理が実行される。この場合、ライトミスが発生したアドレスを外部のテスタにおいて記憶し、その書込ミスの生じたメモリセルに対するデータの書込が行なわれる。
【０１３５】
ステップＳＴ３９において、ライトミスビットが存在しないと判定されると、ＯＴＰライトチェックが終了し、ＯＴＰライトベリファイモードが終了する（ステップＳＴ４０）。これにより、外部のテスタからのアドレスおよび書込データの供給が終了し、また、モード選択信号ＭＯＤＥＳＥＬに従ってＯＴＰモードがリセットされる（ステップＳＴ４１）。これにより、ＯＴＰモードでの書込期間が完了する。
【０１３６】
図１９は、ＯＴＰライトベリファイモードのステップＳＴ３８の動作を具体的に図解する図である。図１９（Ａ）において、ＯＴＰモードでの書込がステップＳＴ３０において行なわれる。今、データ“１”の書込が行なわれる状態を考える。ここで、データ“１”を低抵抗状態（Ｌデータ）に対応付ける。この場合、メモリセルＭＣＣにおいては、可変磁気抵抗素子ＶＲが短絡状態となり、超低抵抗状態となり、データ“ＬＬ”を格納する。一方、参照メモリセルＭＣＲへは、書込高電圧は伝達されないため、先のＰＲＯＭモードでの書込状態に維持され、ノーマルな低抵抗状態または高低抵抗状態であり、ＬデータまたはＨデータを格納する状態である。この場合、データ読出を行なった場合、メモリセルＭＣＣは参照セルＭＣＲよりも抵抗値が低く、データ“１”の読出が行なわれる。
【０１３７】
一方、図１９（Ｂ）において示すように、ステップＳＴ３５において、ＰＲＯＭモードで反転データ“０”の書込が行なわれる。この場合、メモリセルＭＣＣは、その可変磁気抵抗素子が短絡状態であり、ＰＲＯＭモードでのデータの書込が行なわれてもその抵抗状態は変化せず、超低抵抗状態であり“ＬＬ”データを格納する状態である。一方、参照セルＭＣＲには、データ“１”が格納され、低抵抗状態に設定され、Ｌデータの格納が行なわれる。データの読出を行なった場合、この場合でも、メモリセルＭＣＣは、その抵抗値が参照セルＭＣＲの低抵抗状態の抵抗値よりも低く、データ“１”が読出される。
【０１３８】
逆に、データ“０”をＯＴＰモードで書込んだときには、参照セルＭＣＲが超低抵抗状態（ＬＬデータ）となり、メモリセルＭＣＣは、不定状態である。反転データ“１”をＰＲＯＭモードで書込むと、メモリセルＭＣＣが低抵抗状態、参照セルＭＣＲが超低抵抗状態である。従って、データ読出時においては、メモリセルＭＣＣが擬制的に高抵抗状態となり、データ“０”が読出される。
【０１３９】
したがって、ＯＴＰモードでデータを書込んだ後、その反転データをＰＲＯＭモードで書込むことにより、外部で、書込対象のメモリセルが確実に短絡状態に設定されたかを識別することができ、ＯＴＰモードで正確にデータの書込が行なわれたかを識別することができる。次に、各書込制御回路等の周辺回路の内部構成について説明する。
【０１４０】
図２０は、図１４に示す書込制御回路１０４の一部を構成するコラムデコーダ５０の構成を概略的に示す図である。この図２０に示すコラムデコーダ５０は、図６に示す（コラムデコーダ＋書込制御回路）ブロック５０ｒおよび５０ｌのコラムデコーダの部分を示す。これらのブロック５０ｒおよび５０ｌのコラムデコーダの構成は、読出列選択信号を発生する部分の構成を除いては同一であるため、図２０においては、コラムデコーダ５０により、右側コラムドライバおよび左コラムドライバに対する列選択制御信号を発生する部分の構成を示す。
【０１４１】
図２０において、コラムデコーダ５０は、書込／読出モード指示信号Ｗ／Ｒに従って内部からのアドレスＩＮＡＤおよび内部制御信号ＩＮＣＴＬの組と外部アドレスＥＸＡＤおよび外部制御信号ＥＸＣＴＬの組のいずれかを選択するマルチプレクサ（ＭＵＸ）１１０と、マルチプレクサ１１０からの列アドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬに従ってデコード動作を行なうコラムデコード回路１１２と、各々がコラムデコード回路１１２からの列選択信号ＣＳＬ＜３：０＞を受けるＰＲＯＭ書込列制御回路１１４、ＯＴＰ書込列制御回路１１６および読出列制御回路１１８を含む。
【０１４２】
マルチプレクサ１１０は、書込／読出モード指示信号Ｗ／Ｒが書込モードを示すときには、外部からのアドレス信号ＥＸＡＤおよび外部からの制御信号ＥＸＣＴＬを選択し、列アドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬを生成する。一方、書込／読出モード指示信号Ｗ／Ｒが読出モードを示すときには、マルチプレクサ１１０は、内部から生成されるアドレスＩＮＡＤおよび制御信号ＩＮＣＴＬを選択して列アドレス信号ＣＡＤおよび列系制御信号ＣＣＴＬを生成する。
【０１４３】
コラムデコード回路１１２は、列系制御信号ＣＣＴＬに従ってデコードタイミングが規定され、列アドレス信号ＣＡＤをデコードし、４ビットの列選択信号ＣＳＬ＜３：０＞を生成する。
【０１４４】
ＰＲＯＭ書込列制御回路１１４は、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮと書込／読出モード指示信号Ｗ／Ｒとを受け、ＰＲＯＭモードでのデータ書込が示されるとき活性化され、コラムデコード回路１１２からの列選択信号ＣＳＬ＜３：０＞に従ってＰＲＯＭ書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞を生成する。
【０１４５】
ＯＴＰ書込列制御回路１１６は、ＯＴＰモードイネーブル信号ＯＴＰＥＮと書込／読出モード指示信号Ｗ／Ｒとを受け、これらの信号がＯＴＰモードでのデータ書込を示すとき活性化され、列選択信号ＣＳＬ＜３：０＞に従ってＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞を生成する。
【０１４６】
読出列制御回路１１８は、図６に示すコラムデコーダ＋書込制御回路ブロック５０ｒ内のみに配置され、ＯＴＰイネーブル信号ＯＴＰＥＮおよびＰＲＯＭイネーブル信号ＰＲＯＭＥＮのいずれかが活性状態にありかつ書込／読出モード指示信号Ｗ／Ｒがデータ読出を指示するときに活性化され、列選択信号ＣＳＬ＜３：０＞に従って読出列選択信号ＣＳＬＲ＜３：０＞を生成する。
【０１４７】
したがって、ＰＲＯＭモードおよびＯＴＰモードでのデータ書込を行なうときには、外部からのアドレス信号ＥＸＡＤおよび制御信号ＥＸＣＴＬに従って列選択動作が制御され、データ読出モード時においては、内部で発生されるアドレス信号ＩＮＡＤおよび制御信号ＩＮＣＴＬに従って読出動作が制御される。
【０１４８】
なお、図２０において書込列選択信号下部に（Ｌ／Ｒ）として示しているのは、左書込列選択信号および右側書込列選択信号がそれぞれ別々に生成される状態を示しており、書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞およびＣＳＬＷ＿ＯＴＰ＜３：０＞については、右側コラムデコーダおよび左側コラムデコーダにおいて同じ論理値の列選択信号が生成される。
【０１４９】
図２１は、図１４に示す書込制御回路１０４の書込制御信号を発生する部分の構成を概略的に示す図であり、図２１においては、図６に示す（コラムデコーダ＋書込制御回路）ブロック５０ｌに相当する部分の構成を概略的に示す。
【０１５０】
図２１において、（コラムデコーダ＋書込制御回路）ブロック５０ｌは、書込／読出モード指示信号Ｗ／Ｒとマスク指示信号ＭＡＳＫとを受ける書込判定回路１２０と、書込判定回路１２０の出力信号ＷＥＮとＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮとＯＴＰモードイネーブル信号ＯＴＰＥＮとを受けて書込モードを選択するモード選択回路１２２と、モード選択回路１２２の出力するＯＴＰモード指示信号ＯＥＮと書込データＤＡＴＡ＜ｍ：０＞とを受けるＣＥＬ／ＲＥＦ制御回路１２４と、モード選択回路１２２からのＰＲＯＭモード指示信号ＰＥＮと書込データＤＡＴＡ＜ｍ：０＞と受けるＺＷＤＰ／ＷＤＮ制御回路１２６とを含む。
【０１５１】
マスク指示信号ＭＡＳＫは、ＰＲＯＭ／ＯＴＰセルアレイに対するデータ書込のマスクを指示する信号であり、このデータ書込マスクは、１ビット単位でマスクがかけられてもよく、また複数ビット単位でデータ書込にマスクがかけられてもよい。
【０１５２】
書込判定回路１２０は、書込／読出モード指示信号Ｗ／Ｒがデータ書込を示し、かつマスク指示信号ＭＡＳＫがデータ書込に対するノンマスクを示すときに、書込指示信号ＷＥＮを活性状態へ駆動する。
【０１５３】
モード選択回路１２２は、書込判定回路１２０からの書込指示信号ＷＥＮの活性化時、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮの活性／非活性状態に従って、ＯＴＰモード書込指示信号ＯＥＮおよびＰＲＯＭモード書込指示信号ＰＥＮの一方を活性化する。
【０１５４】
ＣＥＬ／ＲＥＦ制御回路１２４は、ＩＯブロック＜ｍ：０＞に対し共通に設けられ、ＯＴＰモード書込指示信号ＯＥＮの活性化時、書込データＤＡＴＡ＜ｍ：０＞に従ってＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｍ：０＞およびＯＴＰＷ＿ＲＥＦ＜ｍ：０＞を生成する。ＣＥＬ／ＲＥＦ制御回路１２４は、書込データビットＤＡＴＡ＜ｉ＞がＨデータビットのとき、ＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｉ＞をＨレベルに設定し、メモリセルＭＣＣに外部からの書込電圧ＶＲＥＦＢＬを伝達する。一方、書込データビットＤＡＴＡ＜ｉ＞がＬデータビットの場合、ＣＥＬ／ＲＥＦ制御回路１２４は、参照セルに対するＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＲＥＦ＜ｉ＞をＨレベルに設定し、ビット線書込電圧ＶＲＥＦＢＬを参照セルＭＣＲに伝達する。
【０１５５】
ＣＥＬ／ＲＥＦ制御回路１２４は、ＯＴＰモード書込指示信号ＯＥＮの非活性化時、ＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｍ：０＞およびＯＴＰＷ＿ＲＥＦ＜ｍ：０＞をすべてＬレベルに設定し、外部からのビット線書込電圧供給経路を遮断する。
【０１５６】
ＺＷＤＰ／ＷＤＮ制御回路１２６は、ＩＯブロック＜ｍ：０＞に共通に設けられ、モード選択回路１２２からのＰＲＯＭモード書込指示信号ＰＥＮの活性化時活性化され、書込データＤＡＴＡ＜ｍ：０＞に従ってビット線書込データ指示信号ＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞を生成する。ＺＷＤＰ／ＷＤＮ制御回路１２６は、書込データビットＤＡＴＡ＜ｉ＞がＨデータビットのときに、書込データ指示信号ＺＷＤＰ＜ｉ＞をＨレベルに設定し、また、書込データ指示信号ＷＤＮ＜ｉ＞をＨレベルに設定する。これにより、ビット線に対する放電用のトランジスタが導通する。一方、書込データビットＤＡＴＡ＜ｉ＞がＬデータビットのときには、書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞がともにＬレベルに設定され、ビット線に対する充電トランジスタがオン状態に設定される。ＰＲＯＭモード書込指示信号ＰＥＮの非活性化時、ＺＷＤＰ／ＷＤＮ制御回路１２６は、書込データ指示信号ＺＷＤＰ＜ｍ：０＞をＨレベルに設定し、書込データ指示信号ＷＤＮ＜ｍ：０＞をＬレベルに設定する。これにより、ビット線書込ドライバにおいてビット線の充電および放電を行なうトランジスタがともにオフ状態に設定され、ＰＲＯＭビット線書込ドライバは出力ハイインピーダンス状態に設定される。
【０１５７】
図２２は、書込制御回路のローカル書込制御部の構成を概略的に示す図である。図２２に示すローカル書込制御回路１３０は、各ＩＯブロックごとに設けられ、図６に示す左コラムドライバ４８ｌおよび右コラムドライバ４８ｒ内において、各ＩＯブロックＩＯ０−ＩＯｍそれぞれに対応して配置される。
【０１５８】
ローカル書込制御回路１３０は、ＰＲＯＭモードでのデータ書込を制御するローカルＰＲＯＭ書込列制御回路１３２と、ＯＴＰモードでのデータ書込を制御するローカルＯＰＴ書込列制御回路１３４を含む。
【０１５９】
ローカルＰＲＯＭ書込列制御回路１３２は、４ビットのＰＲＯＭモード書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞、書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞を受け、対応のＰＲＯＭビット線ライトドライバへ与えられる書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞、ＷＤＮ＿ＣＥＬ＜３：０＞、ＺＷＤＰ＿ＲＥＦ＜３：０＞およびＷＤＮ＿ＲＥＦ＜３：０＞を生成する。ローカルＰＲＯＭ書込列制御回路１３２は、左コラムドライバおよび右コラムドライバそれぞれに配置され、図２２においては（Ｌ／Ｒ）に示すように、左コラムライトドライバおよび右コラムライトドライバそれぞれにおいてこれらの書込制御信号が生成される。書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞は、ＩＯブロックＩＯｉに与えられる書込データに従って、図２１に示すＺＷＤＰ／ＷＤＮ制御回路１２６から生成される書込データ指示信号ＺＷＤＰ＜ｍ：０＞およびＷＤＮ＜ｍ：０＞のうちの１ビットの信号である。
【０１６０】
書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞、ＷＤＮ＿ＣＥＬ＜３：０＞、ＺＷＤＰ＿ＲＥＦ＜３：０＞およびＷＤＮ＿ＲＥＦ＜３：０＞は、対応のＩＯブロックの各々が４対のビット線を含む３組のビット線対の各組に対して与えられ、書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞に基づいて各組において１対のビット線が選択され、選択ビット線対に対して書込データ指示信号ＺＷＤＰ＜ｉ＞およびＷＤＮ＜ｉ＞に従って選択ビット線対に対する書込制御信号が生成され、ビット線電流の方向が決定される。書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞およびＷＤＮ＿ＣＥＬ＜３：０＞は、メモリセルＭＣＣに対する書込を制御する信号であり、書込制御信号ＺＷＤＰ＿ＲＥＦ＜３：０＞およびＷＤＮ＿＜３：０＞は、参照セルＭＣＲに対するデータ書込を制御する信号である。
【０１６１】
したがって、書込制御信号ＺＷＤＰ＿ＣＥＬ＜３：０＞の活性化時、書込制御信号ＺＷＤＰ＿ＲＥＦ＜３：０＞は非活性状態とされ、また、書込制御信号ＷＤＮ＿ＣＥＬ＜３：０＞の活性化時、書込制御信号ＷＤＮ＿ＲＥＦ＜３：０＞は非活性状態とされる。これにより、メモリセルＭＣＣおよび参照セルＭＣＲに対し相補データの書込を行なうことができる。
【０１６２】
ローカルＯＴＰ書込列制御回路１３４は、ＩＯブロック選択信号ＩＯＳＥＬ＜ｉ＞の活性化時活性化され、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞とＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｉ＞およびＯＴＰＷ＿ＲＥＦ＜ｉ＞を受けて、ＯＴＰビット線ライトドライバとトランスミッションゲートの導通を制御する書込制御信号ＴＧＥＮ＿ＣＥＬ＜３：０＞、ＺＴＧＥＮ＿ＣＥＬ＜３：０＞、ＴＧＥＮ＿ＲＥＦ＜３：０＞およびＺＴＧＥＮ＿ＲＥＦ＜３：０＞を生成する。ＯＴＰモードでのデータ書込時、外部からのビット線書込電圧を選択ＩＯブロックに伝達して、データの書込を行なう。したがって、ＯＴＰモードでのデータ書込時においては、ＩＯブロックごとに順次データの書込を行なう。これにより、外部からのビット線書込電圧ＶＲＥＦＢＬを用いて、十分な高さの電圧を供給して、低消費電流で破壊書込を行なうことができる。
【０１６３】
ＯＴＰモード書込制御信号ＴＧＥＮ＿ＣＥＬＬ＜３：０＞、ＺＴＧＥＮ＿ＣＥＬ＜３：０＞は、メモリセルＭＣＣへの書込を行なうときに活性化され、書込制御信号ＴＧＥＮ＿ＲＥＦ＜３：０＞およびＺＴＧＥＮ＿ＲＥＦ＜３：０＞は、参照セルＭＣＲへのデータ書込時に活性化される。これにより、対を成すビット線ＢＬおよびＢＬＢの一方に、書込高電圧を伝達する。
【０１６４】
書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｉ＞の活性化時、メモリセルに対する書込制御信号ＴＧＥＮ＿ＣＥＬ＜３：０＞およびＺＴＧＥＮ＿ＣＥＬ＜３：０＞が、書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞に従って選択的に活性化される。一方、書込データ指示信号ＯＴＰＷ＿ＲＥＦ＜ｉ＞の活性化時、参照セル書込制御信号ＴＧＥＮ＿ＲＥＦ＜３：０＞およびＺＴＧＥＮ＿ＲＥＦ＜３：０＞が、ＯＴＰ書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞に従って選択的に活性化される。
【０１６５】
なお、読出列選択信号ＣＳＬＲ＜３：０＞は、このローカル書込制御回路１３０を素通りし、対応の読出列選択ゲートへ与えられる。
【０１６６】
ＯＴＰビット線ライトドライバが左コラムドライバ４８ｌに設けられており、ローカルＯＴＰ書込列制御回路１３４は、左側のコラムドライバに対して設けられる。
【０１６７】
図２３は、ＯＴＰモードでのデータ書込時のローカル書込制御回路に対する制御信号の印加態様を概略的に示す図である。
【０１６８】
図２３において、ＩＯブロックＩＯ０−ＩＯｋそれぞれに対応して、ローカル書込制御回路１３０（０）−１３０（ｋ）が設けられる。これらのローカル書込制御回路１３０（０）−１３０（ｋ）に対し共通に、ＯＴＰモード書込列選択信号ＣＳＬＷ＿ＯＴＰ＜３：０＞が与えられる。一方、これらのローカル書込制御回路１３０（０）−１３０（ｋ）に対し、個々にＩＯブロック選択信号およびＯＴＰモード書込データ指示信号が与えられる。すなわち、ローカル書込制御回路１３０（０）に対し、ＩＯブロック選択信号ＩＯＳＥＬ＜０＞、ＯＴＰモード書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜０＞およびＯＴＰＷ＿ＲＥＦ＜０＞が与えられる。ローカル書込制御回路１３０（ｋ−１）に対し、ＩＯブロック選択信号ＩＯＳＥＬ＜ｋ−１＞、書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｋ−１＞およびＯＴＰＷ＿ＲＥＦ＜ｋ−１＞が与えられ、ローカル書込制御回路１３０（ｋ）に対し、ＩＯブロック選択信号ＩＯＳＥＬ＜ｋ＞および書込データ指示信号ＯＴＰＷ＿ＣＥＬ＜ｋ＞およびＯＴＰＷ＿ＲＥＦ＜ｋ＞が与えられる。
【０１６９】
ＩＯブロックＩＯ０−ＩＯｋの各々は、メモリセルブロックＭＢおよびローカルＯＴＰライトドライバＯＴＶを含む。ローカルＯＴＰライトドライバＯＴＶは、図７に示す左コラムドライバ４８ｌに含まれる。ＩＯブロックＩＯ０−ＩＯｋそれぞれに対応するローカルＯＴＰライトドライバＯＴＶに対し共通に、パッドＰＡＤ１からのビット線書込電圧ＶＲＥＦＢＬが与えられる。ローカル書込制御回路１３０（０）−１３０（ｋ）は、対応のローカルＯＴＰライトドライバのビット線書込電圧ＶＲＥＦＢＬの伝達を制御する。これにより、ＯＴＰモードでのデータ書込時、各ＩＯブロック単位で、データの書込が行なわれる。
【０１７０】
図２４は、ＰＲＯＭモードでのデータ書込時の制御信号の印加態様を概略的に示す図である。図２４において、ＩＯブロック０−ＩＯｋの左側に、ローカル書込制御回路１３０（ｋ）ｌ−１３０（０）ｌが設けられ、このＩＯブロック０−ＩＯｋの右側に、ローカル書込制御回路１３０（ｋ）ｒ−１３０（０）ｒが設けられる。このローカル書込制御回路１３０（ｋ）ｌ−１３０（０）ｌに対し共通に、ＰＲＯＭモード書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞が与えられ、ローカル書込制御回路１３０（ｋ）ｒ−１３０（０）ｒに対し共通に、ＰＲＯＭモード書込列選択信号ＣＳＬＷ＿ＰＲＯＭ＜３：０＞が与えられる。
【０１７１】
ローカル書込制御回路１３０（０）ｌ−１３０（ｋ）ｌ対し、それぞれ個別に、書込データ指示信号ＷＤＮＬ＜０＞，ＺＷＤＰＬ＜０＞−ＷＤＮＬ＜ｋ＞，ＺＷＤＰＬ＜ｋ＞が与えられ、ローカル書込制御回路１３０（０）ｒ−１３０（ｋ）ｒに対し、個々に、書込データ指示信号の組ＷＤＮＲ＜０＞，ＺＷＤＰＲ＜０＞−ＷＤＮＲ＜ｋ＞，ＺＷＤＰＲ＜ｋ＞が与えられる。したがって、このＰＲＯＭモードでのデータ書込時においては、ＩＯブロックＩＯ０−ＩＯｋに対し並行して、データの書込が行なわれる（マスク信号ＭＡＳＫが非活性状態でデータ書込に対しノンマスク状態のとき）。
【０１７２】
図２５は、図５および図６に示すロウデコーダ４２の構成の一例を概略的に示す図である。図２５において、ロウデコーダ４２は、内部アドレス信号ＩＮＡＤおよび外部アドレス信号ＥＸＡＤの一方および内部制御信号ＩＮＣＴＬおよび外部制御信号ＥＸＣＴＬの一方を選択するマルチプレクサ（ＭＵＸ）１４０と、マルチプレクサ１４０からのロウアドレス信号ＲＡＤおよびロウ系制御信号ＲＣＴＬに従ってデコード動作を行ない、行選択信号ＲＳＥＬ＜ｘ：０＞を生成するロウデコード回路１４２と、この行選択信号ＲＳＥＬ＜ｘ：０＞に従ってワード線選択信号ＷＬＧ＜ｘ：０＞を生成するワード線制御回路１４４と、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってデジット選択信号ＤＬＧ＜ｘ：０＞を生成するデジット線制御回路１４６とを含む。
【０１７３】
マルチプレクサ１４０は、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮの活性化時、書込／読出モード指示信号Ｗ／Ｒが書込モードを示すときには、外部アドレス信号ＥＸＡＤおよび外部制御信号ＥＸＣＴＬを選択する。一方、マルチプレクサ１４０は、イネーブル信号ＰＲＯＭＥＮおよびＯＴＰＥＮのいずれかの活性化時、書込／読出モード指示信号Ｗ／Ｒがデータ読出を指示するときには、また、読出活性化信号ＲＥＡＤの活性状態のとき、内部アドレス信号ＩＮＡＤおよび内部制御信号ＩＮＣＴＬを選択する。この読出活性化信号ＲＥＡＤは内部で電源投入時などにおいて活性化されてデータの読出および初期状態の設定を起動する。
【０１７４】
ロウデコード回路１４２は、ロウ系制御信号ＲＣＴＬに従ってデコードタイミングが設定され、内部ロウアドレス信号ＲＡＤをデコードして行選択信号ＲＳＥＬ＜ｘ：０＞の１つを選択状態へ駆動する。
【０１７５】
ワード線制御回路１４４は、イネーブル信号ＰＲＯＭＥＮ、ＯＴＰＥＮおよびＥＮのいずれかの活性化時、書込／読出モード指示信号Ｗ／Ｒがデータ読出を指示するときに、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってワード線選択信号ＷＬＧ＜ｘ：０＞を生成する。イネーブル信号ＥＮは、内部でのセルデータ読出モード時に活性化され、ワード線制御回路１４４を活性化する。また、このワード線制御回路１４４は、書込／読出モード指示信号Ｗ／Ｒがデータ書込を指示しかつＯＴＰモードイネーブル信号ＯＴＰＥＮが活性状態のときにまた、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってワード線選択信号ＷＬＧ＜ｘ：０＞を生成する。
【０１７６】
デジット線制御回路１４６は、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮの活性化時、書込／読出モード指示信号Ｗ／Ｒがデータ書込を指示するときに活性化され、行選択信号ＲＳＥＬ＜ｘ：０＞に従ってデジット線選択信号ＤＬＧ＜ｘ：０＞を生成する。また、デジット線制御回路１４６は、ＯＴＰモードイネーブル信号ＯＴＰＥＮが活性状態の時には、書込／読出モード指示信号Ｗ／Ｒが書込状態を示していても、非活性状態に維持され、デジット線選択信号ＤＬＧ＜ｘ：０＞を非選択状態に維持する。
【０１７７】
このロウデコーダ４２は、ＩＯブロックＩＯ０−ＩＯｋに対し共通に設けられ、トップロウドライバ（４４ｔ）およびボトムロウドライバ（４４ｂ）に含まれるワード線ドライブ回路およびデジット線ドライブ回路にそれぞれ、ワード線選択信号ＷＬＧ＜ｘ：０＞およびデジット線選択信号ＤＬＧ＜ｘ：０＞を伝達する。
【０１７８】
図２６は、図１４に示す内部アドレス発生回路（１００）および内部制御信号発生回路（１０２）の構成の一例を概略的に示す図である。図２６において、内部アドレス発生回路は、活性化時、外部クロック信号ＥＸＣＬＫを分周して内部クロック信号ＩＮＴＣＬＫを生成する分周回路１５０と、内部クロック信号ＩＮＴＣＬＫに従ってカウント動作を行ない、（ｎ＋１）ビットのカウント値ＰＡ＜ｎ：０＞を生成するアドレスカウンタ１５２と、リセット信号ＣＮＴＲＳＴに従ってセットされ、かつ最上位カウントビットＰ＜ｎ＞に従ってリセットされるセット／リセットフリップフロップ１５４と、この活性化時、内部クロック信号ＣＩＮＴＣＬＫに同期して内部制御信号ＩＮＣＴＬを生成する内部制御信号生成回路１５６を含む。
【０１７９】
分周回路１５０は、カウントリセット信号ＣＮＴＲＳＴの活性化に従ってその内部状態が初期状態に設定され、セット／リセットフリップフロップ１５４の出力Ｑからのカウントイネーブル信号ＣＮＴＥＮの活性状態の間分周動作を行ない、外部クロック信号ＥＮＣＬＫをたとえば２分周して内部クロック信号ＩＮＴＣＬＫを生成する。カウントリセット信号ＣＮＴＲＳＴは、リセット信号ＰＯＲ＿ＲＳＴと書込／読出モード指示信号Ｗ／Ｒとの論理和により生成され、電源投入時またはシステムリセット時またはテストモード時のデータ読出モード時に活性化される。
【０１８０】
アドレスカウンタ１５２は、カウントリセット信号ＣＮＴＲＳＴの活性化に従って初期値にそのカウント値がリセットされ、内部クロック信号ＩＮＴＣＬＫのカウントを行ない、カウント値ＰＡ＜ｎ：０＞を生成する。このカウント値ＰＡ＜ｎ：０＞のうちのｎビットカウントＰＡ＜ｎ−１：０＞が内部アドレスＩＮＡＤとしてコラムデコーダおよびロウデコーダへ与えられる。
【０１８１】
セット／リセットフリップフロップ１５４は、カウントリセット信号ＣＮＴＲＳＴの活性化時セットされ、かつ最上位カウントビットＰＡ＜ｎ＞が、Ｈレベルとなるとリセットされる。
【０１８２】
内部制御信号生成回路１５６は、カウントイネーブル信号ＣＮＴＥＮが活性状態の間、内部クロック信号ＩＮＴＣＬＫに従って所定のシーケンスで内部制御信号ＩＮＣＴＬを生成する。内部制御信号ＩＮＣＴＬは、制御信号ＩＮＣＴＬＡ（コラム系制御信号ＣＣＴＬ、ロウ系制御信号ＲＣＴＬ）、読出活性化信号ＲＥＡＤ、および読出イネーブル信号ＥＮを含む。読出活性化信号ＲＥＡＤは、システムリセット時等においてＰＲＯＭ／ＯＴＰマジ回路に格納されたデータを読出すモードを活性化し、この信号に従ってセンスアンプが活性化され、内部データの読出およびヒューズレジスタへのデータの格納が行われる。また、マルチプレクサ１４０が、内部信号ＩＮＣＬＴおよびＩＮＡＤを選択する状態に設定される。
【０１８３】
この内部制御信号生成回路１５６からの内部制御信号ＩＮＣＴＬが利用されるのはデータ読出モード時であるため、ワード線選択タイミングおよびビット線選択タイミングおよびセンスアンプ活性化タイミングが、それぞれ制御信号ＲＣＴＬ、ＣＣＴＬおよびＲＥＡＤに従って設定される。ヒューズレジスタには、内部クロック信号ＩＮＴＣＬＫに同期して、与えられたデータが順次たとえばファーストイン・ファーストアウト態様で格納されればよい。
【０１８４】
この図２６に示す構成において、分周回路１５０およびセット／リセットフリップフロップ１５４が、図１４に示す内部アドレス発生回路１００および内部制御信号発生回路１０２により共有され、アドレスカウンタ１５２および内部制御信号生成回路１５６は、それぞれ、内部アドレス発生回路１００および内部制御信号発生回路１０２に含まれる。
【０１８５】
図２７は、図２６に示す内部アドレス発生回路の動作を示すタイミング図である。以下、図２７を参照して、図２６に示す回路の内部アドレス発生動作について説明する。
【０１８６】
まず、カウントリセット信号ＣＮＴＲＳＴが与えられる。このカウントリセット信号ＣＮＴＲＳＴは、たとえば電源投入検出信号ＰＯＲによるリセット信号または外部からのデータ読出開始時に与えられるリセット信号である。カウントリセット信号ＣＮＴＲＳＴの活性化に従ってセット／リセットフリップフロップ１５４がセットされ、その出力するカウントイネーブル信号ＣＮＴＥＮがＨレベルとなる。
【０１８７】
分周回路１５０が、カウントイネーブル信号ＣＮＴＥＮの活性化（Ｈレベルへの駆動）に従って外部クロック信号ＥＸＣＬＫを分周し、内部クロック信号ＩＮＴＣＬＫを生成する。図２７においては、分周回路１５０は、外部クロック信号ＥＸＣＬＫを２分周して、内部クロック信号ＩＮＴＣＬＫを生成する動作を一例として示す。アドレスカウンタ１５２は、この内部クロック信号ＩＮＴＣＬＫに同期してカウント初期値からカウントし、そのカウント値を内部クロック信号ＩＮＴＣＬＫに従って増分する。
【０１８８】
アドレスカウンタ１５２からのカウントビットＰＡ＜ｎ−１：０＞が０から…（Ｍ−１）まで増大されると、ＰＲＯＭ／ＯＴＰマージ回路に含まれるメモリセルに対するアクセスが完了する。次のクロックサイクルにおいて、アドレスカウンタ１５２のカウント値が増分されると、最上位カウントビットＰＡ＜ｎ＞がＨレベルに立上がり、セット／リセットフリップフロップ１５４がリセットされ、カウントイネーブル信号ＣＮＴＥＮが非活性化される。カウントビットＰＡ＜ｎ−１：０＞はすべてのビットが“０”の状態にある。したがって、カウントリセット信号ＣＮＴＲＳＴと最上位カウントビットＰＡ＜ｎ＞を利用することにより、たとえばＭＲＡＭの電源投入時、内部に格納されたデータを読出してヒューズレジスタにデータを格納して内部回路を所定の状態に設定することができる。
【０１８９】
また、内部制御信号生成回路１５６は、カウントイネーブル信号ＣＮＴＥＮが活性状態の間、読出指示信号ＲＥＡＤおよびイネーブル信号ＥＮを生成し、図２５に示すワード線制御回路１４４にイネーブル信号ＥＮを与え、またマルチプレクサ１４０に読出活性化信号ＲＥＡＤを与える。
【０１９０】
また、この読出イネーブル信号ＥＮは、図２０に示す読出列制御回路１１８へ与えられ、読出イネーブル信号ＥＮの活性化時、内部で読出列選択信号ＣＳＬＲ＜３：０＞を、コラムでコード回路からの列選択信号に従って生成する。
【０１９１】
電源投入検出信号ＰＯＲをカウントリセット信号ＣＮＴＲＳＴとして利用する場合、ノーマルアレイの動作を制御するメインコントロール回路内に電源投入検出回路が設けられていればよく、ＰＲＯＭ／ＯＴＰアレイの動作を制御する回路に対し共通に電源投入検出回路が設けられていればよい。ＰＲＯＭモードでのデータ読出時、カウントリセット信号ＣＮＴＲＳＴが、外部からの読出モード指示信号（Ｒ）に従って活性化される構成が利用されればよい。また、ＯＴＰモードでのデータ読出時（ＯＴＰライトベリファイ動作時）においても同様、外部からの読出モード指示信号（Ｗ／Ｒ）に従って強制的にカウントリセット信号ＣＮＴＲＳＴが活性化される構成が利用されれば、ベリファイ動作時内部でアドレスを生成することができる。
【０１９２】
図２８は、図６に示す多数決回路ＭＪＫ０−ＭＪＫｋの構成の一例を示す図である。これらの多数決回路ＭＪＫ０−ＭＬＫｋは、すべて同一構成を有するため、図２８においては、多数決回路ＭＪＫｉを代表的に示す。
【０１９３】
図２８において、多数決回路ＭＪＫｉは、電源ノードと出力ノード１６０ａの間に互いに直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、電源ノードと出力ノード１６０ｂの間に互いに直列接続されるＰチャネルＭＯＳトランジスタＰＱ４，ＰＱ５と、ＭＯＳトランジスタＰＱ４と並列に接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。出力ノード１６０ａおよび１６０ｂは出力信号線１６２により相互接続される。
【０１９４】
ＭＯＳトランジスタＰＱ１およびＰＱ４のゲートへ、入力信号ＩＮＣが与えられ、ＭＯＳトランジスタＰＱ２およびＰＱ３のゲートへ入力信号ＩＮＢが与えられる。ＭＯＳトランジスタＰＱ５のゲートに入力信号ＩＮＡが与えられる。
【０１９５】
この多数決回路ＭＪＫｉは、さらに、出力ノード１６０ａと接地ノードの間に互いに直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ１と、ＭＯＳトランジスタＮＱ１と並列に接続されるＮチャネルＭＯＳトランジスタＮＱ３と、出力ノード１６０ｂと接地ノードの間に互いに直列に接続されるＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ５を含む。ＭＯＳトランジスタＮＱ１およびＮＱ５のゲートへ、入力信号ＩＮＣが与えられ、ＭＯＳトランジスタＮＱ３およびＮＱ４のゲートへ入力信号ＩＮＢが与えられる。ＭＯＳトランジスタＮＱ２のゲートに入力信号ＩＮＡが与えられる。
【０１９６】
この出力信号線１６２上の信号がインバータＩＮＶにより反転され、多数決判定結果信号ＯＵＴが生成される。
【０１９７】
図２９は、この図２８に示す多数決回路ＭＪＫｉの入出力論理を一覧にして示す図である。この図２９に示すように、図２８に示す多数決回路ＭＪＫｉは、入力信号ＩＮＡが論理値“０”（Ｌレベル）のときに、入力信号ＩＮＢおよびＩＮＣの論理積演算結果を出力信号ＯＵＴとして生成する。一方、入力信号ＩＮＡが論理値“１”（Ｈレベル）のとき、入力信号ＩＮＢおよびＩＮＣの論理和演算結果が出力信号ＯＵＴとして生成される。
【０１９８】
すなわち、図２８の多数決回路ＭＪＫｉにおいて、入力信号ＩＮＡがＬレベルのときには、ＭＯＳトランジスタＮＱ２がオフ状態、ＭＯＳトランジスタＰＱ５がオン状態となる。この状態においては、入力信号ＩＮＢおよびＩＮＣがともにＨレベルのときには、ＭＯＳトランジスタＰＱ１−ＰＱ４がオフ状態、ＭＯＳトランジスタＮＱ４およびＮＱ５がオン状態となり、出力ノード１６０ｂがＬレベルとなる。したがって、インバータＩＮＶからの出力信号ＯＵＴは、Ｈレベル（論理値“１”）となる。
【０１９９】
また、入力信号ＩＮＡがＬレベルのとき、入力信号ＩＮＢおよびＩＮＣの少なくとも一方がＬレベルのときには、ＭＯＳトランジスタＮＱ４およびＮＱ５の少なくとも一方がオフ状態となり、出力ノード１６０ａおよび１６０ｂの放電経路は遮断される。このとき、ＭＯＳトランジスタＰＱ３およびＰＱ４の少なくとも一方とＭＯＳトランジスタＰＱ５がオン状態となり、出力信号線１６２は電源電圧ＶＤＤレベルに充電され、インバータＩＮＶからの出力信号ＯＵＴは、Ｌレベル（論理値“０”）となる。
【０２００】
入力信号ＩＮＡがＨレベルのときには、ＭＯＳトランジスタＰＱ５がオフ状態、ＭＯＳトランジスタＮＱ２がオン状態となる。入力信号ＩＮＢおよびＩＮＣがともにＬレベルのときには、ＭＯＳトランジスタＰＱ１およびＰＱ２がオン状態、ＭＯＳトランジスタＮＱ１およびＮＱ３、ＮＱ４およびＮＱ５がすべてオフ状態であり、出力信号線１６２が電源電圧ＶＤＤレベルに充電され、インバータＩＮＶからの出力信号ＯＵＴはＬレベルとなる。
【０２０１】
また、入力信号ＩＮＡがＨレベルでありかつ入力信号ＩＮＢおよびＩＮＣの少なくとも一方がＨレベルのとき、ＭＯＳトランジスタＰＱ５がオフ状態、ＭＯＳトランジスタＰＱ１およびＰＱ２の少なくとも一方がオフ状態となり、出力信号線１６２両端の出力ノード１６０ａおよび１６０ｂを充電する経路は遮断される。一方、ＭＯＳトランジスタＮＱ２がオン状態であり、入力信号ＩＮＢおよびＩＮＣに従ってＭＯＳトランジスタＮＱ１およびＮＱ３の少なくとも一方がオン状態となると、出力信号線１６２が接地電圧ＶＳＳレベルに放電される。したがって、インバータＩＮＶからの出力信号ＯＵＴがＨレベルとなる。これにより、図２８に示す多数決回路ＭＪＫｉは、図２９に示す真理値表を満たし、多数決処理を入力信号に対して行っている。
【０２０２】
図２８に示す多数決回路ＭＪＫｉを利用することにより、通常のＡＮＤ／ＮＯＲ複合ゲートを利用する構成に比べて、トランジスタ素子数を低減することができ、応じて、多数決回路のレイアウト面積を低減することができる。
【０２０３】
通常のＭＲＡＭにおいては、ＰＲＯＭモードでのデータの書込を行なった後、最終テスト工程で設定されたデータをＯＴＰモードで書込む。したがって、チップ単体で出荷されるときには、このＰＲＯＭ／ＯＴＰマージ回路は、ＯＴＰモードで動作し、データの読出のみが実行される。従って、書込時に用いられる電圧ＶＲＥＦＤＬおよびＶＲＥＦＢＬは、出荷後においては使用されない。従って、これらの電圧ＶＲＥＦＤＬおよびＶＲＥＦＢＬを伝達するパッド（ＰＡＤ０，ＰＡＤ１）は、出荷時において例えば接地電圧レベルに固定されればよい。この構成は、これらの電圧を供給するパッドに対してスイッチングトランジスタを設けて、内部で制御信号により、スイッチングトランジスタをオン状態に設定することにより実現される。
【０２０４】
以上のように、この発明の実施の形態１に従えば、共通のメモリアレイを、ＰＲＯＭおよびＯＴＰＯＭで動作させ、特にＯＴＰモードでのデータ書込時には、メモリセルに破壊書込を行なっている。したがって、レイアウト面積を、ＰＲＯＭおよびＯＴＰＲＯＭを別々に設ける構成に比べて低減することができ、また、ＰＲＯＭモードでのデータ書換を行なうことができる。またＯＴＰモードでデータ書込を行なうことにより、ＭＲＡＭの実使用時においてノーマルアレイの生成する磁界リークにより、その記憶データが破壊されることがなく、長期にわたって安定にデータを保持することができる。
【０２０５】
［実施の形態２］
図３０は、この発明の実施の形態２に従うＰＲＯＭ／ＯＴＰマージ回路の要部の構成をノーマルアレイのセル構造とともに示す図である。図３０においては、ＰＲＯＭ／ＯＴＰアレイ４０において、メモリセルＭＣが、可変磁気抵抗素子ＶＲと選択トランジスタＳＴの直列体で構成される。この選択トランジスタＳＴのゲート絶縁膜の膜厚はＴｏｘ１である。
【０２０６】
一方、ビット線書込ドライブ回路７０において、ＯＴＰモードでデータの書込を行なうＯＴＰライトドライブ回路が示される。このＯＴＰライトドライブ回路において、ビット線ＢＬとビット線書込高電圧ＶＲＥＦＢＬを供給するノードとの間にＣＭＯＳトランスミッションゲート１７０および書込列選択ゲート１７２が直列に接続される。ＣＭＯＳトランスミッションゲート１７０はＰチャネルＭＯＳトランジスタＰＴおよびＮチャネルＭＯＳトランジスタＮＴ１の並列体を含み、それぞれのゲートに、書込制御信号ＴＧＥＮ＿ＣＥＬおよびＺＴＧＥＮ＿ＣＥＬが与えられる。
【０２０７】
書込列選択ゲート１７２は、ＮチャネルＭＯＳトランジスタＮＴ２を含み、そのゲートに書込列選択信号ＣＳＬＷ＿ＯＴＰが与えられる。これらのＭＯＳトランジスタＰＴ、ＮＴ１およびＮＴ２のゲート絶縁膜の膜厚は、選択トランジスタＳＴと同様、Ｔｏｘ１である。
【０２０８】
なお、このＣＭＯＳトランスミッションゲート１７０および書込列選択ゲート１７２は、図１０に示すＣＭＯＳトランスミッションゲート９０，９２、書込列線選択ゲート９１，９３にそれぞれ対応する。
【０２０９】
ノーマルアレイ２においてノーマルＭＲＡＭセルＭＣＭが、ビット線ＢＬとワード線ＷＬおよびデジット線ＤＬとの交差部に対応して配置される。ＭＲＡＭセルＭＣＭは、可変磁気抵抗素子ＶＲＭおよび選択トランジスタＳＴＭを含む。この可変磁気抵抗素子ＶＲＭは、メモリセルＭＣの可変磁気抵抗素子ＶＲと同一構造である。ＭＲＡＭセルＭＣＭの選択トランジスタＳＴＭは、そのゲート絶縁膜が膜圧Ｔｏｘ２である。ゲート絶縁膜膜厚Ｔｏｘ１およびＴｏｘ２の関係としては、ＰＲＯＭ／ＯＴＰアレイ４０に含まれるメモリセルＭＣの選択トランジスタＳＴのゲート絶縁膜膜厚Ｔｏｘ１が、ＭＲＡＭセルＭＣＭの選択トランジスタＳＴＭのゲート絶縁膜膜厚Ｔｏｘ２よりも大きくされる。
【０２１０】
ＯＴＰモードでのデータ書込時においては、ビット線書込電圧ＶＲＥＦＢＬは、電源電圧の２倍程度の電圧レベルに設定される。また、書込列選択信号ＣＳＬＷ＿ＯＴＰも、このビット線書込電圧ＶＲＥＦＢＬを伝達するため、昇圧され電源電圧よりも高い電圧レベルに設定され、また、書込制御信号ＺＴＧＥＮ＿ＣＥＬも高い電圧レベルに設定される。また、選択トランジスタＳＴにおいては、可変磁気抵抗素子ＶＲへの書込時、高電圧が印加され、大きな電流が流れる。また、可変磁気抵抗素子ＶＲの破壊後、超低抵抗状態となり、高電圧が選択トランジスタＳＴに伝達される。特に選択列非選択行のメモリセルＭＣにおいて、このメモリセルが書込完了後の超低抵抗状態の可変磁気抵抗素子を有している場合、高電圧が選択トランジスタＳＴのゲート絶縁膜に印加される。したがって、これらのトランジスタＰＴ、ＮＴ１、ＮＴ２およびＳＴのゲート絶縁膜膜厚を十分厚くし、その絶縁耐圧を保証し、ＯＴＰモードでのデータ書込時に絶縁破壊が発生するのを防止する。
【０２１１】
ノーマルアレイ２においてＭＲＡＭセルＭＣＭにおいては、選択トランジスタＳＴＭのゲート絶縁膜には高電圧は印加されないため、できるだけ薄くし、高速で選択トランジスタＳＴＭを動作させる。この選択トランジスタのゲート絶縁膜をＰＲＯＭ／ＯＴＰアレイにおいて厚くするために、選択トランジスタのピッチをＭＲＡＭアレイの選択トランジスタのピッチよりも大きくする。以下、ＰＲＯＭ／ＯＴＰアレイおよびノーマルＭＲＡＭアレイのメモリセルの配置について説明する。
【０２１２】
［ノーマルアレイの構成］
図３１は、ノーマルアレイ２のメモリセルの平面レイアウトを概略的に示す図である。図３１においては、４行４列に配置されるメモリセルの平面レイアウトを概略的に示す。１つのメモリセルの領域は、図３１において破線の矩形領域２００で示す。この破線で示すブロック、すなわち基本単位領域２００に対して１つのノーマルメモリセル（ＭＲＡＭセル）の形成領域が割当てられる。
【０２１３】
図３１において、Ｘ方向に連続的に延在して活性領域（不純物領域）２３０ａおよび２３０ｂがそれぞれ形成される。この活性領域２３０ａおよび２３０ｂはソース拡散配線（不純物領域）を構成し、２列のメモリセルに共通に設けられる。この活性領域２３０ａおよび２３０ｂと同一工程で、矩形形状のドレイン不純物領域２３１ａ、２３１ｂ、２３１ｃおよび２３１ｄがメモリセル形成領域２０のＸ方向に関して中央位置からずれて配置される。ドレイン不純物領域２３１ａおよび２３１ｂは、Ｘ方向において各基本単位領域２００の境界領域に関して鏡映対称に配置される。同様、ドレイン不純物領域２３１ｃおよび２３１ｄも、Ｘ方向に関して基本単位領域２００の境界領域に関して鏡映対称に配置される。Ｙ方向においても、同様、基本単位領域２００の境界領域に関してドレイン不純物領域２３１ａおよび２３１ｃが鏡映対称に配置され、また不純物領域２３１ｂおよび２３１ｄも鏡映対称に配置される。
【０２１４】
ソース不純物領域２３０ａとドレイン不純物領域２３１ａおよび２３１ｂとの間の領域に、Ｘ方向に連続的に延在して、たとえばポリシリコンで構成されるゲートワード線２３２ａが配置され、また、ソース不純物領域２３０ａとドレイン不純物領域２３１ｃおよび２３１ｄとの間に、ゲートワード線２３２ｂがＸ方向に延びるように配置される。同様、ソース不純物領域２３０ｂについても、その両側にＸ方向に連続的に延在するゲートワード線２３２ｃおよび２３２ｄが設けられる。
【０２１５】
これらのゲートワード線２３２ａ、２３２ｂ、２３２ｃおよび２３２ｄは、それぞれＸ方向において所定の間隔で、Ｙ方向に基本単位領域２００の境界まで延在する突出部２３３ａ、２３３ｂ、２３３ｃおよび２３３ｄを有する。これらの突出部２３３ａ、２３３ｂ、２３３ｃおよび２３３ｄは、Ｘ方向において４ビットのメモリセルごとに配置され、Ｙ方向に隣接するゲートワード線（たとえばゲートワード線２３２ａおよび２３２ｂ）においては、２ビットのメモリセル分ずれて配置される。
【０２１６】
同じソース不純物領域２３０ａに対して設けられるゲートワード線２３２ａおよび２３２ｂの突出部２３３ａおよび２３３ｂは、互いに逆方向に配置され、またソース不純物領域２３０ｂに対して配置されるゲートワード線２３２ｃおよび２３２ｄに対して設けられる突出部２３３ｃおよび２３３ｄも、Ｙ方向において反対方向に突出するように配置される。ゲートワード線の１本おきのゲートワード線２３２ａおよび２３２ｃの突出部２３３ａおよび２３３ｃは同じ位置に設けられ、また、突出部２３３ｂおよび２３３ｄは、Ｘ方向における同じ位置に設けられる。隣接ゲートワード線において、Ｘ方向において異なる位置に突出部２３３ｂおよび２３３ｃを配置することにより、十分余裕をもってワード線突出部を配置することができる。このワード線突出部を用いて、階層ワード線構造を実現する。
【０２１７】
ソース不純物領域２３０ａおよび２３０ｂに対して、ソースコンタクト２３６ａおよび２３６ｂがノーマルセル境界領域に対応して配置される。これらのソースコンタクト２３６ａおよび２３６ｂは、それぞれＸ方向において、一例として、２ビットのノーマルメモリセルごとに配置される。
【０２１８】
ドレイン不純物領域２３１ａ−２３１ｄに対しても、ドレインコンタクト２３５ａ、２３５ｂ、２３５ｃおよび２３５ｄがそれぞれ設けられる。これらのドレインコンタクト２３５ａ−２３５ｄは、基本単位領域２００の境界領域についてＸ方向およびＹ方向に関して鏡映対称に配置される。突出部２３３ａ−２３３ｄに対しては、それぞれ、シャント用コンタクト３４が設けられる。このシャント用コンタクト２３４を介して、後に説明する上層メタル配線との電気的接続を形成する。ドレイン不純物領域に対するコンタクト２３５ａ−２３５ｄは、それらの上層に形成される可変抵抗素子にプラグを介して電気的に結合される。
【０２１９】
このドレイン不純物領域間の距離が長い領域に、ゲートワード線突出部２３３ａ−２３３ｄを配置することにより、余裕をもってこれらの突出部を配置することができる。また、これらの突出部２３３ａ−２３３ｄは、基本単位領域２００のＹ方向についての境界領域にまで延在させることにより、ドレインコンタクト２３５ａ−２３５ｄ各々とシャント用コンタクト２３４の距離を十分に大きくとることができる。したがって、突出部のパターニング時の位置ずれまたはパターンずれ（パターニング不良）が生じても、ドレイン不純物領域と突出部との重なり、突出部とドレインコンタクトの接触などの不良の発生を回避することができる。また、シャント用コンタクト２３４およびドレインコンタクト２３５ａ−２３５ｄを、メモリセル微細化時においても十分に余裕をもって配置することができる。
【０２２０】
また、メモリセル形成領域においてワード線シャント領域を設けることができ、メモリアレイ（ノーマルアレイ）の面積増大を抑制することができる。
【０２２１】
また、ドレインコンタクト２３５ａ−２３５ｄは、Ｘ方向に沿ってメモリセル形成領域境界に関して鏡映対称に配置される。したがってこれらのドレインコンタクト２３５ｂおよび２３５ａのＸ方向における距離を、ソースコンタクト２３６ａおよび２３６ｂ形成領域に対応する領域において広くすることができる。これにより、この領域においてメタルソース線をＹ方向に沿って連続的に延在して配置することができる。メタルソース線の幅を十分広くすることができ、ソース線抵抗を十分に低減することができる。
【０２２２】
図３２は、図３１に示す平面レイアウトの上層の第１メタル配線のレイアウトを概略的に示す図である。図３２においては、ゲートワード線２３２ａ−２３２ｄと、ドレインコンタクト２３５ａ−２３５ｄ、およびシャント用コンタクト２３４を併せて示す。
【０２２３】
図３２において、ドレインコンタクト２３５ａ−２３５ｄそれぞれに対応して第１メタル配線で形成される第１中間配線２４０ａ−２４０ｄが配置される。第１中間配線２４０ａおよび２４０ｂが、Ｘ方向に沿って交互に配置され、第１中間配線２４０ｃおよび２４０ｄが、Ｘ方向に沿って交互に配置される。Ｙ方向において、第１中間配線２４０ａおよび２４０ｃが交互に配置され、また、第１中間配線２４０ｂおよび２４０ｄがＹ方向において交互に配置される。
【０２２４】
これらの第１中間配線２４０ａ−２４０ｄは、Ｙ方向に長い矩形形状を有し、基本単位領域２００の境界から対応のゲートワード線２３２ａおよび２３２ｂを横切るように配置される。これらの第１中間配線２４０ａ−２４０ｄは、上層に形成される可変磁気抵抗素子との電気的に接続をとるための中間プラグの一部を構成し、アクセストランジスタのドレイン不純物領域２３１ａ−２３１ｄ（図３２には示さず）が、対応のドレインコンタクト２３５ａ−２３５ｄを介して上方の可変磁気抵抗素子と電気的に接続される。
【０２２５】
第１中間配線２４０ａ−２４０ｄは、Ｘ方向およびＹ方向に沿って同一パターンで繰返し配置される。基本単位領域２００において、これらの第１中間配線２４０ａ−２４０ｄは、各々ほぼ中央領域に配置される。
【０２２６】
第１中間配線２４０ａ−２４０ｄに対して第１ビア２４２ａ−２４２ｄが、上層配線との接続のために、それぞれ、ドレインコンタクト２３５ａ−２３５ｄに対応して設けられる。これらの第１ビア２４２ａ−２４２ｄは、Ｘ方向およびＹ方向に沿ってほぼ整列して配置される。第１ビア２４２ａおよび２４２ｂは、Ｘ方向において交互に配置され、第１ビア２４２ｃおよび２４２ｄがＸ方向において交互に配置される。第１ビア２４２ａおよび２４２ｃはＹ方向において交互に配置され、第１ビア２４２ｂおよび２４２ｄがＹ方向において交互に配置される。
【０２２７】
第１中間配線２４０ａおよび２４０ｂの間に、ゲートワード線２３２ａおよび２３２ｃそれぞれに対応して第１中間配線２４４ａおよび２４４ｃが、Ｙ方向に沿って整列して配置され、また、ゲートワード線２３２ｂおよび２３２ｄに対応してかつシャント用コンタクト２３４に対応して第１中間配線２４４ｂおよび２４４ｄがＹ方向に整列して配置される。これらの第１中間配線２４４ａ−２４４ｄは、ワード線シャント構造実現のための中間配線であり、対応のシャント用コンタクト２３４から対応のゲートワード線２３２ａ−２３２ｄ上にまで延在して配置される。隣接列においては、シャント用コンタクト２３４は２メモリセルのピッチをおいて配置され、同一行においては、シャント用コンタクト２３４は、２行のメモリセルごとに配置される。したがって、中間配線２４４ａ−２４４ｄも、シャント用コンタクト２３４と同様のピッチをもって配置される。
【０２２８】
シャント用の第１中間配線２４４ａおよび２４４ｃに対し対応のゲートワード線２３２ａおよび２３２ｃの上層において第１ビア２４６ａおよび２４６ｃが設けられ、また、第１中間配線２４４ｂおよび２４４ｄに対してもそれぞれ対応のゲートワード線２３２ｃおよび２３２ｄ上層において第１ビア２４６ｂおよび２４６ｄが設けられる。このシャント用の第１中間配線２４４ａ−２４４ｄは、Ｙ方向に関して並進対称に配置される。
【０２２９】
ソースコンタクト２３６ａおよび２３６ｂに対応して中央部にＹ方向に連続的に延在する第１メタル配線で形成されるメタルソース線２４８が配設される。このメタルソース線２４８は、ソースコンタクト２３６ａおよび２３６ｂを介して下層のソース不純物領域（図３２には示さず）に電気的に接続される。
【０２３０】
ワード線シャント用の第１ビア２４６ａは、ドレイン接続用の第１ビア２４２ａおよび２４２ｂとジグザグ状に配置され、また、他のワード線コンタクト用の第１中間配線２４４ｂ−２４４ｄに対する第１ビア２４６ｂ−２４６ｄも、ドレイン接続用の第１ビア２４２ａ−２４２ｄとジグザグ状に配置される。これにより、第１ビア間の距離を十分にとることができる。また、ドレイン不純物領域間の距離が狭くても、ドレインコンタクト２３５ａ−２３５ｄのＸ方向の隣接ドレインコンタクト間の距離が十分大きいため、十分な幅をもってメタルソース線２４８を配置することができ、応じて、低抵抗のメタルソース線２４８を配置することができる。
【０２３１】
また、Ｘ方向において、ソースコンタクト２３６ａの両側に位置するドレインコンタクト２３５ａおよび２３５ｂを、ドレイン不純物領域２３１ａおよび２３１ｂの中心に対してソースコンタクト２３６ａから離れる方向にずらして配置させることにより、第１中間配線２４０ａおよび２４０ｂと同層に形成されるメタルソース線２４８の線幅を広くして抵抗を低減することができる。
【０２３２】
図３３は、図３２に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを第２ビアの配置とともに示す図である。図３３においては、下層の第１メタル配線の配置も併せて示す。
【０２３３】
図３３において、第１中間配線２４０ａ−２４０ｄそれぞれに交差するようにＸ方向に長い矩形形状に第２メタル配線で構成される第２中間配線２５０ａ−２５０ｄがそれぞれ対応して配置される。これらの第２中間配線２５０ａ−２５０ｄにおいて、Ｘ方向に沿って第２中間配線２５０ａおよび２５０ｂが交互に配置され、また、Ｘ方向に沿って第２中間配線２５０ｃおよび２５０ｄが交互に配置される。
【０２３４】
図３２に示すシャント用の第１中間配線２４４ａ−２４４ｄに対応して設けられた第１ビア２４６ａ−２４６ｄ上に、Ｘ方向に連続的に延在して図示しないゲートワード線に対応して第２メタル配線（メタルワード線）２５２ａ−２５２ｄが配置される。これらの第２メタル配線２５２ａ−２５２ｄは、それぞれ第１ビア２４６ａ−２４６ｄを介して下部の第１中間配線２４４ａ−２４４ｄに接続される。第１中間配線２４４ａ−２４４ｄは、それぞれ、図３２に示すシャント用コンタクト２３４を介して対応のゲートワード線に電気的に接続される。したがって、これらの第２メタル配線２５２ａ−２５２ｄは、それぞれその下層に配置されるゲートワード線に電気的に接続される。これにより、ワード線がゲートワード線およびメタルワード線で構成されるワード線階層構造が実現され、低抵抗のワード線が実現される。
【０２３５】
これらの第２メタル配線２５２ａ−２５２ｄは、第１中間配線２４４ａ−２４４ｄの上層のメタル配線である。したがって、シャント用の第１中間配線２４４ａ−２４４ｄが、Ｙ方向についての基本単位領域２００の境界部にまで延在する場合においても、これらのシャント用の第１中間配線２４４ａ−２４４ｄは、第２メタル配線２５２ａ−２５２ｄの配置には何ら悪影響を及ぼさない。
【０２３６】
図３４は、図３３に示す平面レイアウトの上層の第３メタル配線の平面レイアウトを概略的に示す図である。この図３４においては、第２メタル配線の配置も併せて示す。
【０２３７】
図３４において、第２中間配線２５０ａ−２５０ｄそれぞれに対応して第３メタル配線で構成される第３中間配線２６０ａ−２６０ｄが、それぞれ対応の第２中間配線と重なり合うように配置される。これらの第３中間配線２６０ａ−２６０ｄは、それぞれ第２ビアＶａ−Ｖｄを介してそれぞれ対応の第２中間配線２５０ａ−２５０ｄに電気的に接続される。
【０２３８】
第２メタル配線２５２ａ−２５２ｄそれぞれに対応して重なり合うように第３メタル配線２６２ａ−２６２ｄが配置される。これらの第３メタル配線２６２ａ−２６２ｄは、下層の第２メタル配線２５２ａ−２５２ｄとは非接触である。所定の間隔で、ワード線コンタクト用の第２ビア２４６ａ−２４６ｄがそれぞれ配置されるが、これらの第２メタル配線２５２ａ−２５２ｄと下層の第１中間配線（２５０ａ−２５０ｄ）との間の電気的接続をとるためのものである。
【０２３９】
これらの第２メタル配線２５２ａ−２５２ｄに重なり合うように第３メタル配線２６２ａ−２６２ｄを配置することにより、上層の可変磁気抵抗素子および書込ワード線（デジット線）の配置の段差を均一にする。また、図示しないプロセッサと同一製造工程で、このＭＲＡＭセルを形成することを可能とする。
【０２４０】
図３５は、図３４に示す平面レイアウトの上層の第４メタル配線の平面レイアウトを概略的に示す図である。図３５においては、図３４に示す第３メタル配線２６０ａ−２６０ｄおよび２６２ａ−２６２ｄの配置を併せて示す。
【０２４１】
図３５において、第４メタル配線で構成される第４中間配線２６５ａ−２６５ｄが、それぞれ、第３中間配線２６０ａ−２６０ｄと重なり合うように配置される。これらの第４中間配線２６５ａ−２６５ｄは、それぞれ、対応の第３中間配線２６０ａ−２６０ｄと第３ビアＶＶａ−ＶＶｄを介して電気的に接続される。
【０２４２】
一方、第３メタル配線２６２ａ−２６２ｄと重なり合うように、第４メタル配線２６７ａ−２６７ｄが配設される。これらの第４メタル配線２６７ａ−２６７ｄは、書込ワード線（デジット線）を構成する。
【０２４３】
図３６は、図３５に示す平面レイアウト上に配置される可変磁気抵抗素子の平面レイアウトを概略的に示す図である。図３６において、基本単位領域２００各々において、同一形状のパターンが配置される。すなわち、第４中間配線２６５ａ−２６５ｄの各々の中央部に第３ビア２６９が配置される。この第３ビア２６９上に、ほぼ正方形形状の局所配線２７０が配置される。この局所配線２７０は、第３ビア２６９を介して下層の第４中間配線２６５ａ−２６５ｄに電気的に接続される。この局所配線２７０および第３ビア２６９の配置は、図３６に示す４行４列に配置される基本単位領域２００において同じであるため、これらの構成要素に対する参照符号は、４行４列の外周に沿って配置される基本単位領域に対してのみ付す。
【０２４４】
局所配線２７０上の第４メタル配線２６７ａ−２６７ｄと対応する位置に可変磁気抵抗素子２７２が配置される。この可変磁気抵抗素子２７２は、一例としてトラック状の楕円形状を有する。この可変磁気抵抗素子は、その周辺領域における磁化反転を抑制して誤書込が生じるのを抑制するような形状に形成されても良い。
【０２４５】
可変磁気抵抗素子２７２の中央部に、上部電極２７４が配置される。この上部電極２７４は、その上層に配置されるビット線に対する電気的コンタクトを形成する機能を併せて有する。
【０２４６】
この図３６に示すように、可変磁気抵抗素子に関連する部分のレイアウトは、すべてＸ方向およびＹ方向において同じパターンが繰返し配置される。これにより、可変磁気抵抗素子のパターンレイアウトを簡略化し、正確なパターニングを実現し、可変磁気抵抗素子の抵抗値のばらつきを抑制する。
【０２４７】
図３７は、図３６に示す平面レイアウトの上層の第５メタル配線のレイアウトを概略的に示す図である。図３７においては、ＭＲＡＭセルの構成について、１つのＭＲＡＭセルの平面レイアウトに対してのみ参照番号を付す。１つの基本単位領域２００における局所配線２７０、可変磁気抵抗素子２７２および上部電極２７４の配置は、各基本単位領域２００において同じであり、同一パターンが各基本単位領域２００に対しＸ方向およびＹ方向において繰返し配置される。
【０２４８】
Ｙ方向に連続的に延在して第５メタル配線２８０ａ−２８０ｄがそれぞれ互いに間をおいて各メモリセル列に対応して配置される。これらの第５メタル配線２８０ａ−２８０ｄは、それぞれビット線を構成し、対応の列のメモリセル（可変磁気抵抗素子）の上部電極２７４と電気的に接続される。これにより、可変磁気抵抗素子２７２が対応のビット線（第５メタル配線２８０ａ−２８０ｄ）と電気的に結合される。この配置により、基本単位領域２００各々において、選択トランジスタおよび可変磁気抵抗素子が配置され、メモリセルが各基本単位領域に配置される。
【０２４９】
図３８は、図３７に示す線Ｌ３８−Ｌ３８に沿った断面構造を概略的に示す図である。図３８において、アクセストランジスタは、半導体基板領域２０１表面に形成される。この半導体基板領域２０１表面に、ソース不純物領域２３０ａの両側それぞれに対向してドレイン不純物領域２３１ｂおよび２３１ｄが配設される。ドレイン不純物領域２３１ｂおよび２３１ｄそれぞれに隣接して素子分離領域ＳＴＩ（ＳＴＩ膜）が配置される。この素子分離領域ＳＴＩは、いわゆるシャロー・トレンチ・アイソレーション膜で形成される。
【０２５０】
ソース不純物領域２３０ａおよびドレイン不純物領域２３１ｂの間の基板領域上にゲートワード線２３２ａがゲート絶縁膜ＧＩを介して形成される。また、ソース不純物領域２３０ａとドレイン不純物領域２３１ｄの間の基板領域上にゲート絶縁膜ＧＩを介してゲートワード線２３２ｂが配置される。ドレイン不純物領域２３１ｂおよび２３１ｄには、それぞれドレインコンタクト２３５ｂおよび２３５ｄが設けられる。ゲート絶縁膜ＧＩは、膜圧Ｔｏｘ２を有し、高速動作可能なように、その膜圧Ｔｏｘ２は、比較的薄くされる。
【０２５１】
通常、アクセストランジスタの導通時、ゲートワード線２３２ａおよび２３２ｂ下部にはチャネルが形成される。ゲートワード線２３２ａおよび２３２ｂ下部には、しきい値電圧調整などのために不純物注入が行なわれる。以下の説明において、「活性領域」という用語は、このソース不純物領域２３０ａ、ドレイン不純物領域２３１ｂおよび２３１ｄと、チャネル形成領域（ゲートワード線下部の領域）を含む、不純物が注入される領域を示すものとして用いる。
【０２５２】
ドレイン不純物領域２３１ｂおよび２３１ｄは、それぞれ、ドレインコンタクト２３５ｂおよび２３５ｄを介して第１中間配線２４０ｂおよび２４０ｄに電気的に接続される。これらの第１中間配線２４０ｂおよび２４０ｄは、それぞれ、第２ビア２４２ｂおよび２４２ｄを介してそれぞれ第２中間配線２５０ｂおよび２５０ｄに電気的に接続される。これらの第２中間配線２５０ｂおよび２５０ｄに隣接して、第２メタル配線２５２ａおよび２５２ｂが配設される。第２中間配線２５０ｂおよび第３中間配線２６０ｂが整列して配置され、この第３中間配線２６０ｂに整列して第４メタル配線で構成される第４中間配線２６５ｂが配置される。第３中間配線２６０ｂと第２中間配線２５０ｂとは第１ビアＶｂにより電気的に接続される。第３中間配線２６０ｂと第４中間配線２６５ｂは、第２ビアＶＶｂにより電気的に接続される。
【０２５３】
第２メタル配線２５２ａ上に整列して第３メタル配線２６２ａおよび第４メタル配線２６７ａが配置される。この第４メタル配線２６７ａは、デジット線（書込ワード線）を構成する。
【０２５４】
同様、第２中間配線２５０ｄ上に整列して、第３中間配線２６０ｄおよび第４中間配線２６５ｄが配設され、また、第２メタル配線２５２ｂ上に整列して第３メタル配線２６２ｂおよび第４メタル配線２６７ｂが配置される。第２中間配線２５２ｄおよび第３中間配線２６０ｄは第１ビアＶｄを介して互いに電気的に接続され、第３中間配線２６０ｄと第４中間配線２６５ｂは、第２ビアＶＶｄを介して電気的に接続される。
【０２５５】
中間配線２５２ｂ、２６２ｂ、および２６７ｂは、互いに分離される。第４中間配線２６ａおよび２６７ｄは、それぞれ、デジット線を構成する。
【０２５６】
第１メタル配線を第１中間配線から第４メタル配線で構成される第４中間配線までビアを介して電気的に接続することにより、上層に形成される可変磁気抵抗素子に対する電気的コンタクト／プラグのアスペクト比が高くなる場合においても、確実に、電気的コンタクトを形成することができる。
【０２５７】
第４中間配線２６５ｂおよび２６５ｄ上に第３ビア２６９がそれぞれ配置される。これらの第３ビア２６９は、それぞれ対応の局所配線２７０に電気的に接続される。この局所配線２７０上において、第４メタル配線２６７ａおよび２６７ｂそれぞれと整列するように可変磁気抵抗素子２７２が配置される。これらの可変磁気抵抗素子２７２は、その上部電極２７４を介して上層の第５メタル配線２８０ｄに電気的に結合される。この第５メタル配線２８０ｄがビット線を構成する。
【０２５８】
これらの図３１から図３８に示すように、アクセストランジスタの上層に配置される配線を、Ｘ方向およびＹ方向に沿って同一パターンで繰返し配置して、配線が並進対称性を有するように配置しており、配線を高密度に配置することができる。
【０２５９】
［ＭＲＡＭセルの平面レイアウトの変更例］
図３９は、ノーマルメモリアレイのメモリセルのレイアウトの変更例を概略的に示す図である。図３９においては、２行２列に配列される４つのＭＲＡＭセルＭＣＡ−ＭＣＤのレイアウトを代表的に示す。図３９において、破線ブロックで示す１つの基本単位領域２００に１つのノーマルセル（ＭＲＡＭセル）が配置される。図３９において、ワード線ＷＬ０−ＷＬ３をそれぞれ形成するポリゲート線２３２Ａ−２３２Ｄが、各々Ｘ方向に延在して、かつ互いに間をおいて配置される。ポリゲート線２３２Ａおよび２３２Ｂの間にソース線ＳＬ０を構成する第１メタル配線２５２Ａが配置され、ワード線ＷＬ２およびＷＬ３を構成するポリゲート線２３２Ｃおよび２３２Ｄの間にソース線ＳＬ１を構成する第１メタル配線２５２Ｂが配置される。
【０２６０】
メモリセルＭＣＡにおいて、ポリゲート線２３２Ａおよび第１メタル配線２５２Ａ上にＹ方向に長い矩形形状の局所配線２７０Ａが配置され、メモリセルＭＣＣにおいても、ポリゲート線２３２Ｃおよびソース線ＳＬ１を構成する第１メタル配線２５２Ｂと重なり合うように局所配線２７０Ｃが配置される。メモリセルＭＣＢにおいては、ソース線ＳＬ０を構成する第１メタル配線２５２Ａとワード線ＷＬ１を構成するポリゲート線２３２Ｂと重なり合うように矩形形状の局所配線２７０Ｂが配置される。メモリセルＭＣＢにおいては、第１メタル配線２５２Ｂおよびポリゲート線２３２Ｄと重なり合うように矩形形状の局所配線２７０Ｄが配置される。
【０２６１】
局所配線２７０Ａ−２７０Ｄ各々において、下層のデジット線ＤＬ０およびＤＬ１をそれぞれ構成する第３メタル配線２６７Ａおよび２６７Ｂと重なり合うように可変磁気抵抗素子２７２Ａ−２７２Ｄがそれぞれ配置される。これらの局所配線２７０Ａ−２７０Ｄは、それぞれ、可変磁気抵抗素子２７２Ａ−２７２Ｄと対応のワード線を構成するポリゲート線に関して対向する位置に配置されるプラグ２６９Ａ−２６９Ｄにより、下層に配置されるアクセストランジスタのドレイン不純物領域に結合される。メモリセルＭＣＡおよびＭＣＣに対応して、Ｙ方向に連続的に延在する第５メタル配線２８０Ａが配設され、また、メモリセルＭＣＢおよびＭＣＤに対しＹ方向に連続的に延在する第５メタル配線２８０Ｂが配設される。これらの第５メタル配線２８０Ａおよび２８０Ｂが、それぞれ、ビット線ＢＬ０およびＢＬ１を構成し、対応の可変磁気抵抗素子と上部電極を介して電気的に接続される。
【０２６２】
この図３９に示すメモリセルの配置においては、Ｘ方向においてメモリセル（可変磁気抵抗素子および局所配線）が鏡映対称に配置され、Ｙ方向においては同一のレイアウトで繰返し可変磁気抵抗素子が配設される。この場合、ソース線ＳＬ０およびＳＬ１は、各メモリセル行に対応して配置され、隣接行のメモリセルでは共有されない。
【０２６３】
なお、図３９に示す可変磁気抵抗素子２７２Ａ−２７２Ｄは、トラック形状に形成されているが、例えば曲率の異なる２つの円弧で囲まれる弓張り月形状に形成されても良い。周辺部における磁化反転が抑制される形状であれば、可変磁気抵抗素子の形状は任意である。
【０２６４】
図４０は、図３９に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。図４０において、基板領域表面に、不純物領域２３１Ａ−２３１Ｄが形成される。不純物領域２３１Ａおよび２３１Ｂの間に、ゲート絶縁膜（参照符号は示さず）を介してゲートワード線２３２Ａが配置され、不純物領域２３１Ｃおよび２３１Ｄの間にゲート絶縁膜（参照符号は示さず）を介してゲートワード線２３２Ｃが配設される。不純物領域２３１Ｂおよび２３１Ｃの間に、素子分離領域ＳＴＩが配置され、また、不純物領域２３１Ａおよび２３１Ｂの外側領域においても、素子分離領域ＳＴＩが配置される。
【０２６５】
不純物領域２３１Ａおよび２３１Ｃは、それぞれコンタクトＣＡ１およびＣＡ２を介して第１メタル配線で形成される第１中間配線２４０Ａおよび２４０Ｃに電気的に結合される。この第１メタル配線層において、また、ゲートワード線２３２Ａおよび２３２Ｂ上に第１メタル配線２５２Ａが配置され、またゲートワード線２３２Ｃおよび２３２Ｄ上に第１メタル配線２５２Ｂが配置される。これらの第１メタル配線２５２Ａおよび２５２Ｂは、図示しない領域において、それぞれソース不純物領域２３１Ｂおよび２３１Ｄと電気的に接続されて、メタルソース線ＳＬ０およびＳＬ１をそれぞれ構成する。
【０２６６】
第１中間配線２４０Ａおよび２４０Ｃは、第１ビアＶＡ１およびＶＡ２を介して第２メタル配線層の第２中間配線２５０Ａおよび２５０Ｃにそれぞれ電気的に接続される。これらの第２中間配線２５０Ａおよび２５０Ｃは、それぞれ、第２ビアＶＢ１およびＶＢ２を介して第３メタル配線層の第３中間配線２６０Ａおよび２６０Ｃに電気的に接続される。これらの第３中間配線２６０Ａおよび２６０Ｃが、それぞれ、第３ビアＶＣ１およびＶＣ２を介して局所配線２７０Ａおよび２７０Ｃに電気的に接続される。
【０２６７】
第４メタル配線で形成される局所配線２７０Ａおよび２７０Ｃは、図３９に示すように矩形形状に形成され、それぞれ上に可変磁気抵抗素子２７２Ａおよび２７２Ｃが配設される。これらの可変磁気抵抗素子２７２Ａおよび２７２Ｃは、それぞれ、ビット線を構成する第５メタル配線２８０Ａに上部電極を介してそれぞれ電気的に接続される。これらの可変磁気抵抗素子２７２Ａおよび２７２Ｃ下部にそれぞれ整列して、第３メタル配線２６７Ａおよび２６７Ｃが配設される。これらの第３メタル配線２６７Ａおよび２６７Ｃは、それぞれデジット線（書込ワード線）を構成する。
【０２６８】
図３９に示すプラグ２６９Ａおよび２６９Ｂは、それぞれ、第３ビアＶＣ１からコンタクトＣＡ１で構成される配線構造および第３ビアＶＣ２からコンタクトＣＡ２により構成される配線構造に対応する。
【０２６９】
この図４０に示すメモリセルの断面構造においては、可変磁気抵抗素子２７２Ａおよび２７２Ｃを配置する局所配線２７０Ａおよび２７０Ｃにそれぞれドレイン不純物領域２３１Ａおよび２３１Ｃに電気的に接続するプラグ部分（中間配線およびコンタクト／ビアで構成される）２６９Ａおよび２６９Ｂが柱状に配設される。先の図３８に示す並進対称のメモリセル構造と異なるため、またソース不純物領域を隣接メモリセルで共有する必要がないため、局所配線に対するプラグ部分を小レイアウト面積で配置することができる。また、図４０に示す構成においては、ポリゲート線のみで、ワード線を構成しており、階層ワード線構成が用いられておらず、配線層数を１つ低減することができる。
【０２７０】
これらの図３９および図４０に示すＭＲＡＭセルのレイアウトを用いてノーマルアレイ２内においてＭＲＡＭセルが配置されてもよい。
【０２７１】
［ＰＲＯＭ／ＯＴＰアレイの構成］
図４１は、この発明の実施の形態２に従うＰＲＯＭ／ＯＴＰアレイ４０の平面レイアウトを概略的に示す図である。図４１において、４行２列に配列される基本単位領域２００に対するおける配置を代表的に示す。メモリセルは、４つの基本単位領域２００に１つ形成される。この基本単位領域２００は、先の図３１から図３７において示したノーマルアレイ２におけるメモリセル（ＭＲＡＭセル）の形成領域と同じである。従って、ＰＲＯＭ／ＯＴＰアレイにおいては、メモリセルおよび参照セルは、ノーマルセルのＸ方向およびＹ方向において２倍のピッチで配置され、図４１においては、ＰＲＯＭ／ＯＴＰアレイのセルが１行２列に配置される。
【０２７２】
図４１において、Ｙ方向についてのメモリセル境界領域に沿ってＸ方向に連続的に延在してワード線を構成するポリゲート線３０４が配置される。このポリゲート線３０４の両側に、不純物領域３０２ａおよび３０２ｂがＸ方向の２つの基本単位領域２００に対応して配置され、また不純物領域３０２ｃおよび３０２ｄが、２つの基本単位領域２００に対応して配置される。Ｘ方向において整列する不純物領域３０２ａおよび３０２ｃは互いに分離され、また、不純物領域３０２ｂおよび３０２ｄは、互いに分離される。
【０２７３】
不純物領域３０２ａおよび３０２ｃは、それぞれ、ドレイン不純物領域を構成し、基本単位領域２００内において、それぞれに対して、ドレインコンタクトＣＡが配設される。不純物領域３０２ｂおよび３０２ｄは、ソース不純物領域を構成し、それぞれ、各メ基本単位領域内において所定の間隔で、ソースコンタクトＣＳが配置される。このソースコンタクトＣＳは、図４１に示す線Ｌ４３−Ｌ４３に関して鏡映対称に配置され、また、ドレインコンタクトＣＡが、Ｘ方向についてのメモリセル形成領域の境界領域に関して鏡映対称に配置される。
【０２７４】
ポリゲート線３０４に対しては、基本単位領域２００の境界部において、ワード線コンタクトＣＷが配置される。このワード線コンタクトＣＷは、上層のメインワード線との電気的接続を形成し、階層ワード線を実現するためのコンタクトであり、所定の間隔で配置される。
【０２７５】
この図４１に示す構成の場合、ＸおよびＹ方向に沿って隣接する４つの基本単位領域２００により１つのメモリセルが形成される。ソース不純物領域およびドレイン不純物領域のＸ方向の長さ、すなわち、選択トランジスタのチャネル幅を、ノーマルセルのそれよりも大きくして、大電流を流すとともに、ＯＴＰモードでの書込時のドレイン高電界によりゲート絶縁膜が破壊されるのを防止する。この場合、ＭＯＳトランジスタのスケーリング側に従ってゲートワード線３０４下部のゲート絶縁膜の膜圧が大きくされる。
【０２７６】
図４２は、図４１に示す線Ｌ４２−Ｌ４２に沿った断面構造を概略的に示す図である。図４２において、メモリセル境界領域においては、メモリセル列が形成されないため、不純物領域は設けられない。この領域においては、下層に素子分離領域３０５が基板領域全面に配置される。この素子分離領域３０５は、ＳＴＩ（シャロー・トレンチ・アイソレーション）膜で構成される。この素子分離領域３０５上に、ゲートワード線３０４が形成され、このゲートワード線３０４と接触するように、ワード線コンタクトＣＷが配置される。なお、図４２においても、破線ブロックは、基本単位領域を示す。以下の図においても、特に断らない限り、矩形形状の破線ブロックは、基本単位領域２００を示す。
【０２７７】
図４３は、図４１に示す線Ｌ４３−Ｌ４３に沿った断面構造を概略的に示す図である。図４３に示す領域においても、メモリセル境界領域であり、不純物領域は形成されない。単に、ワード線を構成するポリゲート線３０４が、下層の素子分離領域（ＳＴＩ膜）３０５上に配置されるだけである。
【０２７８】
図４４は、図４１に示す線Ｌ４４−Ｌ４４に沿った断面構造を概略的に示す図である。図４４において、不純物領域３０２ｃおよび３０２ｄが、両側の素子分離領域３０５の間に配置される。これらの不純物領域３０２ｃおよび３０２ｄの間の基板領域表面上にゲートワード線３０４がゲート絶縁膜３０７を介して形成される。不純物領域３０２ｃおよび３０２ｄには、それぞれ、ドレインコンタクトＣＡおよびソース線コンタクトＣＳが配置される。ゲートワード線下部の領域は、チャネル形成領域である。ゲート絶縁膜３０７は、膜圧Ｔｏｘ１を有し、ノーマルセルの選択トランジスタのゲート絶縁膜膜圧Ｔｏｘ２よりも厚い膜厚を有する。
【０２７９】
図４５は、図４１に示す平面レイアウトの上層の第１メタル配線および第２メタル配線の平面レイアウトを概略的に示す図である。図４５においては、下層に形成されるドレインコンタクトＣＡ、ソース線コンタクトＣＳ、およびワード線コンタクトＣＷを併せて示す。
【０２８０】
図４５において、ワード線コンタクトＣＷに対応してＹ方向に基本単位領域内部に延在するメタル配線３１０ａおよび３１０ｂが配置される。また、ドレインコンタクトＣＡに対応して、Ｘ方向に整列する２つのメモリセルに対応して第１メタル配線で形成される矩形形状の第１中間配線３１２ａおよび３１２ｂが配設される。第１中間配線３１２ａおよび３１２ｂそれぞれに対応して、第２メタル配線で形成される第２中間配線３１６ａおよび３１６ｂが配設される。これらの第２中間配線３１６ａおよび３１６ｂは、それぞれ、第１ビアＶＡ１を介して下層の第１中間配線３１２ａおよび３１２ｂに電気的に接続される。第１中間配線３１２ａおよび３１２ｂは、それぞれドレインコンタクトＣＡを介して対応のドレイン不純物領域３０２ａおよび３０２ｃにそれぞれ電気的に接続される。
【０２８１】
第２中間配線３１２ａおよび３１２ｂの間に、Ｙ方向に連続的に延在して第１層メタル配線３１４が配設される。この第１層メタル配線３１４は、ソース線コンタクトＣＳが形成される領域に対応して、Ｘ方向に延在して配置される突出部３１４ａおよび３１４ｂを含む。第１メタル配線３１４、３１４ａおよび３１４ｂは、下層のソース線コンタクトＣＳを介して下層に配置されるソース不純物領域３０２ｂおよび３０２ｄに電気的に接続される。
【０２８２】
ワード線コンタクトＣＷに対応してＸ方向に連続的に延在して第２メタル配線３１８が配設される。この第２メタル配線３１８は、ワード線コンタクトＣＷを介して下層に形成されるゲートワード線（３０４）に電気的に接続され、メタルワード線を構成する。この第２メタル配線３１８およびゲートワード線３０４により、階層ワード線構成が実現され、ワード線の低抵抗化が図られる。
【０２８３】
また、このソース線コンタクトＣＳに対応して、Ｘ方向に連続的に延在して第２メタル配線３１９が配置される。この第２メタル配線３１９は、第１ビアＶＳ１を介して下層の第１メタル配線３１４に電気的に接続される。この第２メタル配線３１９が、メタルソース線を構成する。第１メタル配線３１４および第２メタル配線３１９を用いてソース線をメッシュ状に配設することにより、ソース線の低抵抗化およびソース線電圧の安定化を図る。
【０２８４】
図４６は、図４５に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。図４６に示す断面構造は、図４２に示す断面構造に加えて、さらに、第１メタル配線および第２メタル配線が配置される。したがって、図４６において、図４２に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８５】
図４６において、基本単位領域内において、第１メタル配線で形成される第１中間配線３１０ａが配置され、ワード線コンタクトＣＷを介してゲートワード線３０４に電気的に接続される。この第１中間配線３１０ａは、ワード線ビアＶＷを介して第２メタル配線３１８に電気的に接続される。第２メタル配線３１８と同一配線層にかつ平行に第２メタル配線３１９が配置される。第２メタル配線３１９はソース線を構成し、第１中間配線３１０ａとは電気的に分離される。
【０２８６】
図４７は、図４５に示す線Ｌ４７−Ｌ４７に沿った断面構造を概略的に示す図である。この図４７に示す断面構造は、図４３に示す断面構造の上層の配線の配置を示し、図４７において、図４３に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８７】
図４７において、ゲートワード線３０４と交差する方向に、第１メタル配線３１４が配設される。この第１メタル配線３１４上に、第２メタル配線３１９が、第１メタル配線３１４と交差するように配置される。第１メタル配線３１４および第２メタル配線３１９は、別の領域において、図４５に示すように、ソース線ビアＶＳ１により電気的に接続される。
【０２８８】
図４８は、図４５に示す線Ｌ４８−Ｌ４８に沿った断面構造を概略的に示す図である。この図４８に示す断面構造は、図４４に示す断面構造の上層の配線の配置を示しており、図４８において、図４４に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８９】
図４８に示す構成においては、第１メタル配線で形成される第１中間配線３１２ｂが、コンタクトＣＡを介してドレイン不純物領域３０２ｃに電気的に接続される。第１中間配線３１２ｂは、第１ビアＶＡ１を介して第２メタル配線で形成される第２中間配線３１６ｂに電気的に接続される。ゲートワード線３０４と整列して、第２メタル配線３１８が配置される。一方、ソース線コンタクトＣＳに、第１メタル配線３１４の突出部３１４ｂが電気的に接続され、ソース不純物領域３０２ｂと第１メタル配線３１４（３１４ｂ）とが電気的に接続される。このソースメタル配線３１４の突出部３１４ｂは、さらに、ソース線ビアＶＳ１を介して第２メタル配線３１９に電気的に接続される。これにより、ソース線の第１メタル配線３１４（３１４ｂ）と第２メタル配線３１９との階層構造が実現され、ソース線の抵抗値が低減される。
【０２９０】
図４９は、図４５に示す配線レイアウトの上層の第３および第４メタル配線のレイアウトを概略的に示す図である。図４９において、第２メタル中間配線３１６ａおよび３１６ｂそれぞれに対応して第３メタル配線でそれぞれ構成される第３中間配線３２０ａおよび３２０ｂが配置される。第２メタル中間配線３１６ａおよび３１６ｂは、それぞれ、第２ビアＶＡ２を介して第３メタル中間配線３２０ａおよび３２０ｂにそれぞれ電気的に接続される。また、ソース線を構成する第２メタル配線が配置される領域上方に、同様、第３メタル配線で構成される矩形形状の第３中間配線３２０ｃおよび３２０ｄがそれぞれＸ方向において互いに間をおいて配置される。第３メタル中間配線３２０ｃおよび３２０ｄは、下層の配線とは分離される。
【０２９１】
第３メタル中間配線３２０ａ上に、第４メタル配線で形成される矩形形状の第４中間配線３２２ａおよび３２２ｂがＸ方向に互いに間をおいて配置される。同様、第３メタル配線３２０ｂに対しても、Ｘ方向において互いに間をおいて第４メタル配線で形成される矩形形状の第４中間配線３２２ｃおよび３２２ｄが配置される。
【０２９２】
同様、第３メタル中間配線３２０ｃおよび３２０ｄに対応して、Ｘ方向に互いに間をおいて第４メタル配線で形成される第４中間配線３２２ｅおよび３２２ｆが配置され、また、第３メタル中間配線３２０ｄに対応して、第４メタル配線で形成される第４中間配線３２２ｇおよび３２２ｈが配置される。
【０２９３】
第４中間配線３２２ａは、第３ビアＶＡ３を介して第３メタル配線３２０ａに電気的に接続される。第４中間配線３２２ｂは、第３中間配線３２０ａとは電気的に分離される。同様、第４中間配線３２２ｄが、第３ビアＶＡ３を介して第３メタル中間配線３２０ｂに電気的に接続され、一方、第４中間配線３２２ｃは、第４メタル配線で構成される第４中間配線３２０ｂとは分離される。
【０２９４】
第４中間配線３２２ｅが第３ビアＶＡ３により第３メタル中間配線３２０ｃに電気的に接続され、また、第４中間配線３２２ｈが第３ビアＶＡ３を介して第３メタル配線３２０ｄに電気的に接続される。第４中間配線３２２ｆおよび３２２ｇは、この第３メタル中間配線３２０ｃおよび３２０ｄと電気的に分離される。従って、４つのノーマルセル領域において、１つの第４メタル中間配線が下層の第３メタル中間配線と電気的に接続され、応じて下層のドレイン不純物領域に電気的に接続される。
【０２９５】
図５０は、図４９に示す線Ｌ５０−Ｌ５０に沿った断面構造を概略的に示す図である。メモリセルのＸ方向についての境界領域においては、不純物領域は形成されず、また、上層配線との接続のための第３および第４メタル配線（中間配線）も配置されない。したがって、この部分の断面構造は、図４６に示す断面構造と同じであり、図５０において図４６に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９６】
図５１は、図４９に示す線Ｌ５１−Ｌ５１に沿った断面構造を概略的に示す図である。この領域も、メモリセル境界領域であり、不純物領域は形成されず、第３および第４メタル配線も配置されない。したがって、図５１に示す断面構造も、図４７に示す断面構造と同じであり、図５１において図４７に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９７】
図５２は、図４９に示す線Ｌ５２−Ｌ５２に沿った断面構造を概略的に示す図である。この図５２に示す断面構造は、図４８に示す断面構造の上層の配線の配置を含む。したがって、図５２に示す構成要素において、図４８に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９８】
図５２において、第２メタル中間配線３１６ｂは、第２ビアＶＡ２を介して上層の第２メタル配線で形成される第２中間配線３２０ｂに電気的に接続される。この第２中間配線３２０ｂは、第３ビアＶＡ３を介して第３メタル配線で構成される第３中間配線３２２ｄに電気的に接続される。
【０２９９】
第２メタル配線３１８および３１９の上層に、その一部が第２メタル配線３１８と重なり合うように第３メタル配線で構成される第３中間配線３２０ｄが配置される。この第３中間配線３２０ｄは、下層の配線とは分離される。第３中間配線３２０ｄは、第３ビアＶＡ３を介して第４メタル配線で形成される第４中間配線３２２ｈに電気的に接続される。
【０３００】
図５３は、図４９に示す線Ｌ５３−Ｌ５３に沿った断面構造を概略的に示す図である。図５３において、第１から第３メタル配線で形成される部分の配置は、図５２に示す断面構造の配置と同じであり、したがって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０１】
図５３において、第２メタル配線で形成される第２中間配線３２０ｂ上層に、第３メタル配線で形成される第３中間配線３２２ｃが配設される。この第３中間配線３２２ｃに対しては、第３ビアは設けられておらず、これらの中間配線３２２ｂおよび３２２ｃは分離される。
【０３０２】
同様、第３メタル配線で形成される第３中間配線３２０ｄと第４メタル配線で形成される第４中間配線３２２ｇの間にも、第３ビアは設けられない。したがって、第４中間配線３２２ｇも、第３中間配線３２２ｄと電気的に分離される。
【０３０３】
図４９と図５３に示すように、第３メタル配線および第４メタル配線もＸ方向についてのメモリセル境界領域について鏡映対称に配置され、また、ビアも同様Ｘ方向のメモリセル境界領域に関して鏡映対称に配置される。この場合、破線ブロックで示す単位領域（基本単位領域）に、ノーマルＭＲＡセルアレイと同様、可変磁気抵抗素子を配置すると、４つの単位領域（基本単位領域）のうち１つの領域においてのみ、第３中間配線および第４中間配線が電気的に接続され、選択トランジスタの数を、ＰＲＯＭ／ＯＴＰアレイにおいてノーマルＭＲＡセルアレイにおける選択トランジスタの１／４倍の数に低減し、選択トランジスタのサイズを十分に大きくする。また、第２ビアＶＡ２および第３ビアＶＡ３は、それぞれ、各不純物領域に対して数が同一となるように配置され、配線の配置の並進対称性を維持する。
【０３０４】
図５４は、図４９に示す平面レイアウトの上層に配置される可変磁気抵抗素子のレイアウトを概略的に示す図である。図５４において、基本単位領域（単位領域）２００ａ−２００ｈ各々において局所配線３４０が設けられる。図５４においては、図面を簡単化するため、領域２００ａに配置される可変磁気抵抗素子に対してのみ参照番号を付す。これらの可変磁気抵抗素子の構成はすべて、基本単位領域２００ａ−２００ｈにおいて同じである。
【０３０５】
局所配線３４０の一方側に、可変磁気抵抗素子３４２が配置される。可変磁気抵抗素子３４２の構成は、ＭＲＡＭセル（ノーマルセル）の構造と同じであり、上部電極３４４が設けられる。これらの可変磁気抵抗素子（３４０，３４２，３４４）の各列に対応して、第５メタル配線３５０ａ−３５０ｄがそれぞれＹ方向に連続的に延在して配置される。これらの第５メタル配線３５０ａ−３５０ｄが、それぞれビット線を構成する。
【０３０６】
この構成の場合、可変磁気抵抗素子の上部電極３４４は、それぞれ、対応の第５メタル配線３５０ａ−３５０ｄに接続される。しかしながら、局所配線３４０について、この単位領域（基本単位領域）２００ａ、２００ｂ、２００ｇおよび２００ｈにおいて、第４ビアＶＡ４が設けられ、下層の第４メタル配線で構成される第４中間配線（３２２ａ，３２２ｅ、３２２ｄ、３２２ｈ）にそれぞれ電気的に接続される。一方、基本単位領域２００ｃ−２００ｆにおける局所配線３４０に対しては、第４ビアＶＡ４は設けられておらず、これらの局所配線３４０は、下層配線から分離された状態となる。
【０３０７】
基本単位領域各々において可変磁気抵抗素子を配置することにより、可変磁気抵抗素子のパターンの規則性を維持することができ、ノーマルセルアレイの可変磁気抵抗素子の特性と同一の特性の可変磁気抵抗素子を、ＰＲＯＭ／ＯＴＰアレイにおいては位置することができる。
【０３０８】
図５５は、図５０に示すＬ５５−Ｌ５５に沿った断面構造を概略的に示す図である。この図５５に示す断面構造は、図５２に示す断面構造およびその上層の可変磁気抵抗素子の配置の構成を含む。したがって、図５５に示す部分において、図５２に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０９】
図５５を参照して、基本単位領域２００ｇにおいて、第４中間配線３２２ｄは、第４ビアＶＡ４を介して局所配線３４０に電気的に結合される。同様、基本単位領域２００ｈにおいて、第４中間配線３２２ｈも第４ビアＶＡ４を介して局所配線３４０に電気的に接続される。基本単位領域２００ｇおよび２００ｈいずれにおいても、局所配線３４０に搭載される可変磁気抵抗素子３４２が、上部電極３４４を介して第５メタル配線３５０ｄで形成されるビット線に電気的に接続される。
【０３１０】
この図５５に示す構成の場合、基本単位領域２００ｇにおいては、第５メタル配線３５０ｄから不純物領域３０２ｃまでの経路は、可変磁気抵抗素子３４２および中間配線とビアで構成されるプラグを介して電気的に接続される。一方、基本単位領域２００ｈにおいて、第５メタル配線３５０ｄは、可変磁気抵抗素子３４２を介して第３メタル配線で形成される第３中間配線３２０ｄにまで電気的に接続されているだけであり、選択トランジスタには接続されない。したがって、Ｙ方向について、２つの可変磁気抵抗素子形成領域（基本単位領域）において１つの選択トランジスタを配置する構成が実現され、選択トランジスタのサイズを十分に大きくすることができる。
【０３１１】
図５６は、図５４に示す線Ｌ５６−Ｌ５６に沿った断面構造を概略的に示す図である。図５６に示す構造は、図５３に示す断面構造に加えて、その上部の可変磁気抵抗素子の配置を含む。したがって、図５６に示す部分において図５３に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３１２】
図５６に示す構成において、基本単位領域２００ｅおよび２００ｆ各々において、可変磁気抵抗素子３４２は、上部電極３４４を介して第５メタル配線３５０ｃに電気的に結合され、また、下部電極（図示せず）を介して局所配線３０４に接続される。しかしながら、第４中間配線３２２ｃおよび３２２ｇに対しては、上下に第３ビアおよび第４ビアは設けられていないため、この基本単位領域２００ｅおよび２００ｆの可変磁気抵抗素子３４２は、選択トランジスタと電気的に分離される。
【０３１３】
したがって、この部分においても、Ｘ方向およびＹ方向それぞれに隣接する合計４つの可変磁気抵抗素子３４２のうち１つの可変磁気抵抗素子が、１つの選択トランジスタに接続される。１つの選択トランジスタのソース不純物領域およびドレイン領域は、Ｘ方向において２つの可変磁気抵抗素子の配置領域（基本単位領域２００）に対応する領域であり、選択トランジスタのサイズを十分大きくすることができる。
【０３１４】
この構成において、可変磁気抵抗素子３４２は、ノーマルＭＲＡＭセルアレイの可変磁気抵抗素子のピッチと同じピッチで配置され、また、サイズも同じである。したがって、この可変磁気抵抗素子の特性のばらつきを抑制し、ＭＲＡＭセルアレイの可変磁気抵抗素子と同じ特性の可変磁気抵抗素子を、ＰＲＯＭ／ＯＴＰアレイ内に配置することができ、正確なプログラムを実現することができる。
【０３１５】
この図５４に示すレイアウトがＸ方向およびＹ方向に沿って繰返し配置され、隣接列のメモリセルにおいては、セル境界に関して鏡映対称な位置の可変磁気抵抗素子が対応のビット線に接続される。図５４に示す構成においては、ビット線としては、第５４メタル配線３５０ａおよび３５０ｄが利用されるだけであり、以下に示すように、ビット線が２：１の割合で間引かれている。
【０３１６】
図５７は、この発明の実施の形態２におけるＰＲＯＭ／ＯＴＰアレイのワード線およびビット線の配置を概略的に示す図である。図５７において、基本単位領域２００が、列ＣＯ１−ＣＯ４の４列に配置され、かつ行ＲＯ１−ＲＯ６の６行に配置される場合を一例として考える。２行２列に配置される４つの基本単位領域２００において、１つの選択トランジスタが配置され、１つの可変磁気抵抗素子が対応のビット線と選択トランジスタとに接続され、応じて、１つのメモリセルが配置される。この場合、ワード線については、２つの基本単位領域行の境界領域に１本配置される。すなわち、行ＲＯ１およびＲＯ２の間の領域、行ＲＯ３およびＲＯ４の間の領域、および行ＲＯ５およびＲＯ６の間の領域にそれぞれワード線ＷＬａ−ＷＬｃ（ゲートワード線３０４と第２メタル配線３１８）が配置される。
【０３１７】
ノーマルＭＲＡＭセルアレイにおいては、各基本単位領域の行ＲＯ１−ＲＯ６それぞれに対応してワード線が配置される。したがって、このＰＲＯＭ／ＯＴＰアレイにおいては、ノーマルセルアレイの配置に対してワード線ＷＸａ−ＷＸｄが間引かれた構成と等価となる。すなわち、ワード線について、２つの行に対してワード線が配置されるため、ノーマルのＭＲＡＭセルアレイのワード線配置に比べてワード線の数は１／２倍となる。
【０３１８】
一方、基本単位領域２００の列ＣＯ０−ＣＯ４において、Ｘ方向において２基本単位領域ごとにビット線が配置される。すなわち、図５７において、ビット線ＢＬａおよびＢＬｄに対し、列ＣＯ１およびＣＯ４に配置される基本単位領域が２つの基本領域ごとに接続される。この場合、間の列ＣＯ２およびＣＯ３に対しては、対応のビット線に対する接続が設けられない（選択トランジスタと対応のビット線との接続は遮断されている）。したがって、ノーマルＭＲＡＭセルアレイの場合、各基本単位領域列ごとにビット線が配置されるため、ＰＲＯＭ／ＯＴＰアレイにおいては、等価的にビット線ＢＹａおよびＢＹｂが間引かれ、したがって、ビット線の数も、ノーマルＭＲＡＭセルアレイのビット線数に比べて１／２倍となる。また、ＰＲＯＭ／ＯＴＰアレイにおいては、メモリセルが２個の基本単位領域のピッチで配置され、ノーマルセルアレイ（ＭＲＡＭアレイ）でのメモリセルのピッチに比べてそのピッチが大きくされる。
【０３１９】
したがって、図５７において斜線で示す４つの基本単位領域２００に１つのメモリセル（参照セル）が配置される。ＰＲＯＭ／ＯＴＰアレイにおいて、基本単位領域の数に比べて選択トランジスタの数を列方向に１／２倍、および行方向に１／２倍に設定して、選択トランジスタのチャネル幅を大きくすることができ、十分なゲート絶縁膜膜厚および十分なチャネル幅を有する選択トランジスタを配置することができる。
【０３２０】
以上のように、この発明の実施の形態２に従えば、ノーマルセルアレイの配置においてワード線およびビット線を間引いて、選択トランジスタのレイアウト面積を増大させており、十分なゲート絶縁膜膜厚および電流駆動力を有する選択トランジスタを配置することができ、ＯＴＰモードでの書込時に高電圧印加による破壊書込を行っても、選択トランジスタの耐圧を十分に保障することができ、正確にＯＴＰモードで安定にデータ書込を行なうことができる。
【０３２１】
［実施の形態３］
図５８は、この発明の実施の形態３に従う半導体装置の動作を示すフロー図である。以下、図５８を参照して、この発明の実施の形態３に従う半導体装置の動作について説明する。
【０３２２】
半導体集積回路装置の製造工程完了後、ウェハレベルでのテストが行われる（ステップＳＳ1）。このウェハレベルのテストにおいては、チップ上のパッドは露出しており、テストプローブをパッドに接触させて種々の特性テストが行われ、また、メモリセルの不良セルの検出などがテストデータを印加して行われる。最初のテスト時においては、動作環境設定データのデフォルト値に従ってテストが実行される。
【０３２３】
このテストにおいて各テスト項目についてテスト結果データが収集される（ステップＳＳ２）。ウェハレベルでのテストが終了し、各テスト項目のテスト結果データに従って、半導体装置が、仕様値等を満たす良品であるのかの判定が行なわれる（ステップＳＳ３）。次いで、ステップＳＳ３において、不良と判定された場合、その不良が救済可能であるのかの判定が行われる（ＳＳ３、ＳＳ４）。例えば、不良メモリセルが存在する場合において、スペアセルの冗長置換により不良セルが救済されない場合、および電気的特性において、仕様値に対する修正可能範囲から大きくずれている場合などにおいては、救済不能と判定される。この場合、不良品として処理される（ステップＳＳ６）。
【０３２４】
なお、救済可能と判定されても、それまでに所定回数修正している場合、その半導体装置は救済不可能と判定して不良品として処理してもよい。
【０３２５】
ステップＳＳ４において、救済可能と判定されると、テスト結果データの解析に基づいて修正データが、外部のテスタ等において生成され、修正データ（不良救済／トリミングデータ）が、ＰＲＯＭモードでＰＲＯＭ／ＯＴＰアレイ４０に書き込まれる（ステップＳＳ５）。
【０３２６】
再度、ステップＳＳ１に戻り、修正データに従って（ＰＲＯＭリードモードで修正データを読み出して内部状態を設定した後）電気的特性等のテストを実行する。以後のこの操作が必要回数実行される。
【０３２７】
ステップＳＳ３において、良品と判定されると、このウェハレベルでのテストが完了する（ＳＳ７）。
【０３２８】
ウェハレベルでのテストが完了すると、スライス工程に移行し、ウェハがダイシングされてチップに分離される。このチップのうち良品のチップが選別され、良品のチップがパッケージに実装される（ＳＳ８）。このパッケージ実装後の半導体装置に対しては、外部からはピン端子を介してテストデータおよび電圧が印加することができるだけである。
【０３２９】
このパッケージ実装後のチップ、すなわち、半導体装置に対して製品出荷前の最終テスト（チップレベルでのテスト）が実行される（ＳＳ９）。このチップレベルのテスト時において、デフォルト値としてウェハレベルでのテスト結果に基づくデータが、ＰＲＯＭ／ＯＴＰアレイに格納されており、この格納データに基づいて内部状態（動作環境）が設定されてテストが実行される（格納データの内部読出およびヒューズレジスタへの格納）。
【０３３０】
このチップレベルでのテストにおいても、そのテスト内容は、ピン端子からの電圧／データの印加との制限から、ウェハレベルでのテスト項目と異なるものの、同様の操作で指定されたテスト項目が実行され、テスト結果データが収集される（ＳＳ１０）。
【０３３１】
このテスト結果収集データに従って、ウェハレベルのテストと同様、良品であるかの判定が行なわれる（ステップＳＳ１１）。次いで、不良である場合において、検出された不良が救済可能であるかの判定が行われる（ステップＳＳ１２）。不良の度合いおよびテスト回数などに基いて、救済不可能であると判定されると、その半導体装置は、不良品として処理される（ステップＳＳ１４）。
【０３３２】
一方、ステップＳＳ１２において救済可能と判定されると、テスト結果データに従って不良救済／トリミングデータがＰＲＯＭモードでＰＲＯＭ／ＯＴＰアレイに書き込まれる（ステップＳＳ１３）。再度、ステップＳＳ９へ戻り修正データに従ってチップレベルでのテストが実行される。
【０３３３】
ステップＳＳ１１において、良品と判定されると、ＰＲＯＭ／ＯＴＰアレイに格納された修正データ（ＰＲＯＭ修正不揮発性データ）が、完全不揮発性データ（ＯＴＰデータ）に変換される（ステップＳＳ１５）。この不揮発性データの完全不揮発化においては、ＰＲＯＭ／ＯＴＰアレイにＰＲＯＭモードで書き込まれたデータが、内部で読出された後ＯＴＰモードで再度格納される。この内部状態設定データ（動作環境設定データ）の完全不揮発化（ＯＴＰモードでの書込み）が完了すると、チップレベルでのテスト工程が完了する。
【０３３４】
この後、良品の半導体装置が、出荷に必要な処理を行う出荷工程に移送され、出荷される。
【０３３５】
図５９は、図５８に示すステップＳＳ１５のチップレベルでのテスト完了時の内部状態設定データの完全不揮発化の処理を、より詳細に示すフロー図である。以下、図５９を参照して、このＰＲＯＭ不揮発性データのＯＴＰ完全不揮発性データへの変換操作について説明する。なお、半導体装置の全体構成および制御回路の構成は、実施の形態１において説明したものと同じであり、以下の説明においては、適宜、実施の形態１に関連する部分の図を参照して説明する。
【０３３６】
ＰＲＯＭ／ＯＴＰアレイ（４０）においては、チップレベルテスト工程におけるテスト結果に従ってトリミングデータなどの動作環境設定データが生成されてＰＲＯＭモードで格納されている。
【０３３７】
まず、外部からの完全不揮発化指定コマンドに従ってデータ読出モードが設定される（ステップＳＰ１）。このデータ読出を行うリードモード時においては、ＰＲＯＭモードおよびＯＴＰモードのいずれが設定されてもよいが、図５９においては、実施の形態１の場合と同様、ＰＲＯＭモードが指定された場合を一例として示す。このリードモードは、外部制御信号（完全不揮発化指定コマンド）の書込／読出モード指示信号Ｗ／Ｒに従って設定される。外部制御信号に従って動作モードを指定することにより、ＰＲＯＭモードで書込まれて格納されたデータを、ＯＴＰモードで破壊的に書込む動作モードが実現される。
【０３３８】
このリードモードがオン状態とされると（設定されると）、図１４に示す内部アドレス発生回路１００および内部制御信号発生回路１００が、外部から与えられるモード指示信号に従って内部アドレスＩＮＡＤおよび内部制御信号ＩＮＣＴＬを生成する。内部アドレス発生回路１００は、内部にアドレスカウンタを含んでおり、モード指示信号に従って活性化されると、外部クロック信号ＥＸＣＬＫに従ってカウント動作を行なって内部アドレスを生成する（ステップＳＰ２）。
【０３３９】
書込／読出モード指示信号Ｗ／Ｒが、読出モードを指定する状態に設定され、書込制御信号は初期状態（非活性状態）に維持される。図６に示すコラムデコーダ（５０ｌ、５０ｒ）が、内部アドレスＩＮＡＤに従って読出列選択信号ＣＳＬＲを生成し、また、ボトムロウデコーダ（４２，４４ｂ）が、内部アドレス信号ＩＮＡＤのロウアドレスに従って、選択行のワード線ＷＬを選択状態へ駆動する。選択メモリセルのデータがセンスアンプ回路（ＳＡ０−ＳＡｍ）に与えられ、データの内部読出を実行する（ステップＳＰ３）。
【０３４０】
このセンスアンプ回路からの内部読出データは、図６に示す多数決回路（２４：ＭＪＫ０−ＭＪＫｋ）へ与えられ、多数決判定基準に従って内部読出データの論理値の決定が行われ、多数決判定結果がヒューズレジスタ２６（図５参照）の対応のレジスタへ格納される（ステップＳＰ４、ＳＰ５、ＳＰ６）。この読出データを格納するレジスタとしては、ヒューズレジスタではなく、別のレジスタが用いられてもよい。
【０３４１】
次いで、アドレスカウンタから生成されるアドレス信号のカウンタアドレスの最上位ビットＭＳＢがＨレベルに設定されているかの判定が行なわれる（ステップＳＰ７）。このアドレスカウンタからのアドレス（カウンタアドレス）の最上位ビットＭＳＢがＨレベルのときには、すべての読出対象のメモリセルの記憶データが読出されてヒューズレジスタに格納されたことが示されるため、ＰＲＯＭモードをオフ状態に設定し、データ読出動作が完了する（ステップＳＰ８）。
【０３４２】
一方、ステップＳＰ７において、カウンタアドレスの最上位ビットＭＳＢがＨレベルでないと判定されると、再びアドレスカウンタが動作し、アドレスのカウントアップが行なわれ、以降、ステップＳＰ４からＳＰ７の動作が行なわれる。このステップＳＰ２−ＳＰ７の動作が、カウンタアドレスの最上位ビットＭＳＢがＨレベルに到達するまで繰返し実行され、必要なデータの内部読出、多数決判定およびヒューズレジスタなどのレジスタへの格納が行なわれる。
【０３４３】
これらの一連の動作により、チップ最終工程におけるテスト結果データのレジスタへの格納が行われる。製品出荷時においては、この動作環境設定データをＯＴＰモードで書込んで永久的に保存する必要がある。ＯＴＰモードでのデータ書込時に、データを内部読出して内部書込することにより、ＯＴＰモードでのデータ書込時に、外部からデータを印加する必要がなく、各半導体装置毎に異なるデータ書込を外部書込する必要がなく、データ書込の制御が簡略化される。
【０３４４】
ステップＳＰ８において、ＰＲＯＭモードでのデータの内部読出が完了すると（ＰＲＯＭモードオフ）、内部でＯＴＰモードおよびデータ書込を示すライトモードが設定される。この内部でのライトモードの設定は、内部でアドレスカウンタのカウントアップを検知して、ＯＴＰライトモードに移行するように制御回路が構成されてもよい（この構成については、後に説明する）。この場合、外部に対して、ＰＲＯＭモードでのデータ読出を完了することを示す信号を出力する必要がある。ＯＴＰモードでのデータ書込時、十分な書込時間を確保する必要があり、ロウ／コラム選択を外部制御する必要があるためである。
【０３４５】
また、このＯＴＰライトモードの設定は、実施の形態１の場合と同様、図４に示すモード設定回路（３２）において、外部テスタからモード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮおよび書込／読出モード指示信号Ｗ／Ｒにより設定されてもよい。この場合においても、ＰＲＯＭモードでのデータ読出完了時にカウンタアドレスの最上位ビットＭＳＢをレディ信号として外部へ出力して、外部装置（テスタ）に対してＰＲＯＭリードモードの完了を報知する。
【０３４６】
このＯＴＰモードでのデータ書込を示す状態に内部制御信号が設定されると、図１４に示す書込制御回路１０４において内部動作モードがセットされる（ステップＳＰ１０）。
【０３４７】
次いで、ビット線書込電圧（ＶＲＥＦＢＬ）が高電圧レベルに設定される（ステップＳＰ１２）。この外部からビット線書込電圧ＶＲＥＦＢＬを与えることにより、実施の形態１と同様、ＰＲＯＭ／ＯＴＰマージ回路内部において書込高電圧を発生する必要性をなくし、内部高電圧発生回路のレイアウト面積を削減する。
【０３４８】
次いで、修正後の動作環境設定データを格納先のヒューズレジスタから読出すとともに、外部からアドレスおよび制御信号を印加する（ステップＳＰ１３）。この書込時においては、内部において書込データとしてヒューズレジスタから内部読出されたデータが、外部データに代えて与えられる。アドレスを外部制御することにより、ＯＴＰ書込に必要な時間を確保する。
【０３４９】
この場合、外部アドレスに代えてアドレスカウンタからの内部アドレスが用いられてもよい。但し、アドレスカウンタのカウント動作周期をＯＴＰモードでの書込に必要な期間に設定する必要があり、内部でのＰＲＯＭ読出モード時よりもアドレスカウンタのカウント周期を長くする必要がある。
【０３５０】
ＯＴＰモードでの外部動作時においては、ビット線書込電圧およびデジット線書込電圧が外部から印加される。
【０３５１】
外部動作時において、外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤが与えられる。外部制御信号ＥＸＣＴＬおよび外部アドレス信号ＥＸＡＤおよびレジスタからの内部書込データＷＤに従って、図１２に示す書込制御回路１０４におけるＯＴＰモード書込制御部１０７において、書込制御信号ＯＴＰＷ＿ＣＥＬおよびＯＴＰＷ＿ＲＥＦが生成される。また、ＯＴＰモードでのデータ書込指示に従って、ロウデコーダが、アドレス信号に従って選択行のワード線を選択状態に駆動する。アドレス指定された３ビットのメモリセルに対し、ビット線書込高電圧ＶＲＥＦＢＬを印加し、可変磁気抵抗素子のバリア膜を破壊し、可変磁気抵抗素子の上部電極および下部電極を短絡して、破壊書込を行なう（ステップＳＰ１４）。
【０３５２】
この書込完了後、書込アドレスが、最終アドレスに到達したかの判定が行なわれる（ステップＳＰ１５）。この判定は、外部装置（テスタ）において、アドレスカウンタの最上位ビットに対応するビットがＨレベルとなったかにより判定されればよい。
【０３５３】
アドレスが最終アドレスに到達していない場合には、再びステップＳＰ１３に戻り、次に与えられる外部からのアドレス信号ＡＤおよび制御信号ＥＸＣＴＬおよび書込データＷＤに従ってデータの破壊書込が行なわれる。
【０３５４】
なお、アドレスカウンタからの内部アドレスがＯＴＰモード書込において利用される場合、外部装置において内部アドレスの最上位ビットＭＳＢがＨレベルとなっているかの判定が行なわれて、全アドレスに対するＯＴＰモード書込が実行されたかの判定が行なわれてもよい。また、これに代えて、アドレスカウンタ利用時においては、カウンタアドレスの最上位ビットを書込完了フラグとして利用されてもよい。
【０３５５】
ステップＳＰ１５において、最終アドレスに到達していると判定されると、書込／読出モード指示信号Ｗ／Ｒが非活性状態に設定され、外部動作モードがリセットされる（ステップＳＰ１６）。この後、モード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮが非活性化され、ＯＴＰモードをリセットする（ステップＳＰ１７）。これにより、必要なメモリセルに対するＯＴＰモードでのデータの内部書込が完了する。
【０３５６】
このステップＳＰ１７により、内部でのＯＴＰモードデータ書込が完了すると、図１８に示すＯＴＰライトベリファイモードが実行され、ＯＴＰモードライトデータがチェックされる。
【０３５７】
図６０は、この発明の実施の形態３に従う半導体装置の全体構成を概略的に示す図である。この図６０に示す半導体装置は、以下の点において、図４に示す半導体装置とその構成が異なる。すなわち、図６０に示す半導体装置においては、ヒューズレジスタ４２６が、シフトレジスタで構成され、そのＦＩＦＯ態様で読出されたデータが入力選択回路４１０へ与えられる。多数決回路２４からの内部読出データは、ＦＩＦＯ態様でこのヒューズレジスタ４２６に格納される。また、ヒューズレジスタ４２６は、格納データを並列にノーマルアレイ回路３５へ与え、ノーマルアレイ回路３５の動作環境（内部状態）を設定する。
【０３５８】
入力選択回路４１０は、ＯＴＰモードでのデータ書込時において、外部信号ＥＸＩＮに含まれるデータに代えてこのヒューズレジスタ４２６から読出されたデータを選択してＰＲＯＭ／ＯＴＰコントロール回路３８へ与える。
【０３５９】
この入力選択回路４１０の経路選択およびヒューズレジスタのデータ格納動作がモード設定回路４００により制御される。このモード設定回路４００は、動作モード指示信号ＭＯＤＥが、記憶データの完全不揮発化を指定するときには、アドレスカウンタ３４を起動し、所定のシーケンスで内部アドレスを生成させる。この場合、アドレスカウンタ３４は、電源投入検出信号ＰＯＲとモード設定回路４００からの完全不揮発化モード指示信号との論理和の信号に従ってアドレスインクリメントを実行する。
【０３６０】
また、アドレスカウンタ３４に生成する内部アドレス（カウンタアドレス）の最上位ビットＰＡ＜ｎ＞が、外部装置に対する全アドレスアクセス完了指示フラグとして外部出力される。
【０３６１】
この図６０に示す半導体装置の他の構成は、図４に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【０３６２】
この図６０に示す構成においては、モード設定回路４００に対して外部から動作モード指示信号ＭＯＤＥを、完全不揮発化指示コマンドとして印加することにより、内部でＰＲＯＭリードモードを設定して、ヒューズレジスタ４２６に対して順次読出したデータを格納する。カウンタアドレスの最上位ビットＰＡ＜ｎ＞に従って、外部装置（テスタ）が、ＰＲＯＭリードモードが完了したと判定すると、外部からＯＴＰライトモードに必要な電圧を印加するとともに、ロウおよびコラム選択に必要なアドレスおよび制御信号を印加する。このとき入力選択回路２１０は、ヒューズレジスタ４２６から読出されたデータを選択して内部書込データとしてＰＲＯＭ／ＯＴＰコントロール回路３８へ供給する。
【０３６３】
図６１は、図６０に示すモード設定回路２００の構成の一例を概略的に示す図である。この図６１においては、外部からの動作モード指示信号ＭＯＤＥが、データ完全不揮発化モードを指定するときに、内部でＰＲＯＭリードモードおよびＯＴＰライトモードを設定する。
【０３６４】
図６１において、モード設定回路４００は、動作モードを指定する内部動作モード指定信号を生成するモードデコーダ４３０と、モードデコーダ４３０の出力信号に従って内部動作モード指示信号を生成するモード設定信号発生回路４３２を含む。
【０３６５】
モードデコーダ４３０は、外部からの制御信号（コマンド）ＭＯＤＥをデコードし、指定された動作モードに対応する内部動作モード指示信号ＲＧＳＥＬ、ＭＯＤＥＳＥＬおよびＦＵＳＥＮを生成する。制御信号ＲＧＳＥＬは、レジスタ選択信号であり、ヒューズレジスタ２２６のデータ入力経路を設定する。制御信号ＭＯＤＥＳＥＬおよびＦＵＳＥＮは、図８に示すモード選択信号およびヒューズ活性化信号にそれぞれ対応する。すなわち、モード選択信号ＭＯＤＥＳＥＬは、ＰＲＯＭモードおよびＯＴＰモードのいずれかを指定する。ヒューズ活性化信号ＦＵＳＥＮは、ＰＲＯＭ／ＯＴＰマージ回路に対してデータアクセスを行うときに活性化される（Ｈレベルに設定される）。このヒューズ活性化信号ＦＵＳＥＮの活性化時、ノーマルアレイへのアクセスは禁止される。
【０３６６】
外部装置（テスタ）は、カウンタアドレスの最上位ビットＰＡ＜ｎ＞がＨレベルとなると、ＯＴＰライトモードに設定する。すなわち、外部装置（テスタ）が、このカウンタアドレスの最上位ビットＰＡ＜ｎ＞をモニタし、動作モードをＰＲＯＭリードモードからＯＴＰライトモードへ変更する。
【０３６７】
モード設定信号発生回路４３２は、図８に示すモード設定回路と同様の構成を有し、ヒューズ活性化信号ＦＵＳＥＮの活性化時モード選択信号ＭＯＤＥＳＥＬに従って、ＰＲＯＭモードイネーブル信号ＰＲＯＭＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮを選択的に活性化する。このモード設定信号発生回路２３２からのイネーブル信号ＰＲＯＭＥＮおよびＯＴＰＥＮが、ＰＲＯＭ／ＯＴＰコントロール回路３８へ与えられる。
【０３６８】
従って、この発明の実施の形態３における内部データの読出および書込においては、実施の形態１と同様にして内部制御が行われてデータの内部読出および内部書込が実行される。
【０３６９】
図６２は、図６０に示すヒューズレジスタ４２６および入力選択回路４１０の構成の一例を概略的に示す図である。図６２において、ヒューズレジスタ４２６は、レジスタ選択信号ＲＧＳＥＬに従って多数決回路からの内部読出データＲＤＩＮおよびヒューズレジスタからの内部読出データの一方を選択するマルチプレクサ４４０と、マルチプレクサ４４０からのデータを内部クロック信号ＩＮＴＣＬＫに従ってシフト動作により順次格納するヒューズシフトレジスタ回路４４２を含む。
【０３７０】
マルチプレクサ４４０は、デアサート（ネゲート）状態の時には、ヒューズレジスタ２２６から読出されたデータを選択し、レジスタ選択信号ＲＧＳＥＬがアサートされると（“１”のＨレベルに設定されると）、多数決回路からの内部読出データを選択する。
【０３７１】
ヒューズシフトレジスタ回路４４２は、図２０に示すマルチプレクサ１１０からの列系制御信号ＣＣＴＬに従ってシフト動作を行ってマルチプレクサ４４０からのデータを順次格納する。
【０３７２】
入力選択回路４１６は、レジスタ選択信号ＲＧＳＥＬに従って外部からのデータＤＡＴＡＥＸ（ＥＸＩＮ）およびヒューズレジスタ４２６から読出されたデータの一方を選択するデータマルチプレクサ２４５を含む。
【０３７３】
データマルチプレクサ４４５は、レジスタ選択信号ＲＧＳＥＬが、ネゲート状態の時には外部からのデータを選択し、レジスタ選択信号ＲＧＳＥＬがアサート状態の時にはヒューズレジスタ４２６からの読出データを選択し、この選択データに従って相補内部書込データＤＡＴＡ＜ｋ：０＞およびＺＤＡＴＡ＜ｋ：０＞を生成して、図２１に示す制御１２４および１２６へ与える。
【０３７４】
図６３は、図６０から図６２に示す回路の動作を示すタイミング図である。以下、図６３を参照して、図６０から図６２に示す回路の動作について説明する。
【０３７５】
モード制御信号（モード指定コマンド）ＭＯＤＥが、先ずＰＲＯＭリードモードに設定される。応じて、図６１に示すモード設定回路４００のモードデコーダ４３０からのヒューズ活性化信号ＦＵＳＥＮが活性化され、また、モード選択信号ＭＯＤＥＳＥＬがＨレベルに設定され、応じてＰＲＯＭイネーブル信号ＰＲＯＭＥＮがアサートされ、ＰＲＯＭモードが指定される。ＯＴＰモードイネーブル信号ＯＴＰＥＮはネゲート状態に維持される。図示しない書込／読出指示信号Ｗ／Ｒが読出氏を示す状態に設定される。
【０３７６】
このとき、レジスタ選択信号ＲＧＳＥＬは、Ｌレベルのネゲート状態であり、図６２に示すヒューズレジスタ２２６においてマルチプレクサ４４０が、多数決回路からの内部読出データを選択する状態に設定される。このとき、また、入力選択回路４１６においてデータマルチプレクサ４４５は、外部データＤＡＴＡＥＸを選択する状態に設定される。
【０３７７】
図２０に示すように、このときＰＲＯＭリードモードが設定されており、外部書込データが選択されても書込に関連する回路は非活性状態であり、何ら誤動作は生じない。
【０３７８】
アドレスカウンタが起動され、内部でアドレスおよび内部制御信号を生成する。内部で生成されるアドレスおよび制御信号に従ってＰＲＯＭモードデデータの読出が行われ、列選択制御信号に従って、各列サイクル毎にヒューズシフトレジスタ４４２がシフト動作を行って内部読出データを順次格納する。
【０３７９】
カウンタからのアドレスの最上位ビットＰＡ＜ｎ＞がＨレベルに到達すると、必要データの読出が完了する。この最上位ビットＰＡ＜ｎ＞のＨレベルへの移行に応答して、外部のテスタが、モード指定コマンドを再び発行し、ＯＴＰモードを指定する。このとき、ヒューズ活性化信号ＦＵＳＥＮおよびＯＴＰモードイネーブル信号ＯＴＰＥＮがアサートされ、ＯＴＰモードでのデータ書込が行われる。レジスタ選択信号ＲＧＳＥＬが、Ｈレベルに設定され、マルチプレクサ４４０および４４５がヒューズシフトレジスタ回路４４２の出力信号を選択する。また、図示しない書込／読出指示信号Ｗ／Ｒがデータ書込を示す状態に設定される。
【０３８０】
ヒューズシフトレジスタ回路２４２は、列系制御信号ＣＣＴＬに従ってシフトする。このときアドレスおよび制御信号は外部信号が選択され、外部制御の元にＯＴＰモードでのデータの書込が行われ、また、ヒューズレジスタのシフト動作が行われる（図２０に示すように書込モード時には外部制御信号および外部アドレス信号が選択される）。アドレスカウンタは、このときには非活性状態に維持される。
【０３８１】
従って、ＰＲＯＭモードで格納されたデータが、ＯＴＰモードで書込まれて、記憶データの完全不揮発化が行われる。ヒューズレジスタ４２６においてマルチプレクサ４４０によりヒューズシフトレジスタ回路４４２の読出データを再書き込みしているのは、不定データがヒューズシフトレジスタ回路４４２に書き込まれて、ヒューズシフトレジスタ回路の動作が不安定となるのを防止するためである。
【０３８２】
ヒューズレジスタ２２６の格納データが全てＰＲＯＭ／ＯＴＰアレイに書き込まれると、次に図１８に示すようなベリファイ動作が実行される。このＯＴＰモードでのデータ書込の完了は、外部装置（テスタ）においてカウンタアドレスの最上位ビットに対応するビット（例えばカウントアップ信号）がＨレベルとなるのを検出することにより行なうことができる。これにより、ＰＲＯＭモードでの非破壊データの内部読出およびＯＴＰモードでのデータ内部破壊書込を実行することができる。
【０３８３】
［変更例］
図６４は、この発明の実施の形態３の変更例の半導体装置の変更例のモード設定回路の構成を概略的に示す図である。この図６４に示すモード設定回路４００は、以下の点で図６１に示すモード設定回路４００とその構成が異なる。すなわち、図６４に示すモード設定回路においては、モードデコーダラッチ４５０に対して動作モード指示コマンドＭＯＤＥと内部からのカウンタアドレスの最上位ビットＰＡ＜ｎ＞が与えられる。
【０３８４】
このモードデコーダラッチ４５０は、動作モード指定信号ＭＯＤＥがデータ完全不揮発化を示すとき、ヒューズ活性化信号ＦＵＳＥＮをＨレベルに維持する。アドレスカウンタからのアドレス（カウンタアドレス）の最上位ビットＰＡ＜ｎ＞がＬレベルのときには、モード選択信号ＭＯＤＥＳＥＬをＨレベルに設定してその状態を維持し、最上位アドレスビットＰＡ＜ｎ＞がＨレベルに立ち上がると、モード選択信号ＭＯＤＥＳＥＬをＬレベルに立ち下げ、最上位ビットＰＡ＜ｎ＞が、Ｌレベルに立ち下がっても、その状態を維持する。
【０３８５】
この図６４に示すモード設定回路２００の他の構成および半導体装置の他の構成は、図６１に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。また、半導体装置の他の構成は、図６０および図６２に示す構成と同じであり、その詳細説明は省略する。
【０３８６】
図６５は、図６４に示すモード設定回路の動作を示すタイミング図である。以下、図６５を参照して、図６４に示すモード設定回路の動作について説明する。
【０３８７】
時刻Ｔ１において、外部からの動作モード指示コマンドＭＯＤＥが、データの完全不揮発化を指定する状態に設定される。このとき内部のカウンタアドレスの最上位ビットＰＡ＜ｎ＞がＬレベルであり、モードデコーダラッチ４５０は、モード選択信号ＭＯＤＥＳＥＬをＨレベルに設定し、また、ヒューズ活性化信号ＦＵＳＥＮをＨレベルに設定される。これにより、ＰＲＯＭモードが指定される。内部で、アドレスカウンタが動作し、内部制御信号生成回路により、データ読出モードが指定される。レジスタ選択信号ＲＧＳＥＬは、Ｌレベルであり、ヒューズレジスタに多数決回路からのデータが順次格納される。これにより、非破壊的に書込まれたデータが内部でＰＲＯＭモードで読出されて、ヒューズレジスタに格納される。
【０３８８】
時刻Ｔ２において、カウンタアドレスの最上位ビットＰＡ＜ｎ＞がＨレベルに立ち上がると、モードデコーダ２５０は、ヒューズ活性化信号ＦＵＳＥＮをＨレベルに維持したまま、モード選択信号ＭＯＤＥＳＥＬをＬレベルに立ち下げる。時刻Ｔ３において、ＯＴＰモードイネーブル信号ＯＴＰＥＮがＨレベルとなる。これにより、非破壊的に書込まれたデータの破壊書込を行うＯＴＰライトモードが設定される。内部のアドレスカウンタがリセットされ、また、非活性状態に維持される。カウンタアドレスの最上位ビットＰＡ＜ｎ＞がＬレベルにリセットされても、モードデコーダラッチ４５０は、モード選択信号ＭＯＤＥＳＥＬおよびヒューズ活性化信号ＦＵＳＥＮをそれぞれＬレベルおよびＨレベルに維持する。
【０３８９】
また、このカウンタアドレスの最上位ビットＰＡ＜ｎ＞のＨレベルへの立ち上がりに応答して、外部装置（テスタ）が、アドレス信号および制御信号を生成してメモリセルの行および列選択動作を実行する。このとき、入力選択回路は、書込モード指示に従って外部からの制御信号およびアドレス信号を選択する状態に設定される。書込データとしては、レジスタ選択信号ＲＧＳＥＬに従ってヒューズレジスタからの読出データが選択される。これにより、ヒューズレジスタからのデータが破壊的にＰＲＯＭ／ＯＴＰアレイに破壊的に書き込まれ、データの完全不揮発化が行われる。
【０３９０】
時刻Ｔ４において必要アドレスに対してデータの破壊書込が完了すると、外部装置がモード指示コマンドＭＯＤＥを破壊書込完了状態に設定し、半導体装置のチップレベルのテスト最終工程が完了する。
【０３９１】
データの内部読出および内部書込は、図６０から図６３を参照して説明した態様と同様の動作に従って実行される。従って、この図６４に示す変更例の構成においても、実施の形態１と同様にしてデータの内部読出およびヒューズレジスタへの格納およびヒューズレジスタの格納データのアレイへの破壊書込を実行することができる。
【０３９２】
なお、時刻Ｔ１において、非破壊記憶データの破壊記憶データを行うモードを指定するコマンドがワンショットの形態で与えられ、内部でデータの読出および書込を行った後、外部装置が時刻Ｔ４においてワンショットのパルスの形態で、書込モード完了コマンドを印加してもよい。外部装置は、ＯＴＰモードでのデータ書込時にアドレスを外部印加しており、最終アドレス発行時点は識別することができる。
【０３９３】
以上のように、この発明の実施の形態３に従えば、チップレベルでのテストデータを非破壊的に記憶した後に破壊的に書込んで記憶データの完全不揮発化を行っている。これにより、チップレベルでのテスト完了後動作環境設定データを完全不揮発化することができ、長期にわたって安定に半導体装置の内部動作状態を所定の状態に維持することができる。
【０３９４】
なお、実施の形態１、２および３においては、ＭＲＡＭセルとして電流誘起磁界により可変磁気抵抗素子の自由層の磁化方向を設定するセルを示している。しかしながら、可変磁気抵抗素子に対するスピン注入によるデータ書込が行われるスピントルクトランスファー型ＭＲＡＭであっても、本発明は適用可能である。このスピン注入方式のスピントルクトランスファー型ＭＲＡＭにおいては、書込データの論理値に応じて決定される方向にビット線とソース線との間に電流を流し、可変磁気抵抗素子へのスピントルク伝達により自由層磁化方向を設定する。ＰＲＯＭモードでのデータ書込時においてスピン注入を行い、ＯＴＰモードでの書込時にはビット線とソース線との間に高電圧を印加する。
【産業上の利用可能性】
【０３９５】
この発明に係る半導体装置の不揮発性メモリ部は、一般に、内部でプログラム動作により内部動作を設定する回路構成であれば適用可能であり、プロセッサ内に組込まれるメモリであってもよく、またメモリ単体で用いられてもよい。この場合、テストモード時においてＰＲＯＭモードでデータの書込を行ない、テスト完了後、製品化時の最終テスト時において、ＯＴＰＲＯＭモードで動作して最終データを修正不可能な態様でプログラムする。これにより、十分にデータ保持特性を保持して、正確なデータ／パラメータを保持することができる。
【符号の説明】
【０３９６】
１ 半導体チップ領域、２ ノーマルアレイ、４，１４ ＰＲＯＭ／ＯＴＰマージ回路、６，１６ 面コントロール回路ブロック、ＭＣ ＭＲＡＭセル、２０ ＰＲＯＭ／ＯＴＰマージ回路、２２ ＰＲＯＭ／ＯＴＰマージ回路、２４ 多数決回路、２６ ヒューズレジスタ、３０ メインコントロール回路、３２ モード設定回路、３４ アドレスカウンタ、３６ 入力選択回路、３８ ＰＲＯＭ／ＯＴＰコントロール回路、３５ ノーマルアレイ関連回路、４２ ロウデコーダ、４４ａ トップロウドライバ、４４ｂ ボトムロウドライバ、４０ ＰＲＯＭ／ＯＴＰメモリアレイ、４６ｌ，４６ｒ コラムデコーダ、４８ｌ，４８ｒ コラムドライバ、５０ｌ，５０ｒ コラムデコーダ＋書込制御回路、ＩＯ０−ＩＯｋ ＩＯブロック、ＭＪＫ０−ＭＪＫｋ 多数決回路、ＰＯＤ０，ＰＯＤ１ パッド、ＭＣＣ，ＭＣＲ ＰＲＯＭ／ＯＴＰセル、ＶＲ 可変磁気抵抗素子、ＳＴ アク
セストランジスタ（選択トランジスタ）、ＳＡ センスアンプ、７０Ｌ１，７０Ｒ１ ＰＲＯＭモード書込制御回路、７２Ｒ０，７２Ｒ１ 読出ゲート、７０Ｌ０，７０Ｒ０ ローカル書込ドライバ回路、１０４ メイン書込制御回路、１３０ ローカル書込制御回路、１５０ 分周回路、１５２ アドレスカウンタ、１５４ セットリセットフリップフロップ、１５６ 内部制御信号生成回路、１７０ トランスミッションゲート、１７２ ＯＴＰ列選択ゲート、ＶＲＡＭ 可変磁気抵抗素子、ＳＴＭ 選択トランジスタ（アクセストランジスタ）、２００ 基本単位領域、２３０ａ，２３０ｂ，２３１ａ，２１３ｂ 不純物領域、２３２ａ−２３２ｄ ゲートワード線、２４８ メタルソース線、３０２ａ，３０２ｂ 不純物領域、３０４ ゲートワード線、３１８ 第２メタル配線（メインワード線）、３１４ 第１メタル配線（メタルソース線）、３１９ 第２メタル配線（メタルソース線）、４００ モード設定回路、４１０ 入力選択回路、４２６ ヒューズレジスタ、４３０ モードデコーダ、４３２ モード設定信号発生回路、４４０ マルチプレクサ、４４２ ヒューズシフトレジスタ回路、４４５ データマルチプレクサ、４５０ モードデコーダラッチ。
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ、および
第１の動作モード時には前記不揮発性メモリセルに対して非破壊的に書換え可能な態様でデータを書込み、第２の動作モード時には前記不揮発性メモリセルに対し破壊的に書換え不可能な態様でデータを書込む書込制御回路を備える、半導体装置。
【請求項２】
前記半導体装置は、さらに、前記第１および第２の動作モード時、与えられたアドレス信号に従って、不揮発性メモリセルの対を選択する選択回路を備え、
前記書込制御回路は、前記第１および第２の動作モード時に、与えられたデータから相補データを生成し、該相補データを選択された不揮発性メモリセルの対に対して書込を行なう、請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、前記第１および第２の動作モード時、与えられたアドレス信号に従って、不揮発性メモリセルの奇数個の組を並行して選択する選択回路を備え、
前記書込制御回路は、選択された奇数個の組の不揮発性メモリセルに対し同一データを書込み、
前記半導体装置は、
データ読出時、前記奇数個の組の不揮発性メモリセルからデータを並行して読出し、内部読出データを生成する読出回路と、
前記内部読出データに対する多数決判定基準に従って読出データを生成する多数決回路とをさらに備える、請求項１記載の半導体装置。
【請求項４】
前記書込制御回路は、前記第１の動作モード時には、内部で書込電流を生成し該書込電流にしたがって選択メモリセルに対してデータ書込を行ない、前記第２の動作モード時には、外部からの電圧を選択メモリセルに印加してデータの書込を行なう、請求項１記載の半導体装置。
【請求項５】
行列状に配列され、各々が通常データを記憶する複数の不揮発性メモリセルを有する正規アレイをさらに備え、
前記メモリアレイおよび前記正規アレイの各前記不揮発性メモリセルは、可変磁気抵抗素子と選択トランジスタの直列体を備え、前記メモリアレイの選択トランジスタのゲート絶縁膜は、前記正規アレイのメモリセルのそれよりも厚い、請求項１記載の半導体装置。
【請求項６】
行列状に配列され、各々が通常データを記憶する複数の不揮発性メモリセルを有する正規アレイをさらに備え、
前記メモリアレイにおけるメモリセルの配置間隔は、前記正規アレイにおけるメモリセルの配置間隔よりも大きくされる、請求項１記載の半導体装置。
【請求項７】
行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ、
前記メモリアレイから読出されたデータを格納するレジスタ回路、
第１の動作モード時には前記不揮発性メモリセルに対して非破壊的に書換え可能な態様でデータを書込み、第２の動作モード時には前記レジスタ回路に格納されたデータを前記不揮発性メモリセルに対し破壊的に書換え不可能な態様でデータを書込む書込制御回路、および
前記第２の動作モード時、前記メモリアレイに非破壊的に書込まれたデータを前記レジスタ回路へ読出して格納する読出制御回路を備える、半導体装置。
【請求項１】
行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ、および
第１の動作モード時には前記不揮発性メモリセルに対して非破壊的に書換え可能な態様でデータを書込み、第２の動作モード時には前記不揮発性メモリセルに対し破壊的に書換え不可能な態様でデータを書込む書込制御回路を備える、半導体装置。
【請求項２】
前記半導体装置は、さらに、前記第１および第２の動作モード時、与えられたアドレス信号に従って、不揮発性メモリセルの対を選択する選択回路を備え、
前記書込制御回路は、前記第１および第２の動作モード時に、与えられたデータから相補データを生成し、該相補データを選択された不揮発性メモリセルの対に対して書込を行なう、請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、前記第１および第２の動作モード時、与えられたアドレス信号に従って、不揮発性メモリセルの奇数個の組を並行して選択する選択回路を備え、
前記書込制御回路は、選択された奇数個の組の不揮発性メモリセルに対し同一データを書込み、
前記半導体装置は、
データ読出時、前記奇数個の組の不揮発性メモリセルからデータを並行して読出し、内部読出データを生成する読出回路と、
前記内部読出データに対する多数決判定基準に従って読出データを生成する多数決回路とをさらに備える、請求項１記載の半導体装置。
【請求項４】
前記書込制御回路は、前記第１の動作モード時には、内部で書込電流を生成し該書込電流にしたがって選択メモリセルに対してデータ書込を行ない、前記第２の動作モード時には、外部からの電圧を選択メモリセルに印加してデータの書込を行なう、請求項１記載の半導体装置。
【請求項５】
行列状に配列され、各々が通常データを記憶する複数の不揮発性メモリセルを有する正規アレイをさらに備え、
前記メモリアレイおよび前記正規アレイの各前記不揮発性メモリセルは、可変磁気抵抗素子と選択トランジスタの直列体を備え、前記メモリアレイの選択トランジスタのゲート絶縁膜は、前記正規アレイのメモリセルのそれよりも厚い、請求項１記載の半導体装置。
【請求項６】
行列状に配列され、各々が通常データを記憶する複数の不揮発性メモリセルを有する正規アレイをさらに備え、
前記メモリアレイにおけるメモリセルの配置間隔は、前記正規アレイにおけるメモリセルの配置間隔よりも大きくされる、請求項１記載の半導体装置。
【請求項７】
行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ、
前記メモリアレイから読出されたデータを格納するレジスタ回路、
第１の動作モード時には前記不揮発性メモリセルに対して非破壊的に書換え可能な態様でデータを書込み、第２の動作モード時には前記レジスタ回路に格納されたデータを前記不揮発性メモリセルに対し破壊的に書換え不可能な態様でデータを書込む書込制御回路、および
前記第２の動作モード時、前記メモリアレイに非破壊的に書込まれたデータを前記レジスタ回路へ読出して格納する読出制御回路を備える、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
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【図４１】
【図４２】
【図４３】
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【図４８】
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【図５８】
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【図５４】
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【図５６】
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【図５８】
【図５９】
【図６０】
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【図６２】
【図６３】
【図６４】
【図６５】
【公開番号】特開２０１０−２２５２５９（Ｐ２０１０−２２５２５９Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−２０８３３１（Ｐ２００９−２０８３３１）
【出願日】平成２１年９月９日（２００９．９．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年９月９日（２００９．９．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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