【課題】環境温度によらず、熱安定性を確保して特性バランスに優れた記憶素子を実現する。
【解決手段】記憶素子は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、上記記憶層に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層と、上記記憶層と上記磁化固定層の間に設けられる非磁性体による中間層とを有する層構造を備える。そして上記層構造の積層方向に電流を流すことで記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる。この場合に、記憶層は正の磁歪定数を持つ磁性層を有するようにし、上記層構造に加えてさらに、負熱膨張材料層が設けられるようにする。 （もっと読む）

【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）

【課題】メモリセルへのデータの書き込みと読出しの信頼性を高くした不揮発性メモリを提供する。
【解決手段】２つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの２つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記２つのメモリセルを２つのビット線に接続した抵抗変化型メモリであって、前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させる。 （もっと読む）

【課題】４個のトランジスタと２個のＭＴＪ素子からなり、電源を印加しないでも不揮発性メモリとして動作するＳＲＡＭからなる半導体記憶装置を提供する。
【解決手段】第１及び第２のインバータ２，４と第１及び第２の転送用ＭＯＳＦＥＴ３，５とを含むメモリセル１からなるＳＲＡＭにおいて、第１及び第２のインバータ２，４はスピン注入型のＭＴＪ素子６，８と駆動用ＭＯＳＦＥＴ７，９とからなり、これらのインバータ２，４からフリップフロップ回路が構成され、第１及び第２のインバータ２，４の出力端子は、それぞれ第１及び第２の転送用ＭＯＳＦＥＴ３，５を介してビットライン及びビットラインバーに接続され、第１及び第２の転送用ＭＯＳＦＥＴ３，５のゲートは、同一のワードラインに接続される。従来のＳＲＡＭに比較してメモリセルの面積が小さく、高速で低消費電力の不揮発性メモリが得られる。 （もっと読む）

【課題】記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有するメモリを提供する。
【解決手段】本実施形態によるメモリは、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であり、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。 （もっと読む）

【課題】高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３を有する。第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３は、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。第１のアシストゲートトランジスタＡＧＴ１は、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２は、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。 （もっと読む）

【課題】ＴＡＴの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。 （もっと読む）

【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】 基準素子の抵抗値のばらつきを抑制することが望まれている。
【解決手段】 基板上に磁気抵抗素子及び基準素子が形成されている。磁気抵抗素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する。基準素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、第１の方向と直交する第２の方向に長い平面形状を有する。 （もっと読む）

【課題】スピントルク型磁気メモリにおいて、異方性エネルギーを大きくし、微細化しても十分な熱揺らぎ耐性を有するようにする。
【解決手段】記憶素子は、膜面に対して垂直な磁化を有し、情報を磁性体の磁化状態により保持する記憶層と、記憶層に記憶された情報の基準となる、膜面に対して垂直な磁化を有する磁化固定層と、上記記憶層と上記磁化固定層の間に設けられる非磁性体による中間層とにより、ＭＴＪ構造を持つ。これに加え、記憶層に隣接する、Ｃｒ、Ｒｕ、Ｗ、Ｓｉ、Ｍｎの少なくとも一つからなる保磁力強化層と、保磁力強化層に隣接する酸化物によるスピンバリア層を設ける。 （もっと読む）

【課題】 セル面積を縮小させつつ、コストの増大を抑制する。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、第１の方向Ｘに所定のピッチ２Ｆを有して配置され、第１の方向と直交する第２の方向Ｙに延在された第１及び第２のゲート電極ＧＣ１、ＧＣ２と、第１及び第２のゲート電極間の上方に配置された磁気抵抗素子ＭＴＪａと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第１の方向にピッチの半分の距離Ｆを有して配置された電極層ＵＥ２と、電極層より高い位置に配置され、第１の方向に延在された配線Ｍ１と、磁気抵抗素子と配線との接続及び電極層と配線との接続を１つの導電層で行うビアＶ１Ｙと、を具備する。 （もっと読む）

【課題】書込電流を増大させることなく、高い保持力を有し熱安定性を改善することができる記憶素子の提供。
【解決手段】記憶素子は、情報を磁性体の磁化状態により保持する記憶層と、記憶層に記憶された情報の基準となる磁化を有する磁化固定層と、記憶層と磁化固定層の間に設けられる非磁性体による中間層と、記憶層に隣接し中間層と反対側に設けられるキャップ層と、キャップ層に隣接し記憶層と反対側に設けられる金属キャップ層を有する。そして記憶層、中間層、磁化固定層を有する層構造の積層方向に流れる電流に伴って発生するスピントルク磁化反転を利用して記憶層の磁化を反転させることにより情報の記憶を行う。そして中間層とキャップ層は酸化物であり、金属キャップ層はＰｄもしくはＰｔで構成されているものとする。 （もっと読む）

【課題】セルトランジスタの電流駆動能力の劣化を抑制し、メモリセルごとの信号のばらつきを抑制し、かつ、微細化された半導体記憶装置を提供する。
【解決手段】メモリは、ＭＴＪを備える。アクティブエリアは、セルトランジスタごとに分離されており、セルトランジスタのゲートの延伸方向に対してほぼ直交する第１の方向に延伸している。アクティブエリアは、第１の方向に配列されてアクティブエリア列を構成している。第２の方向に隣接する２つのアクティブエリア列は、第１の方向に半ピッチずつずれて配置されている。アクティブエリアの表面上方から見たときに、ＭＴＪは各アクティブエリアの一端に重複するように配置されている。第１および第２の配線は、互いに隣接するアクティブエリア列のＭＴＪに交互に重複するように第１および第２の方向に対して傾斜する方向に折り返しながら延伸している。 （もっと読む）

【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】磁性体中の磁壁を安定して移動させる磁気記憶素子、および磁壁移動方法を提供する。
【解決手段】実施形態による磁気記憶素子は、第１電極１１と、第２電極１２と、前記第１電極１１と前記第２電極１２との間に設けられ、複数の第１磁性層１４１および、この第１磁性層１４１の間に設けられ、第１磁性層１４１とは構成元素の組成が異なる第２磁性層１４２を含む積層構造と、前記第１電極１１の前記積層構造側の面の反対の面に設けられる圧電体１５と、前記圧電体１５の前記第１電極１１が設けられる位置と異なる位置に設けられ、前記圧電体１５に電圧を印加する第３電極１３を有する。 （もっと読む）

【課題】集積度が高い磁気記憶装置を提供する。
【解決手段】実施形態に係る磁気記憶装置は、基板と、前記基板上に設けられた複数個の磁気抵抗効果素子と、を備える。そして、前記複数個の磁気抵抗効果素子のうち、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子は、前記基板からの距離が相互に異なる。 （もっと読む）

【課題】メモリセルの平面視における面積を増加せずに、磁気抵抗素子の情報の読み書きに用いる電流値を低減しながら、読み書きエラーや磁気抵抗素子間の短絡が抑制された集積回路を有する半導体装置を提供する。
【解決手段】半導体基板の主表面上に配置された、電流の流れる向きに応じて磁化状態を変化させることが可能な、スピントルク書き込み方式の面内磁化型の磁気抵抗素子ＭＲＤと、磁気抵抗素子ＭＲＤと電気的に接続され、主表面に沿った方向に向けて延びる第１配線ＢＬとを備える。上記磁気抵抗素子ＭＲＤは平面視におけるアスペクト比が１以外の値である。上記磁気抵抗素子ＭＲＤとスイッチング素子とが電気的に接続されたメモリセルＭＣが複数並んだメモリセル領域において、平面視における磁気抵抗素子ＭＲＤの長手方向に関して、隣接する複数の磁気抵抗素子ＭＲＤが、上記長手方向に沿って延在する同一直線上に乗らないように配置される。 （もっと読む）

【課題】隣接するビット線同士の短絡が抑制されており、かつ層間絶縁膜が平坦に研磨された半導体装置を提供する。
【解決手段】磁気抵抗素子ＭＲＤが複数配置されたメモリセル領域と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。磁気抵抗素子ＭＲＤは、磁化固定層と磁化自由層とトンネル絶縁層とを含んでいる。磁気抵抗素子ＭＲＤの上方には、主表面に沿った方向に向けて延びる複数の第１の配線ＢＬを有している。上記周辺回路領域には、第１の配線ＢＬと同一レイヤにより構成される第２の配線ＢＬ２と平面視において重なるように、磁化自由層と同一材質の層、トンネル絶縁層と同一材質の層および磁化固定層と同一材質の層が積層された積層構造ＤＭＭが配置されている。積層構造ＤＭＭは、周辺回路領域にて平面視において隣接する１対の第２の配線ＢＬ２の両方と重ならない。 （もっと読む）