不揮発性半導体記憶装置及びその製造方法
【課題】高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３を有する。第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３は、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。第１のアシストゲートトランジスタＡＧＴ１は、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２は、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３を有する。第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３は、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。第１のアシストゲートトランジスタＡＧＴ１は、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２は、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体記憶装置が提案されている。
【０００４】
これら不揮発性半導体記憶装置の共通の特徴は、半導体基板と、半導体基板の表面に対して垂直な第１の方向に積層され、半導体基板の表面に対して平行な第２の方向に延びる複数のメモリストリングによりフィン型積層構造を実現することにある。複数のメモリストリングは、第２の方向に直列接続される複数のメモリセルを備え、フィン型積層構造の第２の方向の一端は、第１及び第２の方向に対して垂直な第３の方向に延びる梁に接続される。この梁は、フィン型構造の倒壊を防止する機能を有する。また、梁の一部には、複数のメモリストリングのうちの１つを選択するための機能が付加される。
【０００５】
このような構造により、理論的には、メモリストリングの積層数の増加及びフィン型構造のフィン幅（第３の方向の幅）の縮小により高集積化を図ることができる。
【０００６】
しかし、１つの梁に複数のフィン型積層構造が接続される場合、各フィン型積層構造には、複数のフィン型積層構造のうちの１つを選択するためのアシストゲートトランジスタが付加される。このアシストゲートトランジスタは、フィン型積層構造毎に独立に動作させることが必要であるため、アシストゲート電極もフィン型積層構造毎に互いに分離させなければならない。
【０００７】
この分離は、例えば、フォトリソグラフィとＲＩＥにより実行されるが、フィン型積層構造間においてこれらを分離する場合、複数のフィン型積層構造の間隔（第３の方向のスペース）は、アシストゲート電極をパターニングするために必要な広さを有していなければならない。結果として、この間隔を十分に狭めることが難しい。これにより、不揮発性半導体記憶装置の高集積化を十分に図ることができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開第2010/226195号
【非特許文献】
【０００９】
【非特許文献１】A. Hubert, et al, IEDM, pp.637-640, 2009
【非特許文献２】H-T. Lue, et al, 2010 Symp on VLSI p131
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実施形態は、不揮発性半導体記憶装置の高集積化を図る技術を提案する。
【課題を解決するための手段】
【００１１】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に並ぶ第１乃至第３のフィン型積層構造と、前記第１のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第１の表面を、それぞれ覆う第１のアシストゲート電極を含む第１のアシストゲートトランジスタと、前記第２のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第２の表面を、それぞれ覆う第２のアシストゲート電極を含む第２のアシストゲートトランジスタと、前記第３のフィン型積層構造の前記第３の方向にある前記第１及び第２の表面、前記第１のフィン型積層構造の前記第３の方向にある前記第２の表面、並びに、前記第２のフィン型積層構造の前記第３の方向にある前記第１の表面を、それぞれ覆う第３のアシストゲート電極を含む第３のアシストゲートトランジスタとを備え、前記第１乃至第３のフィン型積層構造は、それぞれ、前記第１の方向に積み重ねられる第１及び第２の半導体層を備え、前記第１及び第２のアシストゲート電極は、前記第３の方向に並んで配置され、前記第３のフィン型積層構造の前記第１の方向にある表面上で互いに分断され、前記第１のアシストゲートトランジスタは、前記第１のフィン型積層構造内においてダブルゲート構造を有し、前記第３のフィン型積層構造内においてシングルゲート構造を有し、前記第２のアシストゲートトランジスタは、前記第２のフィン型積層構造内において前記ダブルゲート構造を有し、前記第３のフィン型積層構造内において前記シングルゲート構造を有し、前記第３のアシストゲートトランジスタは、前記第３のフィン型積層構造内において前記ダブルゲート構造を有し、前記第１及び第２のフィン型積層構造内において前記シングルゲート構造を有する。
【図面の簡単な説明】
【００１２】
【図１】基本構成を示す図。
【図２】比較例を示す図。
【図３】実施例を示す斜視図。
【図４】図３の平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図４のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図４のＩＸ−ＩＸ線に沿う断面図。
【図１０】メモリセルを示す図。
【図１１】フィン型積層構造の選択動作を示す図。
【図１２】図３の構造を製造する方法を示す図。
【図１３】図３の構造を製造する方法を示す図。
【図１４】図３の構造を製造する方法を示す図。
【図１５】図３の構造を製造する方法を示す図。
【図１６】図３の構造を製造する方法を示す図。
【図１７】図３の構造を製造する方法を示す図。
【図１８】図３の構造を製造する方法を示す図。
【図１９】図３の構造を製造する方法を示す図。
【図２０】図３の構造を製造する方法を示す図。
【図２１】図３の構造を製造する方法を示す図。
【図２２】図３の構造を製造する方法を示す図。
【図２３】図３の構造を製造する方法を示す図。
【図２４】第１の変形例を示す図。
【図２５】第２の変形例を示す図。
【図２６】第３の変形例を示す図。
【図２７】第４の変形例を示す図。
【図２８】第５の変形例を示す図。
【図２９】第６の変形例を示す図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】フィン型積層構造の選択動作を示す図。
【図３２】第７の変形例を示す図。
【図３３】その他の変形例を示す図。
【図３４】その他の変形例を示す図。
【図３５】図３４の平面図。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。
【図３７】その他の変形例を示す図。
【図３８】クロスポイント型メモリセルアレイを示す斜視図。
【図３９】図３８の平面図。
【図４０】メモリセルアレイを示す斜視図。
【図４１】図４０の断面図。
【図４２】図３８の構造の変形例を示す図。
【図４３】図３８の構造の変形例を示す図。
【図４４】図４３の平面図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら実施形態を説明する。
【００１４】
尚、以下の実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は、各実施形態の説明とその理解を促すための模式図であり、その形状、寸法、比などは、実際の装置と異なる個所があるが、これらは、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。
【００１５】
１． 基本構成
実施形態では、複数のフィン型積層構造（Fin type stacked layer structures）によりメモリセルの３次元化を図り、アシストゲートトランジスタにより複数のフィン型積層構造のうちの１つを選択する不揮発性半導体記憶装置（例えば、VLB: Vertical gate ladder-Bit cost scalable memory）において、高集積化に有効なアシストゲートトランジスタのレイアウトを提案する。
【００１６】
図１は、不揮発性半導体記憶装置の基本構成を示している。
【００１７】
第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルＭＣを有し、半導体基板の表面に平行な第２の方向に延び、第１及び第２の方向に垂直な第３の方向に互いに並んで配置される。
【００１８】
第１のアシストゲートトランジスタＡＧＴ１の第１のアシストゲート電極ＡＧ１は、第１のフィン型積層構造Ｆｉｎ１の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２、並びに、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第１の表面Ｓｕ１を、それぞれ覆う。
【００１９】
第２のアシストゲートトランジスタＡＧＴ２の第２のアシストゲート電極ＡＧ２は、第２のフィン型積層構造Ｆｉｎ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２、並びに、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第２の表面Ｓｕ２を、それぞれ覆う。
【００２０】
第３のアシストゲートトランジスタＡＧＴ３の第３のアシストゲート電極ＡＧ３は、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２、第１のフィン型積層構造Ｆｉｎ１の第３の方向にある第２の表面Ｓｕ２、並びに、第２のフィン型積層構造Ｆｉｎ２の第３の方向にある第１の表面Ｓｕ１を、それぞれ覆う。
【００２１】
第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、それぞれ、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。
【００２２】
第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。
【００２３】
そして、特徴的な点は、第１のアシストゲートトランジスタＡＧＴ１が、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２が、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成され、第３のアシストゲートトランジスタＡＧＴ３が、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内に形成される、ということにある。
【００２４】
例えば、第１のアシストゲートトランジスタＡＧＴ１は、第１のフィン型積層構造Ｆｉｎ１内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２上に、ダブルゲート構造を持つＦＥＴとして形成される。また、第１のアシストゲートトランジスタＡＧＴ１は、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１の表面Ｓｕ１上に、シングルゲート構造を持つＦＥＴとして形成される。
【００２５】
また、第２のアシストゲートトランジスタＡＧＴ２は、第２のフィン型積層構造Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２上に、ダブルゲート構造を持つＦＥＴとして形成される。また、第２のアシストゲートトランジスタＡＧＴ２は、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第２の表面Ｓｕ２上に、シングルゲート構造を持つＦＥＴとして形成される。
【００２６】
さらに、第３のアシストゲートトランジスタＡＧＴ３は、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２上に、ダブルゲート構造を持つＦＥＴとして形成される。また、第３のアシストゲートトランジスタＡＧＴ３は、第１のフィン型積層構造Ｆｉｎ１内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第２の表面Ｓｕ２上、及び、第２のフィン型積層構造Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１の表面Ｓｕ１上に、それぞれ、シングルゲート構造を持つＦＥＴとして形成される。
【００２７】
このような構造により、例えば、第３の方向に並んで配置される第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２を分断するに当たっては、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上に存在する導電材料を除去すればよい。このため、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向のスペースを狭めて高集積化を図っても、そのスペース内に導電材料の残渣が発生することがない。
【００２８】
これにより、例えば、残渣に起因するアシストゲート電極間の分断不良により誤選択動作が発生する、といった問題を解決でき、結果として、不揮発性半導体記憶装置の信頼性を向上することができる。
【００２９】
尚、第１及び第３フィン型積層構造Ｆｉｎ１，Ｆｉｎ３間のスペースにおいて、第１のアシストゲート電極ＡＧ１と第３のアシストゲート電極ＡＧ３との間に存在する導電材料の除去は、比較的広いスペースで行われるため、そこに残渣が発生することはない。
【００３０】
同様に、第２及び第３フィン型積層構造Ｆｉｎ２，Ｆｉｎ３間のスペースにおいて、第２のアシストゲート電極ＡＧ２と第３のアシストゲート電極ＡＧ３との間に存在する導電材料の除去も、比較的広いスペースで行われるため、そこに残渣が発生することはない。
【００３１】
但し、上述のアシストゲートトランジスタのレイアウトでは、第１のアシストゲートトランジスタＡＧＴ１が、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成される。即ち、第１のアシストゲート電極ＡＧ１にオン電位（例えば、“Ｈ(high)”レベル）を与えると、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にチャネル（導電パス）が形成され、第１のアシストゲート電極ＡＧ１にオフ電位（例えば、“Ｌ(low)”レベル）を与えると、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内のチャネル（導電パス）が消滅する。
【００３２】
また、第２のアシストゲートトランジスタＡＧＴ２が、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。即ち、第２のアシストゲート電極ＡＧ２にオン電位を与えると、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にチャネルが形成され、第２のアシストゲート電極ＡＧ２にオフ電位を与えると、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内のチャネル（導電パス）が消滅する。
【００３３】
さらに、第３のアシストゲートトランジスタＡＧＴ３が、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内に形成される。即ち、第３のアシストゲート電極ＡＧ３にオン電位を与えると、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にチャネルが形成され、第３のアシストゲート電極ＡＧ３にオフ電位を与えると、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内のチャネル（導電パス）が消滅する。
【００３４】
このような特質を踏まえ、実施形態では、例えば、第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２内の第１及び第２のメモリセルＭＣを有効とし、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２のメモリセルＭＣを無効（ダミーセル）とする。また、第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２内の第１及び第２のメモリセルＭＣを無効（ダミーセル）とし、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２のメモリセルＭＣを有効としてもよい。
【００３５】
しかし、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３のうちの少なくとも１つを無効（ダミー）とするのは、高集積化の観点から望ましくない。
【００３６】
そこで、実施形態では、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２間にある第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２を、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２の電位に依存しないノーマリオンチャネルとし、第３のアシストゲート電極ＡＧ３の第３の方向にある第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２を、第３のアシストゲート電極ＡＧ３の電位に依存しないノーマリオンチャネルとする。
【００３７】
また、第１のアシストゲート電極ＡＧ１に挟まれた第１のフィン型積層構造Ｆｉｎ１内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２は、第１のアシストゲート電極ＡＧ１の電位に依存するオン／オフチャネルとし、第２のアシストゲート電極ＡＧ２に挟まれた第２のフィン型積層構造Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２は、第２のアシストゲート電極ＡＧ２の電位に依存するオン／オフチャネルとし、第３のアシストゲート電極ＡＧ３に挟まれた第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２は、第３のアシストゲート電極ＡＧ３の電位に依存するオン／オフチャネルとする。
【００３８】
この場合、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣの全てを有効にすることができる。
【００３９】
尚、第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にノーマリオンチャネルを形成するには、第１及び第２の半導体層Ｓｍ１，Ｓｍ２内に不純物領域を設けるのが一般的である。
【００４０】
また、不純物領域を設けなくても、例えば、第３のアシストゲート電極ＡＧ３にオン電位を与えると、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２がオフ電位あっても、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２間の第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２にオンチャネルが形成される、いわゆるフリンジ効果を利用することも可能である。
【００４１】
フリンジ効果とは、ゲート電極の間隔（電極ピッチ）が３０ｎｍ以下となる場合に、直列接続された各トランジスタ間に拡散層を形成しなくても、ゲート電極から絶縁層を介したフリンジ電界により半導体層（チャネル）に電流パスが形成される現象のことである。これについては、例えば、Chang-Hyum Lee et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008に記載される。
【００４２】
ところで、図１では、梁５は、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の一端に接続され、第３の方向に延び、第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。梁５は、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に共通の導電パスとなると共に、これらの倒壊を防止する機能を有する。この梁５は、必須の構成要素ではない。
【００４３】
また、図１では、第１乃至第３のアシストゲート電極ＡＧ１，ＡＧ２，ＡＧ３は、梁５と、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣとの間に千鳥配置されるが、これに限られることはない。
【００４４】
例えば、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２を、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣの第２の方向の第１の端部側に配置し、第３のアシストゲート電極ＡＧ３を、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣの第２の方向の第２の端部側に配置してもよい。
【００４５】
尚、第１乃至第３のアシストゲートトランジスタＡＧＴ１，ＡＧＴ２，ＡＧＴ３は、それぞれ、第１及び第２の半導体層Ｓｍ１，Ｓｍ２をチャネルとするＦＥＴとすることができる。
【００４６】
また、第１及び第２のメモリセルＭＣは、それぞれ、記録層及びゲート電極を有し、第１及び第２の半導体層Ｓｍ１，Ｓｍ２をチャネルとし、記録層の状態により閾値が変化するＦＥＴとすることができる。この場合、記録層は、電荷を蓄積する機能を持つ電荷蓄積層であってもよいし、また、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化層であってもよい。
【００４７】
また、第１及び第２の半導体層Ｓｍ１，Ｓｍ２間に第３の方向に延びる第３の半導体層をさらに備えるとき、第１のメモリセルＭＣは、第１及び第３の半導体層間に配置される抵抗変化素子とし、第２のメモリセルは、第２及び第３の半導体層間に配置される抵抗変化素子とすることもできる。
【００４８】
図２は、比較例としての不揮発性半導体記憶装置を示している。
【００４９】
この装置の特徴は、第１のアシストゲートトランジスタＡＧＴ１が、第１のフィン型積層構造Ｆｉｎ１内のみに形成され、第２のアシストゲートトランジスタＡＧＴ２が、第２のフィン型積層構造Ｆｉｎ２内のみに形成され、第３のアシストゲートトランジスタＡＧＴ３が、第３のフィン型積層構造Ｆｉｎ３内のみに形成されることにある。
【００５０】
即ち、第１のアシストゲート電極ＡＧ１の第３の方向の端部は、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第１の表面まで達することはない。また、第２のアシストゲート電極ＡＧ２の第３の方向の端部は、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第２の表面まで達することはない。
【００５１】
同様に、第３のアシストゲート電極ＡＧ３の第３の方向の端部は、第１のフィン型積層構造Ｆｉｎ１の第３の方向にある第２の表面まで達することはなく、かつ、第２のフィン型積層構造Ｆｉｎ２の第３の方向にある第１の表面まで達することはない。
【００５２】
この場合、第１乃至第３のアシストゲート電極ＡＧ１，ＡＧ２，ＡＧ３をパターニングするに当たっては、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２と第３のフィン型積層構造Ｆｉｎ３との間の非常に狭いスペースＸに存在する導電材料を除去しなければならない。また、第３のアシストゲート電極ＡＧ３と第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２との間の非常に狭いスペースＸに存在する導電材料を除去しなければならない。
【００５３】
このため、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向のスペースを狭めて高集積化を図ろうとすると、非常に狭いスペースＸ内に導電材料の残渣が発生する。この残渣は、アシストゲート電極間の分断不良による誤選択動作、といった不揮発性半導体記憶装置の信頼性の低下をもたらす。即ち、比較例に示す構造により、高集積化を図ることは難しい。
【００５４】
このように、図１の基本構成は、図２の比較例と比べて、第１乃至第３のアシストゲートトランジスタＡＧＴ１，ＡＧＴ２，ＡＧＴ３のレイアウトが異なるだけであるが、それにより、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向のスペースを狭めて高集積化を図っても、第１乃至第３のアシストゲートトランジスタＡＧＴ１，ＡＧＴ２，ＡＧＴ３のパターニング時に残渣が発生せず、高い信頼性を確保することができる、という顕著な効果を得ることができる。
【００５５】
２． 実施例
(1) 構造
図３は、不揮発性半導体記憶装置の斜視図、図４は、図１の装置の平面図である。図５は、図４のＶ−Ｖ線に沿う断面図、図６は、図４のＶＩ−ＶＩ線に沿う断面図、図７は、図４のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、図４のＶＩＩＩ−ＶＩＩＩ線に沿う断面図、図９は、図４のＩＸ−ＩＸ線に沿う断面図である。
【００５６】
半導体基板（例えば、Ｓｉ基板）１上には、その表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、第１の方向に積み重ねられるメモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
【００５７】
尚、第１の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００５８】
これらメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる３つの半導体層（例えば、単結晶Ｓｉ層）２ａ，２ｂ，２ｃと、第２の方向に直列接続される複数のメモリセルＭＣとから構成される。本例では、直列接続されるメモリセルＭＣの数は、２つであるが、これに限られない。即ち、第２の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
【００５９】
尚、第２の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００６０】
各半導体層２ａ，２ｂ，２ｃは、複数の絶縁層９ａ，９ｂ，９ｃ，９ｄにより互いに絶縁される。即ち、複数の半導体層２ａ，２ｂ，２ｃ及び複数の絶縁層９ａ，９ｂ，９ｃ，９ｄのスタック構造によりフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成される。
【００６１】
各メモリセルＭＣは、例えば、図１０に示すように、半導体層２（２ａ，２ｂ，２ｃ）の第１及び第２の方向に対して垂直な第３の方向にある側面上に配置される記録層３ａと、記録層３ａの半導体層２側とは反対側に配置されるゲート電極（例えば、ワード線ＷＬ）４ａとを備える。
【００６２】
ゲート電極４ａは、各半導体層２ａ，２ｂ，２ｃの第３の方向にある側面側において第１の方向に延びる。また、ゲート電極４ａをその上面から見たとき、ゲート電極４ａは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第３の方向に延びる。
【００６３】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端には、第３の方向に延びる梁５ａ，５ｂが接続される。複数の半導体層２ａ，２ｂ，２ｃが複数の絶縁層９ａ，９ｂ，９ｃ，９ｄにより分離され、１つの半導体層と１つの絶縁層とが交互に積層されることによりフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成されるとき、例えば、梁５ａ，５ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と同じ構造を有する。
【００６４】
梁５ａ，５ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通の導電パスとなる。
【００６５】
また、梁５ａ，５ｂは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の倒壊を防止する機能を有する。梁５ａ，５ｂの第２の方向の幅は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第３の方向の幅、即ち、複数の半導体層２ａ，２ｂ，２ｃの第３の方向の幅よりも広いのが望ましい。
【００６６】
梁５ａ，５ｂ間において、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３を貫通し、これらフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の複数の半導体層２ａ，２ｂ，２ｃに共通に接続されるソース電極（共通電極）ＳＬが設けられる。この時、梁５ａ，５ｂは、ドレイン電極を構成する。
【００６７】
また、複数のメモリストリングＮａ、Ｎｂ，Ｎｃは、梁（ドレイン電極）５ａとソース電極ＳＬとの間、及び、梁（ドレイン電極）５ｂとソース電極ＳＬとの間にそれぞれ形成される。
【００６８】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５ａとの間には、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。
【００６９】
同様に、複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５ｂとの間にも、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。
【００７０】
本例では、複数のメモリストリングＮａ、Ｎｂ，Ｎｃとソース電極ＳＬとの間にも、アシストゲートトランジスタＡＧＴが配置される。このアシストゲートトランジスタＡＧＴは、ソース電極ＳＬに対して、梁５ａ側のメモリストリングＮａ、Ｎｂ，Ｎｃを選択するか、又は、梁５ｂ側のメモリストリングＮａ、Ｎｂ，Ｎｃを選択するか、を決定する。
【００７１】
但し、複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５ａ，５ｂとの間のアシストゲートトランジスタＡＧＴにより、図示する全てのフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３のうちの１つを選択できるときは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃとソース電極５との間のアシストゲートトランジスタＡＧＴを省略することも可能である。
【００７２】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。このため、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
【００７３】
本例では、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同様に、記録層３ｂと、ゲート電極（アシストゲート電極）４ｂとを有する。アシストゲートトランジスタＡＧＴがメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【００７４】
梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴのゲート電極４ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に独立に設けられる。また、そのゲート電極４ｂは、コンタクトプラグ６を介して、アシストゲート線ＡＧＬに接続される。
【００７５】
これに対し、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴのゲート電極４ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通に設けられる。
【００７６】
梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴのゲート電極４ｂは、第３の方向に千鳥配置される。
【００７７】
例えば、第３の方向に並ぶ偶数番目のフィン型積層構造（Even numbered-Fin type stacked layer structure）Ｆｉｎ０，Ｆｉｎ２，…の第１の方向にある表面上に配置されるゲート電極４ｂは、奇数番目のフィン型積層構造（Odd numbered-Fin type stacked layer structure）Ｆｉｎ１，Ｆｉｎ３，…の第１の方向にある表面上で互いに分断される。
【００７８】
また、第３の方向に並ぶ奇数番目のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３，…の第１の方向の表面上に配置されるゲート電極４ｂは、偶数番目のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，…の第１の方向にある表面上で互いに分断される。
【００７９】
そして、例えば、偶数番目のフィン型積層構造Ｆｉｎ２上のゲート電極４ｂにより構成されるアシストゲートトランジスタＡＧＴは、そのフィン型積層構造Ｆｉｎ２内にダブルゲート型として形成されると共に、フィン型積層構造Ｆｉｎ２に隣接する２つの奇数番目のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内にもシングルゲート型として形成される。
【００８０】
また、例えば、奇数番目のフィン型積層構造Ｆｉｎ１上のゲート電極４ｂにより構成されるアシストゲートトランジスタＡＧＴは、そのフィン型積層構造Ｆｉｎ１内にダブルゲート型として形成されると共に、フィン型積層構造Ｆｉｎ１に隣接する２つの偶数番目のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２内にもシングルゲート型として形成される。
【００８１】
梁５ａ，５ｂの第３の方向の端部には、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能が付加されている。例えば、梁５ａ，５ｂの第３の方向の端部は、階段形状を有し、梁５ａ，５ｂ内の各半導体層（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層）２ａ，２ｂ，２ｃに対して、独立に、コンタクトプラグ７が接続される。
【００８２】
梁５ａ，５ｂ内の各半導体層２ａ，２ｂ，２ｃは、コンタクトプラグ７を介して、ビット線ＢＬに接続される。
【００８３】
これにより、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つ（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つの半導体層）を選択することができる。即ち、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。
【００８４】
本例では、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３は、第３の方向に並んで複数存在する。本例では、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、４つであるが、これに限られない。即ち、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、２つ以上であればよい。
【００８５】
尚、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００８６】
また、本例では、さらに、偶数番目のフィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴをノーマリオンとし、奇数番目のフィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴをノーマリオンとするために、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内に、ゲート電極４ｂの電位に依存しないノーマリオンチャネルを形成する。
【００８７】
このノーマリオンチャネルは、例えば、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内に、不純物領域１０を形成することにより実現する。また、梁５ａ，５ｂは、低抵抗化のために不純物領域８を有する。このため、不純物領域１０は、不純物領域８と同時に形成するなどのプロセス的な変形、さらには、不純物領域８と一体化させるなどの構造的変形がそれぞれ可能である。
【００８８】
(2) 材料
次に、上述の不揮発性半導体記憶装置の各要素を構成する材料例を説明する。
【００８９】
上述の不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【００９０】
フィン型積層構造及び梁を構成する半導体層は、例えば、シリコン（Ｓｉ）、絶縁層は、例えば、酸化シリコン（ＳｉＯ２）である。半導体層は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。フィン型積層構造及び梁を構成する最上層の絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、又は、それらが積み重ねられた構造などを有する。
【００９１】
メモリセルＭＣを構成する記録層は、例えば、電荷蓄積層（フローティングゲート電極、電荷トラップ絶縁層など）、可変抵抗層（電圧、電流、熱、磁場などにより抵抗値が変化する材料層など）である。
【００９２】
メモリセルＭＣを構成する記録層が電荷蓄積層であるとき、メモリセルＭＣは、第１のゲート絶縁層（トンネル絶縁層）、電荷蓄積層、第２のゲート絶縁層（ブロック絶縁層）及びコントロールゲート電極を備える。この場合、コントロールゲート電極は、１つのフィン型積層構造内の１つのメモリストリングにおいて互いに分離されている必要がある。
【００９３】
また、電荷蓄積層が電荷トラップ絶縁層であるとき、第１のゲート絶縁層、電荷蓄積層及び第２のゲート絶縁層は、１つのフィン型積層構造内の１つのメモリストリングにおいて互いに分離されていてもよいし、又は、互いに分離されていなくてもよい。
【００９４】
第１のゲート絶縁層は、例えば、酸化シリコン（ＳｉＯ２）であり、電荷蓄積層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）であり、第２のゲート絶縁層は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）であり、コントロールゲート電極は、例えば、珪化ニッケル（ＮｉＳｉ）である。第１のゲート絶縁層は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、第１のゲート絶縁層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００９５】
電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つである。
【００９６】
電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【００９７】
第２のゲート絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択される少なくとも１つである。
【００９８】
コントロールゲート電極は、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドである。
【００９９】
ノーマリオンチャネルを形成する不純物及び梁を低抵抗化する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１００】
また、コンタクトプラグ、ビット線、アシストゲート線、及び、ソース線は、例えば、Ｗ、Ａｌ、Ｃｕなどの金属材料である。これらは、同じ材料から構成してもよいし、異なる材料から構成してもよい。ビット線とアシストゲート線は、同じ配線層内に形成可能であるため、同じ材料から構成するのが望ましい。
【０１０１】
(3) フィン型積層構造の選択方法
図１１は、フィン型積層構造の選択方法の例を示している。
【０１０２】
実施形態のアシストゲートトランジスタＡＧＴのレイアウトを採用する場合、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３は、第３の方向に千鳥配置される二列のアシストゲート電極４ｂにより選択可能である。
【０１０３】
例えば、フィン型積層構造Ｆｉｎ１を選択する場合を説明する。
【０１０４】
この場合、選択されたフィン型積層構造Ｆｉｎ１の第１の方向にある表面上に存在するアシストゲート電極４ｂにオン電位を与える（○印）。この時、フィン型積層構造Ｆｉｎ１内に形成されるダブルゲート型アシストゲートトランジスタＡＧＴがオンとなる。また、フィン型積層構造Ｆｉｎ１に隣接する２つのフィン型積層構造Ｆｉｎ０，Ｆｉｎ２内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴもオンとなる。
【０１０５】
しかし、選択されたフィン型積層構造Ｆｉｎ１以外の非選択のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３の第１の方向にある表面上に存在するアシストゲート電極４ｂにはオフ電位が与えられている（×印）。このため、フィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３内に形成されるダブルゲート型アシストゲートトランジスタＡＧＴがオフとなる。
【０１０６】
従って、非選択のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３内の各半導体層内に導電パス（電流パス）が形成されることはない。
【０１０７】
一方、非選択のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３の第１の方向にある表面上に存在するアシストゲート電極４ｂにはオフ電位が与えられているため、フィン型積層構造Ｆｉｎ１内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴもオフになると考えられる。
【０１０８】
しかし、選択されたフィン型積層構造Ｆｉｎ１内のシングルゲート型アシストゲートトランジスタＡＧＴは、例えば、チャネルに不純物が注入されたノーマリオンとなっているため、結果として、選択されたフィン型積層構造Ｆｉｎ１内の各半導体層内に導電パス（電流パス）が形成される。
【０１０９】
(4) 製造方法
次に、第１の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
【０１１０】
まず、図１２に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）半導体基板（例えば、シリコン基板）１を用意する。そして、この半導体基板１上に、絶縁層（例えば、酸化シリコン）９ａ，９ｂ，９ｃ，９ｄと半導体層（例えば、単結晶シリコン）２ａ，２ｂ，２ｃの積層構造を形成する。
【０１１１】
即ち、半導体基板１上に絶縁層９ａを形成し、絶縁層９ａ上に半導体層２ａを形成する。また、半導体層２ａ上に絶縁層９ｂを形成し、絶縁層９ｂ上に半導体層２ｂを形成する。さらに、半導体層２ｂ上に絶縁層９ｃを形成し、絶縁層９ｃ上に半導体層２ｃを形成し、半導体層２ｃ上に絶縁層９ｄを形成する。
【０１１２】
次に、図１３に示すように、絶縁層９ａ，９ｂ，９ｃ，９ｄと半導体層２ａ，２ｂ，２ｃの積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成する。
【０１１３】
この階段形状は、例えば、４回のＰＥＰ（Photo Engraving Process）を用いることにより形成可能である。
【０１１４】
まず、第１のＰＥＰにより、絶縁層９ｄ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥ（Reactive ion etching）により、絶縁層９ｄをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。
【０１１５】
また、第２のＰＥＰにより、半導体層２ｃ及び絶縁層９ｄ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ｃと絶縁層９ｃをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。
【０１１６】
また、第３のＰＥＰにより、半導体層２ｂ，２ｃ及び絶縁層９ｄ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ｂと絶縁層９ｂをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。
【０１１７】
さらに、第４のＰＥＰにより、半導体層２ａ，２ｂ，２ｃ上及び絶縁層９ｄにレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａと絶縁層９ａをエッチングする。この後、レジストパターンは、除去される。
【０１１８】
以上の工程により、積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成することができる。
【０１１９】
次に、図１４に示すように、絶縁層９ａ，９ｂ，９ｃ，９ｄと半導体層２ａ，２ｂ，２ｃの積層構造をパターニングすることにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及びこれらを第２の方向の端部で結合する梁５ａ，５ｂを形成する。
【０１２０】
例えば、ＰＥＰにより、半導体基板１上及び半導体層２ａ，２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃ，９ｄをエッチングする。これにより、第２の方向に延びる複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、及び、第３の方向に延び、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第２の方向の端部で結合する梁５ａ，５ｂがそれぞれ形成される。
【０１２１】
ここで、図１４の構造を平面図にしたものが図１５である。
以下のプロセスは、平面図に基づいて説明する。
【０１２２】
まず、図１６に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第３の方向に跨ぐワード線ＷＬ（４ａ）及びアシストゲート電極ＡＧ（４ｂ）を形成する。
【０１２３】
ここでは、メモリセルＭＣとアシストゲートトランジスタＡＧＴが同じ構造を有する場合を説明する。
【０１２４】
この場合、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の半導体層２ａ，２ｂ，２ｃの表面（第３の方向にある側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う記録層（例えば、電荷蓄積層）を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層（ゲート電極層）を形成する。
【０１２５】
そして、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向にある側面において第１の方向に延び、上面から見たときに第３の方向に延びるワード線ＷＬ（４ａ）及びアシストゲート電極ＡＧ（４ｂ）がそれぞれ形成される。
【０１２６】
次に、図１７に示すように、ＰＥＰ及びＲＩＥを用いて、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を貫通する配線溝を形成する。そして、この配線溝内に導電材料を満たし、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の各半導体層に電気的に接続されるソース電極（共通電極）ＳＬを形成する。
【０１２７】
次に、図１８に示すように、ＰＥＰ及びＲＩＥを用いて、梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）のパターニングを行う。その結果、梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）は、第２の方向に二列に並び、第３の方向に千鳥配置される。
【０１２８】
このパターニングでは、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第１の方向にある表面上に存在する導電材料のみを除去すればよい。即ち、アシストゲート電極ＡＧ（４ｂ）の加工難易度が低く、かつ、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間に残渣が発生することもない。
【０１２９】
尚、本例では、梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）のパターニングを二段階（図１６及び図１８）に分けて行っている。その理由は、図１６のパターニングでのエッチング深さと、図１８のパターニングでのエッチング深さとが異なるからである。
【０１３０】
即ち、図１６では、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の間にある導電材料を、それらの間にある溝の底面（半導体基板１の表面）までエッチングする必要があるのに対し、図１８では、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３上に存在する導電材料のみを除去すればよいからである。
【０１３１】
但し、これらのパターニングを一つにまとめても構わない。即ち、図１６のパターニングと同時に、図１８のパターニングを行ってもよい。
【０１３２】
次に、図１９に示すように、ノーマリオンチャネルを形成するための不純物のイオン注入を行い、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の各半導体層内に不純物領域１０を形成する。
【０１３３】
この不純物領域１０は、イオン注入したくない領域をレジストパターンで覆い、このレジストパターンと梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）とをマスクにして、セルフアラインで形成することができる。
【０１３４】
例えば、ワード線ＷＬ（４ａ）上をレジストパターンで覆えば、メモリセルＭＣが形成される領域にイオン注入が行われることはない。
【０１３５】
図１９の例は、ワード線ＷＬ（４ａ）上、ソース電極ＳＬ上、ソース電極１０側のアシストゲートＡＧ（４ｂ）上、及び、梁５ａ，５ｂ上を、それぞれレジストパターンで覆った場合を示している。即ち、不純物領域１０は、ノーマリオンチャネルを形成したい部分のみに形成される。
【０１３６】
但し、このイオン注入により、同時に、梁５ａ，５ｂを低抵抗化するための不純物領域や、ソース電極ＳＬ側の半導体層を低抵抗化するための不純物領域などを形成しても構わない。また、メモリセルＭＣが微細化されると、ソース／ドレイン拡散層が存在しなくてもメモリストリングとして機能するフリンジ効果が発生するため、メモリセルＭＣ内にはイオン注入を行わないのが望ましい。
【０１３７】
尚、図２０は、梁５ａ，５ｂを低抵抗化するための不純物領域８と、ノーマリオンチャネルとなる不純物領域１０とを同時に形成する例を示している。
【０１３８】
ここで使用する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１３９】
次に、図２１に示すように、アシストゲート電極ＡＧ（４ｂ）に接続されるアシストゲート線コンタクト部（プラグ）６、さらに、梁５内の各半導体層２ａ，２ｂ，２ｃに独立に接続されるビット線／ソース線コンタクト部（プラグ）７を形成する。
【０１４０】
また、ビット線ＢＬ、ソース線ＳＬ及びアシストゲート線ＡＧＬを形成することにより、図３乃至図１０の装置が完成する。
【０１４１】
尚、上述の例では、ノーマリオンチャネルとしての不純物領域１０は、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を形成した後に、イオン注入によりセルフアラインで形成される。
【０１４２】
しかし、各フィン型積層構造を構成する半導体層の数（積層数）が増えてくると、全ての半導体層内にイオン注入により不純物領域１０を形成することが難しくなる。
【０１４３】
そこで、例えば、１つの半導体層を形成する度にイオン注入を行い、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を形成する前に、予め、ノーマリオンチャネルとしての不純物領域１０を形成しておくことも可能である。
【０１４４】
例えば、図２２に示すように、各半導体層２ａ，２ｂ，２ｃを形成した直後に、イオン注入を行い、各半導体層２ａ，２ｂ，２ｃ内に不純物領域１０を予め形成する。
【０１４５】
この後、図１３に示す階段加工、及び、図１４に示すパターニングを行うと、例えば、図２３に示すように、ノーマリオンチャネルとしての不純物領域１０を有するフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３が形成される。
【０１４６】
(5) その他
本実施例においては、ノーマリオンチャネルは、各半導体層内に不純物領域を設けることにより実現したが、不純物領域を設けなくても、例えば、各フィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタが、いわゆるフリンジ効果によりノーマリオンとなる現象を利用することも可能である。
【０１４７】
３． 変形例
変形例のいくつかについて説明する。
【０１４８】
以下では、上述の実施例と異なる部分について説明する。
【０１４９】
(1) 第１の変形例
図２４は、第１の変形例を示している。
【０１５０】
この変形例は、上述の実施例と比べると、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴと、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴの位置が互いに入れ替わった点に特徴を有する。
【０１５１】
即ち、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。また、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴは、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共有されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１５２】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１５３】
(2) 第２の変形例
図２５は、第２の変形例を示している。
【０１５４】
この変形例は、上述の実施例と比べると、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴのレイアウトが異なる。
【０１５５】
即ち、上述の実施例では、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。これに対し、この変形例では、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に三列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１５６】
このように、アシストゲート電極ＡＧ（４ｂ）の列数を増やしても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１５７】
但し、ノーマリオンチャネルやフリンジ効果を利用する場合、フィン型積層構造は、最低二列のアシストゲート電極ＡＧ（４ｂ）により選択可能であるため、高集積化の観点からすれば、実施例に示すように、二列にするのが望ましい。
【０１５８】
(3) 第３の変形例
図２６は、第３の変形例を示している。
【０１５９】
この変形例は、上述の実施例と比べると、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴのレイアウトと、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴのレイアウトとを同じにした点に特徴を有する。
【０１６０】
即ち、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。同様に、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴも、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１６１】
尚、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）及びソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）は、共に、第２の方向に二列に並んで配置されていれば、互いに同じレイアウトを有していなくてもよい。
【０１６２】
例えば、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）とソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）とは、ミラー対称にレイアウトされていてもよい。
【０１６３】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１６４】
(4) 第４の変形例
図２７は、第４の変形例を示している。
【０１６５】
この変形例は、上述の実施例と比べると、１つのフィン型積層構造を選択するためのアシストゲートトランジスタＡＧＴを構成する二列のアシストゲート電極ＡＧ（４ｂ）のうちの一列が、梁５ａ，５ｂ側（ドレイン側）にあり、もう一列が、ソース電極ＳＬ側にある点に特徴を有する。
【０１６６】
また、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通のアシストゲート電極ＡＧ（４ｂ）については、梁５ａ，５ｂ側に一列設け、ソース電極ＳＬ側にも一列設ける。結果として、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）は、二列となり、ソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）も、二列となる。
【０１６７】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１６８】
(5) 第５の変形例
図２８は、第５の変形例を示している。
【０１６９】
この変形例は、上述の第３及び第４の変形例の組み合わせである。
【０１７０】
即ち、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通のアシストゲート電極ＡＧ（４ｂ）とを備える。結果として、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）は、三列となる。
【０１７１】
同様に、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴも、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通のアシストゲート電極ＡＧ（４ｂ）とを備える。結果として、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）も、三列となる。
【０１７２】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１７３】
(6) 第６の変形例
図２９及び図３０は、第６の変形例を示している。尚、図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。
【０１７４】
この変形例は、上述の実施例と比べると、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内にノーマリオンチャネル（不純物領域やフリンジ効果などによりノーマリオン状態となるアシストゲートトランジスタＡＧＴ）が形成されていない点に特徴を有する。
【０１７５】
これに伴い、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３のうちの１つを選択するためのアシストゲート電極ＡＧ（４ｂ）が最低四列に変更される。それ以外の構成については、上述の実施例と同じである。
【０１７６】
この場合、各半導体層２ａ，２ｂ，２ｃ内のアシストゲートトランジスタＡＧＴのチャネルのオン（導通状態）／オフ（非導通状態）は、ダブルゲート構造のアシストゲート電極ＡＧ及びシングルゲート構造のアシストゲート電極ＡＧの双方によって制御される。
【０１７７】
例えば、フィン型積層構造Ｆｉｎ１内の各半導体層２ａ，２ｂ，２ｃ内のチャネルのオン／オフは、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面を覆うダブルゲート構造のアシストゲート電極Ａ１，Ａ２、及び、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面のうちの１つを覆うシングルゲート構造のアシストゲート電極Ａ３〜Ａ６によって制御される。
【０１７８】
そこで、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３のうちの１つを選択する動作は、以下のように制御する。
【０１７９】
例えば、フィン型積層構造Ｆｉｎ１を選択する場合、図３１に示すように、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面を覆うダブルゲート構造のアシストゲート電極ＡＧ（Ａ１，Ａ２）にオン電位（例えば、“Ｈ”レベル）を与える。
【０１８０】
また、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面のうちの１つを覆うシングルゲート構造のアシストゲート電極ＡＧ（Ａ３，Ａ６）にもオン電位を与える。
【０１８１】
さらに、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面のうちの１つを覆うシングルゲート構造のアシストゲート電極ＡＧ（Ａ４，Ａ５）にオフ電位（例えば、“Ｌ”レベル）を与える。
【０１８２】
この時、選択されたフィン型積層構造Ｆｉｎ１については、アシストゲート電極ＡＧ（Ａ１，Ａ２，Ａ３，Ａ６）に与えられたオン電位により、各半導体層２ａ，２ｂ，２ｃ内にオンチャネル（電流パス）が形成される。
【０１８３】
また、非選択のフィン型積層構造Ｆｉｎ０については、アシストゲート電極ＡＧ（Ａ４）に与えられたオフ電位により電流パスが遮断されるため、各半導体層２ａ，２ｂ，２ｃ内にメモリセルＭＣから梁５ａまでの電流パスが形成されることはない。
【０１８４】
同様に、非選択のフィン型積層構造Ｆｉｎ２についても、アシストゲート電極ＡＧ（Ａ５）に与えられたオフ電位により電流パスが遮断されるため、各半導体層２ａ，２ｂ，２ｃ内にメモリセルＭＣから梁５ａまでの電流パスが形成されることはない。
【０１８５】
以上のように、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内にノーマリオンチャネルを設けなくても、アシストゲート電極ＡＧ（４ｂ）を最低四列設けることにより、１つのフィン型積層構造を選択することが可能である。
【０１８６】
この変形例によれば、例えば、ノーマリオンチャネルとしての不純物領域をフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内に形成する必要がなくなるため、製造プロセスの簡略化による製造コストの低減を図ることができる。また、本例によれば、微細化された領域内にイオン注入を行う必要がないため、不純物領域内の不純物が拡散し、他の領域に悪影響を与える事態を考慮しなくてよい。
【０１８７】
但し、アシストゲート電極ＡＧ（４ｂ）を四列以上設ける必要があるため、メモリセルアレイに必要とされる面積に関しては、上述の実施例よりも大きくなる。そこで、実施例の構造を採用するか、この変形例の構造を採用するかは、半導体メモリのメモリ容量や、製造上の信頼性などを考慮して決定する。
【０１８８】
(7) 第７の変形例
図３２は、第７の変形例を示している。
【０１８９】
この変形例は、第６の変形例のさらなる変形例である。
【０１９０】
この変形例が第６の変形例と異なる点は、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴのレイアウトと、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴのレイアウトとを同じにした点に特徴を有する。
【０１９１】
即ち、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に四列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。同様に、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴも、第２の方向に四列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１９２】
尚、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）及びソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）は、共に、第２の方向に四列に並んで配置されていれば、互いに同じレイアウトを有していなくてもよい。
【０１９３】
例えば、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）とソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）とは、ミラー対称にレイアウトされていてもよい。
【０１９４】
このような構造においても、第６の変形例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１９５】
(8) その他の変形例
メモリセルとして、電荷蓄積層を有するフラッシュメモリセルを用い、かつ、メモリストリングとして、直列接続された複数のメモリセルを備えるＮＡＮＤストリングを用いる場合、各メモリセル間には、拡散層を形成してもよいし、形成しなくてもよい。
【０１９６】
また、上述の実施例及び各変形例において、ソース電極の位置とドレイン電極の位置とは、互いに入れ替えることも可能である。また、梁については、上述の実施例及び各変形例において必須ではない。但し、梁は、フィン型積層構造の倒壊防止などの効果を有するため、これを有するのが望ましい。
【０１９７】
例えば、図３３に示すように、メモリストリングＮａ，Ｎｂ，Ｎｃの第２の方向の両端をそれぞれ梁５ａ，５ｂ，５ｃにより支えることも可能である。この場合においても、当然に、ソース線（ソース電極）ＳＬの位置とビット線（ドレイン電極）ＢＬの位置とを、互いに入れ替えることが可能である。
【０１９８】
また、図３４乃至図３６に示すように、メモリストリングＮａ，Ｎｂ，Ｎｃの第２の方向の一端を梁５ｄにより支え、メモリストリングＮａ，Ｎｂ，Ｎｃの第２の方向の他端を電極（例えば、半導体層）１１に接続することも可能である。
【０１９９】
ここで、図３５は、図３４の一部分の平面図、図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。
【０２００】
本例において、電極１１は、例えば、フィン型積層構造毎に設けられ、コンタクトプラグ１２に接続される。電極１１が半導体層から構成されるとき、半導体層は、不純物領域や金属シリサイドなどにより低抵抗化されているのが望ましい。
【０２０１】
尚、梁５ｄをドレイン電極とし、電極１１をソース電極としてもよいし、梁５ｄをソース電極とし、電極１１をドレイン電極としてもよい。
【０２０２】
さらに、各フィン型積層構造内の１つの半導体層を選択する手段としては、上述の実施例や各変形例に示すように、梁の一端を階段形状にすることにより実現することも可能であるし、また、以下のように、レイヤーセレクトトランジスタを用いることにより実現することも可能である。
【０２０３】
図３７は、レイヤーセレクトトランジスタを用いる変形例を示している。
【０２０４】
この変形例では、梁５ａ，５ｂ内の各半導体層２ａ，２ｂ，２ｃに対して共通に１つのビット線コンタクト部（プラグ）７を設け、複数のメモリストリングＮａ，Ｎｂ，Ｎｃ
のうちの１つ、即ち、複数の半導体層２ａ，２ｂ，２ｃのうちの１つを選択する機能は、レイヤーセレクトトランジスタＬＳＴａ、ＬＳＴｂ，ＬＳＴｃにより実現する。
【０２０５】
レイヤーセレクトトランジスタＬＳＴａは、梁５ａ，５ｂ内の最下層としての半導体層２ａ、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮａが形成される半導体層２ａにおいて、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴａは、それ以外の半導体層２ｂ，２ｃでは、スイッチとして機能する。
【０２０６】
また、レイヤーセレクトトランジスタＬＳＴｂは、梁５ａ，５ｂ内の中間層としての半導体層２ｂ、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｂが形成される半導体層２ｂにおいて、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｂは、それ以外の半導体層２ａ，２ｃでは、スイッチとして機能する。
【０２０７】
さらに、レイヤーセレクトトランジスタＬＳＴｃは、梁５ａ，５ｂ内の最上層としての半導体層２ｃ、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｃが形成される半導体層２ｃにおいて、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｃは、それ以外の半導体層２ａ，２ｂでは、スイッチとして機能する。
【０２０８】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのノーマリオン状態は、例えば、梁５ａ，５ｂ内の各半導体層内に、不純物領域１３ａ，１３ｂ，１３ｃを選択的に形成することにより実現可能である。
【０２０９】
この場合、例えば、メモリストリングＮａを選択するときは、レイヤーセレクトトランジスタＬＳＴａがオフ状態、レイヤーセレクトトランジスタＬＳＴｂ，ＬＳＴｃがオン状態になる電位をセレクトゲート電極ＳＧに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタＬＳＴａがオフ状態であるため、メモリストリングＮｂ，Ｎｃは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタＬＳＴａがノーマリオンであるため、メモリストリングＮａが選択される。
【０２１０】
同様の原理により、メモリストリングＮｂ，Ｎｃについても、独立に選択することが可能である。
【０２１１】
尚、以上の構成以外については、図３乃至図１０の装置と同じであるため、ここでの説明を省略する。また、材料例についても、実施例で説明した通りである。
【０２１２】
また、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、メモリセルＭＣと同様に、記録層３と、ゲート電極４ｂとから構成されていてもよいし、これに代えて、メモリセルＭＣとは異なる構造を有していてもよい。
【０２１３】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃがメモリセルＭＣと異なる構造を有するとき、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、例えば、ＭＯＳ構造を有するトランジスタから構成することができる。
【０２１４】
尚、BOX(Bottom Oxide)は、素子分離絶縁層であり、９ａ，９ｂ，９ｃは、半導体層２a，２ｂ，２ｃを絶縁する絶縁層である。
【０２１５】
この構造によれば、１つのフィン型積層構造内の複数のメモリストリングのうちの１つを選択するために、半導体層２ａ，２ｂ，２ｃの積層数に応じたコンタクト部を設ける必要がない。例えば、図３乃至図１０の例では、３つの半導体層２ａ，２ｂ，２ｃに対して３つのコンタクト部（プラグ）を設けていたのに対し、本例では、３つの半導体層２ａ，２ｂ，２ｃに対して共通に１つのコンタクト部（プラグ）を設ければよい。
【０２１６】
即ち、本例によれば、メモリストリングの積層数に係わらず各半導体層に対するコンタクト部は１つ設ければよいため、メモリストリングの積層数を増やしてメモリ容量の増大を図っても、コンタクト部の面積が増大することはない。従って、メモリ容量の増大と共にチップ面積の縮小にも貢献できる。
【０２１７】
４． 動作
実施形態に係わる不揮発性半導体記憶装置の動作の例を説明する。
【０２１８】
以下の説明では、書き込み／読み出しの対象は、図３（実施例）のフィン型積層構造Ｆｉｎ０内のメモリストリングＮａ，Ｎｂ，Ｎｃとする。
【０２１９】
メモリストリングＮａ，Ｎｂ，Ｎｃは、直列接続された複数のメモリセルを備えるＮＡＮＤストリングとし、各メモリセルは、電荷蓄積層を有するＦＥＴ（フラッシュメモリセル）であるものとする。
【０２２０】
・ 書き込み動作の例は、以下の通りである。
まず、ビット線ＢＬ及びソース線ＳＬに接地電位を印加した状態で、全てのワード線ＷＬに第１の正のバイアスを印加する。この時、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルとなる半導体層２ａ，２ｂ，２ｃに、Ｎ型不純物の蓄積領域が形成される。
【０２２１】
次に、選択されたフィン型積層構造Ｆｉｎ０に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、フィン型積層構造Ｆｉｎ０内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオンにする。また、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に対応するアシストゲート線ＡＧＬの電位を“Ｌ”にし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオフにする。
【０２２２】
ここで、“Ｈ”とは、トランジスタ（ＦＥＴ）をオンにするための電位と定義し、“Ｌ”とは、トランジスタ（ＦＥＴ）をオフにするための電位と定義する。以下、同じ。
【０２２３】
この後、書き込み対象となる選択されたメモリセルのワード線（コントロールゲート電極）ＷＬ-selectに、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加する。
【０２２４】
本例においては、選択されたフィン型積層構造Ｆｉｎ０内の全てのメモリストリングＮａ，Ｎｂ，Ｎｃに対してパラレルに書き込みを行うことが可能である。このため、ビット線ＢＬからフィン型積層構造Ｆｉｎ０内のメモリストリングＮａ，Ｎｂ，Ｎｃのチャネルにプログラムデータ“０”／“１”を転送する。
【０２２５】
この時、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のメモリストリングＮａ，Ｎｂ，Ｎｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止(inhibit)される。
【０２２６】
これに対し、選択されたフィン型積層構造Ｆｉｎ０では、ダブルゲート構造のアシストゲートトランジスタＡＧＴがオンであるため、プログラムデータ“０”／“１”は、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルに転送される。
【０２２７】
プログラムデータが“０”のとき、例えば、チャネルは、正の電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されると、容量カップリングによりチャネル電位が少し上昇すると、ビット線ＢＬ側のアシストゲートトランジスタＡＧＴがカットオフ状態になる。
【０２２８】
従って、プログラムデータ“０”が転送されたメモリストリングでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される（“０”−プログラミング）。
【０２２９】
これに対し、プログラムデータが“１”のとき、例えば、チャネルは、接地電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、ビット線ＢＬ側のアシストゲートトランジスタＡＧＴがカットオフ状態になることはない。
【０２３０】
従って、プログラムデータ“１”が転送されたメモリストリングでは、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される（“１”−プログラミング）。
【０２３１】
・ 消去動作の例は、以下の通りである。
消去動作は、例えば、選択された１つ以上のフィン型積層構造内のメモリストリングＮａ，Ｎｂ，Ｎｃに対して同時に行うことができる。
【０２３２】
まず、ビット線ＢＬ及びソース線ＳＬに接地電位を印加し、ワード線ＷＬに第１の負のバイアスを印加する。この時、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルとなる半導体層２ａ，２ｂ，２ｃに、Ｐ型不純物の蓄積領域が形成される。
【０２３３】
また、消去対象となる選択された１つ以上のフィン型積層構造に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、選択された１つ以上のフィン型積層構造に対応するダブルゲート構造のアシストゲートトランジスタＡＧＴをオンにする。
【０２３４】
そして、全てのワード線ＷＬに第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
【０２３５】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０２３６】
・ 読み出し動作の例は、以下の通りである。
まず、ビット線ＢＬを読み出し回路に接続し、ソース線ＳＬに接地電位を印加する。
【０２３７】
次に、選択されたフィン型積層構造Ｆｉｎ０に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、フィン型積層構造Ｆｉｎ０内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオンにする。また、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に対応するアシストゲート線ＡＧＬの電位を“Ｌ”にし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオフにする。
【０２３８】
この後、ワード線ＷＬに第１の正のバイアスを印加する。第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。
【０２３９】
そして、メモリストリングＮａ，Ｎｂ，Ｎｃに対して、ソース線ＳＬ側のメモリセルからビット線ＢＬ側のメモリセルに向かって、順次データの読み出しを行う。
【０２４０】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０２４１】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線ＢＬに流れる電流変化などを検出することにより、読み出しを行うことができる。
【０２４２】
尚、本例では、選択されたフィン型積層構造Ｆｉｎ０内の全てのメモリストリングＮａ，Ｎｂ，Ｎｃに対してパラレルに読み出しを行うことが可能である。
【０２４３】
５． クロスポイント型メモリセルアレイ
上述の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするＦＥＴ（例えば、電荷蓄積層を有するフラッシュメモリセル）であったが、これに限定されることはない。
【０２４４】
例えば、第１及び第２のフィン型積層構造を互いに交差させ、第１のフィン型積層構造内の電気伝導層と第２のフィン型積層構造内の電気伝導層との間に２端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。
【０２４５】
この場合、メモリセルは、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。また、電気伝導層としては、上述の実施例における低抵抗化技術が適用された半導体層や、金属層などを採用することができる。
【０２４６】
図３８は、クロスポイント型メモリセルアレイを実現する不揮発性半導体記憶装置の斜視図、図３９は、図３８の装置の平面図である。
【０２４７】
半導体基板（例えば、Ｓｉ基板）１上には、互いに交差する第１のフィン型積層構造と第２のフィン型積層構造が配置される。
【０２４８】
第１のフィン型積層構造は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数の電気伝導層（半導体層、金属層など）２１ａ，２１ｂ，２１ｃを備える。
【０２４９】
第２のフィン型積層構造は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第３の方向に延びる複数の電気伝導層（半導体層、金属層など）２２ａ，２２ｂ，２２ｃを備える。
【０２５０】
本例では、第１の方向に積み重ねられる電気伝導層の数は、第１及び第２のフィン型積層構造共に、３つであるが、これに限られない。即ち、第１の方向に積み重ねられる電気伝導層の数は、２つ以上であればよい。
【０２５１】
尚、第１の方向に積み重ねられる電気伝導層の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２５２】
第１のフィン型積層構造内の複数の電気伝導層２１ａ，２１ｂ，２１ｃは、ワード線ＷＬ／ビット線ＢＬとして機能する。同様に、第２のフィン型積層構造内の複数の電気伝導層２２ａ，２２ｂ，２２ｃも、ワード線ＷＬ／ビット線ＢＬとして機能する。
【０２５３】
例えば、図４０及び図４１に示すように、第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）と、第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）との間には、２端子型のメモリセルＭＣが配置される。
【０２５４】
メモリセルは、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化素子、例えば、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。
【０２５５】
第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）の第２の方向の両端には、第３の方向に延びる梁５ａ，５ｂが接続される。例えば、梁５ａ，５ｂは、第１のフィン型積層構造と同じ構造を有する。
【０２５６】
同様に、第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）の第３の方向の両端には、第２の方向に延びる梁５ｃ，５ｄが接続される。例えば、梁５ｃ，５ｄは、第２のフィン型積層構造と同じ構造を有する。
【０２５７】
梁５ａ〜５ｄは、第１及び第２のフィン型積層構造を固定し、その倒壊を防止するために付加される。第１のフィン型積層構造に接続される梁５ａ，５ｂの第２の方向の幅は、第１のフィン型積層構造の第３の方向の幅、即ち、複数の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）の第３の方向の幅よりも広いのが望ましい。
【０２５８】
また、第２のフィン型積層構造に接続される梁５ｃ，５ｄの第３の方向の幅は、第２のフィン型積層構造の第２の方向の幅、即ち、複数の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）の第２の方向の幅よりも広いのが望ましい。
【０２５９】
第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）と梁５ａ，５ｂとの間には、アシストゲートトランジスタＡＧＴが配置される。第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）と梁５ｃ，５ｄとの間にも、アシストゲートトランジスタＡＧＴが配置される。
【０２６０】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【０２６１】
第１のフィン型積層構造の梁５ａ，５ｂの第３の方向の端部には、複数の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択するための機能（階層選択部）が付加されている。例えば、梁５ａ，５ｂの第３の方向の端部は、階段形状を有し、第１のフィン型積層構造内の複数の電気伝導層２１ａ，２１ｂ，２１ｃに対して、独立に、コンタクトプラグ７が接続される。これにより、複数の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択することができる。
【０２６２】
また、第２のフィン型積層構造の梁５ｃ，５ｄの第２の方向の端部には、複数の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択するための機能（階層選択部）が付加されている。例えば、梁５ｃ，５ｄの第２の方向の端部は、階段形状を有し、第２のフィン型積層構造内の複数の電気伝導層２２ａ，２２ｂ，２２ｃに対して、独立に、コンタクトプラグ７が接続される。これにより、複数の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択することができる。
【０２６３】
尚、第１のフィン型積層構造内の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択する機能及び第２のフィン型積層構造内の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択する機能は、それぞれ、レイヤーセレクトトランジスタ（図３７参照）ＬＳＴにより実現してもよい。
【０２６４】
本例では、第１及び第２のフィン型積層構造の数は、それぞれ４つであるが、これに限られない。即ち、第１及び第２のフィン型積層構造の数は、２つ以上であればよい。
【０２６５】
尚、第１及び第２のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２６６】
また、本例では、第１のフィン型積層構造の２つの梁５ａ，５ｂに接続されるコンタクトプラグ７は、梁５ａ，５ｂに対して同じ側に配置されるが、図４２に示すように、梁５ａ，５ｂに対して異なる側に配置してもよい。同様に、第２のフィン型積層構造の２つの梁５ｃ，５ｄに接続されるコンタクトプラグ７についても、梁５ｃ，５ｄに対して同じ側に配置されるが、図４２に示すように、梁５ｃ，５ｄに対して異なる側に配置してもよい。
【０２６７】
結果として、不揮発性半導体記憶装置の平面形状は、卍型となる。
【０２６８】
さらに、本例では、階層選択部（本例では、階段形状）は、第１及び第２のフィン型積層構造に接続される梁５ａ，５ｂ，５ｃ，５ｄのそれぞれ設けられるが、図４３及び図４４に示すように、第１及び第２のフィン型積層構造の一方のみに階層選択部を設けることによっても、クロスポイント型メモリセルアレイを動作させることが可能である。
【０２６９】
尚、電気伝導層２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ及び梁５ａ〜５ｄについては、不純物領域や金属シリサイドにより低抵抗化されているのが望ましい。
【０２７０】
６． むすび
実施形態によれば、不揮発性半導体記憶装置の高集積化を図ることができる。
【０２７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２７２】
１： 半導体基板、 ２ａ，２ｂ，２ｃ： 半導体層、 ３： 記録層、 ４ａ，４ｂ： ゲート電極、 ５ａ，５ｂ： 梁、 ６，７，１２： コンタクトプラグ、 ８，１０，１３ａ〜１３ｃ： 不純物領域、 ９ａ，９ｂ，９ｃ： 絶縁層、 １１： 電極、 Ｆｉｎ０〜Ｆｉｎ３： フィン型積層構造、 Ｎａ，Ｎｂ，Ｎｃ： メモリストリング、 ＭＣ： メモリセル、 ＷＬ： ワード線、 ＢＬ： ビット線、 ＳＬ： ソース線、 ＡＧＴ： アシストゲートトランジスタ、 ＡＧＬ： アシストゲート線、 ＬＳＴａ，ＬＳＴｂ，ＬＳＴｃ： レイヤーセレクトトランジスタ、 ＳＧ： セレクトゲート電極。
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体記憶装置が提案されている。
【０００４】
これら不揮発性半導体記憶装置の共通の特徴は、半導体基板と、半導体基板の表面に対して垂直な第１の方向に積層され、半導体基板の表面に対して平行な第２の方向に延びる複数のメモリストリングによりフィン型積層構造を実現することにある。複数のメモリストリングは、第２の方向に直列接続される複数のメモリセルを備え、フィン型積層構造の第２の方向の一端は、第１及び第２の方向に対して垂直な第３の方向に延びる梁に接続される。この梁は、フィン型構造の倒壊を防止する機能を有する。また、梁の一部には、複数のメモリストリングのうちの１つを選択するための機能が付加される。
【０００５】
このような構造により、理論的には、メモリストリングの積層数の増加及びフィン型構造のフィン幅（第３の方向の幅）の縮小により高集積化を図ることができる。
【０００６】
しかし、１つの梁に複数のフィン型積層構造が接続される場合、各フィン型積層構造には、複数のフィン型積層構造のうちの１つを選択するためのアシストゲートトランジスタが付加される。このアシストゲートトランジスタは、フィン型積層構造毎に独立に動作させることが必要であるため、アシストゲート電極もフィン型積層構造毎に互いに分離させなければならない。
【０００７】
この分離は、例えば、フォトリソグラフィとＲＩＥにより実行されるが、フィン型積層構造間においてこれらを分離する場合、複数のフィン型積層構造の間隔（第３の方向のスペース）は、アシストゲート電極をパターニングするために必要な広さを有していなければならない。結果として、この間隔を十分に狭めることが難しい。これにより、不揮発性半導体記憶装置の高集積化を十分に図ることができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開第2010/226195号
【非特許文献】
【０００９】
【非特許文献１】A. Hubert, et al, IEDM, pp.637-640, 2009
【非特許文献２】H-T. Lue, et al, 2010 Symp on VLSI p131
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実施形態は、不揮発性半導体記憶装置の高集積化を図る技術を提案する。
【課題を解決するための手段】
【００１１】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に並ぶ第１乃至第３のフィン型積層構造と、前記第１のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第１の表面を、それぞれ覆う第１のアシストゲート電極を含む第１のアシストゲートトランジスタと、前記第２のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第２の表面を、それぞれ覆う第２のアシストゲート電極を含む第２のアシストゲートトランジスタと、前記第３のフィン型積層構造の前記第３の方向にある前記第１及び第２の表面、前記第１のフィン型積層構造の前記第３の方向にある前記第２の表面、並びに、前記第２のフィン型積層構造の前記第３の方向にある前記第１の表面を、それぞれ覆う第３のアシストゲート電極を含む第３のアシストゲートトランジスタとを備え、前記第１乃至第３のフィン型積層構造は、それぞれ、前記第１の方向に積み重ねられる第１及び第２の半導体層を備え、前記第１及び第２のアシストゲート電極は、前記第３の方向に並んで配置され、前記第３のフィン型積層構造の前記第１の方向にある表面上で互いに分断され、前記第１のアシストゲートトランジスタは、前記第１のフィン型積層構造内においてダブルゲート構造を有し、前記第３のフィン型積層構造内においてシングルゲート構造を有し、前記第２のアシストゲートトランジスタは、前記第２のフィン型積層構造内において前記ダブルゲート構造を有し、前記第３のフィン型積層構造内において前記シングルゲート構造を有し、前記第３のアシストゲートトランジスタは、前記第３のフィン型積層構造内において前記ダブルゲート構造を有し、前記第１及び第２のフィン型積層構造内において前記シングルゲート構造を有する。
【図面の簡単な説明】
【００１２】
【図１】基本構成を示す図。
【図２】比較例を示す図。
【図３】実施例を示す斜視図。
【図４】図３の平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図４のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図４のＩＸ−ＩＸ線に沿う断面図。
【図１０】メモリセルを示す図。
【図１１】フィン型積層構造の選択動作を示す図。
【図１２】図３の構造を製造する方法を示す図。
【図１３】図３の構造を製造する方法を示す図。
【図１４】図３の構造を製造する方法を示す図。
【図１５】図３の構造を製造する方法を示す図。
【図１６】図３の構造を製造する方法を示す図。
【図１７】図３の構造を製造する方法を示す図。
【図１８】図３の構造を製造する方法を示す図。
【図１９】図３の構造を製造する方法を示す図。
【図２０】図３の構造を製造する方法を示す図。
【図２１】図３の構造を製造する方法を示す図。
【図２２】図３の構造を製造する方法を示す図。
【図２３】図３の構造を製造する方法を示す図。
【図２４】第１の変形例を示す図。
【図２５】第２の変形例を示す図。
【図２６】第３の変形例を示す図。
【図２７】第４の変形例を示す図。
【図２８】第５の変形例を示す図。
【図２９】第６の変形例を示す図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】フィン型積層構造の選択動作を示す図。
【図３２】第７の変形例を示す図。
【図３３】その他の変形例を示す図。
【図３４】その他の変形例を示す図。
【図３５】図３４の平面図。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。
【図３７】その他の変形例を示す図。
【図３８】クロスポイント型メモリセルアレイを示す斜視図。
【図３９】図３８の平面図。
【図４０】メモリセルアレイを示す斜視図。
【図４１】図４０の断面図。
【図４２】図３８の構造の変形例を示す図。
【図４３】図３８の構造の変形例を示す図。
【図４４】図４３の平面図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら実施形態を説明する。
【００１４】
尚、以下の実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は、各実施形態の説明とその理解を促すための模式図であり、その形状、寸法、比などは、実際の装置と異なる個所があるが、これらは、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。
【００１５】
１． 基本構成
実施形態では、複数のフィン型積層構造（Fin type stacked layer structures）によりメモリセルの３次元化を図り、アシストゲートトランジスタにより複数のフィン型積層構造のうちの１つを選択する不揮発性半導体記憶装置（例えば、VLB: Vertical gate ladder-Bit cost scalable memory）において、高集積化に有効なアシストゲートトランジスタのレイアウトを提案する。
【００１６】
図１は、不揮発性半導体記憶装置の基本構成を示している。
【００１７】
第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルＭＣを有し、半導体基板の表面に平行な第２の方向に延び、第１及び第２の方向に垂直な第３の方向に互いに並んで配置される。
【００１８】
第１のアシストゲートトランジスタＡＧＴ１の第１のアシストゲート電極ＡＧ１は、第１のフィン型積層構造Ｆｉｎ１の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２、並びに、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第１の表面Ｓｕ１を、それぞれ覆う。
【００１９】
第２のアシストゲートトランジスタＡＧＴ２の第２のアシストゲート電極ＡＧ２は、第２のフィン型積層構造Ｆｉｎ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２、並びに、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第２の表面Ｓｕ２を、それぞれ覆う。
【００２０】
第３のアシストゲートトランジスタＡＧＴ３の第３のアシストゲート電極ＡＧ３は、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２、第１のフィン型積層構造Ｆｉｎ１の第３の方向にある第２の表面Ｓｕ２、並びに、第２のフィン型積層構造Ｆｉｎ２の第３の方向にある第１の表面Ｓｕ１を、それぞれ覆う。
【００２１】
第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、それぞれ、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。
【００２２】
第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。
【００２３】
そして、特徴的な点は、第１のアシストゲートトランジスタＡＧＴ１が、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２が、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成され、第３のアシストゲートトランジスタＡＧＴ３が、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内に形成される、ということにある。
【００２４】
例えば、第１のアシストゲートトランジスタＡＧＴ１は、第１のフィン型積層構造Ｆｉｎ１内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２上に、ダブルゲート構造を持つＦＥＴとして形成される。また、第１のアシストゲートトランジスタＡＧＴ１は、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１の表面Ｓｕ１上に、シングルゲート構造を持つＦＥＴとして形成される。
【００２５】
また、第２のアシストゲートトランジスタＡＧＴ２は、第２のフィン型積層構造Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２上に、ダブルゲート構造を持つＦＥＴとして形成される。また、第２のアシストゲートトランジスタＡＧＴ２は、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第２の表面Ｓｕ２上に、シングルゲート構造を持つＦＥＴとして形成される。
【００２６】
さらに、第３のアシストゲートトランジスタＡＧＴ３は、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１及び第２の表面Ｓｕ１，Ｓｕ２上に、ダブルゲート構造を持つＦＥＴとして形成される。また、第３のアシストゲートトランジスタＡＧＴ３は、第１のフィン型積層構造Ｆｉｎ１内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第２の表面Ｓｕ２上、及び、第２のフィン型積層構造Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２の第３の方向にある第１の表面Ｓｕ１上に、それぞれ、シングルゲート構造を持つＦＥＴとして形成される。
【００２７】
このような構造により、例えば、第３の方向に並んで配置される第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２を分断するに当たっては、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上に存在する導電材料を除去すればよい。このため、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向のスペースを狭めて高集積化を図っても、そのスペース内に導電材料の残渣が発生することがない。
【００２８】
これにより、例えば、残渣に起因するアシストゲート電極間の分断不良により誤選択動作が発生する、といった問題を解決でき、結果として、不揮発性半導体記憶装置の信頼性を向上することができる。
【００２９】
尚、第１及び第３フィン型積層構造Ｆｉｎ１，Ｆｉｎ３間のスペースにおいて、第１のアシストゲート電極ＡＧ１と第３のアシストゲート電極ＡＧ３との間に存在する導電材料の除去は、比較的広いスペースで行われるため、そこに残渣が発生することはない。
【００３０】
同様に、第２及び第３フィン型積層構造Ｆｉｎ２，Ｆｉｎ３間のスペースにおいて、第２のアシストゲート電極ＡＧ２と第３のアシストゲート電極ＡＧ３との間に存在する導電材料の除去も、比較的広いスペースで行われるため、そこに残渣が発生することはない。
【００３１】
但し、上述のアシストゲートトランジスタのレイアウトでは、第１のアシストゲートトランジスタＡＧＴ１が、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成される。即ち、第１のアシストゲート電極ＡＧ１にオン電位（例えば、“Ｈ(high)”レベル）を与えると、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にチャネル（導電パス）が形成され、第１のアシストゲート電極ＡＧ１にオフ電位（例えば、“Ｌ(low)”レベル）を与えると、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内のチャネル（導電パス）が消滅する。
【００３２】
また、第２のアシストゲートトランジスタＡＧＴ２が、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。即ち、第２のアシストゲート電極ＡＧ２にオン電位を与えると、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にチャネルが形成され、第２のアシストゲート電極ＡＧ２にオフ電位を与えると、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内のチャネル（導電パス）が消滅する。
【００３３】
さらに、第３のアシストゲートトランジスタＡＧＴ３が、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内に形成される。即ち、第３のアシストゲート電極ＡＧ３にオン電位を与えると、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にチャネルが形成され、第３のアシストゲート電極ＡＧ３にオフ電位を与えると、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２内のチャネル（導電パス）が消滅する。
【００３４】
このような特質を踏まえ、実施形態では、例えば、第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２内の第１及び第２のメモリセルＭＣを有効とし、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２のメモリセルＭＣを無効（ダミーセル）とする。また、第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２内の第１及び第２のメモリセルＭＣを無効（ダミーセル）とし、第３のフィン型積層構造Ｆｉｎ３内の第１及び第２のメモリセルＭＣを有効としてもよい。
【００３５】
しかし、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３のうちの少なくとも１つを無効（ダミー）とするのは、高集積化の観点から望ましくない。
【００３６】
そこで、実施形態では、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２間にある第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２を、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２の電位に依存しないノーマリオンチャネルとし、第３のアシストゲート電極ＡＧ３の第３の方向にある第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２を、第３のアシストゲート電極ＡＧ３の電位に依存しないノーマリオンチャネルとする。
【００３７】
また、第１のアシストゲート電極ＡＧ１に挟まれた第１のフィン型積層構造Ｆｉｎ１内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２は、第１のアシストゲート電極ＡＧ１の電位に依存するオン／オフチャネルとし、第２のアシストゲート電極ＡＧ２に挟まれた第２のフィン型積層構造Ｆｉｎ２内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２は、第２のアシストゲート電極ＡＧ２の電位に依存するオン／オフチャネルとし、第３のアシストゲート電極ＡＧ３に挟まれた第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２は、第３のアシストゲート電極ＡＧ３の電位に依存するオン／オフチャネルとする。
【００３８】
この場合、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣの全てを有効にすることができる。
【００３９】
尚、第１及び第２の半導体層Ｓｍ１，Ｓｍ２内にノーマリオンチャネルを形成するには、第１及び第２の半導体層Ｓｍ１，Ｓｍ２内に不純物領域を設けるのが一般的である。
【００４０】
また、不純物領域を設けなくても、例えば、第３のアシストゲート電極ＡＧ３にオン電位を与えると、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２がオフ電位あっても、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２間の第３のフィン型積層構造Ｆｉｎ３内の第１及び第２の半導体層Ｓｍ１，Ｓｍ２にオンチャネルが形成される、いわゆるフリンジ効果を利用することも可能である。
【００４１】
フリンジ効果とは、ゲート電極の間隔（電極ピッチ）が３０ｎｍ以下となる場合に、直列接続された各トランジスタ間に拡散層を形成しなくても、ゲート電極から絶縁層を介したフリンジ電界により半導体層（チャネル）に電流パスが形成される現象のことである。これについては、例えば、Chang-Hyum Lee et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008に記載される。
【００４２】
ところで、図１では、梁５は、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の一端に接続され、第３の方向に延び、第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。梁５は、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に共通の導電パスとなると共に、これらの倒壊を防止する機能を有する。この梁５は、必須の構成要素ではない。
【００４３】
また、図１では、第１乃至第３のアシストゲート電極ＡＧ１，ＡＧ２，ＡＧ３は、梁５と、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣとの間に千鳥配置されるが、これに限られることはない。
【００４４】
例えば、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２を、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣの第２の方向の第１の端部側に配置し、第３のアシストゲート電極ＡＧ３を、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の第１及び第２のメモリセルＭＣの第２の方向の第２の端部側に配置してもよい。
【００４５】
尚、第１乃至第３のアシストゲートトランジスタＡＧＴ１，ＡＧＴ２，ＡＧＴ３は、それぞれ、第１及び第２の半導体層Ｓｍ１，Ｓｍ２をチャネルとするＦＥＴとすることができる。
【００４６】
また、第１及び第２のメモリセルＭＣは、それぞれ、記録層及びゲート電極を有し、第１及び第２の半導体層Ｓｍ１，Ｓｍ２をチャネルとし、記録層の状態により閾値が変化するＦＥＴとすることができる。この場合、記録層は、電荷を蓄積する機能を持つ電荷蓄積層であってもよいし、また、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化層であってもよい。
【００４７】
また、第１及び第２の半導体層Ｓｍ１，Ｓｍ２間に第３の方向に延びる第３の半導体層をさらに備えるとき、第１のメモリセルＭＣは、第１及び第３の半導体層間に配置される抵抗変化素子とし、第２のメモリセルは、第２及び第３の半導体層間に配置される抵抗変化素子とすることもできる。
【００４８】
図２は、比較例としての不揮発性半導体記憶装置を示している。
【００４９】
この装置の特徴は、第１のアシストゲートトランジスタＡＧＴ１が、第１のフィン型積層構造Ｆｉｎ１内のみに形成され、第２のアシストゲートトランジスタＡＧＴ２が、第２のフィン型積層構造Ｆｉｎ２内のみに形成され、第３のアシストゲートトランジスタＡＧＴ３が、第３のフィン型積層構造Ｆｉｎ３内のみに形成されることにある。
【００５０】
即ち、第１のアシストゲート電極ＡＧ１の第３の方向の端部は、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第１の表面まで達することはない。また、第２のアシストゲート電極ＡＧ２の第３の方向の端部は、第３のフィン型積層構造Ｆｉｎ３の第３の方向にある第２の表面まで達することはない。
【００５１】
同様に、第３のアシストゲート電極ＡＧ３の第３の方向の端部は、第１のフィン型積層構造Ｆｉｎ１の第３の方向にある第２の表面まで達することはなく、かつ、第２のフィン型積層構造Ｆｉｎ２の第３の方向にある第１の表面まで達することはない。
【００５２】
この場合、第１乃至第３のアシストゲート電極ＡＧ１，ＡＧ２，ＡＧ３をパターニングするに当たっては、第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２と第３のフィン型積層構造Ｆｉｎ３との間の非常に狭いスペースＸに存在する導電材料を除去しなければならない。また、第３のアシストゲート電極ＡＧ３と第１及び第２のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２との間の非常に狭いスペースＸに存在する導電材料を除去しなければならない。
【００５３】
このため、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向のスペースを狭めて高集積化を図ろうとすると、非常に狭いスペースＸ内に導電材料の残渣が発生する。この残渣は、アシストゲート電極間の分断不良による誤選択動作、といった不揮発性半導体記憶装置の信頼性の低下をもたらす。即ち、比較例に示す構造により、高集積化を図ることは難しい。
【００５４】
このように、図１の基本構成は、図２の比較例と比べて、第１乃至第３のアシストゲートトランジスタＡＧＴ１，ＡＧＴ２，ＡＧＴ３のレイアウトが異なるだけであるが、それにより、第１乃至第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向のスペースを狭めて高集積化を図っても、第１乃至第３のアシストゲートトランジスタＡＧＴ１，ＡＧＴ２，ＡＧＴ３のパターニング時に残渣が発生せず、高い信頼性を確保することができる、という顕著な効果を得ることができる。
【００５５】
２． 実施例
(1) 構造
図３は、不揮発性半導体記憶装置の斜視図、図４は、図１の装置の平面図である。図５は、図４のＶ−Ｖ線に沿う断面図、図６は、図４のＶＩ−ＶＩ線に沿う断面図、図７は、図４のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、図４のＶＩＩＩ−ＶＩＩＩ線に沿う断面図、図９は、図４のＩＸ−ＩＸ線に沿う断面図である。
【００５６】
半導体基板（例えば、Ｓｉ基板）１上には、その表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、第１の方向に積み重ねられるメモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
【００５７】
尚、第１の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００５８】
これらメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる３つの半導体層（例えば、単結晶Ｓｉ層）２ａ，２ｂ，２ｃと、第２の方向に直列接続される複数のメモリセルＭＣとから構成される。本例では、直列接続されるメモリセルＭＣの数は、２つであるが、これに限られない。即ち、第２の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
【００５９】
尚、第２の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００６０】
各半導体層２ａ，２ｂ，２ｃは、複数の絶縁層９ａ，９ｂ，９ｃ，９ｄにより互いに絶縁される。即ち、複数の半導体層２ａ，２ｂ，２ｃ及び複数の絶縁層９ａ，９ｂ，９ｃ，９ｄのスタック構造によりフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成される。
【００６１】
各メモリセルＭＣは、例えば、図１０に示すように、半導体層２（２ａ，２ｂ，２ｃ）の第１及び第２の方向に対して垂直な第３の方向にある側面上に配置される記録層３ａと、記録層３ａの半導体層２側とは反対側に配置されるゲート電極（例えば、ワード線ＷＬ）４ａとを備える。
【００６２】
ゲート電極４ａは、各半導体層２ａ，２ｂ，２ｃの第３の方向にある側面側において第１の方向に延びる。また、ゲート電極４ａをその上面から見たとき、ゲート電極４ａは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第３の方向に延びる。
【００６３】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端には、第３の方向に延びる梁５ａ，５ｂが接続される。複数の半導体層２ａ，２ｂ，２ｃが複数の絶縁層９ａ，９ｂ，９ｃ，９ｄにより分離され、１つの半導体層と１つの絶縁層とが交互に積層されることによりフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成されるとき、例えば、梁５ａ，５ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と同じ構造を有する。
【００６４】
梁５ａ，５ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通の導電パスとなる。
【００６５】
また、梁５ａ，５ｂは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の倒壊を防止する機能を有する。梁５ａ，５ｂの第２の方向の幅は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第３の方向の幅、即ち、複数の半導体層２ａ，２ｂ，２ｃの第３の方向の幅よりも広いのが望ましい。
【００６６】
梁５ａ，５ｂ間において、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３を貫通し、これらフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の複数の半導体層２ａ，２ｂ，２ｃに共通に接続されるソース電極（共通電極）ＳＬが設けられる。この時、梁５ａ，５ｂは、ドレイン電極を構成する。
【００６７】
また、複数のメモリストリングＮａ、Ｎｂ，Ｎｃは、梁（ドレイン電極）５ａとソース電極ＳＬとの間、及び、梁（ドレイン電極）５ｂとソース電極ＳＬとの間にそれぞれ形成される。
【００６８】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５ａとの間には、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。
【００６９】
同様に、複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５ｂとの間にも、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。
【００７０】
本例では、複数のメモリストリングＮａ、Ｎｂ，Ｎｃとソース電極ＳＬとの間にも、アシストゲートトランジスタＡＧＴが配置される。このアシストゲートトランジスタＡＧＴは、ソース電極ＳＬに対して、梁５ａ側のメモリストリングＮａ、Ｎｂ，Ｎｃを選択するか、又は、梁５ｂ側のメモリストリングＮａ、Ｎｂ，Ｎｃを選択するか、を決定する。
【００７１】
但し、複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５ａ，５ｂとの間のアシストゲートトランジスタＡＧＴにより、図示する全てのフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３のうちの１つを選択できるときは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃとソース電極５との間のアシストゲートトランジスタＡＧＴを省略することも可能である。
【００７２】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。このため、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
【００７３】
本例では、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同様に、記録層３ｂと、ゲート電極（アシストゲート電極）４ｂとを有する。アシストゲートトランジスタＡＧＴがメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【００７４】
梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴのゲート電極４ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に独立に設けられる。また、そのゲート電極４ｂは、コンタクトプラグ６を介して、アシストゲート線ＡＧＬに接続される。
【００７５】
これに対し、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴのゲート電極４ｂは、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通に設けられる。
【００７６】
梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴのゲート電極４ｂは、第３の方向に千鳥配置される。
【００７７】
例えば、第３の方向に並ぶ偶数番目のフィン型積層構造（Even numbered-Fin type stacked layer structure）Ｆｉｎ０，Ｆｉｎ２，…の第１の方向にある表面上に配置されるゲート電極４ｂは、奇数番目のフィン型積層構造（Odd numbered-Fin type stacked layer structure）Ｆｉｎ１，Ｆｉｎ３，…の第１の方向にある表面上で互いに分断される。
【００７８】
また、第３の方向に並ぶ奇数番目のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３，…の第１の方向の表面上に配置されるゲート電極４ｂは、偶数番目のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，…の第１の方向にある表面上で互いに分断される。
【００７９】
そして、例えば、偶数番目のフィン型積層構造Ｆｉｎ２上のゲート電極４ｂにより構成されるアシストゲートトランジスタＡＧＴは、そのフィン型積層構造Ｆｉｎ２内にダブルゲート型として形成されると共に、フィン型積層構造Ｆｉｎ２に隣接する２つの奇数番目のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内にもシングルゲート型として形成される。
【００８０】
また、例えば、奇数番目のフィン型積層構造Ｆｉｎ１上のゲート電極４ｂにより構成されるアシストゲートトランジスタＡＧＴは、そのフィン型積層構造Ｆｉｎ１内にダブルゲート型として形成されると共に、フィン型積層構造Ｆｉｎ１に隣接する２つの偶数番目のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２内にもシングルゲート型として形成される。
【００８１】
梁５ａ，５ｂの第３の方向の端部には、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能が付加されている。例えば、梁５ａ，５ｂの第３の方向の端部は、階段形状を有し、梁５ａ，５ｂ内の各半導体層（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層）２ａ，２ｂ，２ｃに対して、独立に、コンタクトプラグ７が接続される。
【００８２】
梁５ａ，５ｂ内の各半導体層２ａ，２ｂ，２ｃは、コンタクトプラグ７を介して、ビット線ＢＬに接続される。
【００８３】
これにより、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つ（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つの半導体層）を選択することができる。即ち、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。
【００８４】
本例では、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３は、第３の方向に並んで複数存在する。本例では、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、４つであるが、これに限られない。即ち、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、２つ以上であればよい。
【００８５】
尚、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００８６】
また、本例では、さらに、偶数番目のフィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴをノーマリオンとし、奇数番目のフィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴをノーマリオンとするために、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内に、ゲート電極４ｂの電位に依存しないノーマリオンチャネルを形成する。
【００８７】
このノーマリオンチャネルは、例えば、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内に、不純物領域１０を形成することにより実現する。また、梁５ａ，５ｂは、低抵抗化のために不純物領域８を有する。このため、不純物領域１０は、不純物領域８と同時に形成するなどのプロセス的な変形、さらには、不純物領域８と一体化させるなどの構造的変形がそれぞれ可能である。
【００８８】
(2) 材料
次に、上述の不揮発性半導体記憶装置の各要素を構成する材料例を説明する。
【００８９】
上述の不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【００９０】
フィン型積層構造及び梁を構成する半導体層は、例えば、シリコン（Ｓｉ）、絶縁層は、例えば、酸化シリコン（ＳｉＯ２）である。半導体層は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。フィン型積層構造及び梁を構成する最上層の絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、又は、それらが積み重ねられた構造などを有する。
【００９１】
メモリセルＭＣを構成する記録層は、例えば、電荷蓄積層（フローティングゲート電極、電荷トラップ絶縁層など）、可変抵抗層（電圧、電流、熱、磁場などにより抵抗値が変化する材料層など）である。
【００９２】
メモリセルＭＣを構成する記録層が電荷蓄積層であるとき、メモリセルＭＣは、第１のゲート絶縁層（トンネル絶縁層）、電荷蓄積層、第２のゲート絶縁層（ブロック絶縁層）及びコントロールゲート電極を備える。この場合、コントロールゲート電極は、１つのフィン型積層構造内の１つのメモリストリングにおいて互いに分離されている必要がある。
【００９３】
また、電荷蓄積層が電荷トラップ絶縁層であるとき、第１のゲート絶縁層、電荷蓄積層及び第２のゲート絶縁層は、１つのフィン型積層構造内の１つのメモリストリングにおいて互いに分離されていてもよいし、又は、互いに分離されていなくてもよい。
【００９４】
第１のゲート絶縁層は、例えば、酸化シリコン（ＳｉＯ２）であり、電荷蓄積層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）であり、第２のゲート絶縁層は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）であり、コントロールゲート電極は、例えば、珪化ニッケル（ＮｉＳｉ）である。第１のゲート絶縁層は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、第１のゲート絶縁層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００９５】
電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つである。
【００９６】
電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【００９７】
第２のゲート絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択される少なくとも１つである。
【００９８】
コントロールゲート電極は、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドである。
【００９９】
ノーマリオンチャネルを形成する不純物及び梁を低抵抗化する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１００】
また、コンタクトプラグ、ビット線、アシストゲート線、及び、ソース線は、例えば、Ｗ、Ａｌ、Ｃｕなどの金属材料である。これらは、同じ材料から構成してもよいし、異なる材料から構成してもよい。ビット線とアシストゲート線は、同じ配線層内に形成可能であるため、同じ材料から構成するのが望ましい。
【０１０１】
(3) フィン型積層構造の選択方法
図１１は、フィン型積層構造の選択方法の例を示している。
【０１０２】
実施形態のアシストゲートトランジスタＡＧＴのレイアウトを採用する場合、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３は、第３の方向に千鳥配置される二列のアシストゲート電極４ｂにより選択可能である。
【０１０３】
例えば、フィン型積層構造Ｆｉｎ１を選択する場合を説明する。
【０１０４】
この場合、選択されたフィン型積層構造Ｆｉｎ１の第１の方向にある表面上に存在するアシストゲート電極４ｂにオン電位を与える（○印）。この時、フィン型積層構造Ｆｉｎ１内に形成されるダブルゲート型アシストゲートトランジスタＡＧＴがオンとなる。また、フィン型積層構造Ｆｉｎ１に隣接する２つのフィン型積層構造Ｆｉｎ０，Ｆｉｎ２内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴもオンとなる。
【０１０５】
しかし、選択されたフィン型積層構造Ｆｉｎ１以外の非選択のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３の第１の方向にある表面上に存在するアシストゲート電極４ｂにはオフ電位が与えられている（×印）。このため、フィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３内に形成されるダブルゲート型アシストゲートトランジスタＡＧＴがオフとなる。
【０１０６】
従って、非選択のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３内の各半導体層内に導電パス（電流パス）が形成されることはない。
【０１０７】
一方、非選択のフィン型積層構造Ｆｉｎ０，Ｆｉｎ２，Ｆｉｎ３の第１の方向にある表面上に存在するアシストゲート電極４ｂにはオフ電位が与えられているため、フィン型積層構造Ｆｉｎ１内に形成されるシングルゲート型アシストゲートトランジスタＡＧＴもオフになると考えられる。
【０１０８】
しかし、選択されたフィン型積層構造Ｆｉｎ１内のシングルゲート型アシストゲートトランジスタＡＧＴは、例えば、チャネルに不純物が注入されたノーマリオンとなっているため、結果として、選択されたフィン型積層構造Ｆｉｎ１内の各半導体層内に導電パス（電流パス）が形成される。
【０１０９】
(4) 製造方法
次に、第１の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
【０１１０】
まず、図１２に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）半導体基板（例えば、シリコン基板）１を用意する。そして、この半導体基板１上に、絶縁層（例えば、酸化シリコン）９ａ，９ｂ，９ｃ，９ｄと半導体層（例えば、単結晶シリコン）２ａ，２ｂ，２ｃの積層構造を形成する。
【０１１１】
即ち、半導体基板１上に絶縁層９ａを形成し、絶縁層９ａ上に半導体層２ａを形成する。また、半導体層２ａ上に絶縁層９ｂを形成し、絶縁層９ｂ上に半導体層２ｂを形成する。さらに、半導体層２ｂ上に絶縁層９ｃを形成し、絶縁層９ｃ上に半導体層２ｃを形成し、半導体層２ｃ上に絶縁層９ｄを形成する。
【０１１２】
次に、図１３に示すように、絶縁層９ａ，９ｂ，９ｃ，９ｄと半導体層２ａ，２ｂ，２ｃの積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成する。
【０１１３】
この階段形状は、例えば、４回のＰＥＰ（Photo Engraving Process）を用いることにより形成可能である。
【０１１４】
まず、第１のＰＥＰにより、絶縁層９ｄ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥ（Reactive ion etching）により、絶縁層９ｄをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。
【０１１５】
また、第２のＰＥＰにより、半導体層２ｃ及び絶縁層９ｄ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ｃと絶縁層９ｃをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。
【０１１６】
また、第３のＰＥＰにより、半導体層２ｂ，２ｃ及び絶縁層９ｄ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ｂと絶縁層９ｂをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。
【０１１７】
さらに、第４のＰＥＰにより、半導体層２ａ，２ｂ，２ｃ上及び絶縁層９ｄにレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａと絶縁層９ａをエッチングする。この後、レジストパターンは、除去される。
【０１１８】
以上の工程により、積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成することができる。
【０１１９】
次に、図１４に示すように、絶縁層９ａ，９ｂ，９ｃ，９ｄと半導体層２ａ，２ｂ，２ｃの積層構造をパターニングすることにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及びこれらを第２の方向の端部で結合する梁５ａ，５ｂを形成する。
【０１２０】
例えば、ＰＥＰにより、半導体基板１上及び半導体層２ａ，２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃ，９ｄをエッチングする。これにより、第２の方向に延びる複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、及び、第３の方向に延び、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第２の方向の端部で結合する梁５ａ，５ｂがそれぞれ形成される。
【０１２１】
ここで、図１４の構造を平面図にしたものが図１５である。
以下のプロセスは、平面図に基づいて説明する。
【０１２２】
まず、図１６に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第３の方向に跨ぐワード線ＷＬ（４ａ）及びアシストゲート電極ＡＧ（４ｂ）を形成する。
【０１２３】
ここでは、メモリセルＭＣとアシストゲートトランジスタＡＧＴが同じ構造を有する場合を説明する。
【０１２４】
この場合、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の半導体層２ａ，２ｂ，２ｃの表面（第３の方向にある側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う記録層（例えば、電荷蓄積層）を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層（ゲート電極層）を形成する。
【０１２５】
そして、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向にある側面において第１の方向に延び、上面から見たときに第３の方向に延びるワード線ＷＬ（４ａ）及びアシストゲート電極ＡＧ（４ｂ）がそれぞれ形成される。
【０１２６】
次に、図１７に示すように、ＰＥＰ及びＲＩＥを用いて、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を貫通する配線溝を形成する。そして、この配線溝内に導電材料を満たし、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の各半導体層に電気的に接続されるソース電極（共通電極）ＳＬを形成する。
【０１２７】
次に、図１８に示すように、ＰＥＰ及びＲＩＥを用いて、梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）のパターニングを行う。その結果、梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）は、第２の方向に二列に並び、第３の方向に千鳥配置される。
【０１２８】
このパターニングでは、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第１の方向にある表面上に存在する導電材料のみを除去すればよい。即ち、アシストゲート電極ＡＧ（４ｂ）の加工難易度が低く、かつ、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間に残渣が発生することもない。
【０１２９】
尚、本例では、梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）のパターニングを二段階（図１６及び図１８）に分けて行っている。その理由は、図１６のパターニングでのエッチング深さと、図１８のパターニングでのエッチング深さとが異なるからである。
【０１３０】
即ち、図１６では、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の間にある導電材料を、それらの間にある溝の底面（半導体基板１の表面）までエッチングする必要があるのに対し、図１８では、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３上に存在する導電材料のみを除去すればよいからである。
【０１３１】
但し、これらのパターニングを一つにまとめても構わない。即ち、図１６のパターニングと同時に、図１８のパターニングを行ってもよい。
【０１３２】
次に、図１９に示すように、ノーマリオンチャネルを形成するための不純物のイオン注入を行い、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の各半導体層内に不純物領域１０を形成する。
【０１３３】
この不純物領域１０は、イオン注入したくない領域をレジストパターンで覆い、このレジストパターンと梁５ａ，５ｂ側に存在するアシストゲート電極ＡＧ（４ｂ）とをマスクにして、セルフアラインで形成することができる。
【０１３４】
例えば、ワード線ＷＬ（４ａ）上をレジストパターンで覆えば、メモリセルＭＣが形成される領域にイオン注入が行われることはない。
【０１３５】
図１９の例は、ワード線ＷＬ（４ａ）上、ソース電極ＳＬ上、ソース電極１０側のアシストゲートＡＧ（４ｂ）上、及び、梁５ａ，５ｂ上を、それぞれレジストパターンで覆った場合を示している。即ち、不純物領域１０は、ノーマリオンチャネルを形成したい部分のみに形成される。
【０１３６】
但し、このイオン注入により、同時に、梁５ａ，５ｂを低抵抗化するための不純物領域や、ソース電極ＳＬ側の半導体層を低抵抗化するための不純物領域などを形成しても構わない。また、メモリセルＭＣが微細化されると、ソース／ドレイン拡散層が存在しなくてもメモリストリングとして機能するフリンジ効果が発生するため、メモリセルＭＣ内にはイオン注入を行わないのが望ましい。
【０１３７】
尚、図２０は、梁５ａ，５ｂを低抵抗化するための不純物領域８と、ノーマリオンチャネルとなる不純物領域１０とを同時に形成する例を示している。
【０１３８】
ここで使用する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１３９】
次に、図２１に示すように、アシストゲート電極ＡＧ（４ｂ）に接続されるアシストゲート線コンタクト部（プラグ）６、さらに、梁５内の各半導体層２ａ，２ｂ，２ｃに独立に接続されるビット線／ソース線コンタクト部（プラグ）７を形成する。
【０１４０】
また、ビット線ＢＬ、ソース線ＳＬ及びアシストゲート線ＡＧＬを形成することにより、図３乃至図１０の装置が完成する。
【０１４１】
尚、上述の例では、ノーマリオンチャネルとしての不純物領域１０は、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を形成した後に、イオン注入によりセルフアラインで形成される。
【０１４２】
しかし、各フィン型積層構造を構成する半導体層の数（積層数）が増えてくると、全ての半導体層内にイオン注入により不純物領域１０を形成することが難しくなる。
【０１４３】
そこで、例えば、１つの半導体層を形成する度にイオン注入を行い、フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を形成する前に、予め、ノーマリオンチャネルとしての不純物領域１０を形成しておくことも可能である。
【０１４４】
例えば、図２２に示すように、各半導体層２ａ，２ｂ，２ｃを形成した直後に、イオン注入を行い、各半導体層２ａ，２ｂ，２ｃ内に不純物領域１０を予め形成する。
【０１４５】
この後、図１３に示す階段加工、及び、図１４に示すパターニングを行うと、例えば、図２３に示すように、ノーマリオンチャネルとしての不純物領域１０を有するフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３が形成される。
【０１４６】
(5) その他
本実施例においては、ノーマリオンチャネルは、各半導体層内に不純物領域を設けることにより実現したが、不純物領域を設けなくても、例えば、各フィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタが、いわゆるフリンジ効果によりノーマリオンとなる現象を利用することも可能である。
【０１４７】
３． 変形例
変形例のいくつかについて説明する。
【０１４８】
以下では、上述の実施例と異なる部分について説明する。
【０１４９】
(1) 第１の変形例
図２４は、第１の変形例を示している。
【０１５０】
この変形例は、上述の実施例と比べると、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴと、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴの位置が互いに入れ替わった点に特徴を有する。
【０１５１】
即ち、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。また、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴは、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共有されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１５２】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１５３】
(2) 第２の変形例
図２５は、第２の変形例を示している。
【０１５４】
この変形例は、上述の実施例と比べると、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴのレイアウトが異なる。
【０１５５】
即ち、上述の実施例では、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。これに対し、この変形例では、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に三列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１５６】
このように、アシストゲート電極ＡＧ（４ｂ）の列数を増やしても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１５７】
但し、ノーマリオンチャネルやフリンジ効果を利用する場合、フィン型積層構造は、最低二列のアシストゲート電極ＡＧ（４ｂ）により選択可能であるため、高集積化の観点からすれば、実施例に示すように、二列にするのが望ましい。
【０１５８】
(3) 第３の変形例
図２６は、第３の変形例を示している。
【０１５９】
この変形例は、上述の実施例と比べると、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴのレイアウトと、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴのレイアウトとを同じにした点に特徴を有する。
【０１６０】
即ち、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。同様に、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴも、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１６１】
尚、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）及びソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）は、共に、第２の方向に二列に並んで配置されていれば、互いに同じレイアウトを有していなくてもよい。
【０１６２】
例えば、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）とソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）とは、ミラー対称にレイアウトされていてもよい。
【０１６３】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１６４】
(4) 第４の変形例
図２７は、第４の変形例を示している。
【０１６５】
この変形例は、上述の実施例と比べると、１つのフィン型積層構造を選択するためのアシストゲートトランジスタＡＧＴを構成する二列のアシストゲート電極ＡＧ（４ｂ）のうちの一列が、梁５ａ，５ｂ側（ドレイン側）にあり、もう一列が、ソース電極ＳＬ側にある点に特徴を有する。
【０１６６】
また、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通のアシストゲート電極ＡＧ（４ｂ）については、梁５ａ，５ｂ側に一列設け、ソース電極ＳＬ側にも一列設ける。結果として、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）は、二列となり、ソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）も、二列となる。
【０１６７】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１６８】
(5) 第５の変形例
図２８は、第５の変形例を示している。
【０１６９】
この変形例は、上述の第３及び第４の変形例の組み合わせである。
【０１７０】
即ち、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通のアシストゲート電極ＡＧ（４ｂ）とを備える。結果として、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）は、三列となる。
【０１７１】
同様に、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴも、第２の方向に二列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３に共通のアシストゲート電極ＡＧ（４ｂ）とを備える。結果として、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）も、三列となる。
【０１７２】
このような構造においても、実施例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１７３】
(6) 第６の変形例
図２９及び図３０は、第６の変形例を示している。尚、図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。
【０１７４】
この変形例は、上述の実施例と比べると、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内にノーマリオンチャネル（不純物領域やフリンジ効果などによりノーマリオン状態となるアシストゲートトランジスタＡＧＴ）が形成されていない点に特徴を有する。
【０１７５】
これに伴い、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３のうちの１つを選択するためのアシストゲート電極ＡＧ（４ｂ）が最低四列に変更される。それ以外の構成については、上述の実施例と同じである。
【０１７６】
この場合、各半導体層２ａ，２ｂ，２ｃ内のアシストゲートトランジスタＡＧＴのチャネルのオン（導通状態）／オフ（非導通状態）は、ダブルゲート構造のアシストゲート電極ＡＧ及びシングルゲート構造のアシストゲート電極ＡＧの双方によって制御される。
【０１７７】
例えば、フィン型積層構造Ｆｉｎ１内の各半導体層２ａ，２ｂ，２ｃ内のチャネルのオン／オフは、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面を覆うダブルゲート構造のアシストゲート電極Ａ１，Ａ２、及び、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面のうちの１つを覆うシングルゲート構造のアシストゲート電極Ａ３〜Ａ６によって制御される。
【０１７８】
そこで、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３のうちの１つを選択する動作は、以下のように制御する。
【０１７９】
例えば、フィン型積層構造Ｆｉｎ１を選択する場合、図３１に示すように、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面を覆うダブルゲート構造のアシストゲート電極ＡＧ（Ａ１，Ａ２）にオン電位（例えば、“Ｈ”レベル）を与える。
【０１８０】
また、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面のうちの１つを覆うシングルゲート構造のアシストゲート電極ＡＧ（Ａ３，Ａ６）にもオン電位を与える。
【０１８１】
さらに、フィン型積層構造Ｆｉｎ１の第３の方向にある２つの側面のうちの１つを覆うシングルゲート構造のアシストゲート電極ＡＧ（Ａ４，Ａ５）にオフ電位（例えば、“Ｌ”レベル）を与える。
【０１８２】
この時、選択されたフィン型積層構造Ｆｉｎ１については、アシストゲート電極ＡＧ（Ａ１，Ａ２，Ａ３，Ａ６）に与えられたオン電位により、各半導体層２ａ，２ｂ，２ｃ内にオンチャネル（電流パス）が形成される。
【０１８３】
また、非選択のフィン型積層構造Ｆｉｎ０については、アシストゲート電極ＡＧ（Ａ４）に与えられたオフ電位により電流パスが遮断されるため、各半導体層２ａ，２ｂ，２ｃ内にメモリセルＭＣから梁５ａまでの電流パスが形成されることはない。
【０１８４】
同様に、非選択のフィン型積層構造Ｆｉｎ２についても、アシストゲート電極ＡＧ（Ａ５）に与えられたオフ電位により電流パスが遮断されるため、各半導体層２ａ，２ｂ，２ｃ内にメモリセルＭＣから梁５ａまでの電流パスが形成されることはない。
【０１８５】
以上のように、複数のフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内にノーマリオンチャネルを設けなくても、アシストゲート電極ＡＧ（４ｂ）を最低四列設けることにより、１つのフィン型積層構造を選択することが可能である。
【０１８６】
この変形例によれば、例えば、ノーマリオンチャネルとしての不純物領域をフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層２ａ，２ｂ，２ｃ内に形成する必要がなくなるため、製造プロセスの簡略化による製造コストの低減を図ることができる。また、本例によれば、微細化された領域内にイオン注入を行う必要がないため、不純物領域内の不純物が拡散し、他の領域に悪影響を与える事態を考慮しなくてよい。
【０１８７】
但し、アシストゲート電極ＡＧ（４ｂ）を四列以上設ける必要があるため、メモリセルアレイに必要とされる面積に関しては、上述の実施例よりも大きくなる。そこで、実施例の構造を採用するか、この変形例の構造を採用するかは、半導体メモリのメモリ容量や、製造上の信頼性などを考慮して決定する。
【０１８８】
(7) 第７の変形例
図３２は、第７の変形例を示している。
【０１８９】
この変形例は、第６の変形例のさらなる変形例である。
【０１９０】
この変形例が第６の変形例と異なる点は、梁５ａ，５ｂ側（ドレイン側）のアシストゲートトランジスタＡＧＴのレイアウトと、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴのレイアウトとを同じにした点に特徴を有する。
【０１９１】
即ち、梁５ａ，５ｂ側のアシストゲートトランジスタＡＧＴは、第２の方向に四列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。同様に、ソース電極ＳＬ側のアシストゲートトランジスタＡＧＴも、第２の方向に四列に並び、第３の方向に千鳥配置されるアシストゲート電極ＡＧ（４ｂ）を備える。
【０１９２】
尚、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）及びソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）は、共に、第２の方向に四列に並んで配置されていれば、互いに同じレイアウトを有していなくてもよい。
【０１９３】
例えば、梁５ａ，５ｂ側のアシストゲート電極ＡＧ（４ｂ）とソース電極ＳＬ側のアシストゲート電極ＡＧ（４ｂ）とは、ミラー対称にレイアウトされていてもよい。
【０１９４】
このような構造においても、第６の変形例と同様のフィン型積層構造の選択方法により、１つのフィン型積層構造を選択可能である。
【０１９５】
(8) その他の変形例
メモリセルとして、電荷蓄積層を有するフラッシュメモリセルを用い、かつ、メモリストリングとして、直列接続された複数のメモリセルを備えるＮＡＮＤストリングを用いる場合、各メモリセル間には、拡散層を形成してもよいし、形成しなくてもよい。
【０１９６】
また、上述の実施例及び各変形例において、ソース電極の位置とドレイン電極の位置とは、互いに入れ替えることも可能である。また、梁については、上述の実施例及び各変形例において必須ではない。但し、梁は、フィン型積層構造の倒壊防止などの効果を有するため、これを有するのが望ましい。
【０１９７】
例えば、図３３に示すように、メモリストリングＮａ，Ｎｂ，Ｎｃの第２の方向の両端をそれぞれ梁５ａ，５ｂ，５ｃにより支えることも可能である。この場合においても、当然に、ソース線（ソース電極）ＳＬの位置とビット線（ドレイン電極）ＢＬの位置とを、互いに入れ替えることが可能である。
【０１９８】
また、図３４乃至図３６に示すように、メモリストリングＮａ，Ｎｂ，Ｎｃの第２の方向の一端を梁５ｄにより支え、メモリストリングＮａ，Ｎｂ，Ｎｃの第２の方向の他端を電極（例えば、半導体層）１１に接続することも可能である。
【０１９９】
ここで、図３５は、図３４の一部分の平面図、図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。
【０２００】
本例において、電極１１は、例えば、フィン型積層構造毎に設けられ、コンタクトプラグ１２に接続される。電極１１が半導体層から構成されるとき、半導体層は、不純物領域や金属シリサイドなどにより低抵抗化されているのが望ましい。
【０２０１】
尚、梁５ｄをドレイン電極とし、電極１１をソース電極としてもよいし、梁５ｄをソース電極とし、電極１１をドレイン電極としてもよい。
【０２０２】
さらに、各フィン型積層構造内の１つの半導体層を選択する手段としては、上述の実施例や各変形例に示すように、梁の一端を階段形状にすることにより実現することも可能であるし、また、以下のように、レイヤーセレクトトランジスタを用いることにより実現することも可能である。
【０２０３】
図３７は、レイヤーセレクトトランジスタを用いる変形例を示している。
【０２０４】
この変形例では、梁５ａ，５ｂ内の各半導体層２ａ，２ｂ，２ｃに対して共通に１つのビット線コンタクト部（プラグ）７を設け、複数のメモリストリングＮａ，Ｎｂ，Ｎｃ
のうちの１つ、即ち、複数の半導体層２ａ，２ｂ，２ｃのうちの１つを選択する機能は、レイヤーセレクトトランジスタＬＳＴａ、ＬＳＴｂ，ＬＳＴｃにより実現する。
【０２０５】
レイヤーセレクトトランジスタＬＳＴａは、梁５ａ，５ｂ内の最下層としての半導体層２ａ、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮａが形成される半導体層２ａにおいて、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴａは、それ以外の半導体層２ｂ，２ｃでは、スイッチとして機能する。
【０２０６】
また、レイヤーセレクトトランジスタＬＳＴｂは、梁５ａ，５ｂ内の中間層としての半導体層２ｂ、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｂが形成される半導体層２ｂにおいて、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｂは、それ以外の半導体層２ａ，２ｃでは、スイッチとして機能する。
【０２０７】
さらに、レイヤーセレクトトランジスタＬＳＴｃは、梁５ａ，５ｂ内の最上層としての半導体層２ｃ、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｃが形成される半導体層２ｃにおいて、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｃは、それ以外の半導体層２ａ，２ｂでは、スイッチとして機能する。
【０２０８】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのノーマリオン状態は、例えば、梁５ａ，５ｂ内の各半導体層内に、不純物領域１３ａ，１３ｂ，１３ｃを選択的に形成することにより実現可能である。
【０２０９】
この場合、例えば、メモリストリングＮａを選択するときは、レイヤーセレクトトランジスタＬＳＴａがオフ状態、レイヤーセレクトトランジスタＬＳＴｂ，ＬＳＴｃがオン状態になる電位をセレクトゲート電極ＳＧに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタＬＳＴａがオフ状態であるため、メモリストリングＮｂ，Ｎｃは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタＬＳＴａがノーマリオンであるため、メモリストリングＮａが選択される。
【０２１０】
同様の原理により、メモリストリングＮｂ，Ｎｃについても、独立に選択することが可能である。
【０２１１】
尚、以上の構成以外については、図３乃至図１０の装置と同じであるため、ここでの説明を省略する。また、材料例についても、実施例で説明した通りである。
【０２１２】
また、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、メモリセルＭＣと同様に、記録層３と、ゲート電極４ｂとから構成されていてもよいし、これに代えて、メモリセルＭＣとは異なる構造を有していてもよい。
【０２１３】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃがメモリセルＭＣと異なる構造を有するとき、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、例えば、ＭＯＳ構造を有するトランジスタから構成することができる。
【０２１４】
尚、BOX(Bottom Oxide)は、素子分離絶縁層であり、９ａ，９ｂ，９ｃは、半導体層２a，２ｂ，２ｃを絶縁する絶縁層である。
【０２１５】
この構造によれば、１つのフィン型積層構造内の複数のメモリストリングのうちの１つを選択するために、半導体層２ａ，２ｂ，２ｃの積層数に応じたコンタクト部を設ける必要がない。例えば、図３乃至図１０の例では、３つの半導体層２ａ，２ｂ，２ｃに対して３つのコンタクト部（プラグ）を設けていたのに対し、本例では、３つの半導体層２ａ，２ｂ，２ｃに対して共通に１つのコンタクト部（プラグ）を設ければよい。
【０２１６】
即ち、本例によれば、メモリストリングの積層数に係わらず各半導体層に対するコンタクト部は１つ設ければよいため、メモリストリングの積層数を増やしてメモリ容量の増大を図っても、コンタクト部の面積が増大することはない。従って、メモリ容量の増大と共にチップ面積の縮小にも貢献できる。
【０２１７】
４． 動作
実施形態に係わる不揮発性半導体記憶装置の動作の例を説明する。
【０２１８】
以下の説明では、書き込み／読み出しの対象は、図３（実施例）のフィン型積層構造Ｆｉｎ０内のメモリストリングＮａ，Ｎｂ，Ｎｃとする。
【０２１９】
メモリストリングＮａ，Ｎｂ，Ｎｃは、直列接続された複数のメモリセルを備えるＮＡＮＤストリングとし、各メモリセルは、電荷蓄積層を有するＦＥＴ（フラッシュメモリセル）であるものとする。
【０２２０】
・ 書き込み動作の例は、以下の通りである。
まず、ビット線ＢＬ及びソース線ＳＬに接地電位を印加した状態で、全てのワード線ＷＬに第１の正のバイアスを印加する。この時、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルとなる半導体層２ａ，２ｂ，２ｃに、Ｎ型不純物の蓄積領域が形成される。
【０２２１】
次に、選択されたフィン型積層構造Ｆｉｎ０に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、フィン型積層構造Ｆｉｎ０内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオンにする。また、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に対応するアシストゲート線ＡＧＬの電位を“Ｌ”にし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオフにする。
【０２２２】
ここで、“Ｈ”とは、トランジスタ（ＦＥＴ）をオンにするための電位と定義し、“Ｌ”とは、トランジスタ（ＦＥＴ）をオフにするための電位と定義する。以下、同じ。
【０２２３】
この後、書き込み対象となる選択されたメモリセルのワード線（コントロールゲート電極）ＷＬ-selectに、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加する。
【０２２４】
本例においては、選択されたフィン型積層構造Ｆｉｎ０内の全てのメモリストリングＮａ，Ｎｂ，Ｎｃに対してパラレルに書き込みを行うことが可能である。このため、ビット線ＢＬからフィン型積層構造Ｆｉｎ０内のメモリストリングＮａ，Ｎｂ，Ｎｃのチャネルにプログラムデータ“０”／“１”を転送する。
【０２２５】
この時、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のメモリストリングＮａ，Ｎｂ，Ｎｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止(inhibit)される。
【０２２６】
これに対し、選択されたフィン型積層構造Ｆｉｎ０では、ダブルゲート構造のアシストゲートトランジスタＡＧＴがオンであるため、プログラムデータ“０”／“１”は、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルに転送される。
【０２２７】
プログラムデータが“０”のとき、例えば、チャネルは、正の電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されると、容量カップリングによりチャネル電位が少し上昇すると、ビット線ＢＬ側のアシストゲートトランジスタＡＧＴがカットオフ状態になる。
【０２２８】
従って、プログラムデータ“０”が転送されたメモリストリングでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される（“０”−プログラミング）。
【０２２９】
これに対し、プログラムデータが“１”のとき、例えば、チャネルは、接地電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、ビット線ＢＬ側のアシストゲートトランジスタＡＧＴがカットオフ状態になることはない。
【０２３０】
従って、プログラムデータ“１”が転送されたメモリストリングでは、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される（“１”−プログラミング）。
【０２３１】
・ 消去動作の例は、以下の通りである。
消去動作は、例えば、選択された１つ以上のフィン型積層構造内のメモリストリングＮａ，Ｎｂ，Ｎｃに対して同時に行うことができる。
【０２３２】
まず、ビット線ＢＬ及びソース線ＳＬに接地電位を印加し、ワード線ＷＬに第１の負のバイアスを印加する。この時、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルとなる半導体層２ａ，２ｂ，２ｃに、Ｐ型不純物の蓄積領域が形成される。
【０２３３】
また、消去対象となる選択された１つ以上のフィン型積層構造に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、選択された１つ以上のフィン型積層構造に対応するダブルゲート構造のアシストゲートトランジスタＡＧＴをオンにする。
【０２３４】
そして、全てのワード線ＷＬに第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
【０２３５】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０２３６】
・ 読み出し動作の例は、以下の通りである。
まず、ビット線ＢＬを読み出し回路に接続し、ソース線ＳＬに接地電位を印加する。
【０２３７】
次に、選択されたフィン型積層構造Ｆｉｎ０に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、フィン型積層構造Ｆｉｎ０内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオンにする。また、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に対応するアシストゲート線ＡＧＬの電位を“Ｌ”にし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のダブルゲート構造のアシストゲートトランジスタＡＧＴをオフにする。
【０２３８】
この後、ワード線ＷＬに第１の正のバイアスを印加する。第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。
【０２３９】
そして、メモリストリングＮａ，Ｎｂ，Ｎｃに対して、ソース線ＳＬ側のメモリセルからビット線ＢＬ側のメモリセルに向かって、順次データの読み出しを行う。
【０２４０】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０２４１】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線ＢＬに流れる電流変化などを検出することにより、読み出しを行うことができる。
【０２４２】
尚、本例では、選択されたフィン型積層構造Ｆｉｎ０内の全てのメモリストリングＮａ，Ｎｂ，Ｎｃに対してパラレルに読み出しを行うことが可能である。
【０２４３】
５． クロスポイント型メモリセルアレイ
上述の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするＦＥＴ（例えば、電荷蓄積層を有するフラッシュメモリセル）であったが、これに限定されることはない。
【０２４４】
例えば、第１及び第２のフィン型積層構造を互いに交差させ、第１のフィン型積層構造内の電気伝導層と第２のフィン型積層構造内の電気伝導層との間に２端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。
【０２４５】
この場合、メモリセルは、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。また、電気伝導層としては、上述の実施例における低抵抗化技術が適用された半導体層や、金属層などを採用することができる。
【０２４６】
図３８は、クロスポイント型メモリセルアレイを実現する不揮発性半導体記憶装置の斜視図、図３９は、図３８の装置の平面図である。
【０２４７】
半導体基板（例えば、Ｓｉ基板）１上には、互いに交差する第１のフィン型積層構造と第２のフィン型積層構造が配置される。
【０２４８】
第１のフィン型積層構造は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数の電気伝導層（半導体層、金属層など）２１ａ，２１ｂ，２１ｃを備える。
【０２４９】
第２のフィン型積層構造は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第３の方向に延びる複数の電気伝導層（半導体層、金属層など）２２ａ，２２ｂ，２２ｃを備える。
【０２５０】
本例では、第１の方向に積み重ねられる電気伝導層の数は、第１及び第２のフィン型積層構造共に、３つであるが、これに限られない。即ち、第１の方向に積み重ねられる電気伝導層の数は、２つ以上であればよい。
【０２５１】
尚、第１の方向に積み重ねられる電気伝導層の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２５２】
第１のフィン型積層構造内の複数の電気伝導層２１ａ，２１ｂ，２１ｃは、ワード線ＷＬ／ビット線ＢＬとして機能する。同様に、第２のフィン型積層構造内の複数の電気伝導層２２ａ，２２ｂ，２２ｃも、ワード線ＷＬ／ビット線ＢＬとして機能する。
【０２５３】
例えば、図４０及び図４１に示すように、第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）と、第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）との間には、２端子型のメモリセルＭＣが配置される。
【０２５４】
メモリセルは、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化素子、例えば、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。
【０２５５】
第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）の第２の方向の両端には、第３の方向に延びる梁５ａ，５ｂが接続される。例えば、梁５ａ，５ｂは、第１のフィン型積層構造と同じ構造を有する。
【０２５６】
同様に、第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）の第３の方向の両端には、第２の方向に延びる梁５ｃ，５ｄが接続される。例えば、梁５ｃ，５ｄは、第２のフィン型積層構造と同じ構造を有する。
【０２５７】
梁５ａ〜５ｄは、第１及び第２のフィン型積層構造を固定し、その倒壊を防止するために付加される。第１のフィン型積層構造に接続される梁５ａ，５ｂの第２の方向の幅は、第１のフィン型積層構造の第３の方向の幅、即ち、複数の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）の第３の方向の幅よりも広いのが望ましい。
【０２５８】
また、第２のフィン型積層構造に接続される梁５ｃ，５ｄの第３の方向の幅は、第２のフィン型積層構造の第２の方向の幅、即ち、複数の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）の第２の方向の幅よりも広いのが望ましい。
【０２５９】
第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）と梁５ａ，５ｂとの間には、アシストゲートトランジスタＡＧＴが配置される。第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）と梁５ｃ，５ｄとの間にも、アシストゲートトランジスタＡＧＴが配置される。
【０２６０】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【０２６１】
第１のフィン型積層構造の梁５ａ，５ｂの第３の方向の端部には、複数の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択するための機能（階層選択部）が付加されている。例えば、梁５ａ，５ｂの第３の方向の端部は、階段形状を有し、第１のフィン型積層構造内の複数の電気伝導層２１ａ，２１ｂ，２１ｃに対して、独立に、コンタクトプラグ７が接続される。これにより、複数の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択することができる。
【０２６２】
また、第２のフィン型積層構造の梁５ｃ，５ｄの第２の方向の端部には、複数の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択するための機能（階層選択部）が付加されている。例えば、梁５ｃ，５ｄの第２の方向の端部は、階段形状を有し、第２のフィン型積層構造内の複数の電気伝導層２２ａ，２２ｂ，２２ｃに対して、独立に、コンタクトプラグ７が接続される。これにより、複数の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択することができる。
【０２６３】
尚、第１のフィン型積層構造内の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択する機能及び第２のフィン型積層構造内の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択する機能は、それぞれ、レイヤーセレクトトランジスタ（図３７参照）ＬＳＴにより実現してもよい。
【０２６４】
本例では、第１及び第２のフィン型積層構造の数は、それぞれ４つであるが、これに限られない。即ち、第１及び第２のフィン型積層構造の数は、２つ以上であればよい。
【０２６５】
尚、第１及び第２のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２６６】
また、本例では、第１のフィン型積層構造の２つの梁５ａ，５ｂに接続されるコンタクトプラグ７は、梁５ａ，５ｂに対して同じ側に配置されるが、図４２に示すように、梁５ａ，５ｂに対して異なる側に配置してもよい。同様に、第２のフィン型積層構造の２つの梁５ｃ，５ｄに接続されるコンタクトプラグ７についても、梁５ｃ，５ｄに対して同じ側に配置されるが、図４２に示すように、梁５ｃ，５ｄに対して異なる側に配置してもよい。
【０２６７】
結果として、不揮発性半導体記憶装置の平面形状は、卍型となる。
【０２６８】
さらに、本例では、階層選択部（本例では、階段形状）は、第１及び第２のフィン型積層構造に接続される梁５ａ，５ｂ，５ｃ，５ｄのそれぞれ設けられるが、図４３及び図４４に示すように、第１及び第２のフィン型積層構造の一方のみに階層選択部を設けることによっても、クロスポイント型メモリセルアレイを動作させることが可能である。
【０２６９】
尚、電気伝導層２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ及び梁５ａ〜５ｄについては、不純物領域や金属シリサイドにより低抵抗化されているのが望ましい。
【０２７０】
６． むすび
実施形態によれば、不揮発性半導体記憶装置の高集積化を図ることができる。
【０２７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２７２】
１： 半導体基板、 ２ａ，２ｂ，２ｃ： 半導体層、 ３： 記録層、 ４ａ，４ｂ： ゲート電極、 ５ａ，５ｂ： 梁、 ６，７，１２： コンタクトプラグ、 ８，１０，１３ａ〜１３ｃ： 不純物領域、 ９ａ，９ｂ，９ｃ： 絶縁層、 １１： 電極、 Ｆｉｎ０〜Ｆｉｎ３： フィン型積層構造、 Ｎａ，Ｎｂ，Ｎｃ： メモリストリング、 ＭＣ： メモリセル、 ＷＬ： ワード線、 ＢＬ： ビット線、 ＳＬ： ソース線、 ＡＧＴ： アシストゲートトランジスタ、 ＡＧＬ： アシストゲート線、 ＬＳＴａ，ＬＳＴｂ，ＬＳＴｃ： レイヤーセレクトトランジスタ、 ＳＧ： セレクトゲート電極。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に並ぶ第１乃至第３のフィン型積層構造と、
前記第１のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第１の表面を、それぞれ覆う第１のアシストゲート電極を含む第１のアシストゲートトランジスタと、
前記第２のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第２の表面を、それぞれ覆う第２のアシストゲート電極を含む第２のアシストゲートトランジスタと、
前記第３のフィン型積層構造の前記第３の方向にある前記第１及び第２の表面、前記第１のフィン型積層構造の前記第３の方向にある前記第２の表面、並びに、前記第２のフィン型積層構造の前記第３の方向にある前記第１の表面を、それぞれ覆う第３のアシストゲート電極を含む第３のアシストゲートトランジスタとを具備し、
前記第１乃至第３のフィン型積層構造は、それぞれ、前記第１の方向に積み重ねられる第１及び第２の半導体層を備え、
前記第１及び第２のアシストゲート電極は、前記第３の方向に並んで配置され、前記第３のフィン型積層構造の前記第１の方向にある表面上で互いに分断され、
前記第１のアシストゲートトランジスタは、前記第１のフィン型積層構造内においてダブルゲート構造を有し、前記第３のフィン型積層構造内においてシングルゲート構造を有し、前記第２のアシストゲートトランジスタは、前記第２のフィン型積層構造内において前記ダブルゲート構造を有し、前記第３のフィン型積層構造内において前記シングルゲート構造を有し、前記第３のアシストゲートトランジスタは、前記第３のフィン型積層構造内において前記ダブルゲート構造を有し、前記第１及び第２のフィン型積層構造内において前記シングルゲート構造を有する
不揮発性半導体記憶装置。
【請求項２】
前記第１及び第２のアシストゲート電極間にある前記第３のフィン型積層構造内の前記第１及び第２の半導体層は、前記第１及び第２のアシストゲート電極の電位に依存しないノーマリオンチャネルとして機能し、
前記第３のアシストゲート電極の前記第３の方向にある前記第１及び第２のフィン型積層構造内の前記第１及び第２の半導体層は、前記第３のアシストゲート電極の電位に依存しない前記ノーマリオンチャネルとして機能する
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ノーマリオンチャネルチャネルは、前記第１及び第２の半導体層内に不純物領域を設けることにより実現する請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のアシストゲート電極に挟まれた前記第１のフィン型積層構造内の前記第１及び第２の半導体層は、前記第１のアシストゲート電極の電位に依存するオン／オフチャネルとして機能し、
前記第２のアシストゲート電極に挟まれた前記第２のフィン型積層構造内の前記第１及び第２の半導体層は、前記第２のアシストゲート電極の電位に依存する前記オン／オフチャネルとして機能し、
前記第３のアシストゲート電極に挟まれた前記第３のフィン型積層構造内の前記第１及び第２の半導体層は、前記第３のアシストゲート電極の電位に依存する前記オン／オフチャネルとして機能する
請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１乃至第３のフィン型積層構造の前記第２の方向の一端に接続され、前記第３の方向に延び、前記第１及び第２の半導体層を備える第１の梁をさらに具備する請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１乃至第３のアシストゲート電極は、前記第１の梁と、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルとの間に配置される請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１乃至第３のアシストゲート電極は、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルの前記第１の梁とは反対側に配置される請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１乃至第３のフィン型積層構造を含む積層構造列と、前記第１乃至第３のアシストゲート電極を含む電極アレイとをさらに具備し、
前記電極アレイは、前記積層構造列上において前記第２の方向に２列以上有し、
前記電極アレイの各列は、各電極が前記積層構造列を１つ以上飛ばして前記第３の方向に延びるレイアウトを有する
請求項６又は７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１乃至第３のフィン型積層構造の前記第２の方向の他端に接続され、前記第３の方向に延び、前記第１及び第２の半導体層を備える第２の梁をさらに具備する請求項５に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１乃至第３のフィン型積層構造の前記第２の方向の他端にそれぞれ接続される第１乃至第３の電極をさらに具備する請求項５に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１及び第２のアシストゲート電極は、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルの前記第２の方向の第１の端部側に配置され、前記第３のアシストゲート電極は、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルの前記第２の方向の第２の端部側に配置される請求項１に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１乃至第３のフィン型積層構造を貫通し、前記第１及び第２の半導体層に接続される共通電極をさらに具備する請求項１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１乃至第３のアシストゲートトランジスタは、それぞれ、前記第１及び第２の半導体層をチャネルとするＦＥＴである請求項１に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１及び第２のメモリセルは、それぞれ、記録層及びゲート電極を有し、前記第１及び第２の半導体層をチャネルとし、前記記録層の状態により閾値が変化するＦＥＴである請求項１に記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１及び第２の半導体層の間に配置され、前記第３の方向に延びる第３の半導体層をさらに具備し、
前記第１のメモリセルは、前記第１及び第３の半導体層間に配置される抵抗変化素子であり、前記第２のメモリセルは、前記第２及び第３の半導体層間に配置される抵抗変化素子である請求項１に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１のフィン型積層構造の前記第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第１の表面を、それぞれ覆う第４のアシストゲート電極を含む第４のアシストゲートトランジスタと、
前記第２のフィン型積層構造の前記第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第２の表面を、それぞれ覆う第５のアシストゲート電極を含む第５のアシストゲートトランジスタと、
前記第３のフィン型積層構造の前記第１及び第２の表面、前記第１のフィン型積層構造の前記第２の表面、並びに、前記第２のフィン型積層構造の前記第１の表面を、それぞれ覆う第６のアシストゲート電極を含む第６のアシストゲートトランジスタとを具備し、
前記第４及び第５のアシストゲート電極は、前記第３の方向に並んで配置され、前記第３のフィン型積層構造の前記第１の方向にある表面上で互いに分断され、
前記第４のアシストゲートトランジスタは、前記第１のフィン型積層構造内においてダブルゲート構造を有し、前記第３のフィン型積層構造内においてシングルゲート構造を有し、前記第５のアシストゲートトランジスタは、前記第２のフィン型積層構造内において前記ダブルゲート構造を有し、前記第３のフィン型積層構造内において前記シングルゲート構造を有し、前記第６のアシストゲートトランジスタは、前記第３のフィン型積層構造内において前記ダブルゲート構造を有し、前記第１及び第２のフィン型積層構造内において前記シングルゲート構造を有する
請求項１に記載の不揮発性半導体記憶装置。
【請求項１７】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記第１乃至第３のアシストゲート電極は、前記第１乃至第３のフィン型積層構造間のスペースを満たす導電材料を形成した後の第１及び第２のエッチングにより形成され、
前記第１のエッチングは、前記第１乃至第３のフィン型積層構造間の前記導電材料を選択的に除去し、前記第２のエッチングは、前記第１乃至第３のフィン型積層構造の前記第１の方向にある表面上の前記導電材料を選択的に除去する
不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記不純物領域は、前記第１乃至第３のアシストゲート電極を形成した後に、前記第１乃至第３のアシストゲート電極をマスクにして、セルフアラインにより前記第１乃至第３のフィン型積層構造内の前記第１及び第２の半導体層内に、不純物をイオン注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１９】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の半導体層内の前記不純物領域は、前記第１の半導体層を形成した後、前記第２の半導体層を形成する前に、前記第１の半導体層内に不純物をイオン注入することにより形成され、
前記第２の半導体層内の前記不純物領域は、前記第２の半導体層を形成した後に、前記第２の半導体層内に不純物をイオン注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項２０】
請求項１２に記載の不揮発性半導体記憶装置の製造方法において、
前記共通電極は、前記第１及び第２の半導体層を貫通する配線溝を形成した後に前記配線溝内に導電材料を満たすことにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に並ぶ第１乃至第３のフィン型積層構造と、
前記第１のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第１の表面を、それぞれ覆う第１のアシストゲート電極を含む第１のアシストゲートトランジスタと、
前記第２のフィン型積層構造の前記第３の方向にある第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第３の方向にある第２の表面を、それぞれ覆う第２のアシストゲート電極を含む第２のアシストゲートトランジスタと、
前記第３のフィン型積層構造の前記第３の方向にある前記第１及び第２の表面、前記第１のフィン型積層構造の前記第３の方向にある前記第２の表面、並びに、前記第２のフィン型積層構造の前記第３の方向にある前記第１の表面を、それぞれ覆う第３のアシストゲート電極を含む第３のアシストゲートトランジスタとを具備し、
前記第１乃至第３のフィン型積層構造は、それぞれ、前記第１の方向に積み重ねられる第１及び第２の半導体層を備え、
前記第１及び第２のアシストゲート電極は、前記第３の方向に並んで配置され、前記第３のフィン型積層構造の前記第１の方向にある表面上で互いに分断され、
前記第１のアシストゲートトランジスタは、前記第１のフィン型積層構造内においてダブルゲート構造を有し、前記第３のフィン型積層構造内においてシングルゲート構造を有し、前記第２のアシストゲートトランジスタは、前記第２のフィン型積層構造内において前記ダブルゲート構造を有し、前記第３のフィン型積層構造内において前記シングルゲート構造を有し、前記第３のアシストゲートトランジスタは、前記第３のフィン型積層構造内において前記ダブルゲート構造を有し、前記第１及び第２のフィン型積層構造内において前記シングルゲート構造を有する
不揮発性半導体記憶装置。
【請求項２】
前記第１及び第２のアシストゲート電極間にある前記第３のフィン型積層構造内の前記第１及び第２の半導体層は、前記第１及び第２のアシストゲート電極の電位に依存しないノーマリオンチャネルとして機能し、
前記第３のアシストゲート電極の前記第３の方向にある前記第１及び第２のフィン型積層構造内の前記第１及び第２の半導体層は、前記第３のアシストゲート電極の電位に依存しない前記ノーマリオンチャネルとして機能する
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ノーマリオンチャネルチャネルは、前記第１及び第２の半導体層内に不純物領域を設けることにより実現する請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のアシストゲート電極に挟まれた前記第１のフィン型積層構造内の前記第１及び第２の半導体層は、前記第１のアシストゲート電極の電位に依存するオン／オフチャネルとして機能し、
前記第２のアシストゲート電極に挟まれた前記第２のフィン型積層構造内の前記第１及び第２の半導体層は、前記第２のアシストゲート電極の電位に依存する前記オン／オフチャネルとして機能し、
前記第３のアシストゲート電極に挟まれた前記第３のフィン型積層構造内の前記第１及び第２の半導体層は、前記第３のアシストゲート電極の電位に依存する前記オン／オフチャネルとして機能する
請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１乃至第３のフィン型積層構造の前記第２の方向の一端に接続され、前記第３の方向に延び、前記第１及び第２の半導体層を備える第１の梁をさらに具備する請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１乃至第３のアシストゲート電極は、前記第１の梁と、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルとの間に配置される請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１乃至第３のアシストゲート電極は、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルの前記第１の梁とは反対側に配置される請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１乃至第３のフィン型積層構造を含む積層構造列と、前記第１乃至第３のアシストゲート電極を含む電極アレイとをさらに具備し、
前記電極アレイは、前記積層構造列上において前記第２の方向に２列以上有し、
前記電極アレイの各列は、各電極が前記積層構造列を１つ以上飛ばして前記第３の方向に延びるレイアウトを有する
請求項６又は７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１乃至第３のフィン型積層構造の前記第２の方向の他端に接続され、前記第３の方向に延び、前記第１及び第２の半導体層を備える第２の梁をさらに具備する請求項５に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１乃至第３のフィン型積層構造の前記第２の方向の他端にそれぞれ接続される第１乃至第３の電極をさらに具備する請求項５に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１及び第２のアシストゲート電極は、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルの前記第２の方向の第１の端部側に配置され、前記第３のアシストゲート電極は、前記第１乃至第３のフィン型積層構造内の前記第１及び第２のメモリセルの前記第２の方向の第２の端部側に配置される請求項１に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１乃至第３のフィン型積層構造を貫通し、前記第１及び第２の半導体層に接続される共通電極をさらに具備する請求項１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１乃至第３のアシストゲートトランジスタは、それぞれ、前記第１及び第２の半導体層をチャネルとするＦＥＴである請求項１に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１及び第２のメモリセルは、それぞれ、記録層及びゲート電極を有し、前記第１及び第２の半導体層をチャネルとし、前記記録層の状態により閾値が変化するＦＥＴである請求項１に記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１及び第２の半導体層の間に配置され、前記第３の方向に延びる第３の半導体層をさらに具備し、
前記第１のメモリセルは、前記第１及び第３の半導体層間に配置される抵抗変化素子であり、前記第２のメモリセルは、前記第２及び第３の半導体層間に配置される抵抗変化素子である請求項１に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１のフィン型積層構造の前記第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第１の表面を、それぞれ覆う第４のアシストゲート電極を含む第４のアシストゲートトランジスタと、
前記第２のフィン型積層構造の前記第１及び第２の表面、並びに、前記第３のフィン型積層構造の前記第２の表面を、それぞれ覆う第５のアシストゲート電極を含む第５のアシストゲートトランジスタと、
前記第３のフィン型積層構造の前記第１及び第２の表面、前記第１のフィン型積層構造の前記第２の表面、並びに、前記第２のフィン型積層構造の前記第１の表面を、それぞれ覆う第６のアシストゲート電極を含む第６のアシストゲートトランジスタとを具備し、
前記第４及び第５のアシストゲート電極は、前記第３の方向に並んで配置され、前記第３のフィン型積層構造の前記第１の方向にある表面上で互いに分断され、
前記第４のアシストゲートトランジスタは、前記第１のフィン型積層構造内においてダブルゲート構造を有し、前記第３のフィン型積層構造内においてシングルゲート構造を有し、前記第５のアシストゲートトランジスタは、前記第２のフィン型積層構造内において前記ダブルゲート構造を有し、前記第３のフィン型積層構造内において前記シングルゲート構造を有し、前記第６のアシストゲートトランジスタは、前記第３のフィン型積層構造内において前記ダブルゲート構造を有し、前記第１及び第２のフィン型積層構造内において前記シングルゲート構造を有する
請求項１に記載の不揮発性半導体記憶装置。
【請求項１７】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記第１乃至第３のアシストゲート電極は、前記第１乃至第３のフィン型積層構造間のスペースを満たす導電材料を形成した後の第１及び第２のエッチングにより形成され、
前記第１のエッチングは、前記第１乃至第３のフィン型積層構造間の前記導電材料を選択的に除去し、前記第２のエッチングは、前記第１乃至第３のフィン型積層構造の前記第１の方向にある表面上の前記導電材料を選択的に除去する
不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記不純物領域は、前記第１乃至第３のアシストゲート電極を形成した後に、前記第１乃至第３のアシストゲート電極をマスクにして、セルフアラインにより前記第１乃至第３のフィン型積層構造内の前記第１及び第２の半導体層内に、不純物をイオン注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１９】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の半導体層内の前記不純物領域は、前記第１の半導体層を形成した後、前記第２の半導体層を形成する前に、前記第１の半導体層内に不純物をイオン注入することにより形成され、
前記第２の半導体層内の前記不純物領域は、前記第２の半導体層を形成した後に、前記第２の半導体層内に不純物をイオン注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項２０】
請求項１２に記載の不揮発性半導体記憶装置の製造方法において、
前記共通電極は、前記第１及び第２の半導体層を貫通する配線溝を形成した後に前記配線溝内に導電材料を満たすことにより形成される
不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１３−２６２９０（Ｐ２０１３−２６２９０Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５７１５８（Ｐ２０１１−１５７１５８）
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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