【課題】製造プロセスが容易であり、かつ、電流駆動能力の高い半導体基板およびその製造方法を提供することである。
【解決手段】本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。 （もっと読む）

【課題】磁気記憶素子を構成する層を、周辺回路部内で有効に活用する。
【解決手段】実施形態によれば、半導体磁気記憶装置は、セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板を備える。さらに、前記装置は、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子を備える。さらに、前記装置は、前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体を備える。さらに、前記装置は、前記第１の層に電気的に接続された第１及び第２のプラグを備える。さらに、前記第１の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する。 （もっと読む）

【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。 （もっと読む）

【課題】高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３を有する。第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３は、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。第１のアシストゲートトランジスタＡＧＴ１は、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２は、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。 （もっと読む）

【課題】 セル面積を縮小させつつ、コストの増大を抑制する。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、第１の方向Ｘに所定のピッチ２Ｆを有して配置され、第１の方向と直交する第２の方向Ｙに延在された第１及び第２のゲート電極ＧＣ１、ＧＣ２と、第１及び第２のゲート電極間の上方に配置された磁気抵抗素子ＭＴＪａと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第１の方向にピッチの半分の距離Ｆを有して配置された電極層ＵＥ２と、電極層より高い位置に配置され、第１の方向に延在された配線Ｍ１と、磁気抵抗素子と配線との接続及び電極層と配線との接続を１つの導電層で行うビアＶ１Ｙと、を具備する。 （もっと読む）

【課題】半選択状態になった磁気記憶素子のデータの誤反転を抑制することにより信頼性の高い書き込み動作を行うことができる磁気記憶素子、およびこれを用いた磁気記憶装置を提供する。
【解決手段】磁化容易軸９１と磁化困難軸９２とを有する記録層３は、平面視においてすべての領域が第１導電層ＷＴまたは第２導電層ＢＬの少なくとも一方と重なる。磁化容易軸９１に沿い、記録層３と平面視において重なる寸法が最大となる第１の線分の第１の端点ＴＰ，ＢＰは、第２導電層ＢＬと平面視において重ならない。上記第１の線分の中点を通り、平面視において第１の線分に直交し、記録層３と平面視において重なる第２の線分の１対の端点である第２の端点ＬＰ，ＲＰのうち少なくとも一方は、第１導電層ＷＴと平面視において重ならない。 （もっと読む）

【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。 （もっと読む）

【課題】隣接するビット線同士の短絡が抑制されており、かつ層間絶縁膜が平坦に研磨された半導体装置を提供する。
【解決手段】磁気抵抗素子ＭＲＤが複数配置されたメモリセル領域と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。磁気抵抗素子ＭＲＤは、磁化固定層と磁化自由層とトンネル絶縁層とを含んでいる。磁気抵抗素子ＭＲＤの上方には、主表面に沿った方向に向けて延びる複数の第１の配線ＢＬを有している。上記周辺回路領域には、第１の配線ＢＬと同一レイヤにより構成される第２の配線ＢＬ２と平面視において重なるように、磁化自由層と同一材質の層、トンネル絶縁層と同一材質の層および磁化固定層と同一材質の層が積層された積層構造ＤＭＭが配置されている。積層構造ＤＭＭは、周辺回路領域にて平面視において隣接する１対の第２の配線ＢＬ２の両方と重ならない。 （もっと読む）

【課題】 抵抗変化素子の磁化特性が劣化することを防止し、読み出しマージン等の電気的特性の低下を防止する。
【解決手段】 不揮発性ラッチ回路は、相補の記憶ノードである第１および第２ノードを含むラッチ回路と、電流を流すことにより抵抗値が変化する第１および第２抵抗変化素子と、第１および第２抵抗変化素子をラッチ回路に接続するスイッチ回路とを有している。スイッチ回路は、外部からラッチ回路に論理が書き込まれる通常動作時に、第１および第２抵抗変化素子とラッチ回路との接続を遮断する。これにより、外部からラッチ回路の論理が書き換えられるときに、第１および第２抵抗変化素子に電流が流れることを防止でき、抵抗変化素子の磁化特性が劣化することを防止できる。この結果、読み出しマージン等の電気的特性の低下を防止できる。 （もっと読む）

【課題】 スピン注入磁化反転を用いた磁性体メモリにおいて、微細な磁気抵抗素子を用いると書き込み電流が低減できるが、読み出し時のデータ破壊を防止するために読み出し電流も小さくする必要があり、読み出し動作の遅延につながる。
【解決手段】 ワード線（ＷＬ）が選択された後に、センスアンプ（ＳＡ）が活性化されて第１ビット線（ＢＬｔ０）が第１電位（ＶＤＤ）に、第２ビット線（ＢＬｂ０）が第２電位（ＶＳＳ）に駆動され、その後、ソース線（ＳＬ０）が第１電位から第２電位に駆動されることにより、時分割で反平行状態と平行状態の再書き込み動作を行う。 （もっと読む）

【課題】 スピン注入磁化反転を用いたメモリにおいて、高速動作時の低電流書き換え動作を実現し、メモリセル毎のばらつきを抑え、読み出しディスターブを抑える。
【解決手段】 書き換え前に弱いパルスを与えてスピンの状態を不安定にし、書き換え電流を低減する。書き換え電流がパルス幅により非線形に大きくなる領域で読み出しを行い
、ディスターブを抑える。更に、ビット線電荷で注入スピン量を一定とした駆動方法によりばらつきを抑える。 （もっと読む）

【課題】ＭＲＡＭにおいては、書き込み電流の低減やディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆うクラッド配線構造がよく用いられている。また、高信頼性製品の信頼性確保のためＣｕ配線中に微量のＡｌを添加するＣｕＡｌ配線が広く使用されている。ＭＲＡＭも高信頼性製品に搭載される可能性が高く、信頼性は重要である。しかし、クラッド配線は、もともと配線抵抗が高いＣｕＡｌ配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高い。
【解決手段】本願発明は、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とするものである。 （もっと読む）

【課題】大きい静電容量のキャパシタを含む抵抗変化メモリを提供する。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域２０と、ゲート絶縁膜２２を介して半導体領域２１の側面に対向するゲート電極２１とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子１とを含むメモリセルＭＣと、第１のキャパシタ電極としての半導体領域３０と、半導体領域３０の側面に対向するキャパシタ電極３１と、半導体領域２０とキャパシタ電極３１との間に設けられたキャパシタ絶縁膜３２とを含むキャパシタ３と、を含む。 （もっと読む）

【課題】メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続し、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、メモリセルＭＣのトランジスタの配置効率を高めることができる。 （もっと読む）

【課題】半選択状態になったデータの誤反転を抑制して信頼性の高い書き込み動作を行うことができる磁気記憶素子およびこれを用いた磁気記憶装置を提供する。
【解決手段】磁化容易軸９１とそれに交差する磁化困難軸９２とを有する記録層３と、磁化容易軸９１の方向と交差する方向に磁界を形成するライト線ＷＴと、記録層３の配置位置において磁化困難軸９２の方向と交差する方向に磁界を形成するビット線ＢＬとを備え、記録層３は、ライト線ＷＴとビット線ＢＬとの間に挟まれるように配置されており、ライト線ＷＴおよびビット線ＢＬと記録層３とが積層された積層方向からみた記録層３の平面形状は、積層方向からみてライト線ＷＴが延びる方向に沿うライト線ＷＴの仮想の第１の中心線ＡＷに対して一方側に位置する一方の部分と他方側に位置する他方の部分とを有し、積層方向からみた一方の部分の面積Ｓ２が他方の部分の面積Ｓ１の１／３以下である。 （もっと読む）

【課題】製造プロセス中に磁性体膜の材料の拡散を防止しながら、高い磁気シールド効果を有するヘテロ構造磁気シールドを備えた半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板２０、半導体基板２０の主面上に形成され、かつ多層配線層１１Ｂを含む半導体素子１２、および半導体素子１２を被覆するヘテロ構造磁気シールド１７０を含む。ヘテロ構造磁気シールド１７０は、第一の磁気シールド積層構造１６Ａと磁気シールド積層構造１６Ａを覆う第二の磁気シールド積層構造１６Ｂを含む。第一および第二の磁気シールド積層構造１６Ａおよび１６Ｂは、いずれも、半導体素子１２を被覆する磁性体からなる磁気シールド膜および半導体素子１２と磁気シールド膜との間に介在し磁性体の拡散を防止するバッファ膜とを有する。 （もっと読む）

【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）

【課題】高速動作が可能なロジック回路とＭＲＡＭを備えた半導体記憶装置を提供する。
【解決手段】第１ＭＯＳ型トランジスタのソース領域またはドレイン領域上の層間絶縁膜１５Ａ内にはコンタクトプラグ１６Ａが形成されている。ソース領域またはドレイン領域上の層間絶縁膜１５Ａ内にはコンタクトプラグ１６Ｂが形成されている。コンタクトプラグ１６Ａ上には第１配線層Ｍ１Ａが形成されている。磁気抵抗効果素子１９は、コンタクトプラグ１６Ｂ上の、第１配線層Ｍ１Ａと半導体基板面から同じ高さの層に配置されている。第２ＭＯＳ型トランジスタのソース領域またはドレイン領域上の層間絶縁膜１５Ａ内にはコンタクトプラグ１６Ｃが形成されている。そして、第１配線層Ｍ１Ｂは、コンタクトプラグ１６Ｃ上の、第１配線層Ｍ１Ａ及び磁気抵抗効果素子１９と半導体基板面から同じ高さの層に配置されている。 （もっと読む）

【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。さらに、不揮発性半導体記憶装置は、第１位置に設けられたビット線ＢＬ０ｉの側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３と、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６とを備える。 （もっと読む）

【課題】データ信号の誤反転確率が低い半導体装置を提供する。
【解決手段】このＭＲＡＭ４は、（ｍ＋１）行（ｎ＋１）列に配列された（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣと、各行に対応して設けられたディジット線ＤＬと、各列に対応して設けられたビット線ＢＬとを備え、選択された行のディジット線ＤＬに磁化電流Ｉｍを流してその行の各メモリセルＭＣを半選択状態にし、（ｎ＋１）本のビット線ＢＬにそれぞれ（ｎ＋１）ビットのデータ信号の論理に応じた方向の書込電流Ｉｗを流して（ｎ＋１）個のメモリセルＭＣにそれぞれ（ｎ＋１）ビットのデータ信号を書込む。したがって、ディジット線ＤＬの磁界によってデータ信号の誤反転が発生することがない。 （もっと読む）