抵抗変化メモリ及びその製造方法
【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、周辺回路部において、抵抗変化層の下部電極層をローカル配線として用いる抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、抵抗変化メモリとして、ＭＴＪ（Magnetic Tunnel Junction）素子を使用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）、カルコゲナイド素子を使用した相変化メモリ（ＰＲＡＭ：Phase-change Random Access Memory）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Resistance Random Access Memory）等が知られている。これらの抵抗変化メモリの特徴は、情報の記憶に抵抗値の変化を使用していることである。
【０００３】
例えば磁気ランダムアクセスメモリでは、セルを形成する際、ＭＴＪ層の加工のために、概ね５０ｎｍ以上の下部電極層、概ね１００ｎｍ以上のハードマスク層が必要であり、ＭＴＪ層全体では少なくとも２００ｎｍ以上の膜厚が必要であった。このＭＴＪ層は、周辺回路部には設ける必要がなく、メモリセル部にしか存在しない。しかし、メモリセル部及び周辺回路部におけるＭＴＪ層を含む層間膜の厚さは、メモリセル部内の構造によって決定せねばならず、薄膜化が難しい。このため、周辺回路部において、素子領域やゲートコンタクト（ＣＧ）と上部配線（Ｍ１）とを結ぶコンタクトは、深くなってしまう。これにより、コンタクトサイズが大きくなったり、コンタクトを２段に分けたスタックビアにしたりする等、チップ面積が増大する方向にコンタクトを調整しなければならなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５０６５６９号公報
【特許文献２】特許第４２４７０８５号公報
【特許文献３】特開２００５−３０３１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップ面積の縮小を図ることが可能な抵抗変化メモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態による抵抗変化メモリは、メモリセル部と周辺回路部とを有する半導体基板と、前記メモリセル部の前記半導体基板内の素子領域上に形成された第１のゲート電極と、前記第１のゲート電極の端部下の前記素子領域内に形成された第１の拡散層と、前記第１のゲート電極に隣接して形成され、前記第１の拡散層に接続された第１のコンタクトと、前記第１のコンタクト上に形成され、前記第１のコンタクトを介して前記第１の拡散層に接続された第１の下部電極層と、前記第１の下部電極層上に形成された第１の抵抗変化層と、前記第１の抵抗変化層上に形成された第１の上部電極層と、前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第２乃至第４の拡散層と、前記周辺回路部における前記半導体基板内に形成された素子分離領域と、前記第２の拡散層に接続された第２のコンタクトと、前記第３の拡散層に接続された第３のコンタクトと、前記第４の拡散層に接続された第４のコンタクトと、前記素子分離領域上に形成された第２のゲート電極と、前記周辺回路部に前記第１の下部電極層と同じ高さに形成された第２の下部電極層と、前記第１の抵抗変化層と同じ高さで前記第２の下部電極層上に形成された第２の抵抗変化層と、前記第１の上部電極層と同じ高さで前記第２の抵抗変化層上に形成された第２の上部電極層と、を具備し、前記第２の下部電極層は、前記第２のコンタクトと前記第３のコンタクトとを接続する第１のローカル配線として機能する層、及び、前記第２のゲート電極と前記第４のコンタクトとを接続する第２のローカル配線として機能する層の少なくとも一方である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図２】第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図３】第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図４】第３の実施形態に係る磁気ランダムアクセスメモリの選択酸化前後のＭＴＪ素子を示す断面図。
【図５】第４の実施形態に係る磁気ランダムアクセスメモリであって、第１の実施形態の変形例を示す断面図。
【図６】第４の実施形態に係る磁気ランダムアクセスメモリであって、第２の実施形態の変形例を示す断面図。
【図７】第４の実施形態に係る磁気ランダムアクセスメモリであって、第３の実施形態の変形例を示す断面図。
【図８】第５の実施形態に係る磁気ランダムアクセスメモリの周辺回路部を示す平面図及び断面図。
【図９】第６の実施形態に係るＲｅＲＡＭであって、第１の実施形態の変形例を示す断面図。
【図１０】第６の実施形態に係るＲｅＲＡＭであって、第２の実施形態の変形例を示す断面図。
【図１１】第６の実施形態に係るＲｅＲＡＭであって、第３の実施形態の変形例を示す断面図。
【図１２】図１１の第６の実施形態に係るＲｅＲＡＭの選択酸化前後の遷移金属酸化物素子の周囲を示す断面図。
【図１３】第７の実施形態に係るＰＲＡＭを示す断面図。
【図１４】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第１の実施形態の変形例を示す断面図。
【図１５】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第２の実施形態の変形例を示す断面図。
【図１６】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第３の実施形態の変形例を示す断面図。
【図１７】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第４の実施形態の変形例を示す断面図。
【図１８】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第４の実施形態の変形例を示す断面図。
【図１９】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第４の実施形態の変形例を示す断面図。
【図２０】第８の実施形態に係るＲｅＲＡＭの周辺回路部であって、第６の実施形態の変形例を示す断面図。
【図２１】第８の実施形態に係るＲｅＲＡＭの周辺回路部であって、第６の実施形態の変形例を示す断面図。
【図２２】第８の実施形態に係るＲｅＲＡＭの周辺回路部であって、第６の実施形態の変形例を示す断面図。
【図２３】第８の実施形態に係るＰＲＡＭの周辺回路部であって、第７の実施形態の変形例を示す断面図。
【図２４】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の製造工程を示す断面図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］第１の実施形態
第１の実施形態は、磁気ランダムアクセスメモリの周辺回路部において、ＭＴＪ素子の下部電極層をローカル配線（Local Interconnect）として用いる。尚、ローカル配線は、グローバル配線やセミグローバル配線と異なり、デバイスのソース／ドレイン間、ソース／ドレインとゲート間等をつなぐ配線である。
【００１０】
［１−１］構造
図１（ａ）及び（ｂ）を用いて、第１の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図１（ａ）はメモリセル部を示し、図１（ｂ）は周辺回路部を示す。
【００１１】
メモリセル部及び周辺回路部では、図１（ａ）及び（ｂ）に示すように、シリコン基板（半導体基板）１１内に素子分離領域１２が形成されている。この素子分離領域１２は、トランジスタのソース・チャネル・ドレイン領域を形成する素子領域１０ａ、１０ｂ及び１０ｃを分離している。シリコン基板１１上にゲート絶縁膜１３を介してゲート電極１４が形成され、このゲート電極１４上に絶縁膜１５が形成されている。ゲート電極１４及び絶縁膜１５の側面に側壁絶縁膜１６が形成され、ゲート電極１４の両側のシリコン基板１１内にソース／ドレイン拡散層１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ及び１７ｆが形成されている。
【００１２】
メモリセル部では、図１（ａ）に示すように、隣接するゲート電極１４間にビット線コンタクトＣＢ１及びＣＢ２が形成されている。このビット線コンタクトＣＢ１及びＣＢ２は、隣接するゲート電極１４間に導電材１９が埋め込まれることで、ゲート電極１４に対して自己整合的に形成されている。ソース／ドレイン拡散層１７ａに接続するビット線コンタクトＣＢ１上には、下部電極層２１ａ、ＭＴＪ素子２２ａ及び上部電極層２３ａが順に積層されている。上部電極層２３ａは、コンタクト２５を介して上部配線（例えば、ビット線）２８に接続されている。一方、ソース／ドレイン拡散層１７ｂに接続するビット線コンタクトＣＢ２は、コンタクト２６を介して別の上部配線（例えば、ソース線）（図示せず）に接続されている。例えば、ソース線は、ビット線と同一配線レベルに配置されている。
【００１３】
周辺回路部では、図１（ｂ）に示すように、層間絶縁膜１８内にサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３が形成されている。このサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３は、ソース／ドレイン拡散層１７ｄ、１７ｅ及び１７ｆにそれぞれ接続されている。サポートコンタクトＣＳ１及びＣＳ２と層間絶縁膜１８上には、下部電極層２１ｂ、ＭＴＪ素子２２ｂ及び上部電極層２３ｂが順に積層されている。ここで、周辺回路部の下部電極層２１ｂは、メモリセル部の下部電極層２１ａと同一電極層２１で同じ高さ（同一層レベル）に形成されている。周辺回路部のＭＴＪ素子２２ｂは、メモリセル部のＭＴＪ素子２２ａと同一ＭＴＪ膜２２で同じ高さ（同一層レベル）に形成されている。周辺回路部の上部電極層２３ｂは、メモリセル部の上部電極層２３ａと同一電極層２３で同じ高さ（同一層レベル）に形成されている。紙面右端におけるソース／ドレイン拡散層１７ｆに接続するサポートコンタクトＣＳ３は、コンタクト２７を介して上部配線２８に接続されている。
【００１４】
このような本実施形態では、周辺回路部においても、メモリセル部と同様、下部電極層２１ｂ／ＭＴＪ素子２２ｂ／上部電極層２３ｂの積層構造を形成している。そして、周辺回路部の下部電極層２１ｂを、ローカル配線Ｌ１として活用する。
【００１５】
具体的には、周辺回路部では、下部電極層２１ｂがローカル配線Ｌ１として用いられる。つまり、ある素子領域１０ｂ上のソース／ドレイン拡散層１７ｂと別の素子領域１０ｃ上のソース／ドレイン拡散層１７ａとが、下部電極層２１ｂ（ローカル配線Ｌ１）を介して電気的に接続されている。
【００１６】
尚、本実施形態におけるＭＴＪ素子２２ａ及び２２ｂは、少なくとも、固定層（ピン層）、記録層（フリー層）、固定層及び記録層に挟まれたトンネル絶縁層（トンネルバリア層）を有している。
【００１７】
［１−２］製造方法
図１（ａ）及び（ｂ）を用いて、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００１８】
まず、ＳＴＩ（Shallow Trench Isolation）プロセスを用いて、シリコン基板１１内に素子領域１０ａ、１０ｂ及び１０ｃを分離する素子分離領域１２が形成される。シリコン基板１１上にゲート絶縁膜１３を介してゲート電極１４が形成され、このゲート電極１４上に絶縁膜１５が形成される。そして、ゲート電極１４及び絶縁膜１５の側面に側壁絶縁膜１６が形成される。次に、ゲート電極１４の両側のシリコン基板１１内にソース／ドレイン拡散層１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ及び１７ｆが形成される。このようにして、トランジスタＴｒが形成される。
【００１９】
次に、成膜プロセスと平坦化プロセスを用いて、例えばＳｉＯ２系の層間絶縁膜１８が形成される。これにより、周辺回路部では、ゲート電極１４間が層間絶縁膜１８で埋め込まれる。次に、層間絶縁膜１８内に、ソース／ドレイン拡散層１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ及び１７ｆを露出するコンタクトホールが形成される。次に、コンタクトホールが導電材１９で埋め込まれ、平坦化される。これにより、メモリセル部では、ゲート電極１４に対する自己整合プロセスによって、ビット線コンタクトＣＢ１及びＣＢ２が形成され、周辺回路部では、サポートコンタクトＣＳ１、ＣＳ２及びＣＳ３が形成される。
【００２０】
次に、例えばスパッタ法などの技術を用いて、ビット線コンタクトＣＢ１及びＣＢ２、サポートコンタクトＣＳ１、ＣＳ２及びＣＳ３、絶縁膜１５及び層間絶縁膜１８上に、下部電極層２１、ＭＴＪ膜（抵抗変化層）２２、上部電極層２３及びハードマスク（図示せず）が順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク（図示せず）がハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。次に、エッチング技術を用いて、下部電極層２１、ＭＴＪ膜２２及び上部電極層２３が一括加工される。これにより、メモリセル部には、ビット線コンタクトＣＢ１に接続する下部電極層２１ａ、ＭＴＪ素子２２ａ及び上部電極層２３ａが形成される。一方、周辺回路部には、ソースコンタクトＣＳ１及びＣＳ２に接続する下部電極層２１ｂ、ＭＴＪ素子２２ｂ及び上部電極層２３ｂが形成される。
【００２１】
次に、上部電極層２３ａ及び２３ｂを覆う層間絶縁膜２４が形成され、平坦化される。次に、層間絶縁膜２４内にコンタクトホールが形成され、上部電極層２３ａ（ハードマスク）、ビット線コンタクトＣＢ２及びソースコンタクトＣＳ３の上面が露出される。その後、コンタクトホールが導電材で埋め込まれ、コンタクト２５、２６及び２７が形成される。最後に、コンタクト２５、２６及び２７に接続する上部配線（Ｍ１）２８が形成される。
【００２２】
［１−３］ＭＴＪ素子の材料
ＭＴＪ素子２２ａ及び２２ｂは、以下のような材料で構成される。
【００２３】
［１−３−１］面内磁化型
面内磁化型のＭＴＪ素子２２ａ及び２２ｂは、例えば以下の材料を用いて形成される。
【００２４】
固定層及び記録層の材料には、例えば、Ｆｅ、Ｃｏ、Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３−ｙ（Ｒ；希土類、Ｘ；Ｃａ、Ｂａ、Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００２５】
固定層の一部を構成する反強磁性層の材料には、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることが好ましい。
【００２６】
トンネル絶縁層としては、スピン注入用のＭＴＪ素子２２ａ及び２２ｂの場合、コヒーレントトンネリング効果を有する酸化マグネシウム（ＭｇＯ）又はマグネシウム（Ｍｇ）と酸化マグネシウム（ＭｇＯ）を積層し、アニールなどによって形成したトンネルバリアを用いることが望ましい。これらの材料以外にも、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、ＳｒＴｉＯ２、ＡｌＬａＯ３などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００２７】
［１−３−２］垂直磁化型
垂直磁化型のＭＴＪ素子２２ａ及び２２ｂは、例えば以下の材料を用いて形成される。尚、トンネル絶縁層に関しては、面内磁化型と同じである。
【００２８】
［Ａ］高い保磁力を持つ磁性材料は、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を持つ材料により構成される。
【００２９】
以下、その材料例について説明する。
【００３０】
（例１）
「Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）のうちの少なくとも１つと、Ｃｒ（クロム）、Ｐｔ（白金）、Ｐｄ（パラジウム）のうちの少なくとも１つとを含む合金からなるもの」
規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、Ｃｏ（５０）Ｐｔ（５０）などがある。不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、ＣｏＣｒＮｂ合金などがある。
【００３１】
（例２）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つもの」
例えば、Ｃｏ／Ｐｔ人工格子、Ｃｏ／Ｐｄ人工格子、ＣｏＣｒ／Ｐｔ人工格子などがある。Ｃｏ／Ｐｔ人工格子を使用した場合及びＣｏ／Ｐｄ人工格子を使用した場合においては、抵抗変化率（ＭＲ比）は、約４０％、という大きな値を実現できる。
【００３２】
（例３）
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏなどがある。
【００３３】
［Ｂ］記録層は、上述のような高い保磁力を持つ磁性材料から構成することもできる。さらに、組成比の調整、不純物の添加、厚さの調整などを行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。
【００３４】
以下、その材料例について説明する。
【００３５】
（例１）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つと、Ｃｒ、Ｐｔ、Ｐｄのうちの少なくとも１つとを含む合金に、不純物を添加したもの」
規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、又は、Ｃｏ（５０）Ｐｔ（５０）に、Ｃｕ、Ｃｒ、Ａｇなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、又は、ＣｏＣｒＮｂ合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
【００３６】
（例２）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金についての厚さの最適値と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
【００３７】
（例３）
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金の組成比を調整したもの」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
【００３８】
記録層として、例えば、Ｃｏ／Ｐｔ人工格子を用いる場合、ＣｏとＰｔの厚さを調節することにより、ＭＴＪ素子２２ａ及び２２ｂの保磁力を調節できる。
【００３９】
固定層として、例えば、ＦｅＰｔ、ＣｏＰｔなどの規則合金を用いる場合、垂直磁気異方性を発生させるためには、ｆｃｔ（００１）面を配向させるとよい。このため、結晶配向制御層として、数ｎｍ程度のＭｇＯからなる極薄下地層を用いるとよい。ＭｇＯの他にも、格子定数が２．８Å、４．０Å、５．６Å程度のｆｃｃ構造、ｂｃｃ構造をもつ元素、化合物、例えば、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ、Ｆｅなど、あるいはそれらの合金などを用いることができる。ボトムピン構造の場合には、ヨーク材と固定層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ｔａ、ＴｉＮ、ＴａＮなどからなるバッファ層が配置されていてもよい。トップピン構造の場合には、トンネル絶縁層にｆｃｃ（１００）面が配向したＭｇＯを用いるとよい。この場合、ＭＲが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。
【００４０】
記録層として、ＦｅＰｔ、ＣｏＰｔなどの規則合金を用いる場合にも、同様にｆｃｔ（００１）面を配向させるとよい。トップピン（ボトムフリー）構造の場合には、ヨーク材と固定層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ｔａ、ＴｉＮ、ＴａＮなどからなるバッファ層が配置されていてもよい。ボトムピン（トップフリー）構造の場合には、トンネル絶縁層にｆｃｃ（１００）面が配向したＭｇＯを用いるとよい。この場合、ＭＲが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。
【００４１】
また、固定層及び記録層の垂直磁化性を高めるために、固定層及び記録層とトンネル絶縁層との間に、ＣｏＦｅＢ、Ｆｅ単層などの軟磁性層を挿入してもよい。
【００４２】
［１−４］効果
上記第１の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層２１ｂ／ＭＴＪ素子２２ｂ／上部電極層２３ｂの積層構造が形成される。そして、ローカル配線Ｌ１として機能する下部電極層２１ｂにより、サポートコンタクトＣＳ１及びＣＳ２を接続する。
【００４３】
このように、異なる素子領域１０ｂ及び１０ｃ同士の接続には、ローカル配線Ｌ１を用いることができる。つまり、このような接続において、従来のように素子領域と上部配線（Ｍ１）とを接続する深いコンタクトを用いる必要がなく、浅いサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３を用いることができる。これにより、ローカル配線Ｌ１に必要なデザイン縮小が可能となり、チップ面積の縮小を図ることができ、コストの低減が可能となる。
【００４４】
また、浅いサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３を形成することによって、コンタクト抵抗を低減できる。このため、寄生抵抗及び寄生容量の両方を低減させることができ、回路動作の高速化が可能となる。
【００４５】
［２］第２の実施形態
第２の実施形態は、第１の実施形態の変形例であり、周辺回路部において、ＭＴＪ素子のトンネル絶縁層を含む領域をキャパシタＣ（容量素子）として使用し、配線層や素子領域を抵抗素子Ｒとして使用し、ＲやＣの所望値を予め設計した値となるようにウェハ上で作りこむことでＲＣ回路を形成する。尚、ここでは、第１の実施形態と異なる点について主に説明する。
【００４６】
［２−１］構造
図２（ａ）及び（ｂ）を用いて、第２の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図２（ａ）はメモリセル部を示し、図２（ｂ）は周辺回路部を示す。
【００４７】
図２（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、周辺回路部において、ＲＣ回路を形成していることである。
【００４８】
具体的には、周辺回路部における上部電極層２３ｂと上部配線２８とをコンタクト３０で接続する。この周辺回路部のコンタクト３０は、メモリセル部のコンタクト２５と同時に形成してもよい。そして、ＭＴＪ素子２２ｂのトンネル絶縁層を含む領域をキャパシタＣとして用い、配線層（例えば、サポートコンタクトＣＳ１及びＣＳ２等）や素子領域１０ｂ及び１０ｃを抵抗素子Ｒとして用いる。これにより、周辺回路部にＲＣ回路が形成される。
【００４９】
［２−２］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、特別な配線層やキャパシタ層を追加することなく（すなわち、プロセスや構造を殆ど追加することなく）、アナログ素子の形成に必須であるＲＣ回路を周辺回路部に搭載することができる。このため、チップ面積及びコストを増大させることなく、チップの高性能化を実現できる。
【００５０】
［３］第３の実施形態
第３の実施形態は、第２の実施形態の変形例であり、周辺回路部におけるＭＴＪ素子の絶縁層を厚膜化し、キャパシタＣの容量を大きくする。尚、ここでは、第２の実施形態と異なる点について主に説明する。
【００５１】
［３−１］構造
図３（ａ）及び（ｂ）、図４を用いて、第３の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図３（ａ）はメモリセル部を示し、図３（ｂ）は周辺回路部を示す。
【００５２】
図４に示すように、第３の実施形態において、第２の実施形態と異なる点は、周辺回路部のＭＴＪ素子２２ｂ’の絶縁層１１０の膜厚が、メモリセル部のＭＴＪ素子２２ａのトンネル絶縁層１０３ａの膜厚よりも厚くなっていることである。
【００５３】
ここで、ＭｇＯをトンネル絶縁層１０３ｂとして有するＭＴＪ素子２２ｂにおいて、ＭｇＯを挟む介在層は、記録層や固定層、又は、それらとＭｇＯの間に存在する非磁性層、磁性層である金属層、あるいは部分的に酸素を含む酸化金属層である。このＭＴＪ素子２２ｂを側面から酸化させた場合、ＭｇＯのトンネル絶縁層１０３ｂが安定した結晶状態でストイキオメトリ（化学量論的組成）に達している場合、ＭｇＯそのものは、殆ど変化せず、ＭｇＯの上下に位置する金属又は酸化金属である介在層が酸化され、結果的にＭＴＪのＭＩＭ（Metal-Insulator-Metal）構造を形成する絶縁体部分が厚膜化することになる。
【００５４】
つまり、図４に示すように、周辺回路部におけるトンネル絶縁層１０３ｂの周囲を選択酸化することにより、トンネル絶縁層１０３ｂに隣接する第１及び第２の介在層１０２ｂ及び１０４ｂが第１及び第２の酸化層１０２ｂ’及び１０４ｂ’となり、ＭＴＪ素子２２ｂ’内の絶縁層１１０が厚くなっている。
【００５５】
尚、選択酸化される層は、トンネル絶縁層１０３ｂに直接接する第１及び第２の介在層１０２ｂ及び１０４ｂに限定されない。例えば、第１及び第２の介在層１０２ｂ及び１０４ｂに隣接するトンネル絶縁層１０３ｂと反対側の層（例えば、固定層１０１ｂ及び記憶層１０５ｂの一部、固定層１０１ｂ及び記憶層１０５ｂの全部）がさらに酸化されてもよい。
【００５６】
［３−２］製造方法
図３（ａ）及び（ｂ）、図４を用いて、第３の実施形態に係る磁気ランダムアクセスメモリの主な工程の製造方法について説明する。
【００５７】
まず、第１の実施形態と同様、メモリセル部には、下部電極層２１ａ、ＭＴＪ素子２２ａ及び上部電極層２３ａが形成される。一方、周辺回路部には、下部電極層２１ｂ、ＭＴＪ素子２２ｂ及び上部電極層２３ｂが形成される。
【００５８】
次に、メモリセル部には、ＭＴＪ素子２２ａを覆うように酸化防止膜３１が形成される。この酸化防止膜３１としては、例えば、ＳｉＮ、ＡｌＯｘ等が挙げられる。
【００５９】
次に、酸化防止膜３１で覆われていない周辺回路部において、ＭＴＪ素子２２ｂのトンネル絶縁層１０３ｂの周囲が選択的に酸化される。これにより、周辺回路部のＭＴＪ素子２２ｂ’の絶縁層１１０の膜厚が、メモリセル部のトンネル絶縁層１０３ａの膜厚よりも厚くなる。
【００６０】
ここで、図４を用いて、周辺回路部の絶縁層１１０の膜厚化の具体例を示す。まず、酸化前において、メモリセル部及び周辺回路部のＭＴＪ素子２２ａ及び２２ｂの構造は、固定層１０１ａ及び１０１ｂ、第１の介在層１０２ａ及び１０２ｂ、トンネル絶縁層１０３ａ及び１０３ｂ、第２の介在層１０４ａ及び１０４ｂ、記録層１０５ａ及び１０５ｂであったとする。そして、周辺回路部のＭＴＪ素子２２ｂに酸化処理を行った場合、酸化後の周辺回路部のＭＴＪ素子２２ｂ’の構造は、固定層１０１ｂ、第１の酸化層１０２ｂ’、トンネル絶縁層１０３ｂ、第２の酸化層１０４ｂ’、記録層１０５ｂとなる。つまり、酸化後は、第１の酸化層１０２ｂ’、トンネル絶縁層１０３ｂ、第２の酸化層１０４ｂ’の３層が絶縁層１１０として機能する。このように、トンネル絶縁層１０３ｂに隣接する介在層１０２ｂ及び１０４ｂが酸化され、酸化層１０２ｂ’及び１０４ｂ’が形成されることで、周辺回路部のＭＴＪ素子２２ｂ’内の絶縁層１１０として機能する膜厚が厚くなる。
【００６１】
［３−３］ＭＴＪ素子の材料
第３の実施形態のＭＴＪ素子として、上記第１の実施形態における［１−３］の欄において説明した材料を用いることも可能であるが、特に、以下のような材料が好ましい。但し、以下の材料に限定されるわけではない。
【００６２】
トンネル絶縁層１０３ａ及び１０３ｂは、例えば、ＭｇＯからなる。
【００６３】
介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂは、例えば、Ｍｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂ、Ｃｕ、Ｒｕ、Ａｌ、Ｗ、Ｍｎ、Ｓｉ、Ｔａ、Ｔｉ等からなる群のうち少なくとも１つを含む材料からなる。特に、介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂ、例えば、Ｍｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂからなる群のうち少なくとも１つを含む材料からなることが望ましい。
【００６４】
尚、上記において、介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂは、説明の便宜上、固定層、トンネル絶縁層及び記録層と別の層として名称を付けているが、この名称の付け方に限定されるわけではない。例えば、介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂは、多層からなるトンネル絶縁層の一部であってもよい。介在層１０２ａ及び１０２ｂは、多層からなる固定層の一部であってもよい。介在層１０４ａ及び１０４ｂは、多層からなる記録層の一部であってもよい。
【００６５】
［３−４］効果
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、周辺回路部のキャパシタＣの一部である絶縁層１１０を厚くする。これにより、周辺回路部のキャパシタＣの容量を大きくすることができ、ＲＣ回路の性能を最適化できる。このため、高性能なＲＣ素子を搭載したチップの実現を可能とする。
【００６６】
［４］第４の実施形態
第４の実施形態は、第１乃至第３の実施形態の変形例である。第１乃至第３の実施形態では、下部電極層、ＭＴＪ素子及び上部電極層を一括加工していたが、第４の実施形態では、下部電極層をＭＴＪ素子及び上部電極層と別に加工する。尚、ここでは、第１乃至第３の実施形態と異なる点について主に説明する。
【００６７】
［４−１］構造
図５（ａ）及び（ｂ）乃至図７（ａ）及び（ｂ）を用いて、第４の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図５（ａ）及び（ｂ）は第１の実施形態の変形例、図６（ａ）及び（ｂ）は第２の実施形態の変形例、図７（ａ）及び（ｂ）は第３の実施形態の変形例を示す。
【００６８】
図５（ａ）及び（ｂ）乃至図７（ａ）及び（ｂ）に示すように、第４の実施形態において、第１乃至第３の実施形態と異なる点は、下部電極層２１が、ＭＴＪ膜２２及び上部電極層２３と別々に加工されていることである。
【００６９】
従って、下部電極層２１ａ及び２１ｂの側面は、ＭＴＪ素子２２ａ、２２ｂ及び２２ｂ’の側面、上部電極層２３ａ及び２３ｂの側面よりも外側に突出している。また、下部電極層２１ａ及び２１ｂは、ＭＴＪ素子２２ａ、２２ｂ及び２２ｂ’、上部電極層２３ａ及び２３ｂと平面形状が異なり、面積が大きくなっている。
【００７０】
［４−２］製造方法
図５（ａ）及び（ｂ）を用いて、第４の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。尚、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）の製造方法も同様である。
【００７１】
まず、第１の実施形態と同様、下部電極層２１、ＭＴＪ膜２２、上部電極層２３及びハードマスク（図示せず）が順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク（図示せず）がハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。
【００７２】
次に、エッチング技術を用いて、下部電極層２１をエッチングストッパ層として用い、ＭＴＪ膜２２及び上部電極層２３が一括加工される。その後、再度フォトリソグラフィ及びドライエッチング法を用いて、ＭＴＪ膜２２及び上部電極層２３と別に、下部電極層２１が加工される。
【００７３】
［４−３］効果
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態では、下部電極層２１を、ＭＴＪ膜２２及び上部電極層２３と別々に加工することで、次のような効果が得られる。ＭＴＪ膜２２は、物理エッチングを含む加工手法を用いるため、下部電極層２１の下部のシリコン酸化膜等の材料とエッチングの選択比を大きく取ることが難しい場合がある。このため、ＭＴＪ膜２２の加工の際、下部電極層２１の下層が大きく削られる恐れがある。しかし、第４の実施形態によれば、ＭＴＪ膜２２の加工の際に、下部電極層２１をエッチングストッパ層として用いることで、下部電極層２１の下層が大きく削られることを防止することができる。
【００７４】
［５］第５の実施形態
第５の実施形態は、第３の実施形態の変形例であり、周辺回路部のＭＴＪ素子の側面をより多く露出し、トンネル絶縁層をより酸化できるようにした構造である。尚、ここでは、第３の実施形態と異なる点について主に説明する。
【００７５】
［５−１］構造
図８（ａ）及び（ｂ）を用いて、第５の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の構造について説明する。
【００７６】
図８（ａ）及び（ｂ）に示すように、第５の実施形態において、第３の実施形態と異なる点は、ＭＴＪ素子２２ｂ’及び上部電極層２３ｂ内に、下部電極層２１ｂの上面を露出する溝４０が複数個設けられていることである。つまり、溝４０により、ＭＴＪ素子２２ｂ’の側面が露出されている。
【００７７】
［５−２］製造方法
図８（ａ）及び（ｂ）を用いて、第５の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の製造方法について説明する。
【００７８】
まず、第１の実施形態と同様、下部電極層２１、ＭＴＪ膜２２、上部電極層２３及びハードマスク（図示せず）が順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク（図示せず）がハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。
【００７９】
次に、エッチング技術を用いて、下部電極層２１をエッチングストッパ層として用い、ＭＴＪ膜２２及び上部電極層２３がパターニングされる。これにより、下部電極層２１の上面を露出する溝４０が形成される。その後、再度フォトリソグラフィ及びドライエッチング法を用いて、下部電極層２１が加工される。
【００８０】
次に、第３の実施形態と同様、メモリセル部には、ＭＴＪ素子２２ａを覆うように酸化防止膜３１が形成される。次に、酸化防止膜３１で覆われていない周辺回路部において、溝４０等からＭＴＪ素子２２ｂのトンネル絶縁層の周囲が選択的に酸化される。これにより、周辺回路部のＭＴＪ素子２２ｂ内の絶縁層の膜厚が、メモリセル部のトンネル絶縁層の膜厚よりも厚くなる。
【００８１】
［５−３］効果
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。さらに、第５の実施形態では、下部電極層２１ｂ／ＭＴＪ素子２２ｂ’／上部電極層２３ｂの積層構造に対して、溝４０を複数個設け、ＭＴＪ素子２２ｂ’の側面をより多く露出している。これにより、周辺回路部の選択酸化において、ＭＴＪ素子２２ｂ’内の絶縁層をより酸化でき、より膜厚を厚くし易くなる。
【００８２】
尚、本実施形態において、溝４０は、ＭＴＪ素子２２ｂ’及び上部電極層２３ｂを貫通し、下部電極層２１ｂを貫通していないが、下部電極層２１ｂ、ＭＴＪ素子２２ｂ’及び上部電極層２３ｂの３層を貫通して形成することも可能である。
【００８３】
［６］第６の実施形態
上記第１乃至第５の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第６の実施形態は、抵抗変化メモリとしてＲｅＲＡＭを例に挙げる。
【００８４】
［６−１］構造
図９（ａ）及び（ｂ）乃至図１２を用いて、第６の実施形態に係るＲｅＲＡＭの構造について説明する。ここで、図９（ａ）及び（ｂ）は第１の実施形態に対応し、図１０（ａ）及び（ｂ）は第２の実施形態に対応し、図１１（ａ）及び（ｂ）、図１２は第３の実施形態に対応する。
【００８５】
図９（ａ）及び（ｂ）乃至図１２に示すように、第６の実施形態において、第１乃至第３の実施形態と異なる点は、下部電極層２１ａ及び２１ｂと上部電極層２３ａ及び２３ｂとに挟まれた抵抗変化素子が遷移金属酸化物素子５０ａ、５０ｂ及び５０ｂ’になっていることである。
【００８６】
図１０（ａ）及び（ｂ）に示すように、第６の実施形態では、下部電極層２１ｂ及び上部電極層２３ｂがキャパシタＣの電極として機能し、遷移金属酸化物素子５０ｂがキャパシタＣの絶縁層として機能している。
【００８７】
図１１（ａ）及び（ｂ）、図１２に示すように、第６の実施形態では、第３の実施形態と同様、選択酸化により、周辺回路部のキャパシタＣの絶縁層２１０を厚くする。具体的には、以下の通りである。
【００８８】
図１２に示すように、第６の実施形態では、下部電極層２１ａ及び２１ｂ、第１の介在層２０１ａ及び２０１ｂ、遷移金属酸化物素子５０ａ及び５０ｂ、第２の介在層２０２ａ及び２０２ｂ、上部電極層２３ａ及び２３ｂが順に積層されている。そして、周辺回路部おいて、第１及び第２の介在層２０１ｂ及び２０２ｂを選択酸化することで、第１及び第２の酸化層２０１ｂ’及び２０２ｂ’が形成される。これにより、第１及び第２の酸化層２０１ｂ’及び２０２ｂ’、遷移金属酸化物素子５０ｂからなる絶縁層２１０が形成される。これにより、周辺回路部のキャパシタの絶縁層２１０は、メモリセル部のキャパシタの絶縁層（遷移金属酸化物素子５０ａ）より厚くなる。
【００８９】
尚、上記において、介在層２０１ｂ及び２０２ｂは、説明の便宜上、下部電極層２１ｂ、遷移金属酸化物素子５０ｂ及び上部電極層２３ｂと別の層として名称を付けているが、この名称の付け方に限定されるわけではない。例えば、介在層２０１ｂ及び２０２ｂは、下部電極層２１ｂ、遷移金属酸化物素子５０ｂ及び上部電極層２３ｂの一部に含まれてもよい。
【００９０】
［６−２］効果
上記第６の実施形態によれば、第１乃至第３の実施形態と同様の効果を得ることができる。
【００９１】
尚、第６の実施形態は、上記第４及び第５の実施形態に適用することも可能である。
【００９２】
［７］第７の実施形態
上記第１乃至第５の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第７の実施形態は、抵抗変化メモリとしてＰＲＡＭ（相変化メモリ）を例に挙げる。
【００９３】
［７−１］構造
図１３（ａ）及び（ｂ）を用いて、第７の実施形態に係るＰＲＡＭの構造について説明する。尚、図１３（ａ）及び（ｂ）は、第１の実施形態に対応する。
【００９４】
図１３（ａ）及び（ｂ）に示すように、第７の実施形態において、第１の実施形態と異なる点は、下部電極層２１ａ及び２１ｂと上部電極層２３ａ及び２３ｂとに挟まれた抵抗変化素子が相変化素子６０ａ及び６０ｂになっていることである。尚、相変化素子６０ａ及び６０ｂと下部電極層２１ａ及び２１ｂとの間には、ヒータ層が形成されるが、本図では省略する。
【００９５】
周辺回路部のサポートコンタクトＣＳ１及びＣＳ２は、メモリセル部のビット線コンタクトＣＢ１及びＣＢ２よりも太く形成してもよい。周辺回路部では、メモリセル部のように、細いコンタクトを用いて相変化素子６０ｂを発熱させなくてよいからである。
【００９６】
［７−２］効果
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９７】
［８］第８の実施形態
第８の実施形態は、上記第１乃至第７の実施形態における周辺回路部の変形例である。
【００９８】
［８−１］構造
図１４乃至図２３を用いて、第８の実施形態における周辺回路部の構造について説明する。ここで、図１４は第１の実施形態（図１）、図１５は第２の実施形態（図２）、図１６は第３の実施形態（図３）、図１７乃至図１９は第４の実施形態（図５乃至図７）、図２０乃至図２２は第６の実施形態（図９乃至図１１）、図２３は第７の実施形態（図１３）の周辺回路部の変形例に対応する。
【００９９】
図１４乃至図２３に示すように、第８の実施形態では、周辺回路部におけるローカル配線Ｌ２に接続する対象が、上記第１乃至第７の実施形態と異なる。
【０１００】
例えば、図１４の構造を例に挙げると、素子分離領域１２上に形成されたゲート電極１４とソース／ドレイン拡散層１７ｈとが、下部電極層２１ｃ（ローカル配線Ｌ２）を介して電気的に接続されている。このような接続を行う場合、ゲート電極１４上には導電層２０（ゲートコンタクトＣＧ）が形成されている。
【０１０１】
［８−２］製造方法
図２４（ａ）乃至（ｃ）を用いて、第８の実施形態における周辺回路部の製造方法について説明する。
【０１０２】
まず、図２４（ａ）に示すように、第１の実施形態と同様、素子分離領域１２上にゲート電極配線１４が形成される。その後、ゲート電極１４の周囲及び上部が層間絶縁膜１８で埋め込まれる。その後、ＣＭＰ等の手法を用いて、層間絶縁膜１８がエッチング除去され、ゲート電極１４の上部のキャップ絶縁膜１５が露出される。
【０１０３】
次に、図２４（ｂ）に示すように、通常のリソグラフィ及び異方性エッチング技術を用いて、キャップ絶縁膜１５及び層間絶縁膜１８が選択的に除去され、ゲート電極１４と電気的にコンタクトするコンタクトホールＣＧ’とソース／ドレイン拡散層１７ｈを露出するコンタクトホールＣＳ４’が同時に形成される。尚、上記２種類のコンタクトホールＣＧ’及びＣＳ４’は、別々に開口してもよい。
【０１０４】
次に、図２４（ｃ）に示すように、コンタクトホールＣＳ４‘及びＣＧ’が導電材１９で埋め込まれ、平坦化される。これにより、周辺回路部では、サポートコンタクトＣＳ４及び導電層２０が形成される。
【０１０５】
［８−３］効果
上記第８の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層２１ｃ／抵抗変化素子（ＭＴＪ素子２２ｃ及び２２ｃ’、遷移金属酸化物素子５０ｃ及び５０ｃ’、相変化素子６０ｃ及び６０ｃ’）／上部電極層２３ｃの積層構造が形成される。そして、ローカル配線Ｌ２として機能する下部電極層２１ｃにより、サポートコンタクトＣＳ４及びゲート電極１４を接続する。
【０１０６】
このように、素子分離領域１２上に形成されたゲート電極１４とソース／ドレイン拡散層１７ｈの接続は、ローカル配線Ｌ２を用いることができる。つまり、このような接続において、従来のように素子領域と上部配線（Ｍ１）とを接続する深いコンタクトを用いる必要がなく、浅いサポートコンタクトＣＳ４及びゲートコンタクトＣＧ（導電層２０）を用いることができる。これにより、ローカル配線Ｌ２に必要なデザイン縮小が可能となり、チップ面積の縮小を図ることができ、コストの低減が可能となる。
【０１０７】
また、第８の実施形態の各変形例では、上記各実施形態の他の効果も同様に得ることができる。
【０１０８】
以上のように、上述した実施形態の抵抗変化メモリ及びその製造方法によれば、メモリセル部と同様、周辺回路部に下部電極層／抵抗変化層／上部電極層の積層構造を形成し、この周辺回路部の下部電極層をローカル配線として使用することで、深いビアを形成する必要がなくなるため、チップ面積の縮小を図ることができる。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１０…素子領域、１１…半導体基板、１２…素子分離領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…絶縁膜、１６…側壁絶縁膜、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ…ソース／ドレイン拡散層、１８、２４…層間絶縁膜、１９…導電材、２１、２１ａ、２１ｂ、２１ｃ…下部電極層、２２…ＭＴＪ膜、２２ａ、２２ｂ、２２ｃ…ＭＴＪ素子、２３、２３ａ、２３ｂ、２３ｃ…上部電極層、２５、２６、２７…コンタクト、２８…上部配線、３１…酸化防止膜、４０…溝、５０…遷移金属酸化層、５０ａ、５０ｂ、５０ｃ…遷移金属酸化物素子、６０…相変化層、６０ａ、６０ｂ、６０ｃ…相変化素子、１０２ａ、１０２ｂ、１０４ａ、１０４ｂ、２０１ａ、２０１ｂ、２０２ａ、２０２ｂ…介在層、１０２ｂ’、１０４ｂ’、２０１ｂ’、２０２ｂ’…酸化層、１１０、２１０…絶縁層、ＣＢ…ビット線コンタクト、ＣＳ…サポートコンタクト、Ｌ１、Ｌ２…ローカル配線。
【技術分野】
【０００１】
本発明の実施形態は、周辺回路部において、抵抗変化層の下部電極層をローカル配線として用いる抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、抵抗変化メモリとして、ＭＴＪ（Magnetic Tunnel Junction）素子を使用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）、カルコゲナイド素子を使用した相変化メモリ（ＰＲＡＭ：Phase-change Random Access Memory）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Resistance Random Access Memory）等が知られている。これらの抵抗変化メモリの特徴は、情報の記憶に抵抗値の変化を使用していることである。
【０００３】
例えば磁気ランダムアクセスメモリでは、セルを形成する際、ＭＴＪ層の加工のために、概ね５０ｎｍ以上の下部電極層、概ね１００ｎｍ以上のハードマスク層が必要であり、ＭＴＪ層全体では少なくとも２００ｎｍ以上の膜厚が必要であった。このＭＴＪ層は、周辺回路部には設ける必要がなく、メモリセル部にしか存在しない。しかし、メモリセル部及び周辺回路部におけるＭＴＪ層を含む層間膜の厚さは、メモリセル部内の構造によって決定せねばならず、薄膜化が難しい。このため、周辺回路部において、素子領域やゲートコンタクト（ＣＧ）と上部配線（Ｍ１）とを結ぶコンタクトは、深くなってしまう。これにより、コンタクトサイズが大きくなったり、コンタクトを２段に分けたスタックビアにしたりする等、チップ面積が増大する方向にコンタクトを調整しなければならなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５０６５６９号公報
【特許文献２】特許第４２４７０８５号公報
【特許文献３】特開２００５−３０３１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップ面積の縮小を図ることが可能な抵抗変化メモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態による抵抗変化メモリは、メモリセル部と周辺回路部とを有する半導体基板と、前記メモリセル部の前記半導体基板内の素子領域上に形成された第１のゲート電極と、前記第１のゲート電極の端部下の前記素子領域内に形成された第１の拡散層と、前記第１のゲート電極に隣接して形成され、前記第１の拡散層に接続された第１のコンタクトと、前記第１のコンタクト上に形成され、前記第１のコンタクトを介して前記第１の拡散層に接続された第１の下部電極層と、前記第１の下部電極層上に形成された第１の抵抗変化層と、前記第１の抵抗変化層上に形成された第１の上部電極層と、前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第２乃至第４の拡散層と、前記周辺回路部における前記半導体基板内に形成された素子分離領域と、前記第２の拡散層に接続された第２のコンタクトと、前記第３の拡散層に接続された第３のコンタクトと、前記第４の拡散層に接続された第４のコンタクトと、前記素子分離領域上に形成された第２のゲート電極と、前記周辺回路部に前記第１の下部電極層と同じ高さに形成された第２の下部電極層と、前記第１の抵抗変化層と同じ高さで前記第２の下部電極層上に形成された第２の抵抗変化層と、前記第１の上部電極層と同じ高さで前記第２の抵抗変化層上に形成された第２の上部電極層と、を具備し、前記第２の下部電極層は、前記第２のコンタクトと前記第３のコンタクトとを接続する第１のローカル配線として機能する層、及び、前記第２のゲート電極と前記第４のコンタクトとを接続する第２のローカル配線として機能する層の少なくとも一方である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図２】第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図３】第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図４】第３の実施形態に係る磁気ランダムアクセスメモリの選択酸化前後のＭＴＪ素子を示す断面図。
【図５】第４の実施形態に係る磁気ランダムアクセスメモリであって、第１の実施形態の変形例を示す断面図。
【図６】第４の実施形態に係る磁気ランダムアクセスメモリであって、第２の実施形態の変形例を示す断面図。
【図７】第４の実施形態に係る磁気ランダムアクセスメモリであって、第３の実施形態の変形例を示す断面図。
【図８】第５の実施形態に係る磁気ランダムアクセスメモリの周辺回路部を示す平面図及び断面図。
【図９】第６の実施形態に係るＲｅＲＡＭであって、第１の実施形態の変形例を示す断面図。
【図１０】第６の実施形態に係るＲｅＲＡＭであって、第２の実施形態の変形例を示す断面図。
【図１１】第６の実施形態に係るＲｅＲＡＭであって、第３の実施形態の変形例を示す断面図。
【図１２】図１１の第６の実施形態に係るＲｅＲＡＭの選択酸化前後の遷移金属酸化物素子の周囲を示す断面図。
【図１３】第７の実施形態に係るＰＲＡＭを示す断面図。
【図１４】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第１の実施形態の変形例を示す断面図。
【図１５】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第２の実施形態の変形例を示す断面図。
【図１６】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第３の実施形態の変形例を示す断面図。
【図１７】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第４の実施形態の変形例を示す断面図。
【図１８】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第４の実施形態の変形例を示す断面図。
【図１９】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部であって、第４の実施形態の変形例を示す断面図。
【図２０】第８の実施形態に係るＲｅＲＡＭの周辺回路部であって、第６の実施形態の変形例を示す断面図。
【図２１】第８の実施形態に係るＲｅＲＡＭの周辺回路部であって、第６の実施形態の変形例を示す断面図。
【図２２】第８の実施形態に係るＲｅＲＡＭの周辺回路部であって、第６の実施形態の変形例を示す断面図。
【図２３】第８の実施形態に係るＰＲＡＭの周辺回路部であって、第７の実施形態の変形例を示す断面図。
【図２４】第８の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の製造工程を示す断面図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］第１の実施形態
第１の実施形態は、磁気ランダムアクセスメモリの周辺回路部において、ＭＴＪ素子の下部電極層をローカル配線（Local Interconnect）として用いる。尚、ローカル配線は、グローバル配線やセミグローバル配線と異なり、デバイスのソース／ドレイン間、ソース／ドレインとゲート間等をつなぐ配線である。
【００１０】
［１−１］構造
図１（ａ）及び（ｂ）を用いて、第１の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図１（ａ）はメモリセル部を示し、図１（ｂ）は周辺回路部を示す。
【００１１】
メモリセル部及び周辺回路部では、図１（ａ）及び（ｂ）に示すように、シリコン基板（半導体基板）１１内に素子分離領域１２が形成されている。この素子分離領域１２は、トランジスタのソース・チャネル・ドレイン領域を形成する素子領域１０ａ、１０ｂ及び１０ｃを分離している。シリコン基板１１上にゲート絶縁膜１３を介してゲート電極１４が形成され、このゲート電極１４上に絶縁膜１５が形成されている。ゲート電極１４及び絶縁膜１５の側面に側壁絶縁膜１６が形成され、ゲート電極１４の両側のシリコン基板１１内にソース／ドレイン拡散層１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ及び１７ｆが形成されている。
【００１２】
メモリセル部では、図１（ａ）に示すように、隣接するゲート電極１４間にビット線コンタクトＣＢ１及びＣＢ２が形成されている。このビット線コンタクトＣＢ１及びＣＢ２は、隣接するゲート電極１４間に導電材１９が埋め込まれることで、ゲート電極１４に対して自己整合的に形成されている。ソース／ドレイン拡散層１７ａに接続するビット線コンタクトＣＢ１上には、下部電極層２１ａ、ＭＴＪ素子２２ａ及び上部電極層２３ａが順に積層されている。上部電極層２３ａは、コンタクト２５を介して上部配線（例えば、ビット線）２８に接続されている。一方、ソース／ドレイン拡散層１７ｂに接続するビット線コンタクトＣＢ２は、コンタクト２６を介して別の上部配線（例えば、ソース線）（図示せず）に接続されている。例えば、ソース線は、ビット線と同一配線レベルに配置されている。
【００１３】
周辺回路部では、図１（ｂ）に示すように、層間絶縁膜１８内にサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３が形成されている。このサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３は、ソース／ドレイン拡散層１７ｄ、１７ｅ及び１７ｆにそれぞれ接続されている。サポートコンタクトＣＳ１及びＣＳ２と層間絶縁膜１８上には、下部電極層２１ｂ、ＭＴＪ素子２２ｂ及び上部電極層２３ｂが順に積層されている。ここで、周辺回路部の下部電極層２１ｂは、メモリセル部の下部電極層２１ａと同一電極層２１で同じ高さ（同一層レベル）に形成されている。周辺回路部のＭＴＪ素子２２ｂは、メモリセル部のＭＴＪ素子２２ａと同一ＭＴＪ膜２２で同じ高さ（同一層レベル）に形成されている。周辺回路部の上部電極層２３ｂは、メモリセル部の上部電極層２３ａと同一電極層２３で同じ高さ（同一層レベル）に形成されている。紙面右端におけるソース／ドレイン拡散層１７ｆに接続するサポートコンタクトＣＳ３は、コンタクト２７を介して上部配線２８に接続されている。
【００１４】
このような本実施形態では、周辺回路部においても、メモリセル部と同様、下部電極層２１ｂ／ＭＴＪ素子２２ｂ／上部電極層２３ｂの積層構造を形成している。そして、周辺回路部の下部電極層２１ｂを、ローカル配線Ｌ１として活用する。
【００１５】
具体的には、周辺回路部では、下部電極層２１ｂがローカル配線Ｌ１として用いられる。つまり、ある素子領域１０ｂ上のソース／ドレイン拡散層１７ｂと別の素子領域１０ｃ上のソース／ドレイン拡散層１７ａとが、下部電極層２１ｂ（ローカル配線Ｌ１）を介して電気的に接続されている。
【００１６】
尚、本実施形態におけるＭＴＪ素子２２ａ及び２２ｂは、少なくとも、固定層（ピン層）、記録層（フリー層）、固定層及び記録層に挟まれたトンネル絶縁層（トンネルバリア層）を有している。
【００１７】
［１−２］製造方法
図１（ａ）及び（ｂ）を用いて、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００１８】
まず、ＳＴＩ（Shallow Trench Isolation）プロセスを用いて、シリコン基板１１内に素子領域１０ａ、１０ｂ及び１０ｃを分離する素子分離領域１２が形成される。シリコン基板１１上にゲート絶縁膜１３を介してゲート電極１４が形成され、このゲート電極１４上に絶縁膜１５が形成される。そして、ゲート電極１４及び絶縁膜１５の側面に側壁絶縁膜１６が形成される。次に、ゲート電極１４の両側のシリコン基板１１内にソース／ドレイン拡散層１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ及び１７ｆが形成される。このようにして、トランジスタＴｒが形成される。
【００１９】
次に、成膜プロセスと平坦化プロセスを用いて、例えばＳｉＯ２系の層間絶縁膜１８が形成される。これにより、周辺回路部では、ゲート電極１４間が層間絶縁膜１８で埋め込まれる。次に、層間絶縁膜１８内に、ソース／ドレイン拡散層１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ及び１７ｆを露出するコンタクトホールが形成される。次に、コンタクトホールが導電材１９で埋め込まれ、平坦化される。これにより、メモリセル部では、ゲート電極１４に対する自己整合プロセスによって、ビット線コンタクトＣＢ１及びＣＢ２が形成され、周辺回路部では、サポートコンタクトＣＳ１、ＣＳ２及びＣＳ３が形成される。
【００２０】
次に、例えばスパッタ法などの技術を用いて、ビット線コンタクトＣＢ１及びＣＢ２、サポートコンタクトＣＳ１、ＣＳ２及びＣＳ３、絶縁膜１５及び層間絶縁膜１８上に、下部電極層２１、ＭＴＪ膜（抵抗変化層）２２、上部電極層２３及びハードマスク（図示せず）が順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク（図示せず）がハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。次に、エッチング技術を用いて、下部電極層２１、ＭＴＪ膜２２及び上部電極層２３が一括加工される。これにより、メモリセル部には、ビット線コンタクトＣＢ１に接続する下部電極層２１ａ、ＭＴＪ素子２２ａ及び上部電極層２３ａが形成される。一方、周辺回路部には、ソースコンタクトＣＳ１及びＣＳ２に接続する下部電極層２１ｂ、ＭＴＪ素子２２ｂ及び上部電極層２３ｂが形成される。
【００２１】
次に、上部電極層２３ａ及び２３ｂを覆う層間絶縁膜２４が形成され、平坦化される。次に、層間絶縁膜２４内にコンタクトホールが形成され、上部電極層２３ａ（ハードマスク）、ビット線コンタクトＣＢ２及びソースコンタクトＣＳ３の上面が露出される。その後、コンタクトホールが導電材で埋め込まれ、コンタクト２５、２６及び２７が形成される。最後に、コンタクト２５、２６及び２７に接続する上部配線（Ｍ１）２８が形成される。
【００２２】
［１−３］ＭＴＪ素子の材料
ＭＴＪ素子２２ａ及び２２ｂは、以下のような材料で構成される。
【００２３】
［１−３−１］面内磁化型
面内磁化型のＭＴＪ素子２２ａ及び２２ｂは、例えば以下の材料を用いて形成される。
【００２４】
固定層及び記録層の材料には、例えば、Ｆｅ、Ｃｏ、Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３−ｙ（Ｒ；希土類、Ｘ；Ｃａ、Ｂａ、Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００２５】
固定層の一部を構成する反強磁性層の材料には、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることが好ましい。
【００２６】
トンネル絶縁層としては、スピン注入用のＭＴＪ素子２２ａ及び２２ｂの場合、コヒーレントトンネリング効果を有する酸化マグネシウム（ＭｇＯ）又はマグネシウム（Ｍｇ）と酸化マグネシウム（ＭｇＯ）を積層し、アニールなどによって形成したトンネルバリアを用いることが望ましい。これらの材料以外にも、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、ＳｒＴｉＯ２、ＡｌＬａＯ３などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００２７】
［１−３−２］垂直磁化型
垂直磁化型のＭＴＪ素子２２ａ及び２２ｂは、例えば以下の材料を用いて形成される。尚、トンネル絶縁層に関しては、面内磁化型と同じである。
【００２８】
［Ａ］高い保磁力を持つ磁性材料は、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を持つ材料により構成される。
【００２９】
以下、その材料例について説明する。
【００３０】
（例１）
「Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）のうちの少なくとも１つと、Ｃｒ（クロム）、Ｐｔ（白金）、Ｐｄ（パラジウム）のうちの少なくとも１つとを含む合金からなるもの」
規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、Ｃｏ（５０）Ｐｔ（５０）などがある。不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、ＣｏＣｒＮｂ合金などがある。
【００３１】
（例２）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つもの」
例えば、Ｃｏ／Ｐｔ人工格子、Ｃｏ／Ｐｄ人工格子、ＣｏＣｒ／Ｐｔ人工格子などがある。Ｃｏ／Ｐｔ人工格子を使用した場合及びＣｏ／Ｐｄ人工格子を使用した場合においては、抵抗変化率（ＭＲ比）は、約４０％、という大きな値を実現できる。
【００３２】
（例３）
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏなどがある。
【００３３】
［Ｂ］記録層は、上述のような高い保磁力を持つ磁性材料から構成することもできる。さらに、組成比の調整、不純物の添加、厚さの調整などを行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。
【００３４】
以下、その材料例について説明する。
【００３５】
（例１）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つと、Ｃｒ、Ｐｔ、Ｐｄのうちの少なくとも１つとを含む合金に、不純物を添加したもの」
規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、又は、Ｃｏ（５０）Ｐｔ（５０）に、Ｃｕ、Ｃｒ、Ａｇなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、又は、ＣｏＣｒＮｂ合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
【００３６】
（例２）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金についての厚さの最適値と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
【００３７】
（例３）
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金の組成比を調整したもの」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
【００３８】
記録層として、例えば、Ｃｏ／Ｐｔ人工格子を用いる場合、ＣｏとＰｔの厚さを調節することにより、ＭＴＪ素子２２ａ及び２２ｂの保磁力を調節できる。
【００３９】
固定層として、例えば、ＦｅＰｔ、ＣｏＰｔなどの規則合金を用いる場合、垂直磁気異方性を発生させるためには、ｆｃｔ（００１）面を配向させるとよい。このため、結晶配向制御層として、数ｎｍ程度のＭｇＯからなる極薄下地層を用いるとよい。ＭｇＯの他にも、格子定数が２．８Å、４．０Å、５．６Å程度のｆｃｃ構造、ｂｃｃ構造をもつ元素、化合物、例えば、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ、Ｆｅなど、あるいはそれらの合金などを用いることができる。ボトムピン構造の場合には、ヨーク材と固定層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ｔａ、ＴｉＮ、ＴａＮなどからなるバッファ層が配置されていてもよい。トップピン構造の場合には、トンネル絶縁層にｆｃｃ（１００）面が配向したＭｇＯを用いるとよい。この場合、ＭＲが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。
【００４０】
記録層として、ＦｅＰｔ、ＣｏＰｔなどの規則合金を用いる場合にも、同様にｆｃｔ（００１）面を配向させるとよい。トップピン（ボトムフリー）構造の場合には、ヨーク材と固定層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ｔａ、ＴｉＮ、ＴａＮなどからなるバッファ層が配置されていてもよい。ボトムピン（トップフリー）構造の場合には、トンネル絶縁層にｆｃｃ（１００）面が配向したＭｇＯを用いるとよい。この場合、ＭＲが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。
【００４１】
また、固定層及び記録層の垂直磁化性を高めるために、固定層及び記録層とトンネル絶縁層との間に、ＣｏＦｅＢ、Ｆｅ単層などの軟磁性層を挿入してもよい。
【００４２】
［１−４］効果
上記第１の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層２１ｂ／ＭＴＪ素子２２ｂ／上部電極層２３ｂの積層構造が形成される。そして、ローカル配線Ｌ１として機能する下部電極層２１ｂにより、サポートコンタクトＣＳ１及びＣＳ２を接続する。
【００４３】
このように、異なる素子領域１０ｂ及び１０ｃ同士の接続には、ローカル配線Ｌ１を用いることができる。つまり、このような接続において、従来のように素子領域と上部配線（Ｍ１）とを接続する深いコンタクトを用いる必要がなく、浅いサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３を用いることができる。これにより、ローカル配線Ｌ１に必要なデザイン縮小が可能となり、チップ面積の縮小を図ることができ、コストの低減が可能となる。
【００４４】
また、浅いサポートコンタクトＣＳ１、ＣＳ２及びＣＳ３を形成することによって、コンタクト抵抗を低減できる。このため、寄生抵抗及び寄生容量の両方を低減させることができ、回路動作の高速化が可能となる。
【００４５】
［２］第２の実施形態
第２の実施形態は、第１の実施形態の変形例であり、周辺回路部において、ＭＴＪ素子のトンネル絶縁層を含む領域をキャパシタＣ（容量素子）として使用し、配線層や素子領域を抵抗素子Ｒとして使用し、ＲやＣの所望値を予め設計した値となるようにウェハ上で作りこむことでＲＣ回路を形成する。尚、ここでは、第１の実施形態と異なる点について主に説明する。
【００４６】
［２−１］構造
図２（ａ）及び（ｂ）を用いて、第２の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図２（ａ）はメモリセル部を示し、図２（ｂ）は周辺回路部を示す。
【００４７】
図２（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、周辺回路部において、ＲＣ回路を形成していることである。
【００４８】
具体的には、周辺回路部における上部電極層２３ｂと上部配線２８とをコンタクト３０で接続する。この周辺回路部のコンタクト３０は、メモリセル部のコンタクト２５と同時に形成してもよい。そして、ＭＴＪ素子２２ｂのトンネル絶縁層を含む領域をキャパシタＣとして用い、配線層（例えば、サポートコンタクトＣＳ１及びＣＳ２等）や素子領域１０ｂ及び１０ｃを抵抗素子Ｒとして用いる。これにより、周辺回路部にＲＣ回路が形成される。
【００４９】
［２−２］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、特別な配線層やキャパシタ層を追加することなく（すなわち、プロセスや構造を殆ど追加することなく）、アナログ素子の形成に必須であるＲＣ回路を周辺回路部に搭載することができる。このため、チップ面積及びコストを増大させることなく、チップの高性能化を実現できる。
【００５０】
［３］第３の実施形態
第３の実施形態は、第２の実施形態の変形例であり、周辺回路部におけるＭＴＪ素子の絶縁層を厚膜化し、キャパシタＣの容量を大きくする。尚、ここでは、第２の実施形態と異なる点について主に説明する。
【００５１】
［３−１］構造
図３（ａ）及び（ｂ）、図４を用いて、第３の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図３（ａ）はメモリセル部を示し、図３（ｂ）は周辺回路部を示す。
【００５２】
図４に示すように、第３の実施形態において、第２の実施形態と異なる点は、周辺回路部のＭＴＪ素子２２ｂ’の絶縁層１１０の膜厚が、メモリセル部のＭＴＪ素子２２ａのトンネル絶縁層１０３ａの膜厚よりも厚くなっていることである。
【００５３】
ここで、ＭｇＯをトンネル絶縁層１０３ｂとして有するＭＴＪ素子２２ｂにおいて、ＭｇＯを挟む介在層は、記録層や固定層、又は、それらとＭｇＯの間に存在する非磁性層、磁性層である金属層、あるいは部分的に酸素を含む酸化金属層である。このＭＴＪ素子２２ｂを側面から酸化させた場合、ＭｇＯのトンネル絶縁層１０３ｂが安定した結晶状態でストイキオメトリ（化学量論的組成）に達している場合、ＭｇＯそのものは、殆ど変化せず、ＭｇＯの上下に位置する金属又は酸化金属である介在層が酸化され、結果的にＭＴＪのＭＩＭ（Metal-Insulator-Metal）構造を形成する絶縁体部分が厚膜化することになる。
【００５４】
つまり、図４に示すように、周辺回路部におけるトンネル絶縁層１０３ｂの周囲を選択酸化することにより、トンネル絶縁層１０３ｂに隣接する第１及び第２の介在層１０２ｂ及び１０４ｂが第１及び第２の酸化層１０２ｂ’及び１０４ｂ’となり、ＭＴＪ素子２２ｂ’内の絶縁層１１０が厚くなっている。
【００５５】
尚、選択酸化される層は、トンネル絶縁層１０３ｂに直接接する第１及び第２の介在層１０２ｂ及び１０４ｂに限定されない。例えば、第１及び第２の介在層１０２ｂ及び１０４ｂに隣接するトンネル絶縁層１０３ｂと反対側の層（例えば、固定層１０１ｂ及び記憶層１０５ｂの一部、固定層１０１ｂ及び記憶層１０５ｂの全部）がさらに酸化されてもよい。
【００５６】
［３−２］製造方法
図３（ａ）及び（ｂ）、図４を用いて、第３の実施形態に係る磁気ランダムアクセスメモリの主な工程の製造方法について説明する。
【００５７】
まず、第１の実施形態と同様、メモリセル部には、下部電極層２１ａ、ＭＴＪ素子２２ａ及び上部電極層２３ａが形成される。一方、周辺回路部には、下部電極層２１ｂ、ＭＴＪ素子２２ｂ及び上部電極層２３ｂが形成される。
【００５８】
次に、メモリセル部には、ＭＴＪ素子２２ａを覆うように酸化防止膜３１が形成される。この酸化防止膜３１としては、例えば、ＳｉＮ、ＡｌＯｘ等が挙げられる。
【００５９】
次に、酸化防止膜３１で覆われていない周辺回路部において、ＭＴＪ素子２２ｂのトンネル絶縁層１０３ｂの周囲が選択的に酸化される。これにより、周辺回路部のＭＴＪ素子２２ｂ’の絶縁層１１０の膜厚が、メモリセル部のトンネル絶縁層１０３ａの膜厚よりも厚くなる。
【００６０】
ここで、図４を用いて、周辺回路部の絶縁層１１０の膜厚化の具体例を示す。まず、酸化前において、メモリセル部及び周辺回路部のＭＴＪ素子２２ａ及び２２ｂの構造は、固定層１０１ａ及び１０１ｂ、第１の介在層１０２ａ及び１０２ｂ、トンネル絶縁層１０３ａ及び１０３ｂ、第２の介在層１０４ａ及び１０４ｂ、記録層１０５ａ及び１０５ｂであったとする。そして、周辺回路部のＭＴＪ素子２２ｂに酸化処理を行った場合、酸化後の周辺回路部のＭＴＪ素子２２ｂ’の構造は、固定層１０１ｂ、第１の酸化層１０２ｂ’、トンネル絶縁層１０３ｂ、第２の酸化層１０４ｂ’、記録層１０５ｂとなる。つまり、酸化後は、第１の酸化層１０２ｂ’、トンネル絶縁層１０３ｂ、第２の酸化層１０４ｂ’の３層が絶縁層１１０として機能する。このように、トンネル絶縁層１０３ｂに隣接する介在層１０２ｂ及び１０４ｂが酸化され、酸化層１０２ｂ’及び１０４ｂ’が形成されることで、周辺回路部のＭＴＪ素子２２ｂ’内の絶縁層１１０として機能する膜厚が厚くなる。
【００６１】
［３−３］ＭＴＪ素子の材料
第３の実施形態のＭＴＪ素子として、上記第１の実施形態における［１−３］の欄において説明した材料を用いることも可能であるが、特に、以下のような材料が好ましい。但し、以下の材料に限定されるわけではない。
【００６２】
トンネル絶縁層１０３ａ及び１０３ｂは、例えば、ＭｇＯからなる。
【００６３】
介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂは、例えば、Ｍｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂ、Ｃｕ、Ｒｕ、Ａｌ、Ｗ、Ｍｎ、Ｓｉ、Ｔａ、Ｔｉ等からなる群のうち少なくとも１つを含む材料からなる。特に、介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂ、例えば、Ｍｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂからなる群のうち少なくとも１つを含む材料からなることが望ましい。
【００６４】
尚、上記において、介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂは、説明の便宜上、固定層、トンネル絶縁層及び記録層と別の層として名称を付けているが、この名称の付け方に限定されるわけではない。例えば、介在層１０２ａ、１０２ｂ、１０４ａ及び１０４ｂは、多層からなるトンネル絶縁層の一部であってもよい。介在層１０２ａ及び１０２ｂは、多層からなる固定層の一部であってもよい。介在層１０４ａ及び１０４ｂは、多層からなる記録層の一部であってもよい。
【００６５】
［３−４］効果
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、周辺回路部のキャパシタＣの一部である絶縁層１１０を厚くする。これにより、周辺回路部のキャパシタＣの容量を大きくすることができ、ＲＣ回路の性能を最適化できる。このため、高性能なＲＣ素子を搭載したチップの実現を可能とする。
【００６６】
［４］第４の実施形態
第４の実施形態は、第１乃至第３の実施形態の変形例である。第１乃至第３の実施形態では、下部電極層、ＭＴＪ素子及び上部電極層を一括加工していたが、第４の実施形態では、下部電極層をＭＴＪ素子及び上部電極層と別に加工する。尚、ここでは、第１乃至第３の実施形態と異なる点について主に説明する。
【００６７】
［４−１］構造
図５（ａ）及び（ｂ）乃至図７（ａ）及び（ｂ）を用いて、第４の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図５（ａ）及び（ｂ）は第１の実施形態の変形例、図６（ａ）及び（ｂ）は第２の実施形態の変形例、図７（ａ）及び（ｂ）は第３の実施形態の変形例を示す。
【００６８】
図５（ａ）及び（ｂ）乃至図７（ａ）及び（ｂ）に示すように、第４の実施形態において、第１乃至第３の実施形態と異なる点は、下部電極層２１が、ＭＴＪ膜２２及び上部電極層２３と別々に加工されていることである。
【００６９】
従って、下部電極層２１ａ及び２１ｂの側面は、ＭＴＪ素子２２ａ、２２ｂ及び２２ｂ’の側面、上部電極層２３ａ及び２３ｂの側面よりも外側に突出している。また、下部電極層２１ａ及び２１ｂは、ＭＴＪ素子２２ａ、２２ｂ及び２２ｂ’、上部電極層２３ａ及び２３ｂと平面形状が異なり、面積が大きくなっている。
【００７０】
［４−２］製造方法
図５（ａ）及び（ｂ）を用いて、第４の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。尚、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）の製造方法も同様である。
【００７１】
まず、第１の実施形態と同様、下部電極層２１、ＭＴＪ膜２２、上部電極層２３及びハードマスク（図示せず）が順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク（図示せず）がハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。
【００７２】
次に、エッチング技術を用いて、下部電極層２１をエッチングストッパ層として用い、ＭＴＪ膜２２及び上部電極層２３が一括加工される。その後、再度フォトリソグラフィ及びドライエッチング法を用いて、ＭＴＪ膜２２及び上部電極層２３と別に、下部電極層２１が加工される。
【００７３】
［４−３］効果
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態では、下部電極層２１を、ＭＴＪ膜２２及び上部電極層２３と別々に加工することで、次のような効果が得られる。ＭＴＪ膜２２は、物理エッチングを含む加工手法を用いるため、下部電極層２１の下部のシリコン酸化膜等の材料とエッチングの選択比を大きく取ることが難しい場合がある。このため、ＭＴＪ膜２２の加工の際、下部電極層２１の下層が大きく削られる恐れがある。しかし、第４の実施形態によれば、ＭＴＪ膜２２の加工の際に、下部電極層２１をエッチングストッパ層として用いることで、下部電極層２１の下層が大きく削られることを防止することができる。
【００７４】
［５］第５の実施形態
第５の実施形態は、第３の実施形態の変形例であり、周辺回路部のＭＴＪ素子の側面をより多く露出し、トンネル絶縁層をより酸化できるようにした構造である。尚、ここでは、第３の実施形態と異なる点について主に説明する。
【００７５】
［５−１］構造
図８（ａ）及び（ｂ）を用いて、第５の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の構造について説明する。
【００７６】
図８（ａ）及び（ｂ）に示すように、第５の実施形態において、第３の実施形態と異なる点は、ＭＴＪ素子２２ｂ’及び上部電極層２３ｂ内に、下部電極層２１ｂの上面を露出する溝４０が複数個設けられていることである。つまり、溝４０により、ＭＴＪ素子２２ｂ’の側面が露出されている。
【００７７】
［５−２］製造方法
図８（ａ）及び（ｂ）を用いて、第５の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の製造方法について説明する。
【００７８】
まず、第１の実施形態と同様、下部電極層２１、ＭＴＪ膜２２、上部電極層２３及びハードマスク（図示せず）が順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク（図示せず）がハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。
【００７９】
次に、エッチング技術を用いて、下部電極層２１をエッチングストッパ層として用い、ＭＴＪ膜２２及び上部電極層２３がパターニングされる。これにより、下部電極層２１の上面を露出する溝４０が形成される。その後、再度フォトリソグラフィ及びドライエッチング法を用いて、下部電極層２１が加工される。
【００８０】
次に、第３の実施形態と同様、メモリセル部には、ＭＴＪ素子２２ａを覆うように酸化防止膜３１が形成される。次に、酸化防止膜３１で覆われていない周辺回路部において、溝４０等からＭＴＪ素子２２ｂのトンネル絶縁層の周囲が選択的に酸化される。これにより、周辺回路部のＭＴＪ素子２２ｂ内の絶縁層の膜厚が、メモリセル部のトンネル絶縁層の膜厚よりも厚くなる。
【００８１】
［５−３］効果
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。さらに、第５の実施形態では、下部電極層２１ｂ／ＭＴＪ素子２２ｂ’／上部電極層２３ｂの積層構造に対して、溝４０を複数個設け、ＭＴＪ素子２２ｂ’の側面をより多く露出している。これにより、周辺回路部の選択酸化において、ＭＴＪ素子２２ｂ’内の絶縁層をより酸化でき、より膜厚を厚くし易くなる。
【００８２】
尚、本実施形態において、溝４０は、ＭＴＪ素子２２ｂ’及び上部電極層２３ｂを貫通し、下部電極層２１ｂを貫通していないが、下部電極層２１ｂ、ＭＴＪ素子２２ｂ’及び上部電極層２３ｂの３層を貫通して形成することも可能である。
【００８３】
［６］第６の実施形態
上記第１乃至第５の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第６の実施形態は、抵抗変化メモリとしてＲｅＲＡＭを例に挙げる。
【００８４】
［６−１］構造
図９（ａ）及び（ｂ）乃至図１２を用いて、第６の実施形態に係るＲｅＲＡＭの構造について説明する。ここで、図９（ａ）及び（ｂ）は第１の実施形態に対応し、図１０（ａ）及び（ｂ）は第２の実施形態に対応し、図１１（ａ）及び（ｂ）、図１２は第３の実施形態に対応する。
【００８５】
図９（ａ）及び（ｂ）乃至図１２に示すように、第６の実施形態において、第１乃至第３の実施形態と異なる点は、下部電極層２１ａ及び２１ｂと上部電極層２３ａ及び２３ｂとに挟まれた抵抗変化素子が遷移金属酸化物素子５０ａ、５０ｂ及び５０ｂ’になっていることである。
【００８６】
図１０（ａ）及び（ｂ）に示すように、第６の実施形態では、下部電極層２１ｂ及び上部電極層２３ｂがキャパシタＣの電極として機能し、遷移金属酸化物素子５０ｂがキャパシタＣの絶縁層として機能している。
【００８７】
図１１（ａ）及び（ｂ）、図１２に示すように、第６の実施形態では、第３の実施形態と同様、選択酸化により、周辺回路部のキャパシタＣの絶縁層２１０を厚くする。具体的には、以下の通りである。
【００８８】
図１２に示すように、第６の実施形態では、下部電極層２１ａ及び２１ｂ、第１の介在層２０１ａ及び２０１ｂ、遷移金属酸化物素子５０ａ及び５０ｂ、第２の介在層２０２ａ及び２０２ｂ、上部電極層２３ａ及び２３ｂが順に積層されている。そして、周辺回路部おいて、第１及び第２の介在層２０１ｂ及び２０２ｂを選択酸化することで、第１及び第２の酸化層２０１ｂ’及び２０２ｂ’が形成される。これにより、第１及び第２の酸化層２０１ｂ’及び２０２ｂ’、遷移金属酸化物素子５０ｂからなる絶縁層２１０が形成される。これにより、周辺回路部のキャパシタの絶縁層２１０は、メモリセル部のキャパシタの絶縁層（遷移金属酸化物素子５０ａ）より厚くなる。
【００８９】
尚、上記において、介在層２０１ｂ及び２０２ｂは、説明の便宜上、下部電極層２１ｂ、遷移金属酸化物素子５０ｂ及び上部電極層２３ｂと別の層として名称を付けているが、この名称の付け方に限定されるわけではない。例えば、介在層２０１ｂ及び２０２ｂは、下部電極層２１ｂ、遷移金属酸化物素子５０ｂ及び上部電極層２３ｂの一部に含まれてもよい。
【００９０】
［６−２］効果
上記第６の実施形態によれば、第１乃至第３の実施形態と同様の効果を得ることができる。
【００９１】
尚、第６の実施形態は、上記第４及び第５の実施形態に適用することも可能である。
【００９２】
［７］第７の実施形態
上記第１乃至第５の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第７の実施形態は、抵抗変化メモリとしてＰＲＡＭ（相変化メモリ）を例に挙げる。
【００９３】
［７−１］構造
図１３（ａ）及び（ｂ）を用いて、第７の実施形態に係るＰＲＡＭの構造について説明する。尚、図１３（ａ）及び（ｂ）は、第１の実施形態に対応する。
【００９４】
図１３（ａ）及び（ｂ）に示すように、第７の実施形態において、第１の実施形態と異なる点は、下部電極層２１ａ及び２１ｂと上部電極層２３ａ及び２３ｂとに挟まれた抵抗変化素子が相変化素子６０ａ及び６０ｂになっていることである。尚、相変化素子６０ａ及び６０ｂと下部電極層２１ａ及び２１ｂとの間には、ヒータ層が形成されるが、本図では省略する。
【００９５】
周辺回路部のサポートコンタクトＣＳ１及びＣＳ２は、メモリセル部のビット線コンタクトＣＢ１及びＣＢ２よりも太く形成してもよい。周辺回路部では、メモリセル部のように、細いコンタクトを用いて相変化素子６０ｂを発熱させなくてよいからである。
【００９６】
［７−２］効果
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９７】
［８］第８の実施形態
第８の実施形態は、上記第１乃至第７の実施形態における周辺回路部の変形例である。
【００９８】
［８−１］構造
図１４乃至図２３を用いて、第８の実施形態における周辺回路部の構造について説明する。ここで、図１４は第１の実施形態（図１）、図１５は第２の実施形態（図２）、図１６は第３の実施形態（図３）、図１７乃至図１９は第４の実施形態（図５乃至図７）、図２０乃至図２２は第６の実施形態（図９乃至図１１）、図２３は第７の実施形態（図１３）の周辺回路部の変形例に対応する。
【００９９】
図１４乃至図２３に示すように、第８の実施形態では、周辺回路部におけるローカル配線Ｌ２に接続する対象が、上記第１乃至第７の実施形態と異なる。
【０１００】
例えば、図１４の構造を例に挙げると、素子分離領域１２上に形成されたゲート電極１４とソース／ドレイン拡散層１７ｈとが、下部電極層２１ｃ（ローカル配線Ｌ２）を介して電気的に接続されている。このような接続を行う場合、ゲート電極１４上には導電層２０（ゲートコンタクトＣＧ）が形成されている。
【０１０１】
［８−２］製造方法
図２４（ａ）乃至（ｃ）を用いて、第８の実施形態における周辺回路部の製造方法について説明する。
【０１０２】
まず、図２４（ａ）に示すように、第１の実施形態と同様、素子分離領域１２上にゲート電極配線１４が形成される。その後、ゲート電極１４の周囲及び上部が層間絶縁膜１８で埋め込まれる。その後、ＣＭＰ等の手法を用いて、層間絶縁膜１８がエッチング除去され、ゲート電極１４の上部のキャップ絶縁膜１５が露出される。
【０１０３】
次に、図２４（ｂ）に示すように、通常のリソグラフィ及び異方性エッチング技術を用いて、キャップ絶縁膜１５及び層間絶縁膜１８が選択的に除去され、ゲート電極１４と電気的にコンタクトするコンタクトホールＣＧ’とソース／ドレイン拡散層１７ｈを露出するコンタクトホールＣＳ４’が同時に形成される。尚、上記２種類のコンタクトホールＣＧ’及びＣＳ４’は、別々に開口してもよい。
【０１０４】
次に、図２４（ｃ）に示すように、コンタクトホールＣＳ４‘及びＣＧ’が導電材１９で埋め込まれ、平坦化される。これにより、周辺回路部では、サポートコンタクトＣＳ４及び導電層２０が形成される。
【０１０５】
［８−３］効果
上記第８の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層２１ｃ／抵抗変化素子（ＭＴＪ素子２２ｃ及び２２ｃ’、遷移金属酸化物素子５０ｃ及び５０ｃ’、相変化素子６０ｃ及び６０ｃ’）／上部電極層２３ｃの積層構造が形成される。そして、ローカル配線Ｌ２として機能する下部電極層２１ｃにより、サポートコンタクトＣＳ４及びゲート電極１４を接続する。
【０１０６】
このように、素子分離領域１２上に形成されたゲート電極１４とソース／ドレイン拡散層１７ｈの接続は、ローカル配線Ｌ２を用いることができる。つまり、このような接続において、従来のように素子領域と上部配線（Ｍ１）とを接続する深いコンタクトを用いる必要がなく、浅いサポートコンタクトＣＳ４及びゲートコンタクトＣＧ（導電層２０）を用いることができる。これにより、ローカル配線Ｌ２に必要なデザイン縮小が可能となり、チップ面積の縮小を図ることができ、コストの低減が可能となる。
【０１０７】
また、第８の実施形態の各変形例では、上記各実施形態の他の効果も同様に得ることができる。
【０１０８】
以上のように、上述した実施形態の抵抗変化メモリ及びその製造方法によれば、メモリセル部と同様、周辺回路部に下部電極層／抵抗変化層／上部電極層の積層構造を形成し、この周辺回路部の下部電極層をローカル配線として使用することで、深いビアを形成する必要がなくなるため、チップ面積の縮小を図ることができる。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１０…素子領域、１１…半導体基板、１２…素子分離領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…絶縁膜、１６…側壁絶縁膜、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ…ソース／ドレイン拡散層、１８、２４…層間絶縁膜、１９…導電材、２１、２１ａ、２１ｂ、２１ｃ…下部電極層、２２…ＭＴＪ膜、２２ａ、２２ｂ、２２ｃ…ＭＴＪ素子、２３、２３ａ、２３ｂ、２３ｃ…上部電極層、２５、２６、２７…コンタクト、２８…上部配線、３１…酸化防止膜、４０…溝、５０…遷移金属酸化層、５０ａ、５０ｂ、５０ｃ…遷移金属酸化物素子、６０…相変化層、６０ａ、６０ｂ、６０ｃ…相変化素子、１０２ａ、１０２ｂ、１０４ａ、１０４ｂ、２０１ａ、２０１ｂ、２０２ａ、２０２ｂ…介在層、１０２ｂ’、１０４ｂ’、２０１ｂ’、２０２ｂ’…酸化層、１１０、２１０…絶縁層、ＣＢ…ビット線コンタクト、ＣＳ…サポートコンタクト、Ｌ１、Ｌ２…ローカル配線。
【特許請求の範囲】
【請求項１】
メモリセル部と周辺回路部とを有する半導体基板と、
前記メモリセル部の前記半導体基板内の素子領域上に形成された第１のゲート電極と、
前記第１のゲート電極の端部下の前記素子領域内に形成された第１の拡散層と、
前記第１のゲート電極に隣接して形成され、前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクト上に形成され、前記第１のコンタクトを介して前記第１の拡散層に接続された第１の下部電極層と、
前記第１の下部電極層上に形成された第１の抵抗変化層と、
前記第１の抵抗変化層上に形成された第１の上部電極層と、
前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第２乃至第４の拡散層と、
前記周辺回路部における前記半導体基板内に形成された素子分離領域と、
前記第２の拡散層に接続された第２のコンタクトと、
前記第３の拡散層に接続された第３のコンタクトと、
前記第４の拡散層に接続された第４のコンタクトと、
前記素子分離領域上に形成された第２のゲート電極と、
前記周辺回路部に前記第１の下部電極層と同じ高さに形成された第２の下部電極層と、
前記第１の抵抗変化層と同じ高さで前記第２の下部電極層上に形成された第２の抵抗変化層と、
前記第１の上部電極層と同じ高さで前記第２の抵抗変化層上に形成された第２の上部電極層と、
を具備し、
前記第２の下部電極層は、前記第２のコンタクトと前記第３のコンタクトとを接続する第１のローカル配線として機能する層、及び、前記第２のゲート電極と前記第４のコンタクトとを接続する第２のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリ。
【請求項２】
前記周辺回路部において、前記第２の上部電極層の上方に形成された上部配線と、
前記上部配線と前記第２の上部電極層とを接続する第５のコンタクトと、
をさらに具備し、
前記第２の抵抗変化層は、第２の絶縁層を含み、
前記第２の絶縁層を有する容量素子と、前記第２乃至第５の素子領域のうちの１つからなる抵抗素子とで、前記周辺回路部にＲＣ回路を形成する、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１の抵抗変化層は、第１の絶縁層を含み、
前記第２の絶縁層は、前記第１の絶縁層よりも厚い、
ことを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
前記第１の下部電極層の側面は、前記第１の抵抗変化層及び前記第１の上部電極層の側面よりも外側に突出し、
前記第２の下部電極層の側面は、前記第２の抵抗変化層及び前記第２の上部電極層の側面よりも外側に突出する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記第２の抵抗変化層及び前記第２の上部電極層内に、前記第２の抵抗変化層の側面を露出する溝が形成されている、
ことを特徴とする請求項３又は４に記載の抵抗変化メモリ。
【請求項６】
メモリセル部と周辺回路部とを有する半導体基板内に複数の素子領域を形成する工程と、
前記周辺回路部の前記半導体基板内に素子分離領域を形成する工程と、
前記メモリセル部の前記素子領域上に第１のゲート電極を形成し、前記周辺回路部の前記素子分離領域上に第２のゲート電極を形成する工程と、
前記メモリセル部の前記素子領域内に第１の拡散層を形成し、前記周辺回路部の互いに異なる前記素子領域内に第２乃至第４の拡散層を形成する工程と、
前記第１の拡散層に接続する第１のコンタクトを形成し、前記第２の拡散層に接続する第２のコンタクトを形成し、前記第３の拡散層に接続する第３のコンタクトを形成し、前記第４の拡散層に接続する第４のコンタクトを形成する工程と、
前記第１乃至第４のコンタクト上に下部電極層、抵抗変化層及び上部電極層を順に形成する工程と、
前記下部電極層、前記抵抗変化層及び前記上部電極層を加工することにより、第１の下部電極層、第１の抵抗変化層及び第１の上部電極層からなる第１の積層構造と、第２の下部電極層、第２の抵抗変化層及び第２の上部電極層からなる第２の積層構造とを形成する工程と、
を具備し、
前記第１の下部電極層は、前記第１のコンタクトを介して前記第１の拡散層に接続され、
前記第２の下部電極層は、前記第２のコンタクトと前記第３のコンタクトとを接続する第１のローカル配線として機能する層、及び、前記第２のゲート電極と前記第４のコンタクトとを接続する第２のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリの製造方法。
【請求項１】
メモリセル部と周辺回路部とを有する半導体基板と、
前記メモリセル部の前記半導体基板内の素子領域上に形成された第１のゲート電極と、
前記第１のゲート電極の端部下の前記素子領域内に形成された第１の拡散層と、
前記第１のゲート電極に隣接して形成され、前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクト上に形成され、前記第１のコンタクトを介して前記第１の拡散層に接続された第１の下部電極層と、
前記第１の下部電極層上に形成された第１の抵抗変化層と、
前記第１の抵抗変化層上に形成された第１の上部電極層と、
前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第２乃至第４の拡散層と、
前記周辺回路部における前記半導体基板内に形成された素子分離領域と、
前記第２の拡散層に接続された第２のコンタクトと、
前記第３の拡散層に接続された第３のコンタクトと、
前記第４の拡散層に接続された第４のコンタクトと、
前記素子分離領域上に形成された第２のゲート電極と、
前記周辺回路部に前記第１の下部電極層と同じ高さに形成された第２の下部電極層と、
前記第１の抵抗変化層と同じ高さで前記第２の下部電極層上に形成された第２の抵抗変化層と、
前記第１の上部電極層と同じ高さで前記第２の抵抗変化層上に形成された第２の上部電極層と、
を具備し、
前記第２の下部電極層は、前記第２のコンタクトと前記第３のコンタクトとを接続する第１のローカル配線として機能する層、及び、前記第２のゲート電極と前記第４のコンタクトとを接続する第２のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリ。
【請求項２】
前記周辺回路部において、前記第２の上部電極層の上方に形成された上部配線と、
前記上部配線と前記第２の上部電極層とを接続する第５のコンタクトと、
をさらに具備し、
前記第２の抵抗変化層は、第２の絶縁層を含み、
前記第２の絶縁層を有する容量素子と、前記第２乃至第５の素子領域のうちの１つからなる抵抗素子とで、前記周辺回路部にＲＣ回路を形成する、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１の抵抗変化層は、第１の絶縁層を含み、
前記第２の絶縁層は、前記第１の絶縁層よりも厚い、
ことを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
前記第１の下部電極層の側面は、前記第１の抵抗変化層及び前記第１の上部電極層の側面よりも外側に突出し、
前記第２の下部電極層の側面は、前記第２の抵抗変化層及び前記第２の上部電極層の側面よりも外側に突出する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記第２の抵抗変化層及び前記第２の上部電極層内に、前記第２の抵抗変化層の側面を露出する溝が形成されている、
ことを特徴とする請求項３又は４に記載の抵抗変化メモリ。
【請求項６】
メモリセル部と周辺回路部とを有する半導体基板内に複数の素子領域を形成する工程と、
前記周辺回路部の前記半導体基板内に素子分離領域を形成する工程と、
前記メモリセル部の前記素子領域上に第１のゲート電極を形成し、前記周辺回路部の前記素子分離領域上に第２のゲート電極を形成する工程と、
前記メモリセル部の前記素子領域内に第１の拡散層を形成し、前記周辺回路部の互いに異なる前記素子領域内に第２乃至第４の拡散層を形成する工程と、
前記第１の拡散層に接続する第１のコンタクトを形成し、前記第２の拡散層に接続する第２のコンタクトを形成し、前記第３の拡散層に接続する第３のコンタクトを形成し、前記第４の拡散層に接続する第４のコンタクトを形成する工程と、
前記第１乃至第４のコンタクト上に下部電極層、抵抗変化層及び上部電極層を順に形成する工程と、
前記下部電極層、前記抵抗変化層及び前記上部電極層を加工することにより、第１の下部電極層、第１の抵抗変化層及び第１の上部電極層からなる第１の積層構造と、第２の下部電極層、第２の抵抗変化層及び第２の上部電極層からなる第２の積層構造とを形成する工程と、
を具備し、
前記第１の下部電極層は、前記第１のコンタクトを介して前記第１の拡散層に接続され、
前記第２の下部電極層は、前記第２のコンタクトと前記第３のコンタクトとを接続する第１のローカル配線として機能する層、及び、前記第２のゲート電極と前記第４のコンタクトとを接続する第２のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１３−４１９６１（Ｐ２０１３−４１９６１Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７５２９（Ｐ２０１１−１７７５２９）
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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