【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】磁気ランダムアクセスメモリ（ＭＲＡＭ）セル用に適し且つ第１強磁性層とトンネル障壁層と第２強磁性層とから成る磁気トンネル接合を製作する方法を提供する。
【解決手段】第１強磁性層を形成すること、トンネル障壁層２２を形成すること及び第２強磁性層を形成することから成る。当該トンネル障壁層２２を形成することは、金属製のＭｇ層を蒸着すること及び当該金属のＭｇをＭｇＯ層２２ａに変えるために当該蒸着された金属製のＭｇ層を酸化することから成る。当該トンネル障壁層が、少なくとも２つのＭｇＯ層２２ａから成るように、当該トンネル障壁層を形成するステップが、少なくとも２回実施される。 （もっと読む）

【課題】十分に高い抵抗変化率および絶縁破壊電圧を確保しつつ、安定した製造に適した磁気トンネル接合素子を備えた磁気メモリ構造を提供する。
【解決手段】この磁気メモリ構造は、基体上に、第１シード層と導電層とを順に有する下部電極と、導線としての上部電極と、下部電極と上部電極との間に配置され、かつ、下部電極の側から順に、下部電極と接すると共に窒化タンタルを含む第２シード層と、反強磁性ピンニング層と、ピンド層と、トンネルバリア層と、磁化自由層と、上部電極と接するキャップ層とを有する磁気トンネル接合素子とを備える。窒化タンタルは、窒素プラズマをタンタルのターゲットに衝突させる反応性スパッタリング処理によって形成されたものである。 （もっと読む）

【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。 （もっと読む）

【課題】ＣＣＰ−ＣＰＰ素子のＭＲ変化率を向上させる。
【解決手段】磁化が実質的に一方向に固着された磁化固着層と、前記磁化固着層と対向するようにして形成され、磁化が外部磁界に対して変化する磁化自由層と、前記磁化固着層と前記磁化自由層との間に位置し、絶縁層、及びこの絶縁層を層方向に電流を通過させる導電体とを有する電流狭窄層を含むスペーサ層と具える磁気抵抗効果素子において、前記磁化固着層の層中、前記磁化自由層の層中、前記磁化固着層及び前記スペーサ層の界面、並びに前記磁化自由層及び前記スペーサ層の界面の少なくとも一か所に、Ｓｉ、Ｍｇ、Ｂ、Ａｌを含む機能層を設ける。 （もっと読む）

【課題】本実施形態は、耐熱性に乏しいＭＴＪ素子等の素子の劣化を避けつつ、良好な半導体装置を形成することができる半導体装置の製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、基板上に複数の素子を形成し、複数の素子の間を埋め込むようにシリコン化合物膜を形成し、マイクロ波を照射することにより、シリコン化合物膜を酸化シリコン膜に改質する。 （もっと読む）

【課題】ＭＲ変化率を高くすることができる磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録装置を提供する。
【解決手段】実施形態に係る磁気抵抗効果素子は、積層体と、前記積層体の積層方向に電流を流すための一対の電極と、を備える。前記積層体は、第１の磁性層と、第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に配置されたスペーサ層と、を有する。そして、前記第１の磁性層、前記第２の磁性層及び前記スペーサ層の少なくとも１つの層が金属酸化物からなる酸化物層を含み、前記金属酸化物の結晶構造は、ＮａＣｌ構造である。 （もっと読む）

【課題】高い結晶配向性を有する強磁性層の上にトンネルバリア層を形成することによってＭＴＪ膜を作成する場合に、読み出し特性の劣化を抑制すること。
【解決手段】ＭＴＪ膜の製造方法は、第１強磁性層を形成する工程と、第１強磁性層の上にトンネルバリア層を形成する工程と、トンネルバリア層の上に第２強磁性層を形成する工程と、を含む。第１強磁性層は、垂直磁気異方性を有するＣｏ／Ｎｉ積層膜である。トンネルバリア層を形成する工程は、単位成膜処理をｎ回（ｎは２以上の整数）繰り返すことを含む。単位成膜処理は、Ｍｇ膜をスパッタ法により堆積する工程と、堆積されたＭｇ膜を酸化する工程と、を含む。１回目の単位成膜処理において堆積されるＭｇ膜の膜厚は、０．３ｎｍ以上０．５ｎｍ以下である。２回目以降の単位成膜処理において堆積されるＭｇ膜の膜厚は、０．１ｎｍ以上０．４５ｎｍ以下である。 （もっと読む）

【課題】本発明は、磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法を提供する。
【解決手段】磁気トンネル接合構造体の製造方法は、基板上に第１磁性層、トンネル絶縁層、及び第２磁性層を順次に積層して磁気トンネル接合層を形成し、前記第２磁性層上にマスクパターンを形成し、少なくとも１回のエッチング工程と少なくとも１回の酸化工程を複数回行い、磁気トンネル接合層パターン及び前記磁気トンネル接合層パターンの少なくとも一つの側壁上に側壁絶縁層パターンを形成し、前記少なくとも一つのエッチング工程は、不活性ガスと前記マスクパターンを利用して前記磁気トンネル接合層の一部をエッチングする第１エッチング工程を含み、前記少なくとも一つの酸化工程は、前記磁気トンネル接合層のエッチング面に付着した第１エッチング生成物を酸化する第１酸化工程を含む。 （もっと読む）

【課題】信頼性の高い磁気抵抗効果素子の構造並びにそのような構造を安定して得ることのできる磁気抵抗効果素子の製造方法を提供する。
【解決手段】基板上に、第１の電極層と、金属材料により形成された金属層と、第１の磁性層と、トンネル絶縁膜と、第２の磁性層と、第２の電極層とを形成し、第２の電極層をパターニングし、第２の磁性層、トンネル絶縁膜、第１の磁性層及び金属膜をパターニングするとともに、パターニングした第２の磁性層、トンネル絶縁膜、第１の磁性層及び金属膜の側壁部分に、金属膜のリスパッタ粒子を堆積して側壁金属層を形成し、側壁金属層を酸化して絶縁性の側壁金属酸化物層を形成する。 （もっと読む）

【課題】高いＭＲ比と低いＲＡ値とを両立させるトンネルバリアの形成方法を提供する。
【解決手段】本発明のトンネルバリアの形成方法は、ＴＭＲセンサ４０Ａに用いられるトンネルバリア２９を形成するものであり、ピンド層２４に対してＮＯＸ処理を施す工程と、ピンド層２４の上にＭ１層を形成する工程と、ＮＯＸ処理を行い、Ｍ１層をＭox1層２５に変換する工程と、Ｍ１層よりも薄いＭ２層の蒸着とそのＮＯＸ処理とを繰り返すことで、Ｍox1層の上にＭox2層２６を含むスタックを形成する工程と、そのスタックの上に、Ｍox1層２５およびＭox2層２６よりも薄い最上部金属層を形成する工程と、アニール処理により、内部の酸素を拡散させて最上部金属層を酸化することでＭox3層２７を得る工程とを含む。 （もっと読む）

【課題】リードディスターブ現象の発生を抑制し得る不揮発性メモリ素子を提供する。
【解決手段】本発明の不揮発性メモリ素子は、第１電極５１、正のペルチェ係数を有する第１材料層５３、情報記憶層６０、負のペルチェ係数を有する第２材料層５４、及び、第２電極５２が積層されて成る。第１材料層５３はｐ型熱電材料から成り、第２材料層５４はｎ型熱電材料から成ることが好ましい。 （もっと読む）

【課題】 セルの微細化を図る。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、半導体基板１上に形成された選択素子Ｔｒと、選択素子上に形成された多層配線層７ａ−ｃと、多層配線層上に形成された層間絶縁膜８と、層間絶縁膜内に形成され、多層配線層を介して選択素子と電気的に接続されたコンタクト層９と、コンタクト層と電気的に接続され、金属材で形成された下部電極層２１と、下部電極層の側面を取り囲み、金属材の酸化物で形成された金属酸化絶縁膜２６と、下部電極層上に形成された磁気抵抗素子１０と、磁気抵抗素子上に形成された上部電極層２３と、磁気抵抗素子及び上部電極層の側面上に形成された側壁絶縁膜２５と、上部電極層と電気的に接続されたビット線２９と、を具備する。 （もっと読む）

【課題】 書き込み電流の低減を図る。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、メモリセルに磁気抵抗素子１００を備えた磁気ランダムアクセスメモリであって、磁気抵抗素子１００は、第１の金属磁性層２４と、第２の金属磁性層２６と、第１及び第２の金属磁性層２４、２６に挟まれた絶縁層２５と、を具備し、第１及び第２の金属磁性層２４、２６の各面積は、絶縁層２５の面積より小さい。 （もっと読む）

【課題】 磁気デバイスにおける垂直磁気異方性と保持力とを向上させる。
【解決手段】 ＭＡＭＲ構造２０は、Ｔａ／Ｍ１／Ｍ２なる構造（例えば、Ｍ１はＴｉ、Ｍ２はＣｕ）の複合シード層２２の上に、［ＣｏＦｅ／Ｎｉ］_X等のＰＭＡ多層膜２３を有する。複合シード層２２とＰＭＡ多層膜２３との間の界面、および、ＰＭＡ多層膜２３の積層構造内の各一対の隣接層間における１以上の界面の一方または双方に界面活性層を形成する。超高圧アルゴンガスを用いたＰＭＡ多層膜２３の成膜により、各［ＣｏＦｅ／Ｎｉ］_X間の界面を損傷するエネルギーを抑える。低パワープラズマ処理および自然酸化処理の一方または両方を複合シード層２２に施すことにより、［ＣｏＦｅ／Ｎｉ］_X多層膜との界面を均一化する。各［ＣｏＦｅ／Ｎｉ］_X層間に酸素界面活性層を形成してもよい。保磁力は、１８０〜４００°Ｃ程度の熱処理によっても増加する。 （もっと読む）

【課題】より良好な磁化特性を発現し、高記録密度化や高集積化に対応可能であると共に高い信頼性を有する磁気トンネル接合素子を提供する。
【解決手段】本発明のＭＴＪ素子は、ＮｉＦｅからなり、かつ、平坦化された上面を有する基体としての下部磁気シールド層１１０と、Ｔａからなり、かつ、スパッタエッチング処理により表層がアモルファス化された被覆層１２５と、シード層１４０と、ピンニング層５０と、ピンド層６０と、Ａｌ膜が酸化処理されてなるトンネルバリア層７０と、磁化フリー層８０と、キャップ層９０と、ＮｉＦｅからなり、下部磁気シールド層１１０と共に積層面と直交する方向にセンス電流を流すための電流経路となる上部磁気シールド層１００とを順に備えたものである。 （もっと読む）

【課題】容易に抵抗を調節することができ、高集積化が可能な導電構造物を含む半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に配置され、基板の導電領域を露出させる開口部を含む絶縁膜と、開口部内に配置されるバリア膜パターンと、バリア膜パターン上に配置され、開口部の外部に延長される酸化された部分及び開口部内に位置する酸化されなかった部分を含む導電パターンと、を具備し、導電パターンの幅がバリア膜パターンの厚さによって決定される。 （もっと読む）

【課題】短絡や電流リークを生じさせること無く、しかも、ＭＴＪ構造にダメージを生じさせること無く、不揮発性メモリ素子におけるＭＴＪ構造のパターニングを行い得る不揮発性メモリ素子の製造方法を提供する。
【解決手段】第１磁性材料層５１、トンネル絶縁膜５２及び第２磁性材料層５３が、順次、積層された積層構造体５０を有し、磁化反転状態に依存して電気抵抗値が変化することで情報を記憶する不揮発性メモリ素子の製造方法は、第１磁性材料層５１、トンネル絶縁膜５２及び第２磁性材料層５３を順次形成し、次いで、第２磁性材料層５３上にマスク層６３を形成した後、マスク層６３で覆われていない第２磁性材料層５３の部分５３’を酸化し、次いで、酸化された第２磁性材料層５３の部分５３’を還元する工程を備えている。 （もっと読む）

【課題】 臨界反転電流密度Ｊ_COを最小限に抑えつつ、熱安定性、書き込み電圧、読み出し電圧、および保磁力Ｈｃが６４ＭｂのＳＴＴ-ＲＡＭの設計要求を満たすＭＴＪナノピラー構造を得る。
【解決手段】 自然酸化法を用いて、酸素界面活性層を含むＭｇＯトンネルバリア層を形成する。フリー層４０は、ＦＬ１層５０／ＮＣＣ層５１／ＦＬ２層５２なる構造を有する。ＮＣＣ層５１は、ＳｉＯマトリクス５１ｂ中に形成されたＲＭ粒子（ＲはＣｏ、Ｆｅ、Ｎｉ、ＭはＳｉ、Ａｌ等の金属）からなるナノ導電チャネル５１ａを含む。ＮＣＣ層５１の厚さは、ＲＭ粒子の最小粒径前後の厚さに保たれ、ＦＬ１層５０とＦＬ２層５２との間の距離を埋めるのに十分な直径を有する。 （もっと読む）

【課題】スピン消極を引き起こすことなく、また、加熱処理を必要とせずに、［Ｃｏ／Ｎｉ］ｘ積層構造の十分な垂直磁気異方性を確保する。
【解決手段】このスピンバルブ構造は、上部の［Ｃｏ／Ｎｉ］ｘ積層リファレンス層２３の垂直磁気異方性を向上させるため、Ｔａ層と、ｆｃｃ［１１１］またはｈｃｐ［００１］構造を有する金属層とを含む複合シード層２２を備える。［Ｃｏ／Ｎｉ］ｘ積層リファレンス層２３は、ＣｏとＮｉとの界面の損傷を防止し、これにより垂直磁気異方性を保つため、低いパワーと高圧のアルゴンガスとを用いたプロセスにより成膜する。その結果、薄いシード層を用いることが可能となる。垂直磁気異方性は２２０℃の温度で１０時間にわたって熱処理を行った後であっても維持される。この構造は、ＣＰＰ−ＧＭＲ素子やＣＰＰ−ＴＭＲ素子に適用できるほか、スピントランスファー発振器やスピントランスファーＭＲＡＭにも適用できる。 （もっと読む）