【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。 （もっと読む）

【課題】ＴＡＴの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。 （もっと読む）

【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面がスイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】半導体装置のプロセスマージンを向上できる。
【解決手段】本発明の例の半導体メモリは、同一の配線層内に設けられる２つのビット線ＢＬ１，ＢＬ２と、メモリセルアレイ内に設けられるアクティブ領域ＡＡ２と、アクティブ領域ＡＡ２と交差する２つのワード線ＷＬ１，ＷＬ２と、ゲートがワード線ＷＬ１，ＷＬ２にそれぞれ接続されアクティブ領域ＡＡ２上に設けられる第１及び第２のトランジスタＴｒ１，Ｔｒ２と、ビット線ＢＬ２とトランジスタＴｒ１のソース／ドレインとに接続される第１の抵抗性記憶素子ＭＴＪ１と、ビット線ＢＬ２とトランジスタＴｒ２のソース／ドレインとに接続される第２の抵抗性記憶素子ＭＴＪ２と、ビット線ＢＬ１と２つのトランジスタＴｒ１，Ｔｒ２の共有ノードに接続され、ワード線ＷＬ１，ＷＬ２間に配置される配線層Ｍ２とを具備し、アクティブ領域ＡＡ２はメモリセルアレイの一端から他端まで延在する。 （もっと読む）

【課題】セルサイズの微細化を図る。
【解決手段】磁気ランダムアクセスメモリは、第１の配線ＢＬと、この第１の配線の上方に第１の配線と離間して設けられた第２の配線ＷＷＬと、第１及び第２の配線間に配置され、第１の配線の上面に接して配置され、固定層と記録層と非磁性層とを有する磁気抵抗効果素子ＭＴＪと、この磁気抵抗効果素子上に配置され、磁気抵抗効果素子と積層して一体に形成された金属層ＨＭと、金属層、磁気抵抗効果素子及び第１の配線の側面に設けられたサイド絶縁膜２４と、このサイド絶縁膜の側面と接して形成されたコンタクト２６と、金属層及びコンタクト上に配置され、磁気抵抗効果素子とコンタクトとを電気的に接続する第３の配線ＷＷＬとを具備する。 （もっと読む）

【課題】磁気抵抗効果素子を含むメモリセルのサイズを縮小する。
【解決手段】磁気記憶装置の製造方法は、コンタクトプラグ１３および第１の絶縁層１１上に、磁気抵抗効果素子１０を形成する工程と、上部電極層１６上に、第１の方向に延在する第１のマスク層１８を形成する工程と、上部電極層１６を第１のマスク層１８を用いてエッチングする工程と、上部電極層１６および非磁性層１５上に保護膜２０を形成する工程と、保護膜２０上に第２のマスク層２１を形成する工程と、第２の方向に延在するように、第２のマスク層２１上にレジスト層２２を形成する工程と、第２のマスク層２１をレジスト層２２を用いてエッチングし、上部電極層１６の側部に側壁部２１Ａを形成する工程と、非磁性層１５および下部電極層１４を、第２のマスク層２１および側壁部２１Ａを用いてエッチングする工程とを含む。 （もっと読む）

【課題】電気的な短絡を生じることなく安定した磁気情報の書込および読出をおこなうことのできる磁気メモリセルを提供する。
【解決手段】本発明の磁気メモリセルは、ＭＴＪ素子１と、これをその積層方向において挟んで対向するワード線２１およびビット線３１を備える。ＭＴＪ素子１は、最上層にキャップ層１１を含むスタック１０と、このスタック１０の周囲を、端面１０Ｔと接するように取り囲み、かつ、シリコン窒化物からなるスペーサ３３と、このスペーサ３３の周囲を取り囲むシリコン酸化物層５１とを備える。キャップ層１１の上面１１Ｓは、シリコン酸化物層５１の上面５１Ｓよりもワード線２１から離れる方向へ突き出している。スペーサ３３によって短絡を抑制することができる。さらに、上面１１Ｓとビット線３１との確実かつ良好な接続を容易に可能とする構造となっている。 （もっと読む）

本発明は、クロスポイントと１Ｔ‐１セルとの双方の設計に基づくある種の利点を導入するためのメモリ技術及びメモリアレイに関する新規な変更に関する。これらの設計のある特徴を組み合わせることにより、１Ｔ‐１セル設計における読出し時間の高速化及び信号対雑音比の増大と、クロスポイント設計における高記録密度化との双方が達成される。そのために、単一のアクセストランジスタ１６を用いて、“Ｚ”軸方向に配置された複数のメモリアレイ層で垂直方向に互いに上下に積み重ねうる多重メモリセルを読出すようにする。
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