抵抗変化メモリ及びその製造方法
【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
電流、電圧、熱、磁場などにより抵抗値が変化する抵抗変化素子をメモリセルとする抵抗変化メモリにおいて、ＰＥＰ(photo engraving process)数を極力抑えたプロセス技術の開発は、製造コストの低下のために必須である。しかし、抵抗変化素子とビアとが同一層内に配置されるレイアウトでは、両者をそれぞれ独立に加工する必要があるため、ＰＥＰ数の削減が難しい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９１５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ＰＥＰ数を削減する技術について提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを備え、前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、前記複数のビアは、前記複数のホール内に配置される。
【０００６】
また、実施形態によれば、抵抗変化メモリの製造方法は、前記複数の抵抗変化素子を形成する工程と、前記複数の抵抗変化素子を覆う絶縁材料を形成する工程と、前記絶縁材料のエッチバックを行うことにより、前記複数の側壁絶縁層を形成すると同時に前記複数のホールをセルフアラインで形成する工程と、前記複数のホール内に前記複数のビアを形成する工程とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の基本構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】第２の基本構造を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】抵抗変化素子及びビアの例を示す図。
【図６】第１の基本構造の製造方法を示す平面図。
【図７】第１の基本構造の製造方法を示す断面図。
【図８】第１の基本構造の製造方法を示す平面図。
【図９】第１の基本構造の製造方法を示す断面図。
【図１０】第１の基本構造の製造方法を示す断面図。
【図１１】第１の基本構造の製造方法を示す平面図。
【図１２】第１の基本構造の製造方法を示す断面図。
【図１３】適用例としてのメモリセルアレイを示す回路図。
【図１４】図１３のメモリセルアレイの構造例を示す斜視図。
【図１５】図１３のアレイの構造例を示す平面図。
【図１６】図１５のＶＶＩ−ＸＶＩ線に沿う断面図。
【図１７】図１５のＶＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】図１５のＶＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】図１３のアレイ内のアクティブエリアを示す平面図。
【図２０】図１３のアレイ内のワード線を示す平面図。
【図２１】図１３のアレイ内の抵抗変化素子及びビアを示す平面図。
【図２２】図１３のアレイ内の上部電極を示す平面図。
【図２３】図１３のアレイ内のビット線を示す平面図。
【図２４】図１４のアレイの製造方法を示す断面図。
【図２５】図１４のアレイの製造方法を示す断面図。
【図２６】図１４のアレイの製造方法を示す断面図。
【図２７】図１４のアレイの製造方法を示す断面図。
【図２８】図１４のアレイの製造方法を示す断面図。
【図２９】図１４のアレイの製造方法を示す断面図。
【図３０】図１４のアレイの製造方法を示す断面図。
【図３１】図１４のアレイの製造方法を示す断面図。
【図３２】図１４のアレイの製造方法を示す断面図。
【図３３】図１４のアレイの製造方法を示す断面図。
【図３４】図１４のアレイの製造方法を示す断面図。
【図３５】図１４のアレイの製造方法を示す断面図。
【図３６】図１４のアレイの製造方法を示す断面図。
【図３７】図１４のアレイの製造方法を示す断面図。
【図３８】図１４のアレイの製造方法を示す断面図。
【図３９】図１４のアレイの製造方法を示す断面図。
【図４０】図１４のアレイの製造方法を示す断面図。
【図４１】図１４のアレイの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態を説明する。
【０００９】
１． 基本構造
抵抗変化メモリの製造プロセスにおいて、ＰＥＰ数の削減を図るために、抵抗変化素子と同一層内に配置されるビアを、ＰＥＰを用いることなく、セルフアラインで形成することが可能なプロセス技術を提案する。
【００１０】
ここで、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化するメモリセルのことである。また、抵抗変化メモリとは、抵抗変化素子をメモリセルとする半導体メモリのことであり、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭ(Magnetic Random Access Memory)、金属酸化物をメモリセルとするＲｅＲＡＭ(Resistive Random Access Memory)などを含む。
【００１１】
図１は、抵抗変化メモリの第１の基本構造を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００１２】
この基本構造は、同一層内に配置される複数の抵抗変化素子ＭＴＪと複数のビアＶ０に関する。これに合わせて、抵抗変化メモリの他の構成要素、例えば、スイッチ素子（ＦＥＴ: Field Effect Transistor）、ワード線や、ビット線などのレイアウトを決定する。
【００１３】
尚、スイッチ素子、ワード線及びビット線を含むメモリセルアレイのレイアウトについては、様々な変形が可能であるため、この基本構造では、複数の抵抗変化素子ＭＴＪと複数のビアＶ０についてのみ説明する。
【００１４】
抵抗変化メモリのメモリセルアレイのレイアウトの一例については、後述する。
【００１５】
複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０は、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される。
【００１６】
例えば、Ｆを基準値とすると、複数の抵抗変化素子ＭＴＪは、ピッチ４Ｆで、第１及び第２の方向にそれぞれレイアウトされる。同様に、複数のビアＶ０も、ピッチ４Ｆで、第１及び第２の方向にそれぞれレイアウトされる。
【００１７】
Ｆは、設計時にＬＳＩのレイアウトを決定するための基準値であり、特に決まった値ではないが、例えば、フォトリソグラフィにより加工可能な最小の寸法（フューチャーサイズ又はライン＆スペースのハーフピッチ）を意味する。
【００１８】
複数の抵抗変化素子ＭＴＪの側壁上には、複数の側壁絶縁層ＰＬが配置される。複数の側壁絶縁層ＰＬは、複数の抵抗変化素子ＭＴＪを保護する保護層(Protect layer)として機能する。
【００１９】
また、側壁絶縁層ＰＬは、抵抗変化素子ＭＴＪの周りにほぼ均等に形成される。
【００２０】
このため、複数の抵抗変化素子ＭＴＪを、一定ピッチ（例えば、２×√２×Ｆ）で、格子状に配置し、側壁絶縁層ＰＬの側壁に垂直な方向の厚さを、側壁絶縁層ＰＬ同士が互いに部分的に接触する程度の値に設定すれば、複数の側壁絶縁層ＰＬ間にセルフアラインで複数のホールを形成できる。
【００２１】
従って、これら複数のホール内に複数のビアを形成することにより、複数のホールを形成するためのＰＥＰを省略することが可能である。
【００２２】
図１及び図２に示すように、複数の抵抗変化素子ＭＴＪを、ピッチ２×√２×Ｆで、格子状にレイアウトする場合を検討する。
【００２３】
抵抗変化素子ＭＴＪのサイズ（例えば、円形の直径）を、Ｓｍ、側壁絶縁層ＰＬの側壁に垂直な方向の厚さを、ｔとしたとき、
ｔ≧（√２×Ｆ）−Ｓｍ／２
に設定すれば、側壁絶縁層ＰＬ同士を互いに部分的に接触させることにより、複数の側壁絶縁層ＰＬ間にセルフアラインで複数のホールを形成できる。
【００２４】
各ホール（各ビアＶ０）の第１及び第２の方向のサイズＳｃは、
Ｓｃ＝４Ｆ−Ｓｍ−２ｔ
となる。
【００２５】
ここで、抵抗変化素子ＭＴＪのサイズＳｍをＦと仮定すると、
ｔ≧｛（（２×√２）−１）×Ｆ｝／２
となる。
【００２６】
また、ｔ＝｛（（２×√２）−１）×Ｆ｝／２と仮定すると、
Ｓｃ＝２×（２−√２）×Ｆ
となる。
【００２７】
以上のように、上述の基本構造によれば、抵抗変化メモリの側壁に配置される側壁絶縁層（セルフアラインコンタクト技術）により、ＰＥＰ数の削減を図ることができる。
【００２８】
ところで、セルフアラインコンタクト技術としては、ＦＥＴのゲート電極の側壁に配置される側壁絶縁層によるプラグ形成技術が知られている。しかし、この技術は、ＦＥＴのチャネルに対するセルフアライン技術であり、プラグ自体は、ＰＥＰによりパターニングする必要がある。
【００２９】
これに対し、上述の基本構造によれば、複数の抵抗変化素子ＭＴＪを、一定ピッチで、格子状に配置し、側壁絶縁層ＰＬの側壁に垂直な方向の厚さを、側壁絶縁層ＰＬ同士が互いに部分的に接触する程度の値に設定する、という構成要素を備える。
【００３０】
これにより、複数の側壁絶縁層ＰＬ間には複数のホール（スリットではない）が形成されるため、ビア（プラグ）自体も、ＰＥＰを使用することなく、例えば、エッチバックプロセスにより形成することが可能である。
【００３１】
従って、上述の基本構造は、周知のセルフアラインコンタクト技術を単に転用したものではない。
【００３２】
尚、複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０を接続する上部電極は、ＰＥＰにより加工する必要があるため、上述の基本構造の応用例として、例えば、エッチバックプロセスを省略し、複数の抵抗変化素子ＭＴＪ間に配置される複数のビアＶ０と、上部電極とを、１回のＰＥＰにより加工することは可能である。
【００３３】
これについては、後述する。
【００３４】
図３は、抵抗変化メモリの第２の基本構造を示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
【００３５】
この基本構造は、第１の基本構造と比べると、側壁絶縁層ＰＬが複数の層を備える積層構造を有する点に特徴を有する。それ以外については、第１の基本構造と同じであるため、ここでの詳細な説明を省略する。
【００３６】
本例では、側壁絶縁層ＰＬは、第１の材料を備える第１の層ＰＬ１、第２の材料を備える第２の層ＰＬ２、及び、第３の材料を備える第３の層ＰＬ３を含む。
【００３７】
本例では、側壁絶縁層ＰＬは、３層であるが、これに限られない。側壁絶縁層ＰＬは、２層以上を備えていればよい。また、各層を構成する材料は、同じであっても、異なっていてもよい。材料が異なるとは、材料が同じで、組成比が異なる、という場合も含むものとする。また、互いに隣接する２つの層は、材料が異なるものとする。
【００３８】
側壁絶縁層ＰＬ内の各層は、例えば、窒化シリコン、窒化ボロン、窒化アルミニウム、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムのグループのなかから選択される。
【００３９】
例えば、本例の場合、第１の層ＰＬ１は、窒化シリコン、第２の層ＰＬ２は、酸化シリコン、第３の層ＰＬ３は、酸化シリコンを用いることが可能である。
【００４０】
尚、抵抗変化素子ＭＴＪに接触する層は、抵抗変化素子ＭＴＪを保護する機能に優れた材料、例えば、抵抗変化素子ＭＴＪの酸化を防止する機能に優れた材料を備えるのが望ましい。また、それ以外の層については、寄生容量の低下のため、低誘電率材料を備えるのが望ましい。
【００４１】
図５は、抵抗変化素子ＭＴＪとビアＶ０の例を示している。
【００４２】
抵抗変化素子ＭＴＪは、例えば、磁気抵抗効果素子又はＭＴＪ(Magnetic tunnel Junction)素子である。
【００４３】
この場合、磁気抵抗効果素子は、下地層と、下地層上の磁気抵抗層(CoFeB/MgO/CoFeB)と、磁気抵抗層上のシフト調整層(Pt, Pd, Ir, etc.)と、シフト調整層上のマスク層(TiN, TaN, etc.)とを備える。
【００４４】
シフト調整層は、磁気抵抗層の構造に起因する磁気フリー層の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層は、磁気ピンド層に付加されることによりその機能を発揮する。
【００４５】
ビアＶ０は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルのグループのなかから選択される。
【００４６】
本例では、抵抗変化素子ＭＴＪの上面図（平面形状）は、円形、ビアＶ０の上面図（平面形状）は、星形を有しているが、これに限られない。抵抗変化素子ＭＴＪ及びビアＶ０の上面図は、共に、四角形又は楕円に近い形状であっても構わない。
【００４７】
以上、第１及び第２の基本構造によれば、抵抗変化メモリの製造プロセスにおいて、ＰＥＰ数を削減し、製造コストの低下を図ることができる。
【００４８】
２． 製造方法
抵抗変化メモリの製造方法について説明する。
本例では、上述の第１の基本構造を製造する方法を説明する。
【００４９】
まず、図６及び図７に示すように、下地層１上に抵抗変化素子ＭＴＪのアレイを形成する。このアレイは、下地層上に、例えば、抵抗変化素子ＭＴＪの元になる積層構造を形成した後に、この積層構造を、イオンビームエッチング又はＲＩＥ（反応性イオンエッチング）によりピラー形状に加工することにより形成できる。
【００５０】
ここで、抵抗変化素子ＭＴＪのアレイは、例えば、ピッチ２×√２×Ｆの格子状にレイアウトされる。
【００５１】
次に、図８及び図９に示すように、抵抗変化素子ＭＴＪを覆う保護層２を形成する。保護層２は、ＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、原子を１層ずつ積み重ねるＡＬＤ（Atomic Layer Deposition）法などにより形成することが可能である。
【００５２】
特に、ＡＬＤ法は、被膜性（カバレージ）に優れているため、本例の保護層２を形成するに当たっては、非常に望ましい堆積方法である。
【００５３】
保護層２は、例えば、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムなどにより形成される。
【００５４】
保護層２は、抵抗変化素子ＭＴＪの側壁に垂直な方向において、保護層２同士が互いに接触する程度まで成長させる。なぜなら、保護層２同士を互いに接触させないと、後述するビアの埋め込みプロセスにおいて、ビア同士がショートしてしまうからである。また、この保護層２を形成することにより、複数の抵抗変化素子ＭＴＪ間には、複数のホール３がセルフアラインで形成される。
【００５５】
保護層２の厚さ（堆積量）ｔは、上述のように、例えば、｛（（２×√２）−１）×Ｆ｝／２に設定される。但し、抵抗変化素子ＭＴＪの平面形状は、円形であり、そのサイズ（直径）は、Ｌであるのもとする。
【００５６】
次に、図１０に示すように、保護層２をエッチバックし、下地層１の上面を露出させる。この時、抵抗変化素子ＭＴＪの上面は、同図に示すように、保護層２から露出していなくてもよいし、これに代えて、保護層２から露出させてもよい。
【００５７】
このエッチバックプロセスを終えると、保護層２は、抵抗変化素子ＭＴＪの側壁上に配置される側壁絶縁層ＰＬになる。
【００５８】
次に、図１１及び図１２に示すように、複数のホール（図１０の“３”）を満たす導電層４を形成する。導電層４は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法などにより形成することが可能である。導電層４は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルなどの金属材料から形成される。
【００５９】
この後、例えば、ＣＭＰ(Chemical Mechanical Polishing)法又はイオンビームエッチング法により、導電層４の上面を削り取り、複数のビアＶ０を形成する。この時、図１０のステップで抵抗変化素子ＭＴＪの上面が側壁絶縁層ＰＬから露出しないときは、側壁絶縁層ＰＬの上面も、同時に削り取る。
【００６０】
これにより、上面が側壁絶縁層ＰＬから露出した抵抗変化素子ＭＴＪが形成されると共に、複数のビアＶ０が、ＰＥＰを使用することなく、セルフアラインで形成される。
【００６１】
３． 適用例
上述の第１又は第２の基本構造が適用された抵抗変化メモリを説明する。
【００６２】
図１３は、抵抗変化メモリのメモリセルアレイを示している。
【００６３】
メモリセルアレイ１０は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）、複数のビアＶ０（０）〜Ｖ０（４）及び複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）を備える。
【００６４】
複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）は、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される。
【００６５】
また、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）のみを見たとき、これら複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）は、一定ピッチで格子状に配置される。同様に、複数のビアＶ０（０）〜Ｖ０（４）のみを見たとき、これら複数のビアＶ０（０）〜Ｖ０（４）は、一定ピッチで格子状に配置される。
【００６６】
複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）と同様に、格子状に配置される。１つのＦＥＴは、第１の方向に隣接する１つの抵抗変化素子と１つのビアとの間に接続される。
【００６７】
例えば、ＦＥＴ ＳＷ（１）は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する抵抗変化素子ＭＴＪ（１）とビアＶ０（１）との間に接続される。また、ＦＥＴ ＳＷ（２）は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する抵抗変化素子ＭＴＪ（２）とビアＶ０（２）との間に接続される。
【００６８】
複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…は、第２の方向に延び、第２の方向に並ぶ複数のＦＥＴのゲートに共通に接続される。
【００６９】
例えば、ワード線ＷＬ１は、ＦＥＴ ＳＷ（１）のゲートに接続され、ワード線ＷＬ２は、ＦＥＴ ＳＷ（２）のゲートに接続される。
【００７０】
複数の上部電極ＵＥ（１）〜ＵＥ（５）の各々は、第２の方向に隣接する１つの抵抗変化素子と１つのビアとの間に接続される。
【００７１】
例えば、上部電極ＵＥ（１）は、ビアＶ０（０）及び抵抗変化素子ＭＴＪ（１）に接続される。また、上部電極ＵＥ（２）は、ビアＶ０（１）及び抵抗変化素子ＭＴＪ（２）に接続される。さらに、上部電極ＵＥ（３）は、ビアＶ０（２）及び抵抗変化素子ＭＴＪ（３）に接続される。
【００７２】
複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…は、第１の方向に延び、第１の方向に並ぶ複数の上部電極ＵＥ（１）〜ＵＥ（５）に一つおきに接続される。
【００７３】
例えば、ビット線ＢＬ１ａ，ＢＬ２ａは、奇数番目の上部電極ＵＥ（１），ＵＥ（３），ＵＥ（５）に接続される。また、ビット線ＢＬ１ｂ，ＢＬ２ｂは、偶数番目の上部電極ＵＥ（２），ＵＥ（４）に接続される。
【００７４】
第１の制御回路１１は、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…の電位を制御する。第２の制御回路１２は、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御する。
【００７５】
例えば、抵抗変化素子ＭＴＪ（１）について読み出し／書き込みを行うとき、第１の制御回路１１を用いて、ワード線ＷＬ１の電位を“Ｈ”にし、その他のワード線ＷＬ２，ＷＬ３，ＷＬ４，…の電位を“Ｌ”にする。ここで、“Ｈ”とは、ＦＥＴをオンにする電位のことであり、“Ｌ”とは、ＦＥＴをオフにする電位のことである。
【００７６】
この時、第２の制御回路１２を用いて、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御することにより、抵抗変化素子ＭＴＪ（１）について読み出し／書き込みを行うことができる。
【００７７】
図１４は、図１３のメモリセルアレイのデバイス構造の例を示している。
【００７８】
半導体基板２１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層２２が配置される。素子分離絶縁層２２に取り囲まれた素子領域（アクティブエリア）内には、複数のソース／ドレイン拡散層２３が配置される。
【００７９】
また、複数のソース／ドレイン拡散層２３間のチャネル領域上には、ゲート絶縁層２４、導電性シリコン層２５、金属層２６及びマスク層２７が配置される。金属層２６は、例えば、金属シリサイドを含む。金属層２６は、単層でも、複数層でもよい。マスク層２７は、例えば、絶縁層である。
【００８０】
導電性シリコン層２５及び金属層２６は、ＦＥＴのゲートとして機能すると共に、第２の方向に延びることによりワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…としても機能する。ゲート絶縁層２４、導電性シリコン層２５、金属層２６及びマスク層２７の側壁には、複数のソース／ドレイン拡散層２３に対するコンタクトをセルフアラインで行うための側壁絶縁層２８が配置される。
【００８１】
複数のソース／ドレイン拡散層２３上には、複数のコンタクトビア（プラグ）ＣＢが配置される。複数のコンタクトビアＣＢ上には、複数の抵抗変化素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…が配置される。これら複数の抵抗変化素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…上には、複数の上部電極ＵＥ（１），ＵＥ（２），ＵＥ（３），…が配置される。
【００８２】
図１５は、メモリセルアレイのレイアウトを具体的に示す平面図である。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図、図１７は、図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面図、図１８は、図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。
【００８３】
これらの図は、図１３及び図１４に対応しているため、これらの図において、図１３及び図１４と同一要素には同じ符号を付すことによりその詳細な説明を省略する。
【００８４】
Ｆは、基準値である。破線で囲まれたエリアに１つのメモリセルが配置される。本例では、ビット線ＢＬ１ａ，ＢＬ２ａに沿ってメモリセルＭ２，Ｍ４が配置され、ビット線ＢＬ１ｂ，ＢＬ２ｂに沿ってメモリセルＭ１，Ｍ３，Ｍ５が配置される。
【００８５】
１つのメモリセルの平面サイズは、８×Ｆ２である。複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）は、ピッチ２×√２×Ｆで格子状に配置される。同様に、複数のビアＶ０（０）〜Ｖ０（４）も、ピッチ２×√２×Ｆで格子状に配置される。
【００８６】
ワード線ＷＬ１〜ＷＬ４は、ピッチ２×Ｆ（ハーフピッチＦ）で配置される。同様に、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂも、ピッチ２×Ｆ（ハーフピッチＦ）で配置される。
【００８７】
上部電極ＵＥ（１）〜ＵＥ（５）は、第１の金属配線層Ｍ１内に形成され、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂは、第１の金属配線層Ｍ１上の第２の金属配線層Ｍ２内に形成される。
【００８８】
上部電極ＵＥ（１）〜ＵＥ（５）とビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂとは、複数のビアＶ１（０）〜Ｖ１（４）により互いに接続される。尚、図１５の平面図において、上部電極ＵＥ（１）〜ＵＥ（５）は、太線で表される。
【００８９】
図１９は、図１５の平面図からアクティブエリアＡＡを取り出した図である。
【００９０】
各アクティブエリアＡＡは、複数のメモリセルＭ１〜Ｍ４のそれぞれに対応するように配置される。
【００９１】
図２０は、図１５の平面図からワード線ＷＬ１〜ＷＬ４を取り出した図である。
【００９２】
ワード線ＷＬ１〜ＷＬ４は、ピッチ２×Ｆで第１の方向に並び、かつ、第２の方向に延びる。同図では、ワード線ＷＬ１〜ＷＬ４のレイアウトをアクティブエリアＡＡのレイアウトに重ねて示している。
【００９３】
図２１は、図１５の平面図から複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）を取り出した図である。
【００９４】
複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）は、アクティブエリアＡＡの第１の方向の一端上に配置される。また、複数のビアＶ０（０）〜Ｖ０（４）は、アクティブエリアＡＡの第１の方向の他端上に配置される。
【００９５】
図２２は、図１５の平面図から上部電極ＵＥ（１）〜ＵＥ（５）を取り出した図である。
【００９６】
上部電極ＵＥ（１）〜ＵＥ（５）は、第２の方向に隣接する１つの抵抗変化素子と１つのビアとを互いに接続する。同図から明らかなように、メモリセルＭ１〜Ｍ５は、互いに直列接続され、第１の方向に蛇行しながら延びる。
【００９７】
図２３は、図１５の平面図からビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂを取り出した図である。
【００９８】
ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂは、ピッチ２×Ｆで第２の方向に並び、かつ、第１の方向に延びる。同図では、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂを、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）等のレイアウトに重ねて示している。
【００９９】
次に、上述の抵抗変化メモリの製造方法を説明する。
【０１００】
まず、図２４乃至図３０に示すように、半導体基板２１の表面領域に選択スイッチとしてのＦＥＴを形成する。ＦＥＴは、例えば、以下のプロセスにより形成する。
【０１０１】
図２４に示すように、半導体基板２１内にＳＴＩ構造の素子分離絶縁層２２を形成する。次に、図２５に示すように、半導体基板２１上に、ゲート絶縁層２４、導電性シリコン層２５、金属層２６及びマスク層２７を順次形成する。
【０１０２】
次に、図２６に示すように、ＰＥＰ(Photo Engraving Process)によりレジストパターンを形成し、このレジストパターンを用いてマスク層２７をエッチングする。この後、レジストパターンを除去する。続けて、マスク層２７をマスクにして、例えば、ＲＩＥ(Reactive Ion Etching)により、金属層２６、導電性シリコン層２５及びゲート絶縁層２４をエッチングし、ＦＥＴのゲート電極を形成する。
【０１０３】
また、このゲート電極をマスクにしてイオン注入を行い、半導体基板２１内にエクステンション拡散層２３’を形成する。
【０１０４】
次に、図２７に示すように、ＦＥＴのゲート電極を覆う絶縁層を形成した後、ＲＩＥによりこの絶縁層をエッチングすると、ゲート電極の側壁上には側壁絶縁層２８が形成される。そして、ゲート電極及び側壁絶縁層をマスクにして、セルフアラインでイオン注入を行い、半導体基板２１内にソース／ドレイン拡散層２３を形成する。
【０１０５】
次に、図２８に示すように、例えば、ＣＶＤ(Chemical Vapor Deposition)法により層間絶縁層２９を形成し、ＣＭＰ(Chemical Mechanical Polishing)法により、層間絶縁層２９の上面を平坦化する。ここで、側壁絶縁層２８と層間絶縁層２９とは、エッチング選択比を有する異なる材料から構成するのが望ましい。
【０１０６】
次に、図２９に示すように、ＰＥＰを用いてレジストパターンを形成した後、このレジストパターンをマスクにしてＲＩＥを行い、ソース／ドレイン拡散層２３上の層間絶縁層２９内にビアホール（コンタクトホール）３０を形成する。この後、レジストパターンを除去する。
【０１０７】
次に、図３０に示すように、ソース／ドレイン拡散層２３上のビアホールを導電層３１により満たす。導電層３１は、例えば、ＣＶＤ法によりビアホールを満たした後に、ＣＭＰにより平坦化される。これにより、導電層３１は、コンタクトビア（プラグ）ＣＢとして機能する。
【０１０８】
以上のプロセスにより、選択スイッチとしてのＦＥＴが形成される。
【０１０９】
次に、図３１乃至図３８に示すように、コンタクトビアＣＢ上に、抵抗変化素子ＭＴＪ及びビアＶ０のアレイを形成する。抵抗変化素子ＭＴＪ及びビアＶ０のアレイは、以下のプロセスにより形成される。
【０１１０】
図３１に示すように、コンタクトビアＣＢ上に、例えば、抵抗変化素子ＭＴＪの元になる積層構造３２を形成する。また、図３２に示すように、ＰＥＰにより、レジストパターン３３を形成し、このレジストパターン３３をマスクにして、イオンビームエッチング又はＲＩＥにより積層構造３２をエッチングする。
【０１１１】
その結果、図３３に示すように、コンタクトビアＣＢ上に、ピラー形状に加工された抵抗変化素子ＭＴＪのアレイが形成される。このアレイは、例えば、ピッチ２×√２×Ｆの格子状にレイアウトされる。
【０１１２】
次に、図３４に示すように、抵抗変化素子ＭＴＪを覆う保護層２を形成する。保護層２は、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法などにより形成することが可能である。保護層２は、例えば、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムなどにより形成される。
【０１１３】
保護層２は、抵抗変化素子ＭＴＪの側壁に垂直な方向において、保護層２同士が互いに接触する程度まで成長させる。なぜなら、保護層２同士を互いに接触させないと、後述するビアの埋め込みプロセスにおいて、ビア同士がショートしてしまうからである。また、この保護層２を形成することにより、複数の抵抗変化素子ＭＴＪ間には、複数のホール３がセルフアラインで形成される。
【０１１４】
次に、図３５に示すように、保護層２をエッチバックし、複数のホール３の底部においてコンタクトビアＣＢの上面を露出させる。この時、抵抗変化素子ＭＴＪの上面は、同図に示すように、保護層２から露出しない。
【０１１５】
このエッチバックプロセスを終えると、保護層２は、抵抗変化素子ＭＴＪの側壁上に配置される側壁絶縁層ＰＬになる。
【０１１６】
次に、図３６に示すように、図３５の複数のホール３を満たす導電層４を形成する。導電層４は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法などにより形成することが可能である。導電層４は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルなどの金属材料から形成される。
【０１１７】
次に、図３７に示すように、例えば、ＣＭＰ法又はイオンビームエッチング法により、導電層４の上面を削り取り、複数のビアＶ０を形成する。この時、側壁絶縁層ＰＬの上面も同時に削り取り、抵抗変化素子ＭＴＪの上面を側壁絶縁層ＰＬから露出させる。
【０１１８】
これにより、上面が側壁絶縁層ＰＬから露出した抵抗変化素子ＭＴＪが形成されると共に、複数のビアＶ０が、ＰＥＰを使用することなく、セルフアラインで形成される。
【０１１９】
最後に、図３８に示すように、図３７の抵抗変化素子ＭＴＪとビアＶ０とを接続する上部電極ＵＥを形成する。上部電極ＵＥは、例えば、ＣＶＤ法により導電層を形成した後、ＰＥＰ及びＲＩＥを用いて、この導電層をパターニングすることにより形成できる。
【０１２０】
以上の製造方法によれば、ＰＥＰ数の削減により製造コストの低下を図ることができる。尚、以下のプロセスによりさらに製造方法を簡略化することもできる。
【０１２１】
図３９乃至図４１は、上述の図２４乃至図３８の製造方法の変形例である。
【０１２２】
まず、図２４乃至図３４に示すように、抵抗変化素子ＭＴＪを覆う保護層２を形成するまでのプロセスを実行する。
【０１２３】
次に、図３９に示すように、保護層２をエッチバックし、複数のホール３の底部においてコンタクトビアＣＢの上面を露出させる。この時、抵抗変化素子ＭＴＪの上面も、同図に示すように、保護層２から露出させる。
【０１２４】
このエッチバックプロセスを終えると、保護層２は、抵抗変化素子ＭＴＪの側壁上に配置される側壁絶縁層ＰＬになる。
【０１２５】
次に、図４０に示すように、図３９の複数のホール３を満たす導電層４を形成する。導電層４は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法などにより形成することが可能である。
【０１２６】
次に、図４１に示すように、上部電極ＵＥ及びビアＶ０を同時に形成する。上部電極ＵＥ及びビアＶ０は、例えば、ＰＥＰによりレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、図４０の導電層４をエッチングすることにより形成できる。
【０１２７】
これにより、複数のビアＶ０がセルフアラインで形成されると同時に、複数の抵抗変化素子ＭＴＪ上に上部電極ＵＥが形成される。
【０１２８】
以上の変形例によれば、図３７に示すエッチバックプロセスを省略できる。このため、さらなる製造コストの低下を図ることができる。
【０１２９】
４． むすび
実施形態によれば、抵抗変化メモリの製造プロセスにおいて、ＰＥＰ数を削減し、製造コストの低下を図ることができる。
【０１３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１： 下地層、 ２： 保護層、 ３，３０： ホール、 ４： 導電層、 １０： メモリセルアレイ、 １１： 第１の制御回路、 １２： 第２の制御回路、 ２１： 半導体基板、 ２２： 素子分離絶縁層、 ２３： ソース／ドレイン拡散層、 ２４： ゲート絶縁層、 ２５： 導電性シリコン層、 ２６： 金属層、 ２７： マスク層、 ２８： 側壁絶縁層、 ２９： 層間絶縁層、 ３１： 導電層（コンタクトビア）、ＭＴＪ： 抵抗変化素子、 ＣＢ： コンタクトビア、 Ｖ０，Ｖ１： ビア、 ＵＥ： 上部電極、 ＷＬ１〜ＷＬ４： ワード線、 ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ： ビット線。
【技術分野】
【０００１】
実施形態は、抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
電流、電圧、熱、磁場などにより抵抗値が変化する抵抗変化素子をメモリセルとする抵抗変化メモリにおいて、ＰＥＰ(photo engraving process)数を極力抑えたプロセス技術の開発は、製造コストの低下のために必須である。しかし、抵抗変化素子とビアとが同一層内に配置されるレイアウトでは、両者をそれぞれ独立に加工する必要があるため、ＰＥＰ数の削減が難しい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９１５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ＰＥＰ数を削減する技術について提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを備え、前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、前記複数のビアは、前記複数のホール内に配置される。
【０００６】
また、実施形態によれば、抵抗変化メモリの製造方法は、前記複数の抵抗変化素子を形成する工程と、前記複数の抵抗変化素子を覆う絶縁材料を形成する工程と、前記絶縁材料のエッチバックを行うことにより、前記複数の側壁絶縁層を形成すると同時に前記複数のホールをセルフアラインで形成する工程と、前記複数のホール内に前記複数のビアを形成する工程とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の基本構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】第２の基本構造を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】抵抗変化素子及びビアの例を示す図。
【図６】第１の基本構造の製造方法を示す平面図。
【図７】第１の基本構造の製造方法を示す断面図。
【図８】第１の基本構造の製造方法を示す平面図。
【図９】第１の基本構造の製造方法を示す断面図。
【図１０】第１の基本構造の製造方法を示す断面図。
【図１１】第１の基本構造の製造方法を示す平面図。
【図１２】第１の基本構造の製造方法を示す断面図。
【図１３】適用例としてのメモリセルアレイを示す回路図。
【図１４】図１３のメモリセルアレイの構造例を示す斜視図。
【図１５】図１３のアレイの構造例を示す平面図。
【図１６】図１５のＶＶＩ−ＸＶＩ線に沿う断面図。
【図１７】図１５のＶＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】図１５のＶＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】図１３のアレイ内のアクティブエリアを示す平面図。
【図２０】図１３のアレイ内のワード線を示す平面図。
【図２１】図１３のアレイ内の抵抗変化素子及びビアを示す平面図。
【図２２】図１３のアレイ内の上部電極を示す平面図。
【図２３】図１３のアレイ内のビット線を示す平面図。
【図２４】図１４のアレイの製造方法を示す断面図。
【図２５】図１４のアレイの製造方法を示す断面図。
【図２６】図１４のアレイの製造方法を示す断面図。
【図２７】図１４のアレイの製造方法を示す断面図。
【図２８】図１４のアレイの製造方法を示す断面図。
【図２９】図１４のアレイの製造方法を示す断面図。
【図３０】図１４のアレイの製造方法を示す断面図。
【図３１】図１４のアレイの製造方法を示す断面図。
【図３２】図１４のアレイの製造方法を示す断面図。
【図３３】図１４のアレイの製造方法を示す断面図。
【図３４】図１４のアレイの製造方法を示す断面図。
【図３５】図１４のアレイの製造方法を示す断面図。
【図３６】図１４のアレイの製造方法を示す断面図。
【図３７】図１４のアレイの製造方法を示す断面図。
【図３８】図１４のアレイの製造方法を示す断面図。
【図３９】図１４のアレイの製造方法を示す断面図。
【図４０】図１４のアレイの製造方法を示す断面図。
【図４１】図１４のアレイの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態を説明する。
【０００９】
１． 基本構造
抵抗変化メモリの製造プロセスにおいて、ＰＥＰ数の削減を図るために、抵抗変化素子と同一層内に配置されるビアを、ＰＥＰを用いることなく、セルフアラインで形成することが可能なプロセス技術を提案する。
【００１０】
ここで、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化するメモリセルのことである。また、抵抗変化メモリとは、抵抗変化素子をメモリセルとする半導体メモリのことであり、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭ(Magnetic Random Access Memory)、金属酸化物をメモリセルとするＲｅＲＡＭ(Resistive Random Access Memory)などを含む。
【００１１】
図１は、抵抗変化メモリの第１の基本構造を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００１２】
この基本構造は、同一層内に配置される複数の抵抗変化素子ＭＴＪと複数のビアＶ０に関する。これに合わせて、抵抗変化メモリの他の構成要素、例えば、スイッチ素子（ＦＥＴ: Field Effect Transistor）、ワード線や、ビット線などのレイアウトを決定する。
【００１３】
尚、スイッチ素子、ワード線及びビット線を含むメモリセルアレイのレイアウトについては、様々な変形が可能であるため、この基本構造では、複数の抵抗変化素子ＭＴＪと複数のビアＶ０についてのみ説明する。
【００１４】
抵抗変化メモリのメモリセルアレイのレイアウトの一例については、後述する。
【００１５】
複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０は、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される。
【００１６】
例えば、Ｆを基準値とすると、複数の抵抗変化素子ＭＴＪは、ピッチ４Ｆで、第１及び第２の方向にそれぞれレイアウトされる。同様に、複数のビアＶ０も、ピッチ４Ｆで、第１及び第２の方向にそれぞれレイアウトされる。
【００１７】
Ｆは、設計時にＬＳＩのレイアウトを決定するための基準値であり、特に決まった値ではないが、例えば、フォトリソグラフィにより加工可能な最小の寸法（フューチャーサイズ又はライン＆スペースのハーフピッチ）を意味する。
【００１８】
複数の抵抗変化素子ＭＴＪの側壁上には、複数の側壁絶縁層ＰＬが配置される。複数の側壁絶縁層ＰＬは、複数の抵抗変化素子ＭＴＪを保護する保護層(Protect layer)として機能する。
【００１９】
また、側壁絶縁層ＰＬは、抵抗変化素子ＭＴＪの周りにほぼ均等に形成される。
【００２０】
このため、複数の抵抗変化素子ＭＴＪを、一定ピッチ（例えば、２×√２×Ｆ）で、格子状に配置し、側壁絶縁層ＰＬの側壁に垂直な方向の厚さを、側壁絶縁層ＰＬ同士が互いに部分的に接触する程度の値に設定すれば、複数の側壁絶縁層ＰＬ間にセルフアラインで複数のホールを形成できる。
【００２１】
従って、これら複数のホール内に複数のビアを形成することにより、複数のホールを形成するためのＰＥＰを省略することが可能である。
【００２２】
図１及び図２に示すように、複数の抵抗変化素子ＭＴＪを、ピッチ２×√２×Ｆで、格子状にレイアウトする場合を検討する。
【００２３】
抵抗変化素子ＭＴＪのサイズ（例えば、円形の直径）を、Ｓｍ、側壁絶縁層ＰＬの側壁に垂直な方向の厚さを、ｔとしたとき、
ｔ≧（√２×Ｆ）−Ｓｍ／２
に設定すれば、側壁絶縁層ＰＬ同士を互いに部分的に接触させることにより、複数の側壁絶縁層ＰＬ間にセルフアラインで複数のホールを形成できる。
【００２４】
各ホール（各ビアＶ０）の第１及び第２の方向のサイズＳｃは、
Ｓｃ＝４Ｆ−Ｓｍ−２ｔ
となる。
【００２５】
ここで、抵抗変化素子ＭＴＪのサイズＳｍをＦと仮定すると、
ｔ≧｛（（２×√２）−１）×Ｆ｝／２
となる。
【００２６】
また、ｔ＝｛（（２×√２）−１）×Ｆ｝／２と仮定すると、
Ｓｃ＝２×（２−√２）×Ｆ
となる。
【００２７】
以上のように、上述の基本構造によれば、抵抗変化メモリの側壁に配置される側壁絶縁層（セルフアラインコンタクト技術）により、ＰＥＰ数の削減を図ることができる。
【００２８】
ところで、セルフアラインコンタクト技術としては、ＦＥＴのゲート電極の側壁に配置される側壁絶縁層によるプラグ形成技術が知られている。しかし、この技術は、ＦＥＴのチャネルに対するセルフアライン技術であり、プラグ自体は、ＰＥＰによりパターニングする必要がある。
【００２９】
これに対し、上述の基本構造によれば、複数の抵抗変化素子ＭＴＪを、一定ピッチで、格子状に配置し、側壁絶縁層ＰＬの側壁に垂直な方向の厚さを、側壁絶縁層ＰＬ同士が互いに部分的に接触する程度の値に設定する、という構成要素を備える。
【００３０】
これにより、複数の側壁絶縁層ＰＬ間には複数のホール（スリットではない）が形成されるため、ビア（プラグ）自体も、ＰＥＰを使用することなく、例えば、エッチバックプロセスにより形成することが可能である。
【００３１】
従って、上述の基本構造は、周知のセルフアラインコンタクト技術を単に転用したものではない。
【００３２】
尚、複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０を接続する上部電極は、ＰＥＰにより加工する必要があるため、上述の基本構造の応用例として、例えば、エッチバックプロセスを省略し、複数の抵抗変化素子ＭＴＪ間に配置される複数のビアＶ０と、上部電極とを、１回のＰＥＰにより加工することは可能である。
【００３３】
これについては、後述する。
【００３４】
図３は、抵抗変化メモリの第２の基本構造を示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
【００３５】
この基本構造は、第１の基本構造と比べると、側壁絶縁層ＰＬが複数の層を備える積層構造を有する点に特徴を有する。それ以外については、第１の基本構造と同じであるため、ここでの詳細な説明を省略する。
【００３６】
本例では、側壁絶縁層ＰＬは、第１の材料を備える第１の層ＰＬ１、第２の材料を備える第２の層ＰＬ２、及び、第３の材料を備える第３の層ＰＬ３を含む。
【００３７】
本例では、側壁絶縁層ＰＬは、３層であるが、これに限られない。側壁絶縁層ＰＬは、２層以上を備えていればよい。また、各層を構成する材料は、同じであっても、異なっていてもよい。材料が異なるとは、材料が同じで、組成比が異なる、という場合も含むものとする。また、互いに隣接する２つの層は、材料が異なるものとする。
【００３８】
側壁絶縁層ＰＬ内の各層は、例えば、窒化シリコン、窒化ボロン、窒化アルミニウム、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムのグループのなかから選択される。
【００３９】
例えば、本例の場合、第１の層ＰＬ１は、窒化シリコン、第２の層ＰＬ２は、酸化シリコン、第３の層ＰＬ３は、酸化シリコンを用いることが可能である。
【００４０】
尚、抵抗変化素子ＭＴＪに接触する層は、抵抗変化素子ＭＴＪを保護する機能に優れた材料、例えば、抵抗変化素子ＭＴＪの酸化を防止する機能に優れた材料を備えるのが望ましい。また、それ以外の層については、寄生容量の低下のため、低誘電率材料を備えるのが望ましい。
【００４１】
図５は、抵抗変化素子ＭＴＪとビアＶ０の例を示している。
【００４２】
抵抗変化素子ＭＴＪは、例えば、磁気抵抗効果素子又はＭＴＪ(Magnetic tunnel Junction)素子である。
【００４３】
この場合、磁気抵抗効果素子は、下地層と、下地層上の磁気抵抗層(CoFeB/MgO/CoFeB)と、磁気抵抗層上のシフト調整層(Pt, Pd, Ir, etc.)と、シフト調整層上のマスク層(TiN, TaN, etc.)とを備える。
【００４４】
シフト調整層は、磁気抵抗層の構造に起因する磁気フリー層の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層は、磁気ピンド層に付加されることによりその機能を発揮する。
【００４５】
ビアＶ０は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルのグループのなかから選択される。
【００４６】
本例では、抵抗変化素子ＭＴＪの上面図（平面形状）は、円形、ビアＶ０の上面図（平面形状）は、星形を有しているが、これに限られない。抵抗変化素子ＭＴＪ及びビアＶ０の上面図は、共に、四角形又は楕円に近い形状であっても構わない。
【００４７】
以上、第１及び第２の基本構造によれば、抵抗変化メモリの製造プロセスにおいて、ＰＥＰ数を削減し、製造コストの低下を図ることができる。
【００４８】
２． 製造方法
抵抗変化メモリの製造方法について説明する。
本例では、上述の第１の基本構造を製造する方法を説明する。
【００４９】
まず、図６及び図７に示すように、下地層１上に抵抗変化素子ＭＴＪのアレイを形成する。このアレイは、下地層上に、例えば、抵抗変化素子ＭＴＪの元になる積層構造を形成した後に、この積層構造を、イオンビームエッチング又はＲＩＥ（反応性イオンエッチング）によりピラー形状に加工することにより形成できる。
【００５０】
ここで、抵抗変化素子ＭＴＪのアレイは、例えば、ピッチ２×√２×Ｆの格子状にレイアウトされる。
【００５１】
次に、図８及び図９に示すように、抵抗変化素子ＭＴＪを覆う保護層２を形成する。保護層２は、ＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、原子を１層ずつ積み重ねるＡＬＤ（Atomic Layer Deposition）法などにより形成することが可能である。
【００５２】
特に、ＡＬＤ法は、被膜性（カバレージ）に優れているため、本例の保護層２を形成するに当たっては、非常に望ましい堆積方法である。
【００５３】
保護層２は、例えば、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムなどにより形成される。
【００５４】
保護層２は、抵抗変化素子ＭＴＪの側壁に垂直な方向において、保護層２同士が互いに接触する程度まで成長させる。なぜなら、保護層２同士を互いに接触させないと、後述するビアの埋め込みプロセスにおいて、ビア同士がショートしてしまうからである。また、この保護層２を形成することにより、複数の抵抗変化素子ＭＴＪ間には、複数のホール３がセルフアラインで形成される。
【００５５】
保護層２の厚さ（堆積量）ｔは、上述のように、例えば、｛（（２×√２）−１）×Ｆ｝／２に設定される。但し、抵抗変化素子ＭＴＪの平面形状は、円形であり、そのサイズ（直径）は、Ｌであるのもとする。
【００５６】
次に、図１０に示すように、保護層２をエッチバックし、下地層１の上面を露出させる。この時、抵抗変化素子ＭＴＪの上面は、同図に示すように、保護層２から露出していなくてもよいし、これに代えて、保護層２から露出させてもよい。
【００５７】
このエッチバックプロセスを終えると、保護層２は、抵抗変化素子ＭＴＪの側壁上に配置される側壁絶縁層ＰＬになる。
【００５８】
次に、図１１及び図１２に示すように、複数のホール（図１０の“３”）を満たす導電層４を形成する。導電層４は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法などにより形成することが可能である。導電層４は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルなどの金属材料から形成される。
【００５９】
この後、例えば、ＣＭＰ(Chemical Mechanical Polishing)法又はイオンビームエッチング法により、導電層４の上面を削り取り、複数のビアＶ０を形成する。この時、図１０のステップで抵抗変化素子ＭＴＪの上面が側壁絶縁層ＰＬから露出しないときは、側壁絶縁層ＰＬの上面も、同時に削り取る。
【００６０】
これにより、上面が側壁絶縁層ＰＬから露出した抵抗変化素子ＭＴＪが形成されると共に、複数のビアＶ０が、ＰＥＰを使用することなく、セルフアラインで形成される。
【００６１】
３． 適用例
上述の第１又は第２の基本構造が適用された抵抗変化メモリを説明する。
【００６２】
図１３は、抵抗変化メモリのメモリセルアレイを示している。
【００６３】
メモリセルアレイ１０は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）、複数のビアＶ０（０）〜Ｖ０（４）及び複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）を備える。
【００６４】
複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）は、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される。
【００６５】
また、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）のみを見たとき、これら複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）は、一定ピッチで格子状に配置される。同様に、複数のビアＶ０（０）〜Ｖ０（４）のみを見たとき、これら複数のビアＶ０（０）〜Ｖ０（４）は、一定ピッチで格子状に配置される。
【００６６】
複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）と同様に、格子状に配置される。１つのＦＥＴは、第１の方向に隣接する１つの抵抗変化素子と１つのビアとの間に接続される。
【００６７】
例えば、ＦＥＴ ＳＷ（１）は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する抵抗変化素子ＭＴＪ（１）とビアＶ０（１）との間に接続される。また、ＦＥＴ ＳＷ（２）は、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する抵抗変化素子ＭＴＪ（２）とビアＶ０（２）との間に接続される。
【００６８】
複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…は、第２の方向に延び、第２の方向に並ぶ複数のＦＥＴのゲートに共通に接続される。
【００６９】
例えば、ワード線ＷＬ１は、ＦＥＴ ＳＷ（１）のゲートに接続され、ワード線ＷＬ２は、ＦＥＴ ＳＷ（２）のゲートに接続される。
【００７０】
複数の上部電極ＵＥ（１）〜ＵＥ（５）の各々は、第２の方向に隣接する１つの抵抗変化素子と１つのビアとの間に接続される。
【００７１】
例えば、上部電極ＵＥ（１）は、ビアＶ０（０）及び抵抗変化素子ＭＴＪ（１）に接続される。また、上部電極ＵＥ（２）は、ビアＶ０（１）及び抵抗変化素子ＭＴＪ（２）に接続される。さらに、上部電極ＵＥ（３）は、ビアＶ０（２）及び抵抗変化素子ＭＴＪ（３）に接続される。
【００７２】
複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…は、第１の方向に延び、第１の方向に並ぶ複数の上部電極ＵＥ（１）〜ＵＥ（５）に一つおきに接続される。
【００７３】
例えば、ビット線ＢＬ１ａ，ＢＬ２ａは、奇数番目の上部電極ＵＥ（１），ＵＥ（３），ＵＥ（５）に接続される。また、ビット線ＢＬ１ｂ，ＢＬ２ｂは、偶数番目の上部電極ＵＥ（２），ＵＥ（４）に接続される。
【００７４】
第１の制御回路１１は、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…の電位を制御する。第２の制御回路１２は、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御する。
【００７５】
例えば、抵抗変化素子ＭＴＪ（１）について読み出し／書き込みを行うとき、第１の制御回路１１を用いて、ワード線ＷＬ１の電位を“Ｈ”にし、その他のワード線ＷＬ２，ＷＬ３，ＷＬ４，…の電位を“Ｌ”にする。ここで、“Ｈ”とは、ＦＥＴをオンにする電位のことであり、“Ｌ”とは、ＦＥＴをオフにする電位のことである。
【００７６】
この時、第２の制御回路１２を用いて、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御することにより、抵抗変化素子ＭＴＪ（１）について読み出し／書き込みを行うことができる。
【００７７】
図１４は、図１３のメモリセルアレイのデバイス構造の例を示している。
【００７８】
半導体基板２１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層２２が配置される。素子分離絶縁層２２に取り囲まれた素子領域（アクティブエリア）内には、複数のソース／ドレイン拡散層２３が配置される。
【００７９】
また、複数のソース／ドレイン拡散層２３間のチャネル領域上には、ゲート絶縁層２４、導電性シリコン層２５、金属層２６及びマスク層２７が配置される。金属層２６は、例えば、金属シリサイドを含む。金属層２６は、単層でも、複数層でもよい。マスク層２７は、例えば、絶縁層である。
【００８０】
導電性シリコン層２５及び金属層２６は、ＦＥＴのゲートとして機能すると共に、第２の方向に延びることによりワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…としても機能する。ゲート絶縁層２４、導電性シリコン層２５、金属層２６及びマスク層２７の側壁には、複数のソース／ドレイン拡散層２３に対するコンタクトをセルフアラインで行うための側壁絶縁層２８が配置される。
【００８１】
複数のソース／ドレイン拡散層２３上には、複数のコンタクトビア（プラグ）ＣＢが配置される。複数のコンタクトビアＣＢ上には、複数の抵抗変化素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…が配置される。これら複数の抵抗変化素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…上には、複数の上部電極ＵＥ（１），ＵＥ（２），ＵＥ（３），…が配置される。
【００８２】
図１５は、メモリセルアレイのレイアウトを具体的に示す平面図である。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図、図１７は、図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面図、図１８は、図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。
【００８３】
これらの図は、図１３及び図１４に対応しているため、これらの図において、図１３及び図１４と同一要素には同じ符号を付すことによりその詳細な説明を省略する。
【００８４】
Ｆは、基準値である。破線で囲まれたエリアに１つのメモリセルが配置される。本例では、ビット線ＢＬ１ａ，ＢＬ２ａに沿ってメモリセルＭ２，Ｍ４が配置され、ビット線ＢＬ１ｂ，ＢＬ２ｂに沿ってメモリセルＭ１，Ｍ３，Ｍ５が配置される。
【００８５】
１つのメモリセルの平面サイズは、８×Ｆ２である。複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）は、ピッチ２×√２×Ｆで格子状に配置される。同様に、複数のビアＶ０（０）〜Ｖ０（４）も、ピッチ２×√２×Ｆで格子状に配置される。
【００８６】
ワード線ＷＬ１〜ＷＬ４は、ピッチ２×Ｆ（ハーフピッチＦ）で配置される。同様に、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂも、ピッチ２×Ｆ（ハーフピッチＦ）で配置される。
【００８７】
上部電極ＵＥ（１）〜ＵＥ（５）は、第１の金属配線層Ｍ１内に形成され、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂは、第１の金属配線層Ｍ１上の第２の金属配線層Ｍ２内に形成される。
【００８８】
上部電極ＵＥ（１）〜ＵＥ（５）とビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂとは、複数のビアＶ１（０）〜Ｖ１（４）により互いに接続される。尚、図１５の平面図において、上部電極ＵＥ（１）〜ＵＥ（５）は、太線で表される。
【００８９】
図１９は、図１５の平面図からアクティブエリアＡＡを取り出した図である。
【００９０】
各アクティブエリアＡＡは、複数のメモリセルＭ１〜Ｍ４のそれぞれに対応するように配置される。
【００９１】
図２０は、図１５の平面図からワード線ＷＬ１〜ＷＬ４を取り出した図である。
【００９２】
ワード線ＷＬ１〜ＷＬ４は、ピッチ２×Ｆで第１の方向に並び、かつ、第２の方向に延びる。同図では、ワード線ＷＬ１〜ＷＬ４のレイアウトをアクティブエリアＡＡのレイアウトに重ねて示している。
【００９３】
図２１は、図１５の平面図から複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）を取り出した図である。
【００９４】
複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）は、アクティブエリアＡＡの第１の方向の一端上に配置される。また、複数のビアＶ０（０）〜Ｖ０（４）は、アクティブエリアＡＡの第１の方向の他端上に配置される。
【００９５】
図２２は、図１５の平面図から上部電極ＵＥ（１）〜ＵＥ（５）を取り出した図である。
【００９６】
上部電極ＵＥ（１）〜ＵＥ（５）は、第２の方向に隣接する１つの抵抗変化素子と１つのビアとを互いに接続する。同図から明らかなように、メモリセルＭ１〜Ｍ５は、互いに直列接続され、第１の方向に蛇行しながら延びる。
【００９７】
図２３は、図１５の平面図からビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂを取り出した図である。
【００９８】
ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂは、ピッチ２×Ｆで第２の方向に並び、かつ、第１の方向に延びる。同図では、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂを、複数の抵抗変化素子ＭＴＪ（１）〜ＭＴＪ（５）等のレイアウトに重ねて示している。
【００９９】
次に、上述の抵抗変化メモリの製造方法を説明する。
【０１００】
まず、図２４乃至図３０に示すように、半導体基板２１の表面領域に選択スイッチとしてのＦＥＴを形成する。ＦＥＴは、例えば、以下のプロセスにより形成する。
【０１０１】
図２４に示すように、半導体基板２１内にＳＴＩ構造の素子分離絶縁層２２を形成する。次に、図２５に示すように、半導体基板２１上に、ゲート絶縁層２４、導電性シリコン層２５、金属層２６及びマスク層２７を順次形成する。
【０１０２】
次に、図２６に示すように、ＰＥＰ(Photo Engraving Process)によりレジストパターンを形成し、このレジストパターンを用いてマスク層２７をエッチングする。この後、レジストパターンを除去する。続けて、マスク層２７をマスクにして、例えば、ＲＩＥ(Reactive Ion Etching)により、金属層２６、導電性シリコン層２５及びゲート絶縁層２４をエッチングし、ＦＥＴのゲート電極を形成する。
【０１０３】
また、このゲート電極をマスクにしてイオン注入を行い、半導体基板２１内にエクステンション拡散層２３’を形成する。
【０１０４】
次に、図２７に示すように、ＦＥＴのゲート電極を覆う絶縁層を形成した後、ＲＩＥによりこの絶縁層をエッチングすると、ゲート電極の側壁上には側壁絶縁層２８が形成される。そして、ゲート電極及び側壁絶縁層をマスクにして、セルフアラインでイオン注入を行い、半導体基板２１内にソース／ドレイン拡散層２３を形成する。
【０１０５】
次に、図２８に示すように、例えば、ＣＶＤ(Chemical Vapor Deposition)法により層間絶縁層２９を形成し、ＣＭＰ(Chemical Mechanical Polishing)法により、層間絶縁層２９の上面を平坦化する。ここで、側壁絶縁層２８と層間絶縁層２９とは、エッチング選択比を有する異なる材料から構成するのが望ましい。
【０１０６】
次に、図２９に示すように、ＰＥＰを用いてレジストパターンを形成した後、このレジストパターンをマスクにしてＲＩＥを行い、ソース／ドレイン拡散層２３上の層間絶縁層２９内にビアホール（コンタクトホール）３０を形成する。この後、レジストパターンを除去する。
【０１０７】
次に、図３０に示すように、ソース／ドレイン拡散層２３上のビアホールを導電層３１により満たす。導電層３１は、例えば、ＣＶＤ法によりビアホールを満たした後に、ＣＭＰにより平坦化される。これにより、導電層３１は、コンタクトビア（プラグ）ＣＢとして機能する。
【０１０８】
以上のプロセスにより、選択スイッチとしてのＦＥＴが形成される。
【０１０９】
次に、図３１乃至図３８に示すように、コンタクトビアＣＢ上に、抵抗変化素子ＭＴＪ及びビアＶ０のアレイを形成する。抵抗変化素子ＭＴＪ及びビアＶ０のアレイは、以下のプロセスにより形成される。
【０１１０】
図３１に示すように、コンタクトビアＣＢ上に、例えば、抵抗変化素子ＭＴＪの元になる積層構造３２を形成する。また、図３２に示すように、ＰＥＰにより、レジストパターン３３を形成し、このレジストパターン３３をマスクにして、イオンビームエッチング又はＲＩＥにより積層構造３２をエッチングする。
【０１１１】
その結果、図３３に示すように、コンタクトビアＣＢ上に、ピラー形状に加工された抵抗変化素子ＭＴＪのアレイが形成される。このアレイは、例えば、ピッチ２×√２×Ｆの格子状にレイアウトされる。
【０１１２】
次に、図３４に示すように、抵抗変化素子ＭＴＪを覆う保護層２を形成する。保護層２は、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法などにより形成することが可能である。保護層２は、例えば、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムなどにより形成される。
【０１１３】
保護層２は、抵抗変化素子ＭＴＪの側壁に垂直な方向において、保護層２同士が互いに接触する程度まで成長させる。なぜなら、保護層２同士を互いに接触させないと、後述するビアの埋め込みプロセスにおいて、ビア同士がショートしてしまうからである。また、この保護層２を形成することにより、複数の抵抗変化素子ＭＴＪ間には、複数のホール３がセルフアラインで形成される。
【０１１４】
次に、図３５に示すように、保護層２をエッチバックし、複数のホール３の底部においてコンタクトビアＣＢの上面を露出させる。この時、抵抗変化素子ＭＴＪの上面は、同図に示すように、保護層２から露出しない。
【０１１５】
このエッチバックプロセスを終えると、保護層２は、抵抗変化素子ＭＴＪの側壁上に配置される側壁絶縁層ＰＬになる。
【０１１６】
次に、図３６に示すように、図３５の複数のホール３を満たす導電層４を形成する。導電層４は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法などにより形成することが可能である。導電層４は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルなどの金属材料から形成される。
【０１１７】
次に、図３７に示すように、例えば、ＣＭＰ法又はイオンビームエッチング法により、導電層４の上面を削り取り、複数のビアＶ０を形成する。この時、側壁絶縁層ＰＬの上面も同時に削り取り、抵抗変化素子ＭＴＪの上面を側壁絶縁層ＰＬから露出させる。
【０１１８】
これにより、上面が側壁絶縁層ＰＬから露出した抵抗変化素子ＭＴＪが形成されると共に、複数のビアＶ０が、ＰＥＰを使用することなく、セルフアラインで形成される。
【０１１９】
最後に、図３８に示すように、図３７の抵抗変化素子ＭＴＪとビアＶ０とを接続する上部電極ＵＥを形成する。上部電極ＵＥは、例えば、ＣＶＤ法により導電層を形成した後、ＰＥＰ及びＲＩＥを用いて、この導電層をパターニングすることにより形成できる。
【０１２０】
以上の製造方法によれば、ＰＥＰ数の削減により製造コストの低下を図ることができる。尚、以下のプロセスによりさらに製造方法を簡略化することもできる。
【０１２１】
図３９乃至図４１は、上述の図２４乃至図３８の製造方法の変形例である。
【０１２２】
まず、図２４乃至図３４に示すように、抵抗変化素子ＭＴＪを覆う保護層２を形成するまでのプロセスを実行する。
【０１２３】
次に、図３９に示すように、保護層２をエッチバックし、複数のホール３の底部においてコンタクトビアＣＢの上面を露出させる。この時、抵抗変化素子ＭＴＪの上面も、同図に示すように、保護層２から露出させる。
【０１２４】
このエッチバックプロセスを終えると、保護層２は、抵抗変化素子ＭＴＪの側壁上に配置される側壁絶縁層ＰＬになる。
【０１２５】
次に、図４０に示すように、図３９の複数のホール３を満たす導電層４を形成する。導電層４は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法などにより形成することが可能である。
【０１２６】
次に、図４１に示すように、上部電極ＵＥ及びビアＶ０を同時に形成する。上部電極ＵＥ及びビアＶ０は、例えば、ＰＥＰによりレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、図４０の導電層４をエッチングすることにより形成できる。
【０１２７】
これにより、複数のビアＶ０がセルフアラインで形成されると同時に、複数の抵抗変化素子ＭＴＪ上に上部電極ＵＥが形成される。
【０１２８】
以上の変形例によれば、図３７に示すエッチバックプロセスを省略できる。このため、さらなる製造コストの低下を図ることができる。
【０１２９】
４． むすび
実施形態によれば、抵抗変化メモリの製造プロセスにおいて、ＰＥＰ数を削減し、製造コストの低下を図ることができる。
【０１３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１： 下地層、 ２： 保護層、 ３，３０： ホール、 ４： 導電層、 １０： メモリセルアレイ、 １１： 第１の制御回路、 １２： 第２の制御回路、 ２１： 半導体基板、 ２２： 素子分離絶縁層、 ２３： ソース／ドレイン拡散層、 ２４： ゲート絶縁層、 ２５： 導電性シリコン層、 ２６： 金属層、 ２７： マスク層、 ２８： 側壁絶縁層、 ２９： 層間絶縁層、 ３１： 導電層（コンタクトビア）、ＭＴＪ： 抵抗変化素子、 ＣＢ： コンタクトビア、 Ｖ０，Ｖ１： ビア、 ＵＥ： 上部電極、 ＷＬ１〜ＷＬ４： ワード線、 ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ： ビット線。
【特許請求の範囲】
【請求項１】
第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを具備し、
前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、
前記複数のビアは、前記複数のホール内に配置される
抵抗変化メモリの製造方法において、
前記複数の抵抗変化素子を形成する工程と、
前記複数の抵抗変化素子を覆う絶縁材料を形成する工程と、
前記絶縁材料のエッチバックを行うことにより、前記複数の側壁絶縁層を形成すると同時に前記複数のホールをセルフアラインで形成する工程と、
前記複数のホール内に前記複数のビアを形成する工程と
を具備する抵抗変化メモリの製造方法。
【請求項２】
前記エッチバックは、前記複数の抵抗変化素子が露出するまで行い、
前記複数のビアを形成すると同時に、各々が前記複数のビアのうちの１つ及び前記複数の抵抗変化素子のうちの１つに接続される複数の上部電極を形成する
請求項１に記載の抵抗変化メモリの製造方法。
【請求項３】
第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを具備し、
前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、
前記複数のビアは、前記複数のホール内に配置される
抵抗変化メモリ。
【請求項４】
前記複数の側壁絶縁層の各々は、第１の材料を備える第１の層と、前記第１の材料とは異なる第２の層とを含む請求項３に記載の抵抗変化メモリ。
【請求項５】
前記複数の抵抗変化素子及び前記複数のビアのうち前記第１の方向に隣接する第１の抵抗変化素子と第１のビアとの間に接続される第１のＦＥＴと、
前記複数の抵抗変化素子及び前記複数のビアのうち前記第１の方向に隣接する第２の抵抗変化素子と第２のビアとの間に接続される第２のＦＥＴと、
前記第１のＦＥＴのゲートに接続され、前記第２の方向に延びる第１のワード線と、
前記第２のＦＥＴのゲートに接続され、前記第２の方向に延びる第２のワード線と、
前記第１の抵抗変化素子に接続される第１の上部電極と、
前記第１のビア及び前記第２の抵抗変化素子に接続される第２の上部電極と、
前記第２のビアに接続される第３の上部電極と、
前記第１及び第３の上部電極に接続され、前記第１の方向に延びる第１のビット線と、
前記第２の上部電極に接続され、前記第１の方向に延びる第２のビット線とを具備し、
前記第１及び第２の抵抗変化素子は、前記一定ピッチで互いに隣接する
請求項３に記載の抵抗変化メモリ。
【請求項１】
第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを具備し、
前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、
前記複数のビアは、前記複数のホール内に配置される
抵抗変化メモリの製造方法において、
前記複数の抵抗変化素子を形成する工程と、
前記複数の抵抗変化素子を覆う絶縁材料を形成する工程と、
前記絶縁材料のエッチバックを行うことにより、前記複数の側壁絶縁層を形成すると同時に前記複数のホールをセルフアラインで形成する工程と、
前記複数のホール内に前記複数のビアを形成する工程と
を具備する抵抗変化メモリの製造方法。
【請求項２】
前記エッチバックは、前記複数の抵抗変化素子が露出するまで行い、
前記複数のビアを形成すると同時に、各々が前記複数のビアのうちの１つ及び前記複数の抵抗変化素子のうちの１つに接続される複数の上部電極を形成する
請求項１に記載の抵抗変化メモリの製造方法。
【請求項３】
第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを具備し、
前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、
前記複数のビアは、前記複数のホール内に配置される
抵抗変化メモリ。
【請求項４】
前記複数の側壁絶縁層の各々は、第１の材料を備える第１の層と、前記第１の材料とは異なる第２の層とを含む請求項３に記載の抵抗変化メモリ。
【請求項５】
前記複数の抵抗変化素子及び前記複数のビアのうち前記第１の方向に隣接する第１の抵抗変化素子と第１のビアとの間に接続される第１のＦＥＴと、
前記複数の抵抗変化素子及び前記複数のビアのうち前記第１の方向に隣接する第２の抵抗変化素子と第２のビアとの間に接続される第２のＦＥＴと、
前記第１のＦＥＴのゲートに接続され、前記第２の方向に延びる第１のワード線と、
前記第２のＦＥＴのゲートに接続され、前記第２の方向に延びる第２のワード線と、
前記第１の抵抗変化素子に接続される第１の上部電極と、
前記第１のビア及び前記第２の抵抗変化素子に接続される第２の上部電極と、
前記第２のビアに接続される第３の上部電極と、
前記第１及び第３の上部電極に接続され、前記第１の方向に延びる第１のビット線と、
前記第２の上部電極に接続され、前記第１の方向に延びる第２のビット線とを具備し、
前記第１及び第２の抵抗変化素子は、前記一定ピッチで互いに隣接する
請求項３に記載の抵抗変化メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１３−１２５９８（Ｐ２０１３−１２５９８Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４４６４６（Ｐ２０１１−１４４６４６）
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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