【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】メモリセルへのデータの書き込みと読出しの信頼性を高くした不揮発性メモリを提供する。
【解決手段】２つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの２つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記２つのメモリセルを２つのビット線に接続した抵抗変化型メモリであって、前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させる。 （もっと読む）

【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】メモリセル部及び周辺回路部を微細化する。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。 （もっと読む）

【課題】記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有するメモリを提供する。
【解決手段】本実施形態によるメモリは、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であり、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）

【課題】高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型の磁気ランダムアクセスメモリを提供する。
【解決手段】メモリセル１０が、磁気記録層２と、固定層１１、１２と、磁気記録層２に対向するように設けられたリファレンス層４１、４２、４３と、トンネルバリア膜３１、３２、３３とを備えている。固定層１１は上方向に固定された磁化を有し、固定層１２は、下方向に固定された磁化を有している。リファレンス層４１、４２、４３は、上方向に固定された磁化を有している。リファレンス層４１、４２、４３及びトンネルバリア膜３１、３２、３３は、固定層１１、１２の間の位置に設けられている。 （もっと読む）

【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。 （もっと読む）

【課題】ＭＴＪ素子にデータを書き込むために充分に大きな電流を駆動することができるセルトランジスタを備え、かつ、容易に製造可能なメモリを提供する。
【解決手段】本実施形態によるメモリはアクティブエリアを備え、セルトランジスタはアクティブエリアに形成されている。ＭＴＪ素子の一端がセルトランジスタのソース／ドレインの一方に電気的に接続されている。第１のビット線は、セルトランジスタのソース／ドレインの他方に電気的に接続されている。第２のビット線は、ＭＴＪ素子の他端に電気的に接続されている。ワード線は、セルトランジスタのゲートに電気的に接続され、あるいは、セルトランジスタのゲートとして機能する。１つの第１のビット線に対して複数の第２のビット線が対応している。ＭＴＪ素子が同一のワード線および同一のアクティブエリアを共有している。アクティブエリアは、第１および第２のビット線の延伸方向に連続して形成されている。 （もっと読む）

【課題】ビアの形成が容易で抵抗が低い集積回路装置及びその製造方法を提供する。
【解決手段】相互に平行に配列された複数本の配線１４ａ、１４ｂと、各配線に接続されたビア１６とを備える。配線におけるビアが接続された部分には、配列の方向に延出した凸部３１が形成されており、配線における凸部が形成された部分から離隔した部分には、配列の方向に後退した凹部３２が形成されている。隣り合う２本の配線において、一方の配線に形成された凸部と他方の配線に形成された凹部とは相互に対向している。各配線において、凹部が形成された部分はその両側の部分から切込３３で分断されており、凸部が形成された部分からも分断されている。 （もっと読む）

【課題】微細なパターンを含む半導体装置の信頼性を向上する。
【解決手段】本実施形態の半導体装置は、素子形成領域１００内の半導体素子と、素子形成領域１００内から引き出し領域１５０内に延在する複数の配線ＷＬと、引き出し領域１５０内の配線ＷＬに接続されるコンタクト部３９と、を具備し、配線ＷＬは、ｎ番（ｎは１以上の整数）の側壁膜のパターンに対応する（ｎ＋１）番目の側壁膜のパターンに基づいて形成され、配線ＷＬの配線幅ＷＷ又は素子形成領域１５０内の配線間隔ＷＤに対応する第１の寸法は、リソグラフィの解像度の限界寸法より小さく、露光波長がλ、レンズの開口数がＮＡ、プロセスパラメータがｋ１で示される場合、第１の寸法は、（ｋ１／２^ｎ）×（λ／ＮＡ）以下であり、引き出し領域内で互いに隣接する配線ＷＬの間隔ＷＣ２に対応する第２の寸法は第１の寸法より大きい。 （もっと読む）

【課題】メモリセルの平面視における面積を増加せずに、磁気抵抗素子の情報の読み書きに用いる電流値を低減しながら、読み書きエラーや磁気抵抗素子間の短絡が抑制された集積回路を有する半導体装置を提供する。
【解決手段】半導体基板の主表面上に配置された、電流の流れる向きに応じて磁化状態を変化させることが可能な、スピントルク書き込み方式の面内磁化型の磁気抵抗素子ＭＲＤと、磁気抵抗素子ＭＲＤと電気的に接続され、主表面に沿った方向に向けて延びる第１配線ＢＬとを備える。上記磁気抵抗素子ＭＲＤは平面視におけるアスペクト比が１以外の値である。上記磁気抵抗素子ＭＲＤとスイッチング素子とが電気的に接続されたメモリセルＭＣが複数並んだメモリセル領域において、平面視における磁気抵抗素子ＭＲＤの長手方向に関して、隣接する複数の磁気抵抗素子ＭＲＤが、上記長手方向に沿って延在する同一直線上に乗らないように配置される。 （もっと読む）

【課題】高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供する。
【解決手段】メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。隣接するメモリセル列間で、繰り返し単位１４０ａは、１／２ピッチ（ハーフピッチ）分だけずらして配置される。ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。 （もっと読む）

【課題】製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供する。
【解決手段】ダミーメモリセルＤＣＰは、２個のセルユニットＣＵ０およびＣＵ１を含む。各セルユニットＣＵ０，ＣＵ１は、メモリセルと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。セルユニットＣＵ０，ＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。さらに、ダミーメモリセルＤＣＰに対して、電流供給回路５２からメモリセルに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。 （もっと読む）

【課題】電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュール１６−１、１６−２と、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線ＶＬ１１、ＶＬ１２とを備え、第１の外部電源線の電源容量Ｃ１は、前記第２の外部電源線の電源容量Ｃ２よりも小さい。 （もっと読む）

【課題】メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続し、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、メモリセルＭＣのトランジスタの配置効率を高めることができる。 （もっと読む）

【課題】集積度の高い相変化メモリを実現する。
【解決手段】本発明による半導体装置は、複数のワード線と、複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有する。複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。第一乃至第二のメモリセルの各々は、並列接続される選択トランジスタと抵抗性記憶素子とを有する。第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 （もっと読む）

【課題】上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板ＳＳと、半導体基板ＳＳ上に形成され、周辺配線Ｐ１および配線Ｌ２が形成された配線層ＬＬ１，ＬＬ２と、配線層ＬＬ２に形成され、配線Ｌ３を含む配線層ＬＬ３と、配線層ＬＬ３上に形成され、磁気記憶素子ＭＲを含む配線層ＬＬ４とを備え、配線Ｌ１，Ｌ２上に形成された拡散防止膜ＮＦ１，ＮＦ２は、ＳｉＣＮ膜またはＳｉＣ膜から形成され、配線Ｌ３上に形成された拡散防止膜ＮＦ３は、ＳｉＮから形成される。 （もっと読む）